KR20050029213A - 적층형 마이크로 전자 패키지 - Google Patents

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Abstract

제1 표면 및 제2 표면을 갖고, 마이크로 전자 다이부 및 외부 상호접속부를 갖는 가요성 기판을 포함하는 마이크로 전자 다이 어셈블리가 제공된다. 기판은 그것에 통합되어 있는 도전성 트레이스를 갖는다. 제1 마이크로 전자 다이는 기판 마이크로 전자 다이부 내의 기판 제1 표면에 전기적으로 접속된 활성 표면을 갖는다. 제2 마이크로 전자 다이는 그의 활성 표면에 의해, 기판 마이크로 전자 다이부 내의 기판 제2 표면에 전기적으로 접속된다. 외부 상호접속 패드들은 기판 외부 상호접속부 내의 기판 제2 표면 상에 배치되고, 적어도 하나의 도전성 트레이스는 적어도 하나의 외부 상호접속 패드와, 그리고 제1 마이크로 전자 다이와 제2 마이크로 전자 다이 중 적어도 하나 혹은 둘다와 전기적 콘택트를 형성한다. 기판은 접혀져서, 외부 상호접속부 내의 기판 제1 표면의 일부가 제1 마이크로 전자 다이의 후면에 부착된다.

Description

적층형 마이크로 전자 패키지{STACKED MICROELECTRONIC PACKAGES}
본 발명은 적층형 다이스 패키지 및 그 제조 방법에 관한 것이다. 특히, 본 발명은 적층형 다이스 패키지의 제조를 위해 가요성 기판을 이용하는 것과 관련된다.
집적 회로 소자들의 고성능, 저비용, 심화된 소형화, 및 마이크로 전자 디바이스들의 패키징 밀도 증대는 컴퓨터 산업계에 현재까지 계속되는 과제이다. 마이크로 전자 디바이스들의 패키징 밀도를 증대시키는 한가지 방법은 패키지들 내에 개개의 마이크로 전자 디바이스를 적층하는 것이다.
적층형 다이스 패키지들의 제조에 다양한 방법들이 이용되어 왔다. 한가지 방법은, 제1 마이크로 전자 다이(예를 들면, 마이크로프로세서, 칩셋, 메모리 디바이스, ASIC, 등등)를 캐리어 기판(예를 들면, 삽입재(interposer), 마더보드, 다른 마이크로 전자 다이의 후면, 등등)에 간단히 부착하는 것이다. 제1 마이크로 전자 다이는, 그의 활성 표면에 의해(즉, 플립 칩 부착에 의해), 혹은 와이어 본드에 의해 만들어진 전기적 콘택트를 갖는 그의 후면에 의해 캐리어 기판에 부착될 수 있는데, 이는 당업자들이 잘 이해할 수 있을 것이다. 그런 다음, 제2 마이크로 전자 다이가 그의 후면에 의해 제1 마이크로 전자 다이 상에 적층되고, 접착층에 의해 고정된다(또한, 적당한 스페이싱 디바이스를 포함할 수도 있다). 제2 마이크로 전자 다이는, 제2 마이크로 전자 다이의 활성 표면 상의 본드 패드들과 기판 상의 랜드 패드들(land pads) 사이에 연장된 복수의 본드 와이어들을 통해 캐리어 기판과 전기적으로 접촉한다. 비록 이러한 방법은 간단해 보이지만, 제조 공정은 비교적 복잡하고, 이러한 방법은 캐리어 기판 상의 랜드 패드들을 필요로 하여 캐리어 기판 상의 소중한 "부동산(real estate)"을 점유한다.
다른 방법은, 제2 마이크로 전자 다이로부터, 제1 마이크로 전자 다이와 기판 사이의 위치까지 전기적 트레이스를 라우트하여, 캐리어 기판과 전기적으로 접촉하기 위해, 가요성 기판을 이용하는 것을 포함한다. 도 10은 그러한 구성을 도시하는데, 제1 마이크로 전자 다이(202)와 제2 마이크로 전자 다이(204)는 부착 상호접속부들(212, 214)을 통해 가요성 기판(206)의 제1 표면(208)에 각각 부착되고 전기적으로 접촉한다. 밀봉재료(216)이 제1 마이크로 전자 다이(202)와 제2 마이크로 전자 다이(204) 각각의 하부 및 근방에 분산된다.
가요성 기판(206)은 그 기판에, 그 기판 상에, 그리고/또는 그 기판을 통해 배치되어, 제1 마이크로 전자 다이(202) 근방의 가요성 기판(206)의 제2 표면(226) 상에 배치된 외부 상호접속부들(224)(예를 들면, 솔더 볼)의 어레이(222)와 접촉하는 도전성 트레이스들(도시되지 않음)을 포함한다. 따라서, 제1 마이크로 전자 다이(202)와 제2 마이크로 전자 다이(204) 모두는 어레이(222) 내에 외부 상호접속부들(224)을 갖는다. 가요성 기판(206)은 휘어져서, 제1 마이크로 전자 다이(202)의 후면(232)이 제2 마이크로 전자 다이(204)의 후면(234)에 접착층(236)을 이용하여 부착될 수 있도록 된다. 외부 상호접속부들(224)은 C4(제어 붕괴 칩 접속: controlled collapse chip connect) 공정을 이용하여 캐리어 기판(238)에 부착된다.
비록 이러한 방법이 효과적인 적층형 패키지를 제공하지만, 제1 마이크로 전자 다이 후면(232)과 제2 마이크로 전자 다이 후면(234)이 서로 부착되기 위해 적당한 표면들을 제공해야만 하기 때문에, 사이즈 또는 높이에 있어서 미스매치된 마이크로 전자 다이스, 또는 밀봉된 마이크로 전자 다이와 그렇지 않은 것들 사이에 미스매치된 마이크로 전자 다이스를 갖는 것은 도전성이 유효하지 않다. 이러한 단점들은 이와 같은 적층형 패키지들의 이용을 상당히 감소시킨다.
또한, 패시베이션 데미지가 그러한 적층형 패키지들에 발생할 수 있다. 패시베이션 데미지는, 회로의 표면 코팅이 벗겨지거나, 스크래치되거나, 또는 임의의 물질에 의해 관통되어, 마이크로 전자 다이 트레이스를 노출시키거나 또는 집적 회로를 훼손하여 전기 회로의 "개방"을 야기하기까지 하는 마이크로 전자 다이의 결점이며, 당업자는 이를 잘 알 것이다. 일반적으로 마이크로 전자 다이 부착 공정에서는, 비교적 민감한 접착재 및 강한 결합력의 요구, 및 근방에 부유하는 많은 입자들을 갖는 환경에의 노출이 야기된다. 본드라인(bondline) 두께 제어도 페이스트 접착제를 이용하는 얇은 마이크로 전자 다이의 공정 상의 문제이다. 마이크로 전자 다이 수평 휨은 마이크로 전자 다이(예를 들면, 실리콘)를 얇게한 효과인데, 이는 웨이퍼 상의 기계적 스트레스가 그라인드된 후 가시적으로 되게 한다. 이것은 또한 접착제 본드라인 두께의 직진성에 영향을 주기에 충분하게 커진다. 특수 평탄화 처리가 이러한 문제를 해결하기 위해 요구된다.
그러므로, 다양한 사이즈 및 타입의 마이크로 전자 다이를 이용하기에 효과적이고, 잠재적인 패시베이션 데미지를 감소시키는 적층형 패키지를 개발하는 것이 유리하다.
본 명세서는 본 발명으로 여겨지는 것을 특별히 지적하고 명확하게 청구하는 특허청구범위로 끝맺으나, 본 발명의 이점은 첨부 도면들을 참조하여 하기의 발명의 상세한 설명을 읽으면 보다 쉽게 이해할 수 있을 것이다.
도 1은 본 발명에 따른 가요성 기판의 제1 표면의 평면도.
도 2는 본 발명에 따른 가요성 기판의 제2 표면의 평면도.
도 3은 본 발명에 따른 가요성 기판의 측단면도.
도 4 내지 도 7은 본 발명에 따라, 마이크로 전자 패키지를 제조하는 방법의 측단면도들.
도 8은 본 발명에 따른 마이크로 전자 패키지의 다른 실시예의 측단면도.
도 9는 본 발명에 따른 컴퓨터 시스템의 개략도.
도 10은 종래 기술의 적층형 다이스 어셈블리의 측단면도.
하기의 상세한 설명에 있어서, 본 발명이 구현될 수 있는 특정 실시예들을 예시적으로 도시한 첨부 도면들을 참조한다. 이 실시예들은 당업자가 본 발명을 실시할 수 있도록 충분히 상세히 설명된다. 본 발명의 다양한 실시예들은, 비록 다르지만, 반드시 상호 배타적일 필요는 없음을 이해해야 한다. 예를 들어, 일 실시예와 관련하여 본 명세서에 기술되는 특징, 구조, 또는 특성은 본 발명의 사상 및 범위를 벗어나지 않고서 다른 실시예들에서 구현될 수 있다. 또한, 개시된 각각의 실시예 내의 개개의 소자들의 위치 또는 배열은 본 발명의 사상 및 범위를 벗어나지 않고서 변경될 수 있음을 이해해야 한다. 그러므로, 하기의 상세한 설명은 본 발명을 제한하는 것으로 취급되어서는 않되며, 본 발명의 범위는 첨부된 청구범위에 의해서만 정의되고, 특허권이 주어지는 청구범위와 등가적인 모든 범위를 함께 포함하도록 적당히 해석되어야 한다. 도면들에 있어서, 몇개의 도면들에 걸쳐 동일하거나 유사한 기능부에는 유사한 참조 번호가 병기된다.
도 1은 가요성 기판(102)의 제1 표면(104)을 도시하는데, 그 표면 위에는 적어도 하나의 제1 표면 부착 패드(106)를 가지며, 적어도 하나의 가요성 기판 제1 표면 부착 패드(106)는 가요성 기판(102)의 마이크로 전자 다이부(108)에 배치된다. 가요성 기판(102)은, 당해 기술 분야에 공지되어 있는 바와 같이, 바람직하게 폴리이미드 또는 다른 그러한 유연성 테입과 같은 중합 물질이다.
도 2는 가요성 기판(102)의 마이크로 전자 다이부(108)에 위치한 적어도 하나의 가요성 기판 제2 표면 부착 패드(114)를 갖는 가요성 기판(102)의 제2 표면(112)(상기 가요성 기판 제1 표면(104)과 반대 면)을 도시한다. 적어도 하나의 도전성 트레이스(116)는 적어도 하나의 가요성 기판 제2 표면 부착 패드(114)로부터 적어도 하나의 외부 상호접속 패드(118)까지 연장하는데, 이 외부 상호접속 패드(118)는 가요성 기판(102)의 외부 상호접속부(122)에 배치된다. 도전성 트레이스들(116), 가요성 기판 제1 표면 부착 패드(106)(도 1에 도시됨), 및 가요성 기판 제2 표면 부착 패드(114)는 바람직하게 구리(선호됨), 알루미늄, 은, 금, 및 이들의 합금 등과 같은 금속이지만, 구리 충전된 에폭시 등과 같은 도전성 폴리머로 형성될 수도 있다.
도 3에 도시된 바와 같이, 가요성 기판(102)은 복수의 층들(소자 124, 124', 124"로 예시됨)일 수 있는데, 도전성 트레이스(116)는 가요성 기판 층들(124, 124', 124")과 적층될 수 있다(즉, 가요성 기판 층들(124, 124', 124") 상에, 그 층들에, 또는 그 층들을 통해 피착될 수 있다). 도전성 트레이스(116)는 또한 적어도 하나의 제1 표면 부착 패드(106)와 적어도 하나의 외부 상호접속 패드(118) 사이에 접촉을 이루기 위해 가요성 기판(102)을 통해 연장된다.
도 4는 제1 마이크로 전자 다이(126)(예를 들면, 마이크로프로세서, 칩셋, 메모리 디바이스, ASIC, 등을 포함한 능동 소자들, 또는 저항, 캐패시터 등을 포함한 수동 소자들)가 그의 활성 표면(128)이 제1 접착층(132)에 의해 가요성 기판 제1 표면(104)에 부착된 것을 예시한다. 제1 접착층(132)은 에폭시, 우레탄, 폴리우레탄, 및 실리콘 엘라스토머를 포함하지만 이들로만 한정되지는 않는다. 제1 마이크로 전자 다이 활성 표면(128)은 또한 제1 마이크로 전자 다이 활성 표면(128) 상의 적어도 하나의 본드 패드(138)와 적어도 하나의 가요성 기판 제1 표면 부착 패드(106)(도 1에 도시됨) 사이에 연장된 적어도 하나의 상호접속부(136)를 통해 가요성 기판(102)에 전기적으로 접속된다. 물론, 제1 마이크로 전자 다이(126)는, 당업자에게 잘 이해되는 바와 같이, 플립칩 상호접속부(솔더 또는 도전성 폴리머), 표면 마운트 기술, TAB 본딩, 등을 포함한, 그렇지만 이들로만 한정되지는 않는, 임의의 공지된 칩 부착 기술에 의해 가요성 기판(102)에 전기적으로 부착될 수 있는 것으로 이해된다. 밀봉재료(140)는 제1 마이크로 전자 다이(126) 하부 및/또는 근방에 분산될 수 있다. 밀봉재료(140)는 제1 마이크로 전자 다이(126)를 보호하고, 최종 마이크로 전자 패키지에 기계적 안정도를 제공한다. 밀봉재료는 플라스틱, 수지, 에폭시 등을 포함하지만, 이들로만 한정되지는 않는다.
도 5에 도시된 바와 같이, 제2 마이크로 전자 다이(142)(예를 들면, 마이크로프로세서, 칩셋, 메모리 디바이스, ASIC, 등을 포함한 능동 소자들, 또는 저항, 캐패시터 등을 포함한 수동 소자들)가 그의 활성 표면(144)이, 예를 들면, 제2 마이크로 전자 다이 활성 표면(144) 상의 본드 패드(146)와 가요성 기판 제2 표면 부착 패드(114)(도 2에 도시됨) 사이의 솔더 접속(148)(즉, 표면 마운트 기술 공정)에 의해, 가요성 기판 제2 표면(112)에 전기적으로 부착된다. 제2 마이크로 전자 다이(142)는, 제1 마이크로 전자 다이 밀봉재료(140)에 의해 충분한 기계적 안정성이 공급되기 때문에, 그 하부 및/또는 근방에 밀봉재료가 분산될 필요가 없다. 또한, 제2 마이크로 전자 다이(142)는 밀봉재료를 필요로 하지 않는 독립된 디바이스일 수 있고, 도전성 페이스트 또는 솔더 부착을 이용하여 가요성 기제2 표면(112)에 부착될 수 있다. 그러므로, 본 발명은 보다 얇은 패키지를 달성할 수 있다.
도 6에 도시된 바와 같이, 가요성 기판(102)은 접혀지고, 가요성 기판 제1 표면(104)의 외부 상호접속부(122)(도 1, 2에 도시됨)의 일부가 접착제(152)에 의해 제1 마이크로 전자 다이(126)의 후면(154)(즉, 제1 마이크로 전자 다이 활성 표면(128)에 반대 면)에 부착된다. 솔더 볼과 같은 복수의 외부 상호접속부(156)가, 도 7에 예시된 바와 같이, 외부 상호접속 패드들(118) 상에 배치되어, 마이크로 전자 어셈블리(160)를 형성할 수 있다.
도 8에 도시된 바와 같이, 다양한 높이와 사이즈의 여러가지 마이크로 전자 다이스(소자들(162, 164)로 예시됨))가 가요성 기판 제2 표면(112) 상에 전기적으로 부착되어, 마이크로 전자 어셈블리(170)를 형성할 수 있다. 일 실시예에 있어서, 제1 마이크로 전자 다이(126)는 플래시 메모리 디바이스이고, 소자(162)는 마이크로칩 저항이고, 소자(164)는 캐패시터 또는 인덕터이다.
도 7의 마이크로 전자 어셈블리(160)와 같은, 본 발명에 의해 형성된 마이크로 전자 패키지는, 도 9에 도시된 바와 같이, 컴퓨터 시스템(180)에서 이용될 수 있다. 컴퓨터 시스템(180)은 새시(184) 내에 마이크로 전자 어셈블리(160)가 부착되어 있는 마더보드(182)를 포함할 수 있다. 마더보드(182)는 키보드(186), 마우스(188), 및 모니터(190)를 포함하는 다양한 주변 디바이스들에 부착될 수 있다.
본 발명의 상세한 실시예들이 설명되었으나, 첨부된 청구범위에 의해 정의되는 본 발명은 상기의 상세한 설명에서 주어진 특정한 상세 내역들에 의해 한정되지 않고, 그들의 많은 명백한 변형들이 본 발명의 사상 및 범위를 벗어나지 않고서 가능함을 이해해야 한다.

Claims (21)

  1. 마이크로 전자 어셈블리로서,
    제1 표면 및 반대의 제2 표면을 갖고, 마이크로 전자 다이부 및 외부 상호접속부를 갖는 가요성 기판 - 상기 가요성 기판은 그것과 통합된 적어도 하나의 도전성 트레이스를 가짐 -;
    활성 표면 및 반대의 후면을 갖는 적어도 하나의 제1 마이크로 전자 다이 - 상기 활성 표면은 상기 가요성 기판 마이크로 전자 다이부 내의 상기 가요성 기판 제1 표면에 전기적으로 접속됨 -;
    활성 표면에 의해 상기 가요성 기판 마이크로 전자 다이부 내의 상기 가요성 기판 제2 표면에 전기적으로 접속된 적어도 하나의 제2 마이크로 전자 다이; 및
    상기 가요성 기판 외부 상호접속부 내의 상기 가요성 기판 제2 표면 상에 배치된 적어도 하나의 외부 상호접속 패드 - 상기 적어도 하나의 도전성 트레이스는 상기 적어도 하나의 외부 상호접속 패드, 및 상기 제1 마이크로 전자 다이와 상기 제2 마이크로 전자 다이 중 적어도 하나와 전기적으로 접촉함 -;
    를 포함하고,
    상기 외부 상호접속부 내의 상기 가요성 기판 제1 표면의 적어도 일부는 상기 제1 마이크로 전자 다이 후면에 부착되는 마이크로 전자 어셈블리.
  2. 제1항에 있어서,
    상기 적어도 하나의 외부 상호접속 패드에 전기적으로 부착된 적어도 하나의 외부 상호접속부를 더 포함하는 마이크로 전자 어셈블리.
  3. 제1항에 있어서,
    상기 제1 마이크로 전자 다이 근방에 분산된 밀봉재료를 더 포함하는 마이크로 전자 어셈블리.
  4. 제1항에 있어서,
    상기 적어도 하나의 도전성 트레이스의 적어도 일부는 상기 가요성 기판 상에 배치되는 마이크로 전자 어셈블리.
  5. 제1항에 있어서,
    상기 가요성 기판은 복수의 가요성 기판층들을 포함하는 마이크로 전자 어셈블리.
  6. 제5항에 있어서,
    상기 적어도 하나의 도전성 트레이스의 적어도 일부는 상기 복수의 가요성 기판층들의 인접한 층들 사이에 배치되는 마이크로 전자 어셈블리.
  7. 제1항에 있어서,
    상기 적어도 하나의 도전성 트레이스는 구리, 알루미늄, 은, 금, 및 이들의 합금으로 구성된 군으로부터 선택된 재료로 형성되는 마이크로 전자 어셈블리.
  8. 마이크로 전자 패키지의 제조 방법으로서,
    제1 표면 및 반대의 제2 표면을 갖고, 마이크로 전자 다이부 및 외부 상호접속부를 갖는 가요성 기판을 제공하는 단계 - 상기 가요성 기판은 그것과 통합된 적어도 하나의 도전성 트레이스를 가지며, 상기 가요성 기판은 상기 가요성 기판 외부 상호접속부 내의 상기 가요성 기판 제2 표면 상에 배치된 복수의 외부 상호접속 패드들을 더 포함함 -;
    적어도 하나의 제1 마이크로 전자 다이의 활성 표면을 상기 가요성 기판 마이크로 전자 다이부 내의 상기 가요성 기판 제1 표면에 전기적으로 접속하는 단계;
    적어도 하나의 제2 마이크로 전자 다이의 활성 표면을 상기 가요성 기판 마이크로 전자 다이부 내의 상기 가요성 기판 제2 표면에 전기적으로 접속하는 단계;
    상기 복수의 외부 상호접속 패드들 중 적어도 하나와, 상기 제1 마이크로 전자 다이와 상기 제2 마이크로 전자 다이 중 적어도 하나 사이에 상기 적어도 하나의 도전성 트레이스를 통해 전기적 접촉을 제공하는 단계;
    상기 외부 상호접속부 내의 상기 가요성 기판 제1 표면의 적어도 일부를 상기 제1 마이크로 전자 다이 후면에 부착하는 단계
    를 포함하는 마이크로 전자 패키지의 제조 방법.
  9. 제8항에 있어서,
    적어도 하나의 외부 상호접속부를 상기 적어도 하나의 외부 상호접속 패드에 전기적으로 부착하는 단계를 더 포함하는 마이크로 전자 패키지의 제조 방법.
  10. 제8항에 있어서,
    상기 제1 마이크로 전자 다이 근방에 밀봉재료를 분산하는 단계를 더 포함하는 마이크로 전자 패키지의 제조 방법.
  11. 제8항에 있어서,
    상기 적어도 하나의 도전성 트레이스가 통합되어 있는 상기 가요성 기판을 제공하는 단계는, 적어도 하나의 도전성 트레이스의 적어도 일부가 상기 가요성 기판 상에 배치되어 있는 상기 가요성 기판을 제공하는 단계를 포함하는 마이크로 전자 패키지의 제조 방법.
  12. 제8항에 있어서,
    상기 가요성 기판을 제공하는 단계는, 복수의 가요성 기판층들을 제공하는 단계를 포함하는 마이크로 전자 패키지의 제조 방법.
  13. 제12항에 있어서,
    상기 적어도 하나의 도전성 트레이스가 통합되어 있는 상기 가요성 기판을 제공하는 단계는, 상기 적어도 하나의 도전성 트레이스의 적어도 일부가 상기 복수의 가요성 기판층들의 인접한 층들 사이에 배치되어 있는 상기 가요성 기판을 제공하는 단계를 포함하는 마이크로 전자 패키지의 제조 방법.
  14. 제8항에 있어서,
    상기 적어도 하나의 도전성 트레이스가 통합되어 있는 상기 가요성 기판을 제공하는 단계는, 구리, 알루미늄, 은, 금, 및 이들의 합금으로 구성된 군으로부터 선택된 재료로 형성되는 상기 적어도 하나의 도전성 트레이스를 갖는 상기 가요성 기판을 제공하는 단계를 포함하는 마이크로 전자 패키지의 제조 방법.
  15. 컴퓨터 시스템으로서,
    마더보드;
    상기 마더보드에 전기적으로 부착된 마이크로 전자 패키지
    를 포함하고, 상기 마이크로 전자 패키지는,
    제1 표면 및 반대의 제2 표면을 갖고, 마이크로 전자 다이부 및 외부 상호접속부를 갖는 가요성 기판 - 상기 가요성 기판은 그것과 통합된 적어도 하나의 도전성 트레이스를 가짐 -;
    활성 표면 및 반대의 후면을 갖는 적어도 하나의 제1 마이크로 전자 다이 - 상기 활성 표면은 상기 가요성 기판 마이크로 전자 다이부 내의 상기 가요성 기판 제1 표면에 전기적으로 접속됨 -;
    활성 표면에 의해 상기 가요성 기판 마이크로 전자 다이부 내의 상기 가요성 기판 제2 표면에 전기적으로 접속된 적어도 하나의 제2 마이크로 전자 다이; 및
    상기 가요성 기판 외부 상호접속부 내의 상기 가요성 기판 제2 표면 상에 배치된 복수의 외부 상호접속 패드들 - 상기 적어도 하나의 도전성 트레이스는 상기 복수의 외부 상호접속 패드들 중 적어도 하나, 및 상기 제1 마이크로 전자 다이와 상기 제2 마이크로 전자 다이 중 적어도 하나와 전기적으로 접촉함 -;
    을 포함하고,
    상기 외부 상호접속부 내의 상기 가요성 기판 제1 표면의 적어도 일부는 상기 제1 마이크로 전자 다이 후면에 부착되는 컴퓨터 시스템.
  16. 제15항에 있어서,
    상기 적어도 하나의 외부 상호접속 패드에 전기적으로 부착된 적어도 하나의 외부 상호접속부를 더 포함하는 컴퓨터 시스템.
  17. 제15항에 있어서,
    상기 제1 마이크로 전자 다이 근방에 분산된 밀봉재료를 더 포함하는 컴퓨터 시스템.
  18. 제15항에 있어서,
    상기 적어도 하나의 도전성 트레이스의 적어도 일부는 상기 가요성 기판 상에 배치되는 컴퓨터 시스템.
  19. 제15항에 있어서,
    상기 가요성 기판은 복수의 가요성 기판층들을 포함하는 컴퓨터 시스템.
  20. 제19항에 있어서,
    상기 적어도 하나의 도전성 트레이스의 적어도 일부는 상기 복수의 가요성 기판층들의 인접한 층들 사이에 배치되는 컴퓨터 시스템.
  21. 제15항에 있어서,
    상기 적어도 하나의 도전성 트레이스는 구리, 알루미늄, 은, 금, 및 이들의 합금으로 구성된 군으부터 선택된 재료로 형성되는 컴퓨터 시스템.
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