JP4751351B2 - 半導体装置とそれを用いた半導体モジュール - Google Patents

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Description

本発明は半導体装置とそれを用いた半導体モジュールに関する。
半導体装置の小型化や高密度実装化等を実現するために、１つのパッケージ内に複数の半導体素子を積層して封止したスタック型マルチチップパッケージが実用化されている。スタック型マルチチップパッケージにおいて、複数の半導体素子は半田バンプ等の外部接続端子を有する回路基板やリードフレーム等の回路基材上に順に積層される。複数の半導体素子と回路基材との接続にワイヤボンディングを適用する場合、各半導体素子はそれぞれ金属ワイヤとの接続を可能にするためにフェースアップ状態で積層される。
従来のスタック型マルチチップパッケージにおいて、最上部の半導体素子に接続される金属ワイヤは、必然的に複数の半導体素子の積層厚を超えた部分を通過するように配置される。このような積層構造とワイヤ配線形状を有する複数の半導体素子を封止樹脂で封止する場合、封止樹脂の厚さは最上部の半導体素子へのワイヤ配線の形状分だけ厚くする必要がある。このように、従来のスタック型マルチチップパッケージでは最上部の半導体素子に対するワイヤ配線の形状がパッケージ厚さを厚くする要因となっている。
一方、特許文献１には２個の半導体素子をそれぞれのボンディングパッド形成面同士を対向させて配置した半導体パッケージが記載されている。しかしながら、ここでは各半導体素子のボンディングパッド形成面に絶縁層を形成し、さらに絶縁層の表面に金属配線を形成し、これら金属配線間を半田ボールで接続している。このため、半導体パッケージ自体の厚さを十分に薄くすることはできない。さらに、実装ボードと半導体パッケージとの接続は、２個の半導体素子間の隙間にボンディングワイヤを配置して実施している。この点からも半導体パッケージの厚さが厚くなる傾向にある。
特開２００１−０３６０００号公報
本発明の目的は、積層された複数の半導体素子を封止する場合の封止材料の厚さ、ひいては装置自体の厚さを薄くすることを可能にした半導体装置とそれを用いた半導体モジュールを提供することにある。
本発明の態様に係る半導体装置は、第１の接続パッドを有する第１の主面と、第２の接続パッドを有し、前記第１の主面とは反対側の第２の主面と、前記第１の接続パッドの近傍を貫通するように設けられた第１の開口部と、前記第２の接続パッドの近傍を貫通するように設けられた第２の開口部とを備える回路基板と、第１の電極パッドを有し、前記第１の電極パッドが前記第２の開口部内に露出するように、前記回路基板の第１の主面に搭載された第１の半導体素子と、第２の電極パッドを有し、前記第２の電極パッドが前記第１の開口部内に露出するように、前記回路基板の第２の主面に搭載された第２の半導体素子と、前記第１の開口部を介して配置され、前記第１の接続パッドと前記第２の電極パッドとを電気的に接続する第１の接続部と、前記第２の開口部を介して配置され、前記第２の接続パッドと前記第１の電極パッドとを電気的に接続する第２の接続部と、前記第１および第２の半導体素子を前記第１および第２の接続部と前記回路基板の一部と共に封止する封止部とを具備することを特徴としている。
本発明の態様に係る半導体装置によれば、回路基板を介して積層された複数の半導体素子を封止する封止材料の厚さ、ひいては装置自体の厚さを薄くすることができる。従って、複数の半導体素子を具備する半導体装置の小型・薄型化を実現することができる。
以下、本発明を実施するための形態について、図面を参照して説明する。図１、図２および図３は本発明の実施形態による半導体装置の構成を示す図であり、図１はその断面図、図２は平面図、図３は裏面図である。これらの図に示す半導体装置１は、両面実装が可能な回路基板２を具備している。回路基板２は、例えば樹脂基板、セラミックス基板、ガラス基板等の各種絶縁基板や半導体基板の内部や表面に配線網（図示せず）を設けたものであり、具体的にはガラス−エポキシ樹脂やＢＴ樹脂（ビスマレイミド・トリアジン樹脂）等を使用したプリント配線基板を適用することができる。
回路基板２は、第１の素子搭載面となる第１の主面（Ａ面）２ａと、第１の主面２ａとは反対側の第２の素子搭載面となる第２の主面（Ｂ面）２ｂとを備えている。第１の主面２ａは中央部付近が素子搭載領域とされている。同様に、第２の主面２ｂは中央部付近が素子搭載領域とされている。このように、回路基板２は表裏両面に半導体素子を搭載することが可能とされており、半導体素子の両面実装に対応した配線網を有している。
さらに、回路基板２の第１および第２の主面２ａ、２ｂには、それぞれ外部接続用のランド３、４が設けられている。これらランド３、４は後述する封止部による封止領域を除く外側領域に形成されており、それぞれ回路基板２の対向する二辺に沿って配列されている。第２の主面２ｂ側のランド４上には、半田バンプ等の外部接続端子５が設けられている。なお、半導体装置１を多段に積層してモジュール化しない場合には、第１の主面２ａ側のランド３は必ずしも必要ではない。
回路基板２の第１の主面２ａには、ランド３、４と少なくとも一部が配線網を介して電気的に接続された第１の接続パッド６が設けられている。第１の接続パッド６は、第１の主面２ａの素子搭載領域を除く領域のうち、回路基板２の対向する二辺のうちの一方の辺側に設けられている。第１の接続パッド６は回路基板２の上記辺と平行となるようにほぼ直線状に配列されている。第１の接続パッド６は後述するように、第２の半導体素子等に対するワイヤボンディング時に接続部として機能するものである。
回路基板２の第２の主面２ｂには、ランド３、４と少なくとも一部が配線網を介して電気的に接続された第２の接続パッド７が設けられている。第２の接続パッド７は、第２の主面２ｂの素子搭載領域を除く領域のうち、回路基板２の対向する二辺のうちの他方の辺側に設けられている。第２の接続パッド７は回路基板２の上記辺と平行となるようにほぼ直線状に配列されている。第２の接続パッド７は後述するように、第１の半導体素子等に対するワイヤボンディング時に接続部として機能するものである。
回路基板２は、第１の接続パッド６の近傍を貫通する第１の開口部８と、第２の接続パッド７の近傍を貫通する第２の開口部９とを有している。第１の開口部８は回路基板２の一方の辺と第１の接続パッド６の形成領域との間に設けられており、第１の接続パッド６の配列方向に沿った長尺な形状を有している。第２の開口部９は回路基板２の他方の辺と第２の接続パッド７の形成領域との間に設けられており、第２の接続パッド７の配列方向に沿った長尺な形状を有している。これら開口部８、９は後述するように、回路基板２と半導体素子とを接続する接続部の形成領域となるものである。
回路基板２の第１の主面２ａには、第１の半導体素子１０が第１の接着材層１１を介して接着されている。第１の半導体素子１０はトランジスタを含む回路等が形成された素子本体の表面に配置された第１の電極パッド１２を有している。第１の電極パッド１２は第１の半導体素子１０の一辺に沿ってほぼ一列に配列されている。すなわち、第１の半導体素子１０は片側パッド構造（片側配列構造）を有している。さらに、第１の半導体素子１０は第１の電極パッド１２を有する電極形成面が第１の主面（上面）２ａと対向するように、フェースダウン状態で回路基板２の第１の主面２ａに搭載されている。
第１の半導体素子１０は第１の電極パッド１２の形成領域に沿った辺（パッド形成辺）が第２の開口部９側となるように配置されている。さらに、第１の半導体素子１０は第１の電極パッド１２が第２の開口部９内に露出するように配置されており、これにより第１の主面（上面）２ａに対してフェースダウン状態で配置された第１の半導体素子１０の電極パッド１２が回路基板２で覆われてしまうことを防いでいる。第２の開口部９内に露出された第１の電極パッド１２は、第１の半導体素子１０の電極形成面を第１の主面（上面）２ａと対向させた上でワイヤボンディング等が可能とされている。
一方、回路基板２の第２の主面２ｂには、第２の半導体素子１３が第２の接着材層１４を介して接着されている。第２の半導体素子１３はトランジスタを含む回路等が形成された素子本体の表面に配置された第２の電極パッド１５を有している。第２の電極パッド１５は第２の半導体素子１３の一辺に沿ってほぼ一列に配列されている。第２の半導体素子１３も第１の半導体素子１０と同様に片側パッド構造を有している。さらに、第２の半導体素子１３は第２の電極パッド１５を有する電極形成面が第２の主面（下面）２ｂと対向するように、フェースアップ状態で回路基板２の第２の主面２ｂに搭載されている。
第２の半導体素子１３は第２の電極パッド１５の形成領域に沿った辺（パッド形成辺）が第１の開口部８側となるように配置されている。さらに、第２の半導体素子１３は第２の電極パッド１５が第１の開口部８内に露出するように配置されており、これにより第２の主面（下面）２ｂに対してフェースアップ状態で配置された第２の半導体素子１３の電極パッド１５が回路基板２で覆われてしまうことを防いでいる。第１の開口部８内に露出された第２の電極パッド１５は、第２の半導体素子１３の電極形成面を第２の主面（下面）２ｂと対向させた上でワイヤボンディング等が可能とされている。
このように、第１の半導体素子１０と第２の半導体素子１３とは、それぞれの電極形成面が回路基板２を介して対向すると共に、それぞれのパッド形成辺の配置が逆方向（回路基板２の面方向に対して反対側）となるように配置されている。さらに、第１の電極パッド１２を第２の開口部９内に露出させると共に、第２の電極パッド１５を第２の開口部９とは反対側の第１の開口部８内に露出させている。これらによって、回路基板２を介した積層した第１および第２の半導体素子１０、１３の厚さ以上に封止厚を増加させることなく、各電極パッド１２、１５と回路基板２とを接続することが可能となる。
さらに、第１の半導体素子１０上には片側配列構造の第３の電極パッド１６を有する第３の半導体素子１７が第３の接着材層１８を介して接着されている。第３の半導体素子１７はその電極形成面が第１の半導体素子１０の電極形成面とは反対側の面（裏面（図中では上面））と対向するように、フェースダウン状態で第１の半導体素子１０上に積層されている。これら半導体素子１０、１７は電極パッド１２、１６同士が近接するように方向を揃えて積層されている。第３の半導体素子１７は第３の電極パッド１６が露出するように第１の半導体素子１０と中心位置をずらして積層されており、第３の電極パッド１６は第１の電極パッド１２と同様に第２の開口部９内に露出されている。
第２の半導体素子１３上（立体的には下側）には、片側配列構造の第４の電極パッド１９を有する第４の半導体素子２０が第４の接着材層２１を介して接着されている。第４の半導体素子２０はその電極形成面が第２の半導体素子１３の電極形成面とは反対側の面（裏面（図中では下面））と対向するように、フェースアップ状態で第２の半導体素子１３と積層されている。これら半導体素子１３、２０は電極パッド１５、１９同士が近接するように方向を揃えて積層されている。第４の半導体素子２０は第４の電極パッド１９が露出するように第２の半導体素子１３と中心位置をずらして積層されており、第４の電極パッド１９は第２の電極パッド１５と同様に第１の開口部８内に露出されている。
第１の半導体素子１０上に第３の半導体素子１７を積層した３層積層構造、さらに第２の半導体素子１３上に第４の半導体素子２０を積層した４層積層構造においても、封止厚を回路基板２を介して積層した複数の半導体素子（第１ないし第３の半導体素子１０、１３、１７、もしくは第１ないし第４の半導体素子１０、１３、１７、２０）の厚さと同等とした上で、各電極パッドと回路基板２とを接続することができる。第１、第２、第３および第４の半導体素子１０、１３、１７、２０には、例えばＮＡＮＤ型フラッシュメモリのようなメモリ素子が適用されるが、これに限られるものではない。
第１の開口部８は回路基板２の第１の主面２ａに設けられた第１の接続パッド６と第２および第４の半導体素子１３、２０の電極パッド１５、１９との接続空間を提供するものであり、このような第１の開口部８に第１の接続部が配置される。第１の接続パッド６と第２の半導体素子１３の電極パッド１５とは、第１の開口部８を介して配置された第１のボンディングワイヤ（Ａｕワイヤ等）２２を介して電気的に接続されている。このように、第２の電極パッド１５は第１の開口部８を利用することによって、第２の半導体素子１３が搭載された回路基板２の第２の主面２ｂとは反対側の第１の主面２ａに設けられた第１の接続パッド６と第１のボンディングワイヤ２２を介して電気的に接続されている。
第４の半導体素子２０の電極パッド１９も同様に、第１の開口部８を介して配置された第１のボンディングワイヤ２２を介して第１の接続パッド６と電気的に接続されている。ここで、第２の電極パッド１５と第４の電極パッド１９との電気特性や信号特性等が等しい場合には、第４の電極パッド１９に接続された第１のボンディングワイヤ２２を第２の電極パッド１５に接続し、この第２の電極パッド１５を介して第１の接続パッド６と電気的に接続することができる。この場合のボンディングワイヤ２２は個々にワイヤボンディンク工程を実施して接続してもよいし、１本のボンディングワイヤ２２で第４の電極パッド１９と第２の電極パッド１５と第１の接続パッド６とを順に接続してもよい。
同様に、第２の開口部９は回路基板２の第２の主面２ｂに設けられた第２の接続パッド７と第１および第３の半導体素子１０、１７の電極パッド１２、１６との接続空間を提供するものであり、この第２の開口部９に第２の接続部が配置される。第２の接続パッド７と第１の半導体素子１０の電極パッド１２とは、第２の開口部９を介して配置された第２のボンディングワイヤ（Ａｕワイヤ等）２３を介して電気的に接続されている。このように、第１の電極パッド１２は第２の開口部９を利用することによって、第１の半導体素子１０が搭載された回路基板２の第１の主面２ａとは反対側の第２の主面２ｂに設けられた第２の接続パッド７と第２のボンディングワイヤ２３を介して電気的に接続されている。
第３の半導体素子１７の電極パッド１６も、第２の開口部９を介して配置された第２のボンディングワイヤ２３を介して第２の接続パッド７と電気的に接続されている。第３の半導体素子１７は第４の半導体素子２０と同様に、第１の半導体素子１０の電極パッド１２と電気特性や信号特性等が等しい第３の電極パッド１６を、第１の電極パッド１２を介して第２のボンディングワイヤ２３で接続することができる。なお、第３および第４の半導体素子１７、２０は第１および第２の半導体素子１０、１３とは別にワイヤボンディングしてもよい。さらに、第１および第２の接続部にはワイヤボンディングに代えて、金属配線層等による接続構造を適用することも可能である。
そして、ランド３、４や外部接続端子５が露出するように、第１ないし第４の半導体素子１０、１３、１７、２０を、第１および第２のボンディングワイヤ２２、２３や回路基板２の一部と共にエポキシ樹脂等の封止樹脂２４で封止することによって、半導体装置１が構成されている。封止樹脂２４は回路基板２の第１の主面２ａ側については最外表面となる第３の半導体素子１７の裏面が露出するように形成され、第２の主面２ｂ側については最外表面となる第４の半導体素子２０の裏面が露出するように形成される。なお、第３および第４の半導体素子１３、２０の裏面は必ずしも露出させなければならないものではなく、封止樹脂２４で覆われていてもよい。
このように、第１および第２のボンディングワイヤ２２、２３はそれぞれ開口部８、９内に配置されているため、封止樹脂２４の厚さは回路基板２を介して積層された半導体素子１０、１３、１７、２０の積層厚と同等とすることができる。従って、積層された半導体素子１０、１３、１７、２０と回路基板２とをワイヤボンディンク等で電気的に接続した上で、封止樹脂２４の厚さを薄くすることができる。すなわち、封止樹脂２４の厚さがワイヤ配線形状に影響されないため、積層された複数の半導体素子１０、１３、１７、２０を具備する半導体装置１の小型・薄型化を実現することが可能となる。なお、第３および第４の半導体素子１３、２０の裏面を封止樹脂２４で覆った場合においても、封止樹脂厚の増加は抑えられるため、同様な効果を得ることができる。
上述した実施形態の半導体装置１は、例えば以下のようにして作製される。半導体装置１の製造工程について、図４ないし図１０を参照して説明する。まず、図４に示すように、ランド３（４）と第１および第２の開口部８、９を有する回路基板２を用意する。ここで、回路基板２は複数の装置形成領域を有する回路基板パネル３１として半導体装置１の製造工程に供給される。図４は回路基板２の第１の主面２ａを示している。
回路基板パネル３１は１個の回路基板２（それを用いた半導体装置１）に相当する装置形成領域３２を複数有している。ここでは、三連構造の装置形成領域３２を長手方向に複数連続させた回路基板パネル３１を用いている。図４では図示を省略したが、回路基板２の表裏両面にはそれぞれ接続パッド６、７が形成されている。
次に、図５および図６に示すように、半導体素子の実装工程および接続工程を実施する。図５および図６は回路基板パネル３１のうちの１個の回路基板２（装置形成領域３２）を拡大して示している。これらの図にしたがって半導体素子の実装工程および接続工程を説明する。なお、実際の工程は回路基板パネル３１の複数の回路基板２（装置形成領域３２）に対して順次半導体素子の実装工程および接続工程が実施される。
まず、図５Ａに示すように、回路基板２（装置形成領域３２）の第１の主面２ａの中央付近に接着材層１１を形成する。次に、図５Ｂに示すように、回路基板２の第１の主面２ａ上に接着材層１１を介して第１の半導体素子１０を実装する。次いで、図５Ｃに示すように、第１の半導体素子１０上に第３の半導体素子１７を積層する。第１および第３の半導体素子１０、１７は向きを揃え、中心位置をずらして階段状に積層され、さらに第２の開口部９を覆うように配置して実装される。
次に、図６Ａに示すように、回路基板２（装置形成領域３２）の第２の主面２ｂの中央付近に接着材層１４を形成する。次に、図６Ｂに示すように、回路基板２の第２の主面２ｂ上に接着材層１４を介して第２の半導体素子１３を実装する。次いで、図６Ｃに示すように、第２の半導体素子１３上に第４の半導体素子２０を積層する。第２および第４の半導体素子１３、２０は向きを揃え、中心位置をずらして階段状に積層され、さらに第１の開口部８を覆うように配置して実装される。
次に、図７Ａに示すように、回路基板２の第２の主面２ｂに実装された第２および第４の半導体素子１３、２０に対して、回路基板２の第１の主面２ａ側から第１の開口部８を介してワイヤボンディング工程を実施する。すなわち、回路基板２の第１の主面２ａに設けられた第１の接続パッド６と、回路基板２の第２の主面２ｂに実装された第２および第４の半導体素子１３、２０の電極パッド１５、１９とを、Ａｕワイヤ等の金属ワイヤからなる第１のボンディングワイヤ２２で電気的に接続する。
次に、図７Ｂに示すように回路基板２を裏返し、第１の主面２ａに実装された第１および第３の半導体素子１０、１７に対して、回路基板２の第２の主面２ｂ側から第２の開口部９を介してワイヤボンディング工程を実施する。すなわち、回路基板２の第２の主面２ｂに設けられた第２の接続パッド７と、回路基板２の第１の主面２ａに実装された第１および第３の半導体素子１０、１７の電極パッド１２、１６とを、Ａｕワイヤ等の金属ワイヤからなる第２のボンディングワイヤ２３で電気的に接続する。
このようにして、図８に示すように回路基板パネル３１の各装置形成領域３２（各回路基板２）に、それぞれ複数の半導体素子１０、１３、１７、２０を実装すると共に、これら半導体素子１０、１３、１７、２０を回路基板２と電気的に接続する。次いで、図９に示すように、回路基板２の表裏両面２ａ、２ｂを一括して樹脂モールドするように、封止樹脂２４を例えばインジェンクションモールドする。ここでは、三連構造の装置形成領域３２の表裏両面を一括してインジェンクションモールドしている。半導体装置１の厚さの観点からは、封止樹脂２４は最外層の半導体素子１７、２０の裏面が露出するように形成することが好ましいが、半導体装置１の信頼性等を高める上で、最外層の半導体素子１７、２０の裏面を封止樹脂２４で覆うことも有効である。
この後、図１０に示すように、回路基板２の第２の主面（裏面）２ｂ側に設けられたランド４上に、外部接続端子５として半田ボールを接合する。そして、半導体素子１０、１３、１７、２０の実装工程、ボンディングワイヤ２２、２３による接続工程、封止樹脂２４による封止工程、外部接続端子５の形成工程等を実施した配線基板パネル３１を、各装置形成領域３２に沿って切断することによって、個片化された半導体装置１を作製する。
上述した実施形態の半導体装置１は、直接半導体パッケージとして使用することができる。この場合、回路基板２の厚さが１００μｍ、各半導体素子１０、１３、１７、２０の厚さが６０μｍ、各接着材層１１、１４、１８、２１の厚さが１０μｍとしたとき、封止樹脂２４の厚さは各構成要素の積層厚に相当する３８０μｍとすることができる。また、外部接続端子５の取り付け高さ（例えば３２０μｍ）を考慮しても、半導体装置１の全高は例えば５００μｍ程度とすることができる。
半導体装置１は個別にパッケージとして使用するほか、多段に積層してモジュール化して使用することができる。図１１は複数個の半導体装置１を積層した多段構造（ＰＯＰ構造）の半導体モジュール４１を示している。図１１は４個の半導体装置１を積層した状態を示している。各半導体装置１間の電気的な接続は、回路基板２の第１の主面２ａ側に設けられたランド３と第２の主面２ｂ側に形成された外部接続端子５とを順に接続することにより実施される。さらに、図１２および図１３は実装ボード４２の表裏両面に４段構造の半導体モジュール４１をそれぞれ４連状態で実装した半導体モジュール４３を示している。このように、半導体モジュールは多段・多連実装構造を有していてもよい。
このような半導体モジュール４１、４３においても、各半導体装置１の薄型化や接続高さの低減等に基づいて薄型化することができる。例えば、図１１に示した半導体モジュール４１において、上記した封止樹脂２４の厚さが３８０μｍ、全高が５００μｍの半導体装置１を４段モジュールとした場合、その高さ（モジュール高さ）は１．７ｍｍ程度とすることができる。なお、半導体モジュール４１，４３はＮＡＮＤ型フラッシュメモリ等を搭載した半導体装置１を複数積層した構造に限らず、ロジック素子が搭載された半導体装置とＮＡＮＤ型フラッシュメモリを搭載した半導体装置とを積層した構造、さらにＤＲＡＭを搭載した半導体装置を積層した構造等、種々の形態が適用可能である。
本発明は上記した各実施形態に限定されるものではなく、回路基板の両面にそれぞれ半導体素子を搭載すると共に、回路基板と各半導体素子とを接続した各種構造の半導体装置に適用することができる。そのような半導体装置についても、本発明に含まれるものである。本発明の実施形態は本発明の技術的思想の範囲内で拡張もしくは変更することができ、この拡張、変更した実施形態も本発明の技術的範囲に含まれるものである。
本発明の実施形態による半導体装置の構成を示す断面図である。 図１に示す半導体装置の平面図である。 図１に示す半導体装置の裏面図である。 図１に示す半導体装置の製造工程に用いられる回路基板パネルの構成を示す平面図である。 図１に示す半導体装置の製造工程における回路基板の第１の主面に接着材層を形成した状態を拡大して示す図である。 図１に示す半導体装置の製造工程における回路基板の第１の主面に第１の半導体素子を実装した状態を拡大して示す図である。 図１に示す半導体装置の製造工程における第１の半導体素子上に第３の半導体素子を積層した状態を拡大して示す図である。 図１に示す半導体装置の製造工程における回路基板の第２の主面に接着材層を形成した状態を拡大して示す図である。 図１に示す半導体装置の製造工程における回路基板の第２の主面に第２の半導体素子を実装した状態を拡大して示す図である。 図１に示す半導体装置の製造工程における第２の半導体素子上に第４の半導体素子を積層した状態を拡大して示す図である。 図１に示す半導体装置の製造工程における第２および第４の半導体素子に対するワイヤボンディング工程を拡大して示す図である。 図１に示す半導体装置の製造工程における第１および第３の半導体素子に対するワイヤボンディング工程を拡大して示す図である。 図１に示す半導体装置の製造工程における回路基板パネルの各装置形成領域に半導体素子を実装した状態を示す平面図である。 図１に示す半導体装置の製造工程における回路基板パネルの各装置形成領域を樹脂封止した状態を示す平面図である。 図１に示す半導体装置の製造工程における回路基板パネルの各装置形成領域に外部接続端子を形成した状態を示す平面図である。 本発明の実施形態による半導体モジュールの構成を示す断面図である。 図１１に示す半導体モジュールを実装ボードの表裏両面に多連実装したモジュール構造を示す平面図である。 図１２に示すモジュール構造の断面図である。
符号の説明
１…半導体装置、２…回路基板、２ａ…第１の主面、２ｂ…第２の主面、３，４…ランド、５…外部接続端子、６…第１の接続パッド、７…第２の接続パッド、８…第１の開口部、９…第２の開口部、１０…第１の半導体素子、１２…第１の電極パッド、１３…第２の半導体素子、１５…第２の電極パッド、１６…第３の電極パッド、１７…第３の半導体素子、１９…第４の電極パッド、２０…第４の半導体素子、２２…第１のボンディングワイヤ、２３…第２のボンディングワイヤ、２４…封止樹脂。

Claims (5)

  1. 第１の接続パッドを有する第１の主面と、第２の接続パッドを有し、前記第１の主面とは反対側の第２の主面と、前記第１の接続パッドの近傍を貫通するように設けられた第１の開口部と、前記第２の接続パッドの近傍を貫通するように設けられた第２の開口部とを備える回路基板と、
    第１の電極パッドを有し、前記第１の電極パッドが前記第２の開口部内に露出するように、前記回路基板の第１の主面に搭載された第１の半導体素子と、
    第２の電極パッドを有し、前記第２の電極パッドが前記第１の開口部内に露出するように、前記回路基板の第２の主面に搭載された第２の半導体素子と、
    前記第１の開口部を介して配置され、前記第１の接続パッドと前記第２の電極パッドとを電気的に接続する第１の接続部と、
    前記第２の開口部を介して配置され、前記第２の接続パッドと前記第１の電極パッドとを電気的に接続する第２の接続部と、
    前記第１および第２の半導体素子を前記第１および第２の接続部と前記回路基板の一部と共に封止する封止部と
    を具備することを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記回路基板は前記第２の主面の前記封止部による封止領域を除く領域に形成された外部接続端子を有することを特徴とする半導体装置。
  3. 請求項１または請求項２記載の半導体装置において、
    さらに、第３の電極パッドを有する第３の半導体素子を具備し、
    前記第３の半導体素子は前記第３の電極パッドが前記第２の開口部内に露出するように、前記第１の半導体素子と積層されており、かつ前記第３の電極パッドは前記第２の接続パッドと電気的に接続されており、
    前記第３の電極パッドは、前記第１の電極パッドを介して前記第２の接続部により前記第２の接続パッドと電気的に接続された、前記第１の電極パッドとの共通電極を有することを特徴とする半導体装置。
  4. 請求項１ないし請求項３のいずれか１項記載の半導体装置において、
    さらに、第４の電極パッドを有する第４の半導体素子を具備し、
    前記第４の半導体素子は前記第４の電極パッドが前記第１の開口部内に露出するように、前記第２の半導体素子と積層されており、かつ前記第４の電極パッドは前記第１の接続パッドと電気的に接続されており、
    前記第４の電極パッドは、前記第２の電極パッドを介して前記第１の接続部により前記第１の接続パッドと電気的に接続された、前記第２の電極パッドとの共通電極を有することを特徴とする半導体装置。
  5. 請求項２ないし請求項４のいずれか１項記載の半導体装置を複数具備する半導体モジュールであって、前記複数の半導体装置は積層されていると共に、それぞれ前記外部接続端子を介して電気的に接続されていることを特徴とする半導体モジュール。
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