KR100671950B1 - 스택 패키지 - Google Patents

Abstract

본 발명의 목적은 스택 패키지 및 다른 반도체 부품들의 실장 밀도를 최대화할 수 있게 한 스택 패키지를 제공함에 있다.

이러한 본 발명은 스택 패키지를 구현하기 위해 인터컨넥터(interconnect) 회로기판을 사용하여 두 개 이상의 반도체칩 혹은 BGA패키지를 적층한 스택 패키지를 메모리 모듈(Memory Module)용 기판에 실장함에 있어 반도체칩 혹은 BGA패키지가 점유하지 않은 인터컨넥터 회로기판의 일부 영역에 구비한 홈부를 통해 다른 반도체 부품들을 메모리 모듈용 기판에 실장할 수 있게 한 것이다.

반도체패키지, 반도체칩, 스택패키지, 적층, 실장

Description

스택 패키지{Stack Package}

도 1은 일반적인 구조의 BGA 패키지를 나타낸 도면이고,

도 2는 도 1표시의 BGA 패키지를 적층하여 구성한 종래의 스택 패키지를 나타낸 도면이고,

도 3은 도 2표시의 스택 패키지에 대한 평면도이고,

도 4는 도 2표시의 스택 패키지에 대한 저면도이고,

도 5는 도 2표시의 스택 패키지에 대한 실장 상태를 나타낸 도면이고,

도 6은 도 5표시의 "A"부 확대도이다.

도 7은 도 1표시의 BGA 패키지를 적층하여 구성한 본 발명의 스택 패키지를 나타낸 도면이고,

도 8은 도 7표시의 스택 패키지에 대한 평면도이고,

도 9는 도 7표시의 스택 패키지에 대한 저면도이고,

도 10은 도 7표시의 스택 패키지에 대한 실장 상태를 나타낸 도면이고,

도 11은 도 10표시의 "B"부 확대도이고,

도 12는 도 10표시의 I-I선 단면도이고,

도 13은 도 1표시의 BGA패키지를 적층하여 구성한 본 발명의 다른 실시예를 나타낸 사시도이고,

도 14는 도 13표시의 스택 패키지에 대한 실장 상태를 나타낸 도면이고,

도 15는 도 1표시의 BGA패키지를 적층하여 구성한 본 발명의 또 다른 실시예를 나타낸 사시도이고,

도 16은 도 15표시의 스택 패키지에 대한 실장 상태를 나타낸 도면이다.

* 도면의 주요 부분에 대한 부호의 설명 *

10A,10B - 제1,제2패키지 12A,12B - 제1,제2기판

16a,16b - 홈부 20 - 메모리 모듈용 기판

본 발명은 볼 그리드 어레이 반도체 패키지(Ball Grid Array Semiconductor Package; 이하, "BGA패키지"라 한다) 혹은 반도체 칩(Chip)을 이용하여 구성한 스택 패키지(Stack Package)에 관한 것으로, 더욱 상세하게는 반도체칩 혹은 BGA패키지가 점유하지 않은 인터컨넥터 회로기판의 일부 영역에 구비한 홈부를 통해 다른 반도체 부품들을 메모리 모듈용 기판에 실장할 수 있게 하여 스택 패키지들의 실장 밀도를 최대화 할 수 있게 한 것이다.

일반적으로 반도체 소자와 그에 대한 패키지 기술은 상호 부합되어 고밀도화, 고속도화, 소형화 및 박형화를 목표로 계속적인 발전을 거듭해 왔다. 특히, 패키지 구조에 있어서 핀 삽입형에서 표면 실장형으로 급격히 진행되어 회로기판에 대한 실장밀도를 높여 왔다.

최근에는 베어 칩(bare chip)의 특성을 그대로 패키지 상태에서 유지하면서도 취급이 용이하고 패키지 크기가 크게 줄어든 칩 스케일 패키지(Chip Scale Package; 이하 "CSP패키지" 라고 한다)가 개발되어 있다. 이러한 CSP패키지 가운데 현재 가장 주목받고 있는 것이 BGA패키지이다. 이에 대해서는 도 1에 도시하였다.

도 1은 일반적인 구저의 BGA패키지를 나타낸 단면도이다.

도면 표시와 같이, 상기 BGA패키지(1)는 전자회로가 집적되어 있는 반도체칩(2)과, 그 반도체칩(2)의 신호를 외부로 전달하기 위한 회로기판(3)과, 상기 회로기판(3)과 반도체칩(2)을 전기적으로 연결하는 와이어(4)와, 상기 와이어(4)를 보호하기 위해 그 표면으로 몰딩한 수지재의 절연물질(6) 및 상기 회로기판(3)의 저면에 융착되어 반도체칩(2)의 신호를 외부로 입출력하는 솔더볼(5)로 이루어져있다.

최근에는 상기와 같은 BGA패키지(1)를 이용하여 용량과 실장밀도를 증가시킨 스택 패키지가 주목을 받고 있는데, 이러한 스택 패키지는 패키징(Packaging)되지 않은 반도체 소자를 여러 개 적층시키는 적층 칩 패키지와는 달리, 개별적으로 조립공정이 완료된 단위 패키지를 여러 개 적층하고 있는데, 이러한 스택 패키지에 대한 종래의 예를 도 2 ~ 도 6에 도시하였다.

도 2는 도 1표시의 BGA패키지를 적층하여 구성한 종래의 스택 패키지에 대한 일예를 보인 도면이고, 도 3은 도 2표시의 스택 패키지에 대한 평면도이고, 도 4는 도 2표시의 스택 패키지에 대한 저면도이고, 도 5는 도 2표시의 스택 패키지에 대한 실장 상태를 나타낸 도면이고, 도 6은 도 5표시의 "A"부 확대도이다.

도면 표시와 같이, 스택 패키지를 구성하기 위해서는 인터컨넥터 회로기판(interconnect circuit board)을 이용하여 BGA패키지들을 적층하게 되는데, 그 구조는 제1패키지(10A), 제2패키지(10B), 상기 제1패키지(10A)의 신호를 연결하는 제1기판(12A), 제2패키지(10B)의 신호를 연결하는 제2기판(12B), 상기 제1,제2기판들(12A,12B)의 사이에 설치되어 상기 제1,제2기판(12A,12B)의 신호를 연결하는 제3기판(12C) 및 상기 제2기판(12B)의 저면에 설치되어 외부로 신호를 입출력하도록 한 솔더볼(14)로 구성된다. 여기서, 상기 제1,제2패키지들(10A,10B)은 위에서 설명한 도 1의 BGA패키지이고, 상기 제1,제2기판들(12A,12B)은 제1,제2패키지들(10A,10B)이 실장되어 신호를 연결할 수 있게 한 인터컨넥터 회로기판이다.

이와 같은 스택 패키지에서 상기 제1,제2기판들(12A,12B)(인터컨넥터 회로기판)은 제1,제2패키지들(10A,10B)과 유사한 형상을 가지며 면적이 다소 증가한 것을 사용하여 두 개 이상의 제1,제2패키지들(10A,10B)을 상하로 적층함에 의해 메모리 용량을 확장하고, 이를 도 5에 표시한 바와 같이 메모리 모듈용 기판(20)에 실장함에 의해 메모리 모듈의 용량을 배가시킬 수 있다.

그러나 이러한 종래의 스택 패키지들은, 메모리 용량을 확장하기 위해 두 개 이상의 제1,제2패키지들(10A,10B)을 적층하는 과정에서 사용하는 상기 제1,제2기판들(12A,12B)이 상기 제1,제2패키지들(10A,10B) 보다 면적이 다소 증가하게 됨에 의해 메모리 모듈용 기판(20)과 같은 면적이 미리 정해져 있는 기판에 실장할 경우에는 실장 면적이 부족하게 되고, 이는 상기 메모리 모듈용 기판(20)에 다른 반도체 부품들(32a,32b...)을 실장할 수 없게 하는 문제점이 있다.

본 발명의 목적은 이와 같은 문제점을 해결하기 위한 것으로, 스택 패키지를 구현하기 위해 인터컨넥터(interconnect) 회로기판을 사용하여 두 개 이상의 반도체칩 혹은 BGA패키지를 적층한 스택 패키지를 메모리 모듈(Memory Module)용 기판에 실장함에 있어 반도체칩 혹은 BGA패키지가 점유하지 않은 인터컨넥터 회로기판의 일부 영역을 제거하여 홈부를 구비하고 이 홈부를 통해 다른 반도체 부품들을 메모리 모듈용 기판에 실장할 수 있게 하여 스택 패키지 및 다른 반도체 부품들의 실장 밀도를 최대화할 수 있게 한 스택 패키지를 제공하는데 있다.

상기 목적을 달성하기 위한 본 발명은 적어도 한개 이상의 반도체칩 혹은 BGA패키지를 적층한 스택 패키지에 있어서, 상기 반도체칩 혹은 BGA패키지의 면적보다 큰 면적을 갖도록 형성되어 상기 반도체칩 혹은 BGA패키지를 전기적인 신호가 연결되게 적층하기 위한 적어도 2개 이상의 기판; 및 상기 기판의 측면 테두리 부위에서 상기 반도체칩 혹은 BGA패키지가 점유하지 않는 공간의 일부 영역의 일부를 절단하여 내측으로 요입되게 형성한 다수개의 홈부를 포함하는 것을 특징으로 한다.

상기 홈부는 제1,제2기판 중에서 어느 하나에만 형성된 것을 특징으로 한다.

상기 홈부는 수직 방향으로 일치되게 다수개의 기판들 모두에 형성한 것을 특징으로 한다.

상기 스택 패키지를 실장하기 위한 메모리 모듈용 기판을 더 포함하고, 상기 메모리 모듈용 기판에는 상기 기판들에 형성된 홈부를 통해 다른 반도체 부품을 실장할 수 있게 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 더욱 상세하게 설명한다.

도 7은 도 1표시의 BGA 패키지를 적층하여 구성한 본 발명의 스택 패키지를 나타낸 도면이고, 도 8은 도 7표시의 스택 패키지에 대한 평면도이고, 도 9는 도 7표시의 스택 패키지에 대한 저면도이고, 도 10은 도 7표시의 스택 패키지에 대한 실장 상태를 나타낸 도면이고, 도 11은 도 10표시의 "B"부 확대도이고, 도 12는 도 10표시의 I-I선 단면도이다.

먼저, 본 발명에 따른 스택 패키지는 위에서 설명한 종래 기술과 동일한 부분에 대해서는 동일부호로 표시하여 설명한다.

도면 표시와 같이, 본 발명에 따른 스택 패키지는 인터컨넥터 회로기판(interconnect circuit board)을 이용하여 BGA패키지들을 적층하게 되는데, 그 구조는 제1패키지(10A), 제2패키지(10B), 상기 제1패키지(10A)의 신호를 연결하는 제1기판(12A), 제2패키지(10B)의 신호를 연결하는 제2기판(12B), 상기 제1,제2기판들(12A,12B)의 사이에 설치되어 상기 제1,제2기판(12A,12B)의 신호를 연결하는 제3기판(12C) 및 상기 제2기판(12B)의 저면에 설치되어 외부로 신호를 입출력하도록 한 솔더볼(14)로 구성된다. 여기서, 상기 제1,제2패키지들(10A,10B)은 위에서 설명한 도 1의 BGA패키지이고, 상기 제1,제2기판들(12A,12B)은 제1,제2패키지들(10A,10B)이 실장되어 신호를 연결할 수 있게 한 인터컨넥터 회로기판이다.

이와 같은 본 발명의 스택 패키지에서 상기 제1,제2기판들(12A,12B)(인터컨넥터 회로기판)에는 홈부(16a,16b)가 형성되어 있다. 이 홈부(16a,16b)는 본 발명의 특징을 이루는 부분으로서, 상기 홈부(16a,16b)를 통해 다른 반도체 부품들(32a,32b...)을 메모리 모듈용 기판(20)에 실장할 수 있게 하며 이러한 실장 방법에 대해서는 뒤에서 자세하게 설명한다.

상기 홈부(16a,16b...)가 형성된 제1,제2기판들(12A,12B)은 인터컨넥터 회로기판으로서, 상기 제1,제2패키지들(10A,10B)의 면적보다 큰 면적을 갖도록 형성되어 상기 제1,제2패키지들(10A,10B)을 전기적인 신호가 연결되게 상하로 적층할 수 있게 함에 의해 메모리 용량을 확장하여 도 10에 나타낸 바와 같이 메모리 모듈용 기판(20)에 실장함에 의해 메모리 모듈의 용량을 배가시킬 수 있다.

이와 같이 상기 제1,제2기판들(12A,12B)에 형성된 상기 홈부(16a,16b)는 제1,제2기판들(12A,12B)의 측면 테두리 부위에 상기 제1,제2패키지들(10A,10B)이 점유하지 않는 공간의 일부를 절단하여 내측으로 요입되게 형성함이 좋다.

특히, 상기 홈부(16a,16b)는 수직 방향으로 일치되게 다수개의 기판들(12A,12B) 모두에 형성함이 좋다. 또한, 상기 기판들(12A,12B)에 형성되는 홈부(16a,16b)는 적어도 한개 이상의 개수로 형성될 수 있는 것으로, 도면에서는 하나의 기판에 2개의 홈부가 형성된 것을 나타내었다.

이와 같은 본 발명의 스택 패키지를 도 10에 나타낸 바와 같이 메모리 모듈용 기판(20)에 일정한 간격으로 배열하여 실장한다. 이때, 종래에는 상기 제1,제2기판들(12A,12B)을 적층하기 위해 사용하는 제1,제2기판들(12A,12B)에 의해 스택 패키지의 면적이 증가하여 메모리 모듈용 기판(20)에 더 이상의 다른 반도체 부품들(32a,32b...)을 실장할 수 없었는데, 본 발명에서는 상기 제1,제2기판들(12A,12B)에 홈부(16a,16b)를 형성함에 의해 상기 홈부(16a,16b)를 통해 다른 반도체 부품들(32a,32b...)을 메모리 모듈용 기판(20)에 실장할 수 있다. 즉, 상기 제1,제2기판들(12A,12B)에 형성되어 있는 홈부(16)의 영역 내부에서 다른 반도체 부품들(32a,32b...)을 실장함으로서 BGA패키지를 스택(Stacking)하는 과정에서 발생한 유효 면적의 증가로 인한 다른 반도체 부품들(32a,32b...)의 실장이 가능하다.(도 11, 도 12참조)

또한, 위에서 설명한 발명은 BGA패키지들을 적층한 스택 패키지를 일예로 들어 설명하였으나, 본 발명은 BGA패키지를 적층하지 않고 반도체칩을 적층한 스택 패키지에도 적용 가능한 것으로, 위 실시예와의 차이점으로는 패키징 된 BGA패키지를 인터컨넥터 회로기판에 적층하는 대신에 반도체칩을 상기 인터컨넥터 회로기판에 직접 적층한 스택 패키지에도 적용 가능하다.

도 13은 도 1표시의 BGA패키지를 적층하여 구성한 본 발명의 스택 패키지에 대한 다른 실시예를 나타낸 사시도이고, 도 14는 도 13표시의 스택 패키지에 대한 실장 상태를 나타낸 도면이도, 도 15는 도 1표시의 BGA패키지를 적층하여 구성한 본 발명의 스택 패키지에 대한 또 다른 실시예를 나타낸 사시도이고, 도 16은 도 15표시의 스택 패키지에 대한 실장 상태를 나타낸 도면이다.

도면 표시와 같이, 본 발명에 따른 스택 패키지의 실시예들은 상기 제1,제2기판들(12A,12B)에 형성한 홈부(16a,16b)를 어느 하나의 기판에만 형성한 것에 차 이점이 있다. 즉, 도 13에는 상기 홈부(16b)가 제2기판(12B)에만 형성되어 있는 것이고, 도 15에는 상기 홈부(16a)가 제1기판(12A)에만 형성되어 있는 것이다.

이와 같이 상기 홈부(16a,16b)를 기판(12A,12B)의 어느 하나에만 형성하여도 본 발명의 스택 패키지가 실장되는 메모리 모듈용 기판(20)에 다른 반도체 부품들(32a,32b...)을 실장할 수 있다. 즉, 도 13에 나타낸 바와 같이 상기 홈부(16b)가 제2기판(12B)에만 형성될 경우에는 상기 메모리 모듈용 기판(20)에 실장되는 다른 반도체 부품들(32a,32b...)의 높이가 낮을 경우 도 14에 나타낸 바와 같이 다른 반도체 부품(32a,32b...)을 메모리 모듈용 기판(20)에 실장이 가능하다.

또한, 도 15에 나타낸 바와 같이 상기 홈부(16a)가 제1기판(12A)에만 형성될 경우에는 상기 메모리 모듈용 기판(20)에 실장되는 다른 반도체 부품들(32a,32b)을 상기 메모리 모듈용 기판(20)에 실장하지 않고 도 16에 나타낸 바와 같이 상기 제2기판(12B)에 실장할 수 있다. 이때, 상기 제2기판(12B)의 상면에는 상기 다른 반도체 부품들(32a,32b...)을 실장하기 위한 회로가 형성된다.

이와 같은 실시예와 같이 본 발명에 따르면, 상기 반도체칩 혹은 BGA패키지를 적층하기 위해 사용하는 기판들(12A,12B) 모두에 혹은 어느 하나의 기판에만 홈부(16a,16b)를 형성함에 의해 본 발명의 스택 패키지와 함께 실장되는 다른 반도체 부품들(32a,32b...)을 용이하게 실장할 수 있다.

이상 설명에서 알 수 있는 바와 같이 본 발명에 의하면, 스택 패키지를 구현하기 위해 BGA패키지들을 적층하도록 한 인터컨넥터 회로기판에 다른 반도체 부품 들을 실장하기 위한 홈부를 형성함에 의해 동일한 면적의 메모리 모듈용 기판에 동일한 수량과 크기의 반도체 부품들을 본 발명의 스택 패키지와 함께 배열하여 실장할 수 있어 실장 밀도를 최대화 할 수 있는 효과가 있다.

Claims (4)

1. 삭제
2. 삭제
3. 적어도 한개 이상의 반도체칩 혹은 BGA패키지를 적층한 스택 패키지에 있어서,

   상기 반도체칩 혹은 BGA패키지의 면적보다 큰 면적을 갖도록 형성되어 상기 반도체칩 혹은 BGA패키지를 전기적인 신호가 연결되게 적층하기 위한 적어도 2개 이상의 기판; 및

   상기 기판의 측면 테두리 부위에서 상기 반도체칩 혹은 BGA패키지가 점유하지 않는 공간의 일부 영역의 일부를 절단하여 내측으로 요입되게 함에 의해, 수직 방향으로 일치되게 다수개의 기판들 모두에 형성한 홈부를 포함하는 것을 특징으로 하는 스택 패키지.
4. 제3항에 있어서, 상기 스택 패키지를 실장하기 위한 메모리 모듈용 기판을 더 포함하고, 상기 메모리 모듈용 기판에는 상기 기판들에 형성된 홈부를 통해 다른 반도체 부품을 실장한 것을 특징으로 하는 스택 패키지.

Images