KR100876875B1 - 강화된 열방출 능력을 갖는 칩 스택 패키지 - Google Patents
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Abstract
본 발명은 칩 스택 패키지를 개시한다. 개시된 본 발명의 칩 스택 패키지는, 회로패턴을 구비한 기판과, 상기 기판 상에 접착제의 의해 부착된 가장자리 패드형의 제1반도체 칩과, 상기 제1반도체 칩 상에 부착되며 금속판의 상하에 접착 테이프가 부착되어진 제1 히트스프레더(heat spreader)와, 상기 제1히트스프레더 상에 부착된 가장자리 패드형의 제2반도체 칩과, 상기 제1 및 제2반도체 칩의 패드와 기판의 회로패턴을 전기적으로 연결시키는 금속 와이어와, 상기 제1 및 제2반도체 칩과 금속 와이어를 포함한 기판의 상부면을 밀봉하는 봉지제와, 상기 봉지제의 상부 표면 내에 구비되며 상기 제1히트스프레더와 연결된 제2히트스프레더와, 상기 기판의 하부면에 부착되어 외부 회로와 전기적으로 접속되는 솔더 볼을 포함한다. 본 발명에 따르면, 스택된 반도체 칩들 사이에 히트스프레더를 배치시키기 때문에 칩 동작시에 발생되는 열을 신속하게 방출시킬 수 있으며, 그래서, 향상된 열방출 능력을 갖는 칩 스택 패키지를 제공할 수 있다.
Description
도 1은 종래의 칩 스택 패키지를 도시한 단면도.
도 2는 본 발명의 실시예에 따른 칩 스택 패키지를 도시한 단면도.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 칩 스택 패키지의 제조 공정을 설명하기 위한 단면도.
도 4는 본 발명의 다른 실시예에 따른 칩 스택 패키지를 도시한 단면도.
도 5는 본 발명의 또 다른 실시예에 따른 칩 스택 패키지를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
21 : 기판 22 : 회로패턴
23 : 접착제 24 : 바텀 칩
25 : 제1히트스프레더 26 : 접착 테이프
27 : 탑 칩 28 : 금속 와이어
29 : 봉지제 30 : 제2히트스프레더
31 : 솔더 볼 32 : 제3히트스프레더
40 : 마운트 스테이지 50 : 마운트 헤드
60 : 리드프레임 60a : 다이 패들
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는, 강화된 열방출 능력을 갖는 칩 스택 패키지에 관한 것이다.
전기/전자 제품의 고성능화가 진행됨에 따라 한정된 크기의 기판에 더 많은 수의 패키지를 실장하기 위한 많은 기술들이 제안 및 연구되고 있다. 그런데, 패키지는 하나의 반도체 칩이 탑재되는 것을 기본으로 하기 때문에 용량 증가에 한계가 있다.
여기서, 메모리 칩의 용량 증대, 즉, 고집적화를 이룰 수 있는 방법으로는 한정된 공간 내에 보다 많은 수의 셀을 제조해 넣는 기술이 일반적으로 알려져 있다. 그런데, 이와 같은 방법은 정밀한 미세 선폭을 요구하는 등, 고난도의 공정 기술과 많은 개발 시간을 필요로 한다. 따라서, 보다 용이하게 고집적화를 이룰 수 있는 방법으로서 스택킹(stacking) 기술이 개발되었고, 현재 이에 대한 연구가 활발히 진행되고 있다.
반도체 업계에서 말하는 스택킹이란, 적어도 2개 이상의 반도체 칩을 스택하여 메모리 용량을 배가시키는 기술이다. 이러한 스택킹 기술에 의하면, 2개의 64M DRAM급 칩을 스택하여 128M DRAM급으로 구성할 수 있고, 또한, 2개의 128M DRAM급 칩을 스택하여 256M DRAM급으로 구성할 수 있다. 게다가, 스택킹 기술에 의하면, 실장 밀도 및 실장 면적 사용의 효율성 측면에서 잇점을 갖는다.
상기 2개의 반도체 칩을 스택하는 방법으로는 스택된 2개의 칩을 하나의 패키지 내에 내장시키는 방법과 패키징된 2개의 패키지를 스택하는 방법이 있으며, 효율면에서는 하나의 패키지 내에 2개의 칩을 내장시킨 칩 스택 패키지가 더 우수하다.
도 1은 전술한 칩 스택 패키지의 일예를 도시한 단면도이다.
도시된 바와 같이, 바텀 칩(4)과 탑 칩(7)은 접착제(3)에 의해 상호 부착되어 회로패턴(2)을 구비한 기판(1) 상에 부착되어 있으며, 각 칩(4, 7)의 본딩패드들(도시안됨)은 금속 와이어(8)에 의해 기판(1)의 회로패턴(2)과 전기적으로 연결되어져 있다.
또한, 바텀 칩(4) 및 탑 칩(7)과 금속 와이어(8)를 포함한 기판(1)의 상부면은 봉지제(9)로 밀봉되어 있으며, 상기 기판(1)의 하부면에는 외부 회로와 전기적으로 접속되는 솔더 볼(11)이 부착되어져 있다.
그러나, 도 1에 도시된 종래의 칩 스택 패키지는 바텀 칩과 탑 칩이 인접한 구조이므로, 구조적으로 열 발생량이 증가할 수 밖에 없으며, 그래서, 성능 저하가 야기되는 문제가 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 바텀 칩과 탑 칩이 인접함에도 불구하고 칩 동작시에 발생되는 열에 의한 성능 저하를 방지할 수 있는 강화된 열방출 능력을 갖는 칩 스택 패키지를 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 회로패턴을 구비한 기판; 상기 기판 상에 접착제의 의해 부착된 가장자리 패드형의 제1반도체 칩; 상기 제1반도체 칩 상에 부착되며 금속판의 상하에 접착 테이프가 부착되어진 제1히트스프레더; 상기 제1히트스프레더 상에 부착된 가장자리 패드형의 제2반도체 칩; 상기 제1 및 제2반도체 칩의 패드와 기판의 회로패턴을 전기적으로 연결시키는 금속 와이어; 상기 제1 및 제2반도체 칩과 금속 와이어를 포함한 기판의 상부면을 밀봉하는 봉지제; 상기 봉지제의 상부 표면 내에 구비되며, 상기 제1히트스프레더와 연결된 제2히트스프레더; 및 상기 기판의 하부면에 부착되어 외부 회로와 전기적으로 접속되는 솔더 볼을 포함하는 칩 스택 패키지를 제공한다.
여기서, 상기 금속판은 구리 또는 알루미늄 합금으로 이루어진다.
상기 제1히트스프레더는 개별 또는 스트립 단위로 제공된다.
삭제
또한, 본 발명의 칩 스택 패키지는 상기 봉지제 상부 표면 상에 부착된 제3히트스프레더를 더 포함한다.
본 발명에 따르면, 스택된 반도체 칩들 사이에 히트스프레더를 배치시키기 때문에 칩 동작시에 발생되는 열을 신속하게 방출시킬 수 있으며, 그래서, 성능 저하를 방지할 수 있다.
(실시예)
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세하게 설명하도록 한다.
도 2는 본 발명의 실시예에 따른 칩 스택 패키지를 도시한 단면도이다.
도시된 바와 같이, 본 발명의 칩 스택 패키지는 기본적으로는 종래의 그것과 마찬가지로 가장자리 패드형의 바텀 칩(24)과 탑 칩(27)이 회로패턴(22)을 구비하면서 하부면에 솔더 볼(31)이 부착된 기판(21) 상에 스택되고, 각 칩(24, 27)의 본딩패드들(도시안됨)은 금속 와이어(28)에 의해 상기 기판(21)의 회로패턴(22)과 전기적으로 접속되며, 그리고, 상기 스택된 칩들(24, 27) 및 금속 와이어(28)를 포함한 기판(21)의 상부면이 봉지제(29)에 의해 밀봉된 구조를 갖는다.
반면, 본 발명의 칩 스택 패키지는 종래의 그것과는 달리 칩들(24, 27)간의 스택이 단순히 접착제에 이루어지지 않고, 상하에 접착 테이프(26)가 부착되어진 제1히트스프레더(25)를 사이에 두고 상기 바텁 칩(24)과 탑 칩(27)의 스택이 이루어진다.
여기서, 상기 제1히트스프레더(25)는 열방출이 용이한 구리 또는 알루미늄 합금 재질의 금속판으로 이루어지며, 이후에 설명하기는 하겠지만, 패키지 제조시에 개별 또는 스트립 단위로 제공된다.
또한, 본 발명의 칩 스택 패키지는 봉지제(29)의 상부면 내에 제2히트스프레더(30)가 배치된 구조를 가지며, 여기서, 상기 제2히트스프레더(30)는 제1히트스프레더와 전기적으로 연결될 수 있다.
이와 같은 본 발명의 칩 스택 패키지는 바텀 칩과 탑 칩 사이에 열방출이 용이한 재료로 이루어진 히트스프레더가 배치된 것과 관련해서, 비록, 칩 들이 인접하여 칩 동작시의 열 발생량이 증가할지라도, 이러한 열을 상기 히트스프레더를 통 해 신속하게 외부로 방출시킬 수 있다.
따라서, 구조적으로 열방출 능력이 강화되었으므로, 열 발생에 의한 성능 저하는 개선된다.
이하에서는 본 발명의 칩 스택 패키지의 제조 공정을 설명하도록 한다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 칩 스택 패키지 제조 공정을 설명하기 위한 단면도이다.
먼저, 도 3a에 도시된 바와 같이, 회로패턴(22)을 구비한 기판(21)을 마운트 스테이지(40)에 올려 놓은 상태에서 상기 기판(21) 상에 접착제(23)를 부착시키고, 그런다음, 상기 접착제(23) 상에 마운트 헤드(50)의 열과 압력을 이용해서 가장자리 패드형의 바텁 칩(24)을 부착시킨다.
다음으로, 도 3b에 도시된 바와 같이, 상하에 접착 테이프(26)가 부착되어진 제1히트스프레더(25)를 마운트 헤드(50)를 이용해서 바텀 칩(24) 상에 부착시킨다. 이때, 상기 제1히트스프레더(25)는 바람직하게 바텀 칩(24)의 본딩패드(도시안됨)를 덮지 않는 크기, 보다 정확하게는, 본딩패드와 접촉되지 않는 크기로 부착한다. 또한, 상기 제1히트스프레더(25)는 유니트 마다 개별적으로 제작하여 부착시키거나, 또는 스트립 형태로 제작하여 스트립 단위로 부착시킨다.
그 다음, 도 3c에 도시된 바와 같이, 와이어 본딩 공정을 통해 기판(21)의 회로패턴(22)과 바텀 칩 (24)의 본딩패드간을 금속 와이어(28)로 연결시킨다.
이어서, 도 3d에 도시된 바와 같이, 마운트 헤드(50)를 이용해서 접착 테이프(26)가 부착되어진 제1히트스프레더(25) 상에 가장자리 패드형의 탑 칩(27)을 부 착시킨다.
이후, 도시하지는 않겠지만, 몰딩(molding) 공정을 통해 스택된 바텀 칩(24)과 탑 칩(27) 및 금속 와이어(28)를 포함한 기판 상부면을 봉지제(29)로 밀봉한다. 이때, 봉지제(29)의 상부면 내에 제2히트스프레더(30)를 배치시키며, 필요에 따라, 상기 제2히트스프레더(30)는 제1히트스프레더(25)와 전기적으로 연결시킨다. 이어서, 기판(21)의 하부면에 솔더 볼(31)을 부착한 후, 공지의 싱귤레이션 공정을 행하여 도 2에 도시된 바와 같은 본 발명의 강화된 열방출 능력을 갖는 칩 스택 패키지를 완성한다.
도 4는 본 발명의 다른 실시예에 따른 칩 스택 패키지를 도시한 단면도이다. 도시된 바와 같이, 이 실시예에 따른 칩 스택 패키지는 열방출 능력을 더욱 높이기 위해 봉지제(29) 상에 제3히트스프레더(32)가 추가 부착된다.
도 5는 본 발명의 또 다른 실시예에 따른 칩 스택 패키지를 도시한 단면도로서, 도시된 바와 같이, 이 실시예에 따른 칩 스택 패키지는 기판이 아닌 리드프레임(60)을 이용하여 제조된 구조를 갖는다.
즉, 바텀 칩(24)과 탑 칩(27)은 제1히트스프레더(25)가 개재된 상태로 리드프레임(60)의 다이 패들(die paddle : 60a) 상에 접착제(23)에 의해 부착되고, 그리고, 각 칩(24, 27)의 본딩패드는 리드프레임의 인너리드에 해당하는 부분과 금속 와이어(28)로 연결되며, 그리고, 스택된 칩들(24, 27) 및 와이어 본딩된 인너리드 부분을 포함한 공간적 영역은 리드프레임의 아우터리드 부분을 노출시키는 상태로 봉지제(29)에 의해 밀봉된다.
이상에서와 같이, 본 발명은 스택된 반도체 칩들 사이에 히트스프레더를 배치시킴으로써 칩 동작시에 발생되는 열을 신속하게 외부로 방출시킬 수 있으며, 그래서, 열에 의한 손상을 방지할 수 있으며, 결국, 향상된 열방출 능력을 갖는 칩 스택 패키지를 제공할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (5)
- 회로패턴을 구비한 기판;상기 기판 상에 접착제의 의해 부착된 가장자리 패드형의 제1반도체 칩;상기 제1반도체 칩 상에 부착되며 금속판의 상하에 접착 테이프가 부착되어진 제1히트스프레더;상기 제1히트스프레더 상에 부착된 가장자리 패드형의 제2반도체 칩;상기 제1 및 제2반도체 칩의 패드와 기판의 회로패턴을 전기적으로 연결시키는 금속 와이어;상기 제1 및 제2반도체 칩과 금속 와이어를 포함한 기판의 상부면을 밀봉하는 봉지제;상기 봉지제의 상부 표면 내에 구비되며, 상기 제1히트스프레더와 연결된 제2히트스프레더; 및상기 기판의 하부면에 부착되어 외부 회로와 전기적으로 접속되는 솔더 볼;을 포함하는 것을 특징으로 하는 칩 스택 패키지.
- 제 1 항에 있어서, 상기 금속판은 구리 또는 알루미늄 합금으로 이루어진 것을 특징으로 하는 칩 스택 패키지.
- 제 1 항에 있어서, 상기 제1히트스프레더는 개별 또는 스트립 단위로 제공되는 것을 특징으로 하는 칩 스택 패키지.
- 삭제
- 제 1 항에 있어서, 상기 봉지제 상부 표면 상에 부착된 제3히트스프레더를 더 포함하는 것을 특징으로 하는 칩 스택 패키지.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020020072326A KR100876875B1 (ko) | 2002-11-20 | 2002-11-20 | 강화된 열방출 능력을 갖는 칩 스택 패키지 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020020072326A KR100876875B1 (ko) | 2002-11-20 | 2002-11-20 | 강화된 열방출 능력을 갖는 칩 스택 패키지 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20040043889A KR20040043889A (ko) | 2004-05-27 |
KR100876875B1 true KR100876875B1 (ko) | 2008-12-31 |
Family
ID=37340294
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020020072326A KR100876875B1 (ko) | 2002-11-20 | 2002-11-20 | 강화된 열방출 능력을 갖는 칩 스택 패키지 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100876875B1 (ko) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102566772B1 (ko) * | 2018-11-09 | 2023-08-14 | 삼성전자주식회사 | 반도체 패키지 |
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Publication number | Priority date | Publication date | Assignee | Title |
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2002
- 2002-11-20 KR KR1020020072326A patent/KR100876875B1/ko not_active IP Right Cessation
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Also Published As
Publication number | Publication date |
---|---|
KR20040043889A (ko) | 2004-05-27 |
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