KR20020053663A - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR20020053663A
KR20020053663A KR1020000083373A KR20000083373A KR20020053663A KR 20020053663 A KR20020053663 A KR 20020053663A KR 1020000083373 A KR1020000083373 A KR 1020000083373A KR 20000083373 A KR20000083373 A KR 20000083373A KR 20020053663 A KR20020053663 A KR 20020053663A
Authority
KR
South Korea
Prior art keywords
chip
circuit board
printed circuit
conductive pattern
wire
Prior art date
Application number
KR1020000083373A
Other languages
English (en)
Other versions
KR100706505B1 (ko
Inventor
박대근
신원선
김석수
조응산
Original Assignee
마이클 디. 오브라이언
앰코 테크놀로지 코리아 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이클 디. 오브라이언, 앰코 테크놀로지 코리아 주식회사 filed Critical 마이클 디. 오브라이언
Priority to KR1020000083373A priority Critical patent/KR100706505B1/ko
Publication of KR20020053663A publication Critical patent/KR20020053663A/ko
Application granted granted Critical
Publication of KR100706505B1 publication Critical patent/KR100706505B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

본 발명은 반도체 패키지에 관한 것으로서, 입출력단자의 수를 크게 증가시킬 수 있고, 반도체 칩에서 발생되는 열의 방출 성능을 크게 향상시킬 수 있는 장점을 제공할 수 있도록 인쇄회로기판과 리드프레임을 동시에 적용하거나, 또는 인쇄회로기판과 히트슬러그를 동시에 적용하여, 반도체 칩을 상하로 적층한 새로운 구조의 반도체 패키지를 제공하고자 한 것이다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로서, 더욱 상세하게는 인쇄회로기판과 리드프레임, 또는 인쇄회로기판과 히트슬러그를 동시에 적용하여, 반도체 칩을 상하로 적층한 구조의 반도체 패키지에 관한 것이다.
통상적으로 반도체 패키지는 반도체 칩의 각종 전기적인 입출력 신호를 외부로 용이하게 인출시키기 위하여 칩을 패키징하는 기술로서, 최근에는 칩 크기에 가깝게 축소된 구조, 반도체 칩에서 발생하는 열의 방출 성능 및 전기적 수행능력을 극대화시킬 수 있는 구조등을 실현할 수 있도록 리드프레임, 인쇄회로기판, 회로필름등의 각종 부재를 이용하여 다양한 구조로 제조되고 있다.
특히, 최근에는 마더보드에 대한 실장면적을 최소화시키며 고집적화를 실현할 수 있도록 다수개의 칩을 적층한 구조의 반도체 패키지가 제조되고 있는데, 대개는 인쇄회로기판, 리드프레임, 회로필름등 개개의 부재에 복수개의 칩이 적층되는 구조로 제조되고 있는 바, 입출력단자의 수가 제한적이고 복수개의 칩에서 발생되는 열의 방출 성능이 떨어지는 단점이 있다.
따라서, 본 발명은 상기와 같은 점을 감안하여 입출력단자의 수를 크게 증가시킬 수 있고, 반도체 칩에서 발생되는 열의 방출 성능을 크게 향상시킬 수 있는장점을 제공하고자, 인쇄회로기판과 리드프레임을 동시에 적용하거나, 또는 인쇄회로기판과 히트슬러그를 동시에 적용하여, 반도체 칩을 상하로 적층한 새로운 구조의 반도체 패키지를 제공하는데 그 목적이 있다.
도 1은 본 발명에 따른 반도체 패키지의 일실시예를 나타내는 단면도,
도 2는 본 발명에 따른 반도체 패키지의 다른 실시예를 나타내는 단면도,
<도면의 주요 부분에 대한 부호의 설명>
10 : 인쇄회로기판12 : 리드
14 : 칩탑재판16 : 타이바
18 : 상부칩20 : 하부칩
22 : 상부와이어24 : 하부와이어
26 : 히트슬러그28 : 몸체부
30 : 돌출부32 : 다리부
34 : 수지36 : 인출단자
38 : 인출단자 부착용 전도성패턴40 : 와이어 본딩용 전도성패턴
42 : 수지층44 : 커버코트
46 : 전도성패턴48 : 양면테이프
50 : 에폭시수지
상기한 목적을 달성하기 위한 본 발명의 반도체 패키지는:
베이스층인 수지층과, 이 수지층 양면에 식각 처리된 전도성패턴과, 전도성패턴의 일부를 노출시키면서 상기 수지층상에 도포된 커버코트로 이루어진 인쇄회로기판과; 상기 인쇄회로기판의 칩부착영역에 접착수단에 의하여 부착된 하부칩과; 이 하부칩의 본딩패드와 상기 인쇄회로기판의 와이어 본딩용 전도성패턴간에 연결된 하부와이어와; 상기 하부칩의 상면에 비전도성의 에폭시수지에 의하여 부착된 리드프레임의 업셋된 칩탑재판과; 상기 인쇄회로기판의 상면에 안착되어 사방으로 연장되게 위치된 리드프레임의 리드와; 상기 칩탑재판의 상면에 접착수단에 의하여 부착된 상부칩과; 상기 다수의 리드와 상기 상부칩의 본딩패드간에 연결된 상부와이어와; 상기 상부칩과 하부칩, 상부와이어와 하부와이어, 칩탑재판, 리드의 안쪽부분을 포함하며 인쇄회로기판의 상면에 걸쳐 몰딩하고 있는 수지와; 상기 인쇄회로기판의 저면으로 노출되어 있는 인출단자 부착용 전도성패턴에 융착된 다수의 인출단자로 구성된 것을 특징으로 한다.
특히, 상기 하부와이어와 칩탑재판의 테두리 저면이 서로 닿지 않는 간격으로 유지되도록 상기 칩탑재판의 저면에는 돌출부가 더 형성된 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 다른 반도체 패키지는:
베이스층인 수지층과, 이 수지층 양면에 식각 처리된 전도성패턴과, 전도성패턴의 일부를 노출시키면서 상기 수지층상에 도포된 커버코트로 이루어진 구조의 인쇄회로기판과; 상기 인쇄회로기판의 칩부착영역에 접착수단에 의하여 부착된 하부칩과; 이 하부칩의 본딩패드와 상기 인쇄회로기판의 와이어 본딩용 전도성패턴간에 연결된 하부와이어와; 상기 하부칩의 상면에 비전도성의 에폭시수지에 의하여 부착되고 그 외측단 저면이 인쇄회로기판의 상면에 밀착되는 히트슬러그와; 상기 히트슬러그의 상면에 접착수단에 의하여 부착된 상부칩과; 상기 인쇄회로기판의 와이어 본딩용 전도성패턴과 상기 상부칩의 본딩패드간에 연결된 상부와이어와; 상기 상부칩과 하부칩, 상부와이어와 하부와이어, 히트슬러그를 포함하며 인쇄회로기판의 상면에 걸쳐 몰딩된 수지와; 상기 인쇄회로기판의 저면으로 노출되어 있는 인출단자 부착용 전도성패턴에 융착된 다수의 인출단자로 구성된 것을 특징으로 한다.
바람직한 구현예로서, 상기 히트슬러그는 상하면에 각각 상부칩과 하부칩이 부착되는 몸체부와; 상기 인쇄회로기판의 상면에 밀착되는 다리부로 구성된 것을 특징으로 한다.
특히, 상기 하부와이어와 히트슬러그의 몸체부 테두리 저면이 서로 닿지 않는 간격으로 유지되도록 상기 몸체부 저면에는 돌출부가 더 형성된 것을 특징으로 한다.
여기서 본 발명의 실시예를 첨부한 도면을 참조로 더욱 상세하게 설명하면 다음과 같다.
첨부함 도 1은 본 발명에 따른 반도체 패키지의 일실시예를 나타내는 단면도로서, 상기 반도체 패키지(100)는 인쇄회로기판과 리드프레임을 이용하여 반도체 칩을 상하로 적층한 구조로 제조된 것이다.
통상, 상기 인쇄회로기판(10)은 베이스층인 절연재질의 수지층(42)과, 이 수지층(42)의 양면에 전기적인 배선 회로를 이루며 얇게 식각 처리된 동재질의 전도성패턴(46)과, 상기 전도성패턴(46)중 와이어 본딩용 전도성패턴(40)과 인출단자 부착용 전도성패턴(38)을 외부로 노출시키면서 상기 수지층(42)상에 도포된 커버코트(44)로 구성되어 있다.
상기와 같은 구조로 이루어진 인쇄회로기판(10)의 중앙면은 대개 커버코트(44)로 도포된 칩부착영역이 된다.
또한, 상기 리드프레임은 골격을 이루는 사이드레일과, 반도체 칩이 부착되는 칩탑재판(14)과, 상기 사이드레일(미도시됨)과 칩탑재판(14)의 각 모서리를 일체로 연결하고 있는 타이바(16)와, 상기 사이드레일로부터 연장되어 칩탑재판(14)의 사방에 인접되게 위치한 다수의 리드(12)로 구성되어 있다.
특히, 상기 타이바(16)는 상방향으로 절곡되어 칩탑재판(14)이 리드(12)의 높이보다 높게 업셋(Upset)되어 있고, 타이바(16)의 저면에는 돌출부(30)가 더 형성되어 있다.
상기와 같은 구조의 인쇄회로기판과 리드프레임을 이용하여 제조된 반도체 패키지에 대하여 보다 상세하게 설명하면 다음과 같다.
상기 인쇄회로기판(10)의 칩부착영역에 하부칩(20)이 양면테이프(48)와 같은접착수단에 의하여 부착되고, 하부칩(20)의 본딩패드와 상기 인쇄회로기판(10)의 와이어 본딩용 전도성패턴간에 하부와이어(24)가 연결된다.
또한, 상기 하부칩(20)의 상면에는 비전도성의 에폭시수지(50)에 의하여 리드프레임의 칩탑재판(14)이 부착되는 동시에 리드(12)가 상기 인쇄회로기판(10)의 상면에 바깥쪽으로 연장된 형태로 밀착되어진다.
실질적으로는, 상기 칩탑재판(14) 저면의 돌출부(30)가 상기 하부칩(20)의 상면에 부착되고, 상기 리드(12)는 하부와이어(24)와 닿지 않도록 상기 인쇄회로기판(10)의 바깥쪽 상면에서 외부로 연장되며 밀착되어진다.
특히, 상기 칩탑재판(14) 저면의 돌출부(30)의 두께는 칩탑재판(14)의 저면이 상기 하부와이어(24)의 최대높이와 닿지 않을 정도의 두께로 성형하는 것이 바람직하다.
상기 칩탑재판(14)의 상면에는 상부칩(18)이 양면테이프(48)와 같은 접착수단에 의하여 부착되고, 이 상부칩(18)의 본딩패드와 상기 각 리드(12)간에는 상부와이어(22)가 연결된다.
또한, 상기 상부칩(18)과 하부칩(20), 상부와이어(22)와 하부와이어(24), 칩탑재판(14), 리드(12)의 안쪽부분을 포함하며 인쇄회로기판(10)의 상면에 걸쳐 수지(34)로 몰딩된다.
상기 인쇄회로기판(10)의 저면으로 노출되어 있는 인출단자 부착용 전도성패턴(38)에 전도성의 솔더볼과 같은 인출단자(36)가 융착된다.
또한, 상기 몰딩수지(34)의 외부로 노출된 리드(12)의 외부단은 상기 인출단자(36)와 함께 마더보드에 실장되도록 인출단자(36)의 저면과 동일선상에 위치되도록 이중 절곡된 형상으로 포밍된다.
이에따라, 상기 반도체 패키지(100)의 입출력단자는 인쇄회로기판(10)의 저면에 융착된 다수의 인출단자(36) 뿐만아니라 상기 다수의 리드(12)가 포함되어, 입출력단자의 수가 크게 증가된다.
특히, 상기 상부칩(18)과 하부칩(20)에서 발생된 열은 상기 칩탑재판(14)과 리드(12)를 따라 외부로 용이하게 방출되어, 열방출 성능이 크게 향상될 수 있다.
여기서 본 발명의 다른 실시예를 첨부한 도 2를 참조로 설명하면 다음과 같다.
도 2의 반도체 패키지(200)는 인쇄회로기판(10)과 히트슬러그(26)를 이용한 패키지로서, 상기 히트슬러그(26)는 판형의 몸체부(28)와, 이 몸체부(28)의 각 변에서 하향 경사지며 일체로 형성된 다수의 다리부(32)로 구성되어 있고, 특히 상기 몸체부(28)의 저면에는 돌출부(30)가 더 형성되어 있다.
상기 인쇄회로기판(10)의 구조는 상술한 바와 같고, 와이어 본딩용 전도성패턴(40)이 칩부착영역에 인접되는 위치와, 바깥쪽 부분에 형성되어 있다.
상기와 같이 구비된 인쇄회로기판(10)의 칩부착영역에 하부칩(20)이 양면테이프(48)와 같은 접착수단에 의하여 부착되고, 하부칩(20)의 본딩패드와 칩부착영역에 인접된 와이어 본딩용 전도성패턴(40)간에 하부와이어(24)가 연결된다.
이때, 상기 하부칩(20)의 상면, 즉 하부와이어(24)의 안쪽 상면에는 비전도성의 에폭시수지(50)에 의하여 상기 히트슬러그(26)의 몸체부(28)가 부착되는 동시에 다리부(32)가 인쇄회로기판(10)의 상면에 밀착되어진다.
실질적으로는, 상기 몸체부(28)의 저면에 형성된 돌출부(30)가 하부칩(20)의 상면에 부착되는 바, 상기 돌출부(30)는 상기 하부와이어(24)가 히트슬러그(26)의 저면에 닿지 않을 정도의 간격을 유지해줄 수 있는 두께로 성형된다.
상기와 같이 부착된 히트슬러그(26)의 몸체부(28) 상면에는 양면테이프(48)와 같은 접착수단에 의하여 상부칩(18)이 부착되고, 이 상부칩(18)의 본딩패드와 상기 인쇄회로기판(10)의 바깥쪽 위치에 노출되어 있는 와이어 본딩용 전도성패턴(40)간이 상부와이어(22)로 연결된다.
또한, 상기 상부칩(18)과 하부칩(20), 상부와이어(22)와 하부와이어(24), 히트슬러그(26)를 포함하는 인쇄회로기판(10)의 상면에 걸쳐 수지(34)로 몰딩되고, 상기 인쇄회로기판(10)의 저면으로 노출되어 있는 인출단자 부착용 전도성패턴(38)에 전도성의 솔더볼과 같은 인출단자(36)가 융착된다.
이에따라, 상기와 같이 상부칩(18)과 하부칩(20)이 적층되어, 고집적화를 실현하는 동시에 각 칩에서 발생되는 열을 상기 히트슬러그(26)를 통하여 외부로 방출시킬 수 있어, 열방출 성능을 크게 향상시킬 수 있게 된다.
이상에서 본 바와 같이, 본 발명에 따른 반도체 패키지에 의하면, 인쇄회로기판과 리드프레임 또는 인쇄회로기판과 히트슬러그를 동시에 적용하여 반도체 칩을 상하로 적층되도록 함으로써, 인출단자와 리드단자를 포함하는 입출력단자수를 크게 증가시킬 수 있고, 적층된 반도체 칩에서 발생되는 열을 리드프레임 또는 히트슬러그를 통하여 외부로 방출시킬 수 있어 열방출 성능을 크게 향상시킬 수 있는 장점이 있다.

Claims (5)

  1. 베이스층인 수지층과, 이 수지층 양면에 식각 처리된 전도성패턴과, 전도성패턴의 일부를 노출시키면서 상기 수지층상에 도포된 커버코트로 이루어진 인쇄회로기판과;
    상기 인쇄회로기판의 칩부착영역에 접착수단에 의하여 부착된 하부칩과;
    상기 하부칩의 본딩패드와 상기 인쇄회로기판의 와이어 본딩용 전도성패턴간에 연결된 하부와이어와;
    상기 하부칩의 상면에 비전도성의 에폭시수지에 의하여 부착된 리드프레임의 업셋된 칩탑재판과;
    상기 인쇄회로기판의 상면에 안착되어 사방으로 연장되게 위치된 리드프레임의 리드와;
    상기 칩탑재판의 상면에 접착수단에 의하여 부착된 상부칩과; 상기 다수의 리드와 상기 상부칩의 본딩패드간에 연결된 상부와이어와;
    상기 상부칩과 하부칩, 상부와이어와 하부와이어, 칩탑재판, 리드의 안쪽부분을 포함하며 인쇄회로기판의 상면에 걸쳐 몰딩하고 있는 수지와;
    상기 인쇄회로기판의 저면으로 노출되어 있는 인출단자 부착용 전도성패턴에 융착된 다수의 인출단자로 구성된 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 칩탑재판의 저면에는 돌출부가 더 형성된 것을 특징으로 하는 반도체 패키지.
  3. 베이스층인 수지층과, 이 수지층 양면에 식각 처리된 전도성패턴과, 전도성패턴의 일부를 노출시키면서 상기 수지층상에 도포된 커버코트로 이루어진 구조의 인쇄회로기판과;
    상기 인쇄회로기판의 칩부착영역에 접착수단에 의하여 부착된 하부칩과;
    상기 하부칩의 본딩패드와 상기 인쇄회로기판의 와이어 본딩용 전도성패턴간에 연결된 하부와이어와;
    상기 하부칩의 상면에 비전도성의 에폭시수지에 의하여 부착되고 그 외측단 저면이 인쇄회로기판의 상면에 밀착되는 히트슬러그와;
    상기 히트슬러그의 상면에 접착수단에 의하여 부착된 상부칩과;
    상기 인쇄회로기판의 와이어 본딩용 전도성패턴과 상기 상부칩의 본딩패드간에 연결된 상부와이어와;
    상기 상부칩과 하부칩, 상부와이어와 하부와이어, 히트슬러그를 포함하며 인쇄회로기판의 상면에 걸쳐 몰딩된 수지와;
    상기 인쇄회로기판의 저면으로 노출되어 있는 인출단자 부착용 전도성패턴에 융착된 다수의 인출단자로 구성된 것을 특징으로 하는 반도체 패키지.
  4. 제 3 항에 있어서, 상기 히트슬러그는 상하면에 각각 상부칩과 하부칩이 부착되는 몸체부와; 상기 인쇄회로기판의 상면에 밀착되는 다리부로 구성된 것을 특징으로 하는 반도체 패키지.
  5. 제 3 항 또는 제 4 항에 있어서, 상기 히트슬러그의 몸체부 저면에는 돌출부가 더 형성된 것을 특징으로 하는 반도체 패키지.
KR1020000083373A 2000-12-27 2000-12-27 반도체 패키지 KR100706505B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000083373A KR100706505B1 (ko) 2000-12-27 2000-12-27 반도체 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000083373A KR100706505B1 (ko) 2000-12-27 2000-12-27 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20020053663A true KR20020053663A (ko) 2002-07-05
KR100706505B1 KR100706505B1 (ko) 2007-04-11

Family

ID=27687062

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000083373A KR100706505B1 (ko) 2000-12-27 2000-12-27 반도체 패키지

Country Status (1)

Country Link
KR (1) KR100706505B1 (ko)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100533763B1 (ko) * 2002-10-29 2005-12-06 앰코 테크놀로지 코리아 주식회사 반도체패키지
KR100593703B1 (ko) * 2004-12-10 2006-06-30 삼성전자주식회사 돌출부 와이어 본딩 구조 보강용 더미 칩을 포함하는반도체 칩 적층 패키지
KR100712499B1 (ko) * 2004-07-09 2007-05-02 삼성전자주식회사 열 배출 효율이 증대된 멀티 칩 패키지 및 그 제조방법
KR100772096B1 (ko) * 2004-12-27 2007-11-01 주식회사 하이닉스반도체 스택 패키지
KR100876875B1 (ko) * 2002-11-20 2008-12-31 주식회사 하이닉스반도체 강화된 열방출 능력을 갖는 칩 스택 패키지
KR101349546B1 (ko) * 2007-02-06 2014-01-08 엘지이노텍 주식회사 Ｒｆ송수신 시스템

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3266815B2 (ja) * 1996-11-26 2002-03-18 シャープ株式会社 半導体集積回路装置の製造方法
JP2000252419A (ja) * 1999-03-04 2000-09-14 Nec Corp ３次元モジュール構造

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100533763B1 (ko) * 2002-10-29 2005-12-06 앰코 테크놀로지 코리아 주식회사 반도체패키지
KR100876875B1 (ko) * 2002-11-20 2008-12-31 주식회사 하이닉스반도체 강화된 열방출 능력을 갖는 칩 스택 패키지
KR100712499B1 (ko) * 2004-07-09 2007-05-02 삼성전자주식회사 열 배출 효율이 증대된 멀티 칩 패키지 및 그 제조방법
KR100593703B1 (ko) * 2004-12-10 2006-06-30 삼성전자주식회사 돌출부 와이어 본딩 구조 보강용 더미 칩을 포함하는반도체 칩 적층 패키지
KR100772096B1 (ko) * 2004-12-27 2007-11-01 주식회사 하이닉스반도체 스택 패키지
KR101349546B1 (ko) * 2007-02-06 2014-01-08 엘지이노텍 주식회사 Ｒｆ송수신 시스템

Also Published As

Publication number Publication date
KR100706505B1 (ko) 2007-04-11

Similar Documents

Publication Publication Date Title
EP1143514B1 (en) Resin-sealed power semiconductor device including substrate with all electronic components for control circuit mounted thereon
US7986531B2 (en) Power system module and method of fabricating the same
USRE42653E1 (en) Semiconductor package with heat dissipating structure
US7391105B2 (en) Unit semiconductor chip and multi chip package with center bonding pads and methods for manufacturing the same
US7902652B2 (en) Semiconductor package and semiconductor system in package using the same
US20140251658A1 (en) Thermally enhanced wiring board with built-in heat sink and build-up circuitry
KR100711675B1 (ko) 반도체 장치 및 그 제조 방법
JPH0590482A (ja) 半導体装置およびその製造方法
US6340839B1 (en) Hybrid integrated circuit
US20140048950A1 (en) Thermally enhanced semiconductor assembly with embedded semiconductor device and built-in stopper and method of making the same
KR100706505B1 (ko) 반도체 패키지
KR100649869B1 (ko) 반도체 패키지
KR0179802B1 (ko) 반도체 패키지
US20020063331A1 (en) Film carrier semiconductor device
US6057594A (en) High power dissipating tape ball grid array package
KR102016019B1 (ko) 고열전도성 반도체 패키지
KR20010068513A (ko) 윈도우가 구비된 회로기판을 포함하는 적층 칩 패키지
KR102552424B1 (ko) 반도체 패키지
KR100649864B1 (ko) 반도체 패키지 및 그 제조방법
KR100706516B1 (ko) 반도체 패키지
KR19980022344A (ko) 적층형 bga 반도체패키지
KR20030012192A (ko) 다이 적층형 윈도우 칩 스케일 패키지
KR100206973B1 (ko) 칩 사이즈 패키지
KR20000040734A (ko) 적층형 마이크로 비지에이 패키지
KR100369501B1 (ko) 반도체패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130402

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140403

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160404

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170403

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180402

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20190402

Year of fee payment: 13