KR100593703B1 - 돌출부 와이어 본딩 구조 보강용 더미 칩을 포함하는반도체 칩 적층 패키지 - Google Patents

돌출부 와이어 본딩 구조 보강용 더미 칩을 포함하는반도체 칩 적층 패키지 Download PDF

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Abstract

본 발명은 돌출부 와이어 본딩 구조 보강용 더미 칩을 포함하는 반도체 칩 적층 패키지에 관한 것이다. 칩 적층 패키지에서 위쪽에 위치하는 제2 집적회로 칩이 아래쪽에 위치하는 제1 집적회로 칩보다 크기가 큰 경우, 제2 칩의 돌출부에 와이어 본딩을 진행할 때 돌출부 바운싱, 와이어 본딩 불량, 돌출부 균열 등의 문제가 발생한다. 본 발명의 칩 적층 패키지는 제1 칩의 양쪽 모서리를 덮도록 제2 칩 위에 부착된 한 개 또는 한 쌍의 더미 칩을 포함한다. 더미 칩은 제2 칩을 위쪽에서 고정하여 돌출부 와이어 본딩 구조를 보강한다. 본 발명의 칩 적층 패키지는 한 쌍의 더미 칩 사이에 배치된 제3 집적회로 칩을 더 포함할 수 있다.
칩 적층 패키지, 돌출부 와이어 본딩, 더미 칩

Description

돌출부 와이어 본딩 구조 보강용 더미 칩을 포함하는 반도체 칩 적층 패키지 {Semiconductor chip stack package having dummy chip for overhang wire bonding structure}
도 1은 종래 기술의 한 예에 따른 반도체 칩 적층 패키지의 돌출부 와이어 본딩 구조를 나타내는 단면도이다.
도 2는 도 1에 도시된 돌출부 와이어 본딩의 문제점을 나타내는 단면도이다.
도 3은 종래 기술의 다른 예에 따른 반도체 칩 적층 패키지의 돌출부 와이어 본딩 구조를 나타내는 단면도이다.
도 4는 본 발명의 실시예에 따른 더미 칩을 포함하는 반도체 칩 적층 패키지를 나타내는 평면도이다.
도 5는 도 4의 Ⅴ-Ⅴ 선을 따라 절단한 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 더미 칩을 포함하는 반도체 칩 적층 패키지를 나타내는 평면도이다.
도 7은 도 6의 Ⅶ-Ⅶ 선을 따라 절단한 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 더미 칩을 포함하는 반도체 칩 적층 패키지를 나타내는 평면도이다.
도 9는 도 8의 Ⅸ-Ⅸ 선을 따라 절단한 단면도이다.
<도면에 사용된 참조 번호의 설명>
10, 20, 30, 40, 50: 반도체 칩 적층 패키지(semiconductor chip stack package)
11, 31: 배선 기판(circuit substrate)
11a, 11b: (배선 기판의) 본드 핑거(bond finger)
12, 32: 제1 집적회로 칩(first IC chip)
32a: (제1 집적회로 칩의) 모서리(side edge)
13, 33: 제2 집적회로 칩(second IC chip)
13a: (제2 집적회로 칩의) 입출력 패드(I/O pad)
13b, 33b: (제2 집적회로 칩의) 돌출부(overhang)
14, 17, 34a, 34b, 34c: 본딩 와이어(bonding wire)
15: 본딩 캐필러리(bonding capillary)
16, 18, 35a, 35b, 35c, 35d: 접착층(adhesive layer)
36, 41: 더미 칩(dummy chip)
51: 제3 집적회로 칩(third IC chip)
본 발명은 반도체 패키지 기술에 관한 것으로서, 보다 구체적으로는 돌출부 와이어 본딩 구조 보강용 더미 칩을 포함하는 반도체 칩 적층 패키지에 관한 것이 다.
반도체 소자를 사용하는 각종 전자제품들의 소형화 추세에 따라 반도체 패키지 또한 갈수록 소형화, 박형화, 경량화되어 가고 있다. 한편, 종래에는 하나의 반도체 패키지 안에 한 개의 반도체 칩을 탑재한 단일 칩 패키지(single chip package)가 대부분이었으나, 최근에는 하나의 반도체 패키지 안에 여러 개의 반도체 칩들을 탑재한 멀티 칩 패키지(multi chip package)의 사용이 점점 늘고 있다. 특히, 최근 수요가 급증하고 있는 휴대용 정보통신제품들의 경우, 여러 기능을 동시에 수행하는 복합형 제품에 대한 요구가 점점 커지고 있다.
따라서 최근의 멀티 칩 패키지 기술은 정해진 패키지 규격 안에 서로 다른 기능을 담당하는 반도체 칩들을 얼마나 많이 탑재할 수 있느냐가 중요한 관심사 중의 하나이다. 이러한 이유로 여러 칩들을 수직으로 적층한 형태의 칩 적층 패키지(chip stack package)가 주목을 받고 있으나, 칩 적층 패키지는 칩 적층 구조로 인하여 패키지의 두께가 커지는 문제가 있다. 이를 해결하기 위하여 반도체 칩의 두께는 점점 더 얇아지고 있으나, 얇은 칩 두께로 인한 문제 또한 발생하고 있다.
돌출부 와이어 본딩(overhang wire bonding)은 두께가 얇은 반도체 칩을 사용하는 칩 적층 패키지에서 나타나는 문제점 중의 하나이다. 도 1은 종래 기술의 한 예에 따른 반도체 칩 적층 패키지(10)의 돌출부 와이어 본딩 구조를 나타내는 단면도이다.
도 1을 참조하면, 칩 적층 패키지(10)는 배선 기판(11) 위에 제1 집적회로 칩(12)과 제2 집적회로 칩(13)이 적층된 구조를 가진다. 이 때, 위쪽에 위치하는 제2 집적회로 칩(13)이 아래쪽에 위치하는 제1 집적회로 칩(12)보다 크기가 큰 경우에는 제2 집적회로 칩(13)의 양쪽 가장자리(13b)가 제1 집적회로 칩(12)의 바깥쪽으로 돌출된다. 이하, 이를 제2 집적회로 칩(13)의 돌출부(13b, overhang)로 지칭하겠다.
제2 집적회로 칩(13)은 활성면(active surface)에 입출력 패드(13a, I/O pad)가 형성되어 있고, 배선 기판(11)은 상부면에 본드 핑거(11a, bond finger)가 형성되어 있다. 제2 집적회로 칩(13)과 배선 기판(11)은 입출력 패드(13a)와 본드 핑거(11a)에 각각 양쪽 끝이 접합되는 본딩 와이어(14, bonding wire)에 의하여 서로 전기적으로 연결된다.
그런데 제2 집적회로 칩(13)의 입출력 패드(13a)는 돌출부(13b) 내에 위치하기 때문에 마치 허공에 떠 있는 것과 같은 상태가 된다. 따라서 입출력 패드(13a) 쪽에 와이어 본딩 공정을 진행할 때, 본딩 압력에 의하여 예기치 않은 문제가 발생한다. 도 2는 그러한 문제점을 나타내는 단면도이다.
도 2를 참조하면, 제2 집적회로 칩(13)의 입출력 패드(13a) 위에 와이어 본딩 공정을 진행할 때, 제2 집적회로 칩(13)의 돌출부(13b)는 본딩 캐필러리(15, bonding capillary)의 압력을 받게 된다. 이로 인하여 제2 집적회로 칩(13)의 돌출부(13b)가 위아래로 흔들리는 바운싱(bouncing) 현상이 발생한다. 돌출부 바운싱 현상은 부정확하거나 잘못된 와이어 본딩의 원인이 될 수 있고, 심한 경우 돌출부(13b)의 균열(crack)을 초래하기도 한다.
이러한 불량을 방지하기 위하여 돌출부(13b) 아래쪽의 빈 공간에 돌출부 (13b)를 지지할 수 있는 물질을 추가할 수 있다. 그러나 이러한 방법은 제1 집적회로 칩(12)과 배선 기판(11) 역시 본딩 와이어에 의하여 전기적으로 연결되는 경우에는 적용하기가 어렵다. 이 경우의 예가 도 3에 도시되어 있다.
도 3을 참조하면, 칩 적층 패키지(20)는 배선 기판(11) 위에 적층된 제1 집적회로 칩(12)과 제2 집적회로 칩(13)을 포함한다. 제1 집적회로 칩(12)은 접착층(16)에 의하여 배선 기판(11) 위에 부착되며, 제1 본딩 와이어(17)를 통하여 배선 기판(11)의 본드 핑거(11b)에 전기적으로 연결된다. 제2 집적회로 칩(13) 역시 접착층(18)에 의하여 제1 집적회로 칩(12) 위에 부착되며, 제2 본딩 와이어(14)를 통하여 배선 기판(11)의 본드 핑거(11a)에 전기적으로 연결된다.
전술한 바와 같이, 이러한 구조에서는 제1 집적회로 칩(12)과 배선 기판(11)을 연결하는 제1 본딩 와이어(17)가 제2 집적회로 칩(13)의 돌출부(13b) 아래쪽에 위치하기 때문에 돌출부(13b) 지지물을 형성하기가 곤란하다. 이로 인하여 전술한 돌출부 와이어 본딩의 문제는 여전히 남게 된다.
이와 같이 돌출부 와이어 본딩에 따른 문제가 해소되지 않으면 제2 집적회로 칩(13)의 두께를 감소시키는 것이 어렵게 된다. 따라서 칩 적층 패키지(20)의 두께 축소 역시 한계를 맞게 된다.
본 발명의 목적은 돌출부 와이어 본딩에 따른 종래 기술에서의 문제점들, 즉 돌출부 바운싱, 그에 따른 와이어 본딩 불량, 돌출부의 균열 등을 방지할 수 있는 반도체 칩 적층 패키지를 제공하고자 하는 것이다.
본 발명의 다른 목적은 돌출부 와이어 본딩에 따른 문제점을 해소하여 집적회로 칩의 두께를 감소시키고 궁극적으로 반도체 칩 적층 패키지의 두께를 축소하고자 하는 것이다.
이러한 목적을 달성하기 위하여, 본 발명은 돌출부 와이어 본딩 구조 보강용 더미 칩을 포함하는 반도체 칩 적층 패키지를 제공한다.
본 발명에 따른 반도체 칩 적층 패키지는, 배선 기판; 제1 접착층에 의하여 상기 배선 기판 위에 부착되고, 제1 전기적 연결수단을 통하여 상기 배선 기판에 전기적으로 연결되는 제1 집적회로 칩; 상기 제1 집적회로 칩보다 크기가 크고, 제2 접착층에 의하여 상기 제1 집적회로 칩 위에 부착되며, 제1 본딩 와이어를 통하여 상기 배선 기판에 전기적으로 연결되는 제2 집적회로 칩; 및 상기 제2 집적회로 칩보다 크기가 작으며, 제3 접착층에 의하여 상기 제2 집적회로 칩 위에 부착되는 더미 칩을 포함한다.
특히, 상기 제2 집적회로 칩은 상기 제1 집적회로 칩의 양쪽 모서리 바깥쪽으로 돌출되는 돌출부를 가지고, 상기 제1 본딩 와이어는 상기 돌출부의 상부면과 상기 배선 기판에 접합되어 돌출부 와이어 본딩 구조를 이루며, 상기 더미 칩은 상기 제1 집적회로 칩의 양쪽 모서리를 덮도록 배치되어 상기 돌출부 와이어 본딩 구조를 보강하는 것이 특징이다.
본 발명에 따른 반도체 칩 적층 패키지에 있어서, 상기 제1 전기적 연결수단은 제2 본딩 와이어인 것이 바람직하며, 상기 제2 본딩 와이어는 범프 리버스 본딩 구조를 이룰 수 있다.
본 발명에 따른 반도체 칩 적층 패키지에 있어서, 상기 제1 접착층과 상기 제2 접착층은 각각 액상 접착제 또는 접착 필름일 수 있다. 또한, 상기 제3 접착층은 접착 필름인 것이 바람직하다.
본 발명에 따른 반도체 칩 적층 패키지에 있어서, 상기 더미 칩은 상기 제1 집적회로 칩보다 크기가 큰 한 개의 칩이거나, 각각 상기 제1 집적회로 칩의 모서리를 덮는 위치에 배치되는 한 쌍의 칩일 수 있다.
상기 더미 칩이 한 쌍의 칩인 경우, 본 발명에 따른 반도체 칩 적층 패키지는 제3 집적회로 칩을 더 포함할 수 있다. 상기 제3 집적회로 칩은 상기 한 쌍의 더미 칩 사이에 배치되며, 제4 접착층에 의하여 상기 제2 집적회로 칩 위에 부착되고, 제2 전기적 연결수단을 통하여 상기 배선 기판과 전기적으로 연결된다. 이 때, 상기 제2 전기적 연결수단은 제3 본딩 와이어인 것이 바람직하며, 상기 제3 본딩 와이어는 상기 제1 본딩 와이어와 다른 방향으로 상기 배선 기판에 연결되는 것이 바람직하다. 또한, 상기 제4 접착층은 액상 접착제 또는 접착 필름일 수 있다.
실시예
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
실시예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 보다 명확히 전달하 기 위함이다.
마찬가지의 이유로 첨부 도면에 있어서 일부 구성요소는 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니다. 각 도면에서 동일한 또는 대응하는 구성요소에는 동일한 참조 번호를 부여하였다.
도 4는 본 발명의 실시예에 따른 더미 칩(36)을 포함하는 반도체 칩 적층 패키지(30)를 나타내는 평면도이다. 도 5는 도 4의 Ⅴ-Ⅴ 선을 따라 절단한 단면도이다.
도 4와 도 5를 참조하면, 본 실시예의 반도체 칩 적층 패키지(30)는 배선 기판(31) 위에 차례로 적층된 제1 집적회로 칩(32)과 제2 집적회로 칩(33)을 포함한다. 제1 집적회로 칩(32)은 제1 접착층(35a)에 의하여 배선 기판(31) 위에 부착되며, 제2 본딩 와이어(34b)를 통하여 배선 기판(31)에 전기적으로 연결된다. 제2 집적회로 칩(33)은 제2 접착층(35b)에 의하여 제1 집적회로 칩(32) 위에 부착되며, 제1 본딩 와이어(34a)를 통하여 배선 기판(31)에 전기적으로 연결된다.
배선 기판(31)은 예컨대 상부면에 본드 핑거(bond finger), 하부면에 솔더 볼 패드(solder ball pad), 내부에 비아(via) 등이 형성된 일반적인 인쇄회로기판을 사용할 수 있지만, 반드시 이에 한정되는 것은 아니다. 제1 접착층(35a)과 제2 접착층(35b)은 각각 액상 접착제 또는 접착 필름 등을 사용할 수 있다. 제1 본딩 와이어(34a)와 제2 본딩 와이어(34b)는 각각 범프 리버스 본딩(bump reverse bonding) 방식을 이용하여 형성할 수 있지만, 제1 본딩 와이어(34a)는 일반적인 와 이어 본딩(normal wire bonding) 방식을 이용하여 형성할 수도 있다.
상대적으로 위쪽에 위치하는 제2 집적회로 칩(33)은 아래쪽에 위치하는 제1 집적회로 칩(32)보다 크기가 크다. 따라서 제2 집적회로 칩(33)은 양쪽 가장자리에서 제1 집적회로 칩(32)의 바깥쪽으로 돌출된 돌출부(33b, overhang)를 포함한다. 제1 본딩 와이어(34a)는 돌출부(33b)의 상부면에 형성된 입출력 패드(도시되지 않음)에 접합되어 돌출부 와이어 본딩 구조를 이룬다.
본 실시예의 칩 적층 패키지(30)는 돌출부 와이어 본딩 구조를 보강하기 위하여 제2 집적회로 칩(33) 위에 부착된 더미 칩(36, dummy chip)을 포함한다. 더미 칩(36)은 제3 접착층(35c)에 의하여 부착되며 어디에도 전기적으로 연결되지 않는다. 더미 칩(36)은 제2 집적회로 칩(33)보다 크기가 크고 제1 집적회로 칩(32)보다 크기가 작다. 제3 접착층(35c)은 다른 접착층(35a, 35b)들과 마찬가지로 액상 접착제 또는 접착 필름을 사용할 수 있지만, 제1 본딩 와이어(34a)에 영향을 미치지 않도록 접착 필름을 사용하는 것이 바람직하다.
이와 같이 제2 집적회로 칩(33) 위에 더미 칩(36)을 형성하면 제2 집적회로 칩(33)의 돌출부(33b)를 위쪽에서 고정하는 효과를 준다. 따라서 종래 기술에서 나타나는 돌출부 바운싱(bouncing) 현상을 방지할 수 있고, 그에 따른 와이어 본딩 불량, 돌출부의 균열 등을 방지할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 더미 칩(41)을 포함하는 반도체 칩 적층 패키지(40)를 나타내는 평면도이다. 도 7은 도 6의 Ⅶ-Ⅶ 선을 따라 절단한 단면도이다.
도 6과 도 7을 참조하면, 본 실시예의 반도체 칩 적층 패키지(40)는 전술한 실시예의 칩 적층 패키지(도 4와 도 5의 30)와 대부분의 구성이 동일하다. 다만, 본 실시예의 칩 적층 패키지(40)는 돌출부 와이어 본딩 구조를 보강하기 위하여 한 쌍의 더미 칩(41)을 사용한다.
더미 칩(41)은 제3 접착층(35c)에 의하여 제2 집적회로 칩(33) 위에 부착되며 어디에도 전기적으로 연결되지 않는다. 한 쌍의 더미 칩(41)은 각각 제2 집적회로 칩(33)의 돌출부(33b) 쪽을 향하는 제1 집적회로 칩(32)의 양쪽 모서리(32a)를 덮는 위치에 배치된다.
이와 같이 제1 집적회로 칩(32)의 모서리(32a)를 덮도록 제2 집적회로 칩(33) 위에 한 쌍의 더미 칩(41)을 형성하더라도 제2 집적회로 칩(33)의 돌출부(33b)를 위쪽에서 고정하는 효과를 준다. 따라서 전술한 실시예와 마찬가지의 효과를 기대할 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 더미 칩(41)을 포함하는 반도체 칩 적층 패키지(50)를 나타내는 평면도이다. 도 9는 도 8의 Ⅸ-Ⅸ 선을 따라 절단한 단면도이다.
도 8과 도 9를 참조하면, 본 실시예의 반도체 칩 적층 패키지(50)는 전술한 실시예의 칩 적층 패키지(도 6과 도 8의 40)와 마찬가지로 제1 집적회로 칩(32)의 모서리(32a)를 덮는 위치에 형성된 한 쌍의 더미 칩(41)을 포함한다. 또한, 본 실시예의 칩 적층 패키지(50)는 제3 집적회로 칩(51)을 더 포함한다.
제3 집적회로 칩(51)은 한 쌍의 더미 칩(41) 사이에 배치되며 제4 접착층 (35d)에 의하여 제2 집적회로 칩(33) 위에 부착된다. 제3 집적회로 칩(51)은 제3 본딩 와이어(34c)를 통하여 배선 기판(31)에 전기적으로 연결된다. 제4 접착층(35d)은 액상의 접착제 또는 접착 필름을 사용할 수 있다. 제3 본딩 와이어(34c)는 범프 리버스 본딩 또는 일반 와이어 본딩 방식을 이용하여 형성할 수 있고, 제1 본딩 와이어(34a)와 다른 방향으로 배선 기판(31)과 연결된다.
이와 같이 제1 집적회로 칩(32)의 모서리(32a)를 덮도록 제2 집적회로 칩(33) 위에 한 쌍의 더미 칩(41)을 형성하면 제2 집적회로 칩(33)의 돌출부(33b)를 위쪽에서 고정하는 효과를 준다. 따라서 전술한 실시예들과 마찬가지의 효과를 기대할 수 있다.
또한, 제3 집적회로 칩(51)은 한 쌍의 더미 칩(41) 사이의 여유 공간에 배치되기 때문에, 제3 집적회로 칩(51)의 추가 배치로 인하여 적층 패키지(50)의 두께가 증가되지는 않는다. 제3 집적회로 칩(51)은 제2 집적회로 칩(33)의 중앙부를 위쪽에서 고정하기 때문에 돌출부(33b)를 고정하는데 도움을 줄 수 있다.
이상 설명한 실시예들에 있어서, 배선 기판(31)의 상부면에 형성된 구조물들은 모두 몰딩 수지(도시되지 않음, molding resin) 또는 그 밖의 대체물 안에 밀봉되어 외부 환경으로부터 보호된다. 또한, 배선 기판(31)의 하부면에는 칩 적층 패키지(30, 40, 50)와 외부 장치를 전기적으로 연결하기 위한 접속 단자, 예컨대 솔더 볼(도시되지 않음, solder ball)들이 형성된다.
지금까지 몇 가지 실시예들을 통하여 설명한 바와 같이, 본 발명에 따른 반 도체 칩 적층 패키지는 돌출부를 가지는 제2 집적회로 칩의 윗면에 더미 칩을 부착함으로써 돌출부 와이어 본딩 구조를 보강한다. 따라서 돌출부 와이어 본딩에 따른 돌출부 바운싱, 그에 따른 와이어 본딩 불량, 돌출부의 균열 등을 효과적으로 방지할 수 있다. 특히, 제1 집적회로 칩과 배선 기판을 연결하는 제2 본딩 와이어에 의하여 제2 집적회로 칩의 돌출부 아래쪽에 돌출부 지지물을 형성하기 곤란한 경우에 본 발명은 유용하게 적용될 수 있다.
또한, 본 발명에 따른 반도체 칩 적층 패키지는 한 쌍의 더미 칩을 제2 집적회로 칩의 윗면에 부착하고 그 사이의 여유 공간에 제3 집적회로 칩을 부착할 수 있다. 이 경우, 더미 칩을 사용함으로써 제2 집적회로 칩의 두께를 줄일 수 있는 반면에 제3 집적회로 칩은 더미 칩 사이에 배치되므로, 제3 집적회로 칩의 추가에 따른 두께 증가가 발생하지 않는다.
본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (12)

  1. 배선 기판;
    제1 접착층에 의하여 상기 배선 기판 위에 부착되고, 제1 전기적 연결수단을 통하여 상기 배선 기판에 전기적으로 연결되는 제1 집적회로 칩;
    상기 제1 집적회로 칩보다 크기가 크고, 제2 접착층에 의하여 상기 제1 집적회로 칩 위에 부착되며, 제1 본딩 와이어를 통하여 상기 배선 기판에 전기적으로 연결되는 제2 집적회로 칩; 및
    상기 제2 집적회로 칩보다 크기가 작으며, 제3 접착층에 의하여 상기 제2 집적회로 칩 위에 부착되는 더미 칩을 포함하며,
    상기 제2 집적회로 칩은 상기 제1 집적회로 칩의 양쪽 모서리 바깥쪽으로 돌출되는 돌출부를 가지고, 상기 제1 본딩 와이어는 상기 돌출부의 상부면과 상기 배선 기판에 접합되어 돌출부 와이어 본딩 구조를 이루며, 상기 더미 칩은 상기 제1 집적회로 칩의 양쪽 모서리를 덮도록 배치되어 상기 돌출부 와이어 본딩 구조를 보강하는 것을 특징으로 하는 반도체 칩 적층 패키지.
  2. 제1 항에 있어서,
    상기 제1 전기적 연결수단은 제2 본딩 와이어인 것을 특징으로 하는 반도체 칩 적층 패키지.
  3. 제2 항에 있어서,
    상기 제2 본딩 와이어는 범프 리버스 본딩 구조를 이루는 것을 특징으로 하는 반도체 칩 적층 패키지.
  4. 제1 항 내지 제3 항 중의 어느 한 항에 있어서,
    상기 제1 접착층은 액상 접착제 또는 접착 필름인 것을 특징으로 하는 반도체 칩 적층 패키지.
  5. 제1 항 내지 제3 항 중의 어느 한 항에 있어서,
    상기 제2 접착층은 액상 접착제 또는 접착 필름인 것을 특징으로 하는 반도체 칩 적층 패키지.
  6. 제1 항 내지 제3 항 중의 어느 한 항에 있어서,
    상기 제3 접착층은 접착 필름인 것을 특징으로 하는 반도체 칩 적층 패키지.
  7. 제1 항 내지 제3 항 중의 어느 한 항에 있어서,
    상기 더미 칩은 상기 제1 집적회로 칩보다 크기가 큰 한 개의 칩인 것을 특징으로 하는 반도체 칩 적층 패키지.
  8. 제1 항 내지 제3 항 중의 어느 한 항에 있어서,
    상기 더미 칩은 각각 상기 제1 집적회로 칩의 모서리를 덮는 위치에 배치되는 한 쌍의 칩인 것을 특징으로 하는 반도체 칩 적층 패키지.
  9. 제8 항에 있어서,
    상기 한 쌍의 더미 칩 사이에 배치되며, 제4 접착층에 의하여 상기 제2 집적회로 칩 위에 부착되고, 제2 전기적 연결수단을 통하여 상기 배선 기판과 전기적으로 연결되는 제3 집적회로 칩을 더 포함하는 것을 특징으로 하는 반도체 칩 적층 패키지.
  10. 제9 항에 있어서,
    상기 제2 전기적 연결수단은 제3 본딩 와이어인 것을 특징으로 하는 반도체 칩 적층 패키지.
  11. 제10 항에 있어서,
    상기 제3 본딩 와이어는 상기 제1 본딩 와이어와 다른 방향으로 상기 배선 기판에 연결되는 것을 특징으로 하는 반도체 칩 적층 패키지.
  12. 제10 항에 있어서,
    상기 제4 접착층은 액상 접착제 또는 접착 필름인 것을 특징으로 하는 반도체 칩 적층 패키지.
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