KR20030018204A - 스페이서를 갖는 멀티 칩 패키지 - Google Patents

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KR20030018204A
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chip
pad
substrate
bonding
package
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심종보
현한섭
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삼성전자주식회사
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Abstract

본 발명은 복수의 칩을 포함하여 하나의 단위 패키지로 제조되는 멀티 칩 패키지(MCP; Multi Chip Package)에 관한 것으로서, 칩 실장 영역과 그 주변 영역에 형성된 제 1기판 본딩패드들과 그 제 1기판 본딩패드들로부터 소정 거리에 형성된 제 2기판 본딩패드들을 포함하는 기판과, 칩 패드가 형성된 활성면의 반대면이 기판의 칩 실장 영역에 부착된 제 1칩과, 칩 실장 영역과 제 2기판 본딩패드들의 사이에 부착되며 제 1칩의 실장 높이보다 큰 두께를 갖는 스페이서(spacer)와, 제 1칩보다 크기가 크며 스페이서 위에 칩 패드가 형성된 활성면의 반대면이 부착된 제 2칩과, 제 1칩의 칩 패드와 그에 대응되는 제 1기판 본딩패드 그리고 제 2칩의 칩 패드와 그에 대응되는 제 2기판 본딩패드를 전기적으로 연결하는 본딩와이어와, 기판의 칩 실장면의 반대면에 부착된 외부접속단자, 및 상기 제 1칩과 제 2칩과 본딩와이어 및 스페이서를 봉지하는 패키지 몸체를 포함하는 것을 특징으로 한다. 제 1칩과 제 2칩의 크기 차이가 많이 나는 경우에 적용되어 구조적 안정을 얻을 수 있다. 스페이서에 의해 와이어 본딩 공간의 확보로 반도체 칩은 에지패드형이나 센터패드형 모두 적용이 가능하며, 가장자리 두 변 또는 네 변 모두에 형성된 형태 모두가 적용이 가능하다. 특히 제 1칩과 제 2칩 모두 에지패드형인 경우 본딩와이어의 루프 안정성과 패키지 폭 감소의 효과를 최상으로 할 수 있다.

Description

스페이서를 갖는 멀티 칩 패키지{Multi chip package having spacer}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 복수의 칩을 포함하여 하나의 단위 패키지로 제조되는 멀티 칩 패키지(MCP; Multi Chip Package)에 관한 것이다.
최근의 반도체 산업 발전 그리고 사용자의 요구에 따라 전자 기기는 더욱 더 소형화와 경량화 및 다기능화 되고 있다. 멀티 칩 패키징(multi chip packaging) 기술은 이러한 요구에 따라 개발된 패키지 조립 기술의 하나로서, 동일 또는 이종의 반도체 칩들을 하나의 단위 패키지로 구현하는 기술이다. 각각의 반도체 칩을 패키지로 구현하는 것에 비하여 패키지 크기나 무게 및 실장면적에 유리한 이점을 갖는다. 멀티 칩 패키징 기술은 특히 소형화와 경량화가 요구되는 휴대용 전화기 등에서 실장면적의 축소와 경량화를 위해 많이 적용되고 있다.
일반적으로 복수의 반도체 소자를 하나의 패키지 내에 구성하는 방법에는 반도체 소자를 적층시키는 방법과 병렬로 배치시키는 방법이 있다. 전자의 경우 반도체 소자를 적층시키는 구조이므로 공정이 복잡하고 한정된 두께에서 안정된 공정을 확보하기 어려운 단점이 있고, 후자의 경우 평면상에 두 개의 반도체 칩을 배열시키는 구조이므로 크기 감소에 의한 소형화의 장점을 얻기가 어렵다. 보통 소형화와경량화가 필요한 패키지에 적용되는 형태로서 반도체 칩을 적층하는 형태가 많이 사용된다. 이와 같은 형태의 멀티 칩 패키지의 예를 소개하기로 한다.
도 1은 종래 기술에 따른 멀티 칩 패키지의 일 예를 나타낸 단면도로서, 도 1에 도시된 멀티 칩 패키지(510)는 제 1반도체 칩(511)이 기판(520) 위에 실장되고 제 1반도체 칩(511) 위에 제 2반도체 칩(513)이 부착되어 있는 구조이다. 각각의 반도체 칩(511,513)은 집적회로가 형성된 활성면의 반대면이 부착에 이용되고 각각의 반도체 칩(511,513)들은 활성면이 모두 동일한 방향을 향한다. 제 1반도체 칩(511)의 칩 패드(512)와 제 2반도체 칩(513)의 칩 패드(514)가 기판(520) 본딩패드(521,523)에 본딩와이어(535,537)로 와이어 본딩(wire bonding)되어 전기적인 연결을 이룬다. 기판(520) 상부를 덮도록 에폭시 성형 수지(Epoxy Molding Compound)와 같은 플라스틱 봉지재로 형성된 패키지 몸체(541)는 내부 구성 부품들을 외부환경으로부터 보호한다. 외부와의 전기적인 연결을 위한 외부 접속단자로서 기판(520)에는 솔더 볼(543)이 부착된다.
이와 같은 종래의 멀티 칩 패키지는, 이종의 반도체 칩을 하나의 패키지로 구성하여 패키지 고성능화를 구현할 수 있어 새롭게 고성능, 고집적 반도체 소자를 설계하는 시간과 비용을 절감할 수 있고, 각각의 반도체 칩을 패키지로 제조하는 데 비해 조립 원재료를 절감할 수 있어 가격 측면에서도 유리한 점을 갖는다. 더욱이, 외부접속단자의 면 배열이 가능하여 다핀화에 대응할 수 있다.
그러나, 종래 멀티 칩 패키지는 패키지 구조상 많은 제약을 갖는다. 먼저, 칩 크기와 칩 패드 위치와의 관계에 있어서의 반도체 칩의 제약이 있다. 와이어 본딩에 있어서 접합부 영역의 확보가 필요하여 상층으로 갈수록 반도체 칩의 크기는 작아져야 한다. 하층의 반도체 칩이 상층의 반도체 칩보다 크기가 작은 경우 칩 패드가 개방되지 않아 와이어본딩이 불가능하기 때문이다.
또한, 와이어본딩에 이용되는 본딩와이어의 길이에 따른 반도체 칩 종류에 대한 제약이 있다. 에지패드형의 이종 칩들이 서로 크기 차이가 나는 경우에 상층에 있는 반도체 칩은 롱 와이어 루프(wire loop)를 구현해야 하기 때문에 패키지 구현에 한계가 있다.
더욱이, 칩 패드 배치형태에 따른 반도체 칩 형태의 제약이다. 하층에 센터패드형 반도체 칩과 상층에 에지패드형 반도체 칩을 갖는 멀티 칩 패키지 구현이 불가능하며, 모두 센터패드형 반도체 칩을 갖는 멀티 칩 패키지 구현이 불가능하다.
따라서 본 발명의 목적은 멀티 칩 패키지 구현에 있어서의 반도체 칩들의 크기와 형태의 제약을 극복할 수 있는 멀티 칩 패키지를 제공하는 데 있다.
도 1은 종래 기술에 따른 멀티 칩 패키지의 일 예를 나타낸 단면도.
도 2는 본 발명에 따른 멀티 칩 패키지의 제 1실시예를 나타낸 단면도.
도 3a와 도 3b 및 도 4a와 도 4b는 도 2의 멀티 칩 패키지 제조 공정별 상태를 나타낸 평면도와 단면도.
도 5a와 도 5b는 본 발명에 따른 멀티 칩 패키지의 제 2실시예 제조 공정별 상태를 나타낸 평면도.
도 6은 본 발명에 따른 멀티 칩 패키지의 제 3실시예를 나타낸 단면도.
도 7은 본 발명에 따른 멀티 칩 패키지의 제 4실시예를 나타낸 단면도.
도 8은 본 발명에 따른 멀티 칩 패키지의 제 5실시예를 나타낸 단면도.
도 9는 본 발명에 따른 멀티 칩 패키지의 제 6실시예를 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
10; 멀티 칩 패키지11,13; 반도체 칩
12,14; 칩 패드(chip pad)15,16; 금 범프
20; 기판
21,23; 기판 본딩패드25; 볼 랜드패드(ball land pad)
27; 솔더 레지스트(solder resist)31,33; 접착제
35,37; 본딩와이어(bonding wire)41; 패키지 몸체
43; 솔더 볼(solder ball)45; 스페이서(spacer)
이와 같은 목적을 달성하기 위한 본 발명에 따른 멀티 칩 패키지는, 칩 실장 영역과 그 주변 영역에 형성된 제 1기판 본딩패드들과 그 제 1기판 본딩패드들로부터 소정 거리에 형성된 제 2기판 본딩패드들을 포함하는 기판과, 칩 패드가 형성된 활성면의 반대면이 기판의 칩 실장 영역에 부착된 제 1칩과, 칩 실장 영역과 제 2기판 본딩패드들의 사이에 부착되며 제 1칩의 실장 높이보다 큰 두께를 갖는 스페이서(spacer)와, 제 1칩보다 크기가 크며 스페이서 위에 칩 패드가 형성된 활성면의 반대면이 부착된 제 2칩과, 제 1칩의 칩 패드와 그에 대응되는 제 1기판 본딩패드 그리고 제 2칩의 칩 패드와 그에 대응되는 제 2기판 본딩패드를 전기적으로 연결하는 본딩와이어와, 기판의 칩 실장면의 반대면에 부착된 외부접속단자, 및 상기 제 1칩과 제 2칩과 본딩와이어 및 스페이서를 봉지하는 패키지 몸체를 포함하는 것을 특징으로 한다.
스페이서 위에 제 2칩을 실장하여 제 1칩과 제 2칩 사이에서 제 1칩의 와이어 본딩 공간이 확보된다. 따라서, 본 발명에 적용되는 반도체 칩은 다양한 형태를 가질 수 있다. 제 1칩과 제 2칩은 모두 에지패드형 또는 센터패드형이 가능하며, 각 반도체 칩은 칩 패드가 가장자리 네 변에 모두 형성된 형태나 두 변에 형성된 형태 모두가 가능하다. 바람직하게는 제 1칩과 제 2칩을 모두 에지패드형으로 구성하여 본딩와이어의 길이가 짧아지도록 한다.
그리고, 제 1칩과 그에 대응되는 제 1기판 본딩패드와의 와이어 본딩에 리버스 본딩(reverse bonding), 즉 칩 패드에 스티치 본딩(stitch bonding)이 이루어지도록 하고 기판 본딩패드에 볼 본딩(ball bonding)이 이루어지도록 하여 와이어 루프의 높이를 낮추어 스페이서의 두께를 감소시켜 패키지 두께가 감소되도록 하는 것이 바람직하다. 리버스 본딩의 진행을 위하여 칩 패드에 금 스터드를 형성하여 와이어 본딩 과정에서 충격에 의해 반도체 칩에 대한 손상을 방지한다. 또한, 제 2칩과 그에 대응되는 기판 본딩패드와의 와이어 본딩도 리버스 본딩으로 한다.
한편, 스페이서는 제 1기판 본딩패드와 제 2기판 본딩패드의 사이에서 다양한 형태를 가질 수 있다. 제 2칩이 칩 패드가 가장자리 두 변에 형성된 것일 경우 제 1칩의 가장자리 두 변에 인접하는 1 열로 두 개를 형성하고 제 2칩이 칩 패드가 가장자리 네 변 부분 모두에 형성된 것일 경우 사각의 링 형태로서 분절된 형태를 가질 수 있도록 하는 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명에 따른 멀티 칩 패키지의 실시예를 소개한다. 도면을 통틀어 동일한 참조부호는 동일 구성요소를 지시한다.
도 2는 본 발명에 따른 멀티 칩 패키지의 제 1실시예를 나타낸 단면도로서, 이 멀티 칩 패키지(10)는 기판(20) 위에 소형의 제 1칩(11)이 실장되어 있고, 제 1칩(11) 외측의 기판 영역 위에 스페이서(45)가 부착되어 있으며, 그 스페이서(45) 위에 제 1칩(11)과 크기에 있어서 서로 큰 차이를 갖는 대형의 제 2칩(13)이 실장되어 있는 구조이다. 제 1칩(11)과 제 2칩(13)은 모두 에지패드형으로서 제 1칩(11)은 가장자리 네 변 부분 모두에 칩 패드(12)가 형성된 것이고 제 2칩(13)은 마주보는 가장자리 두 변 부분에 칩 패드(14)가 형성된 것이다. 제 1칩(11)과 제 2칩(13)은 활성면이 동일한 방향을 향하도록 하여 그 반대면이 부착에 이용되고 있으며, 칩 실장에는 절연성 접착제(31,33)가 사용되고 있다.
기판(20)은 제 1칩(11)에 대응되는 제 1기판 본딩패드(21)가 제 1칩(11)의 가장자리 네 변에 인접하여 형성되어 있고, 제 2칩(13)에 대응되는 제 2기판 본딩패드(23)가 서로 마주보는 제 1기판 본딩패드(21)의 외측에 소정 거리를 두고, 즉 기판(20)의 가장자리 두 변 부분에 형성되어 있다. 각각의 기판 본딩패드들(21,23)은 공지의 회로패턴(도시안됨) 및 비아 홀(via hole, 도시안됨) 등에 의해 칩 실장면의 반대면에 형성된 볼 랜드패드(25)와 전기적으로 연결된다.
스페이서(45)는 제 1기판 본딩패드(21)와 제 2기판 본딩패드(23) 사이에 각각 형성되어 있다. 스페이서(45)는 제 1칩(11)의 실장 높이 보다 큰 두께를 가지는 범위 내에서 형성되며, 금속, 에폭시 수지, PSR(photo sensitive resist) 등 다양한 재질로 구성될 수 있다. 예를 들어, 구리를 스페이서(45)로 사용하는 경우 기판(20)에 원하는 형태의 스페이서를 식각(etching)에 의해 형성하거나 미리 일정한 형태를 갖는 구리 스페이서를 부착시켜 형성할 수 있다.
제 1칩(11)과 기판(20)의 전기적인 연결은 제 1칩(11)의 칩 패드(12)에 형성된 금 범프(15)와 그에 대응되는 기판 본딩패드(21)가 본딩와이어(35)에 의해 와이어 본딩되어 이루어지고 제 2칩(13)과 기판(20)의 전기적인 연결은 제 2칩(13)의 칩 패드(14)에 형성된 금 범프(16)와 그에 대응되는 기판 본딩패드(23)가 본딩와이어(37)에 의해 와이어 본딩되어 이루어진다. 제 1칩(11)의 와이어 본딩에 이용되는 본딩와이어(37)는 제 2칩(13)의 하부에 위치하며 그 와이어 루프 높이는 스페이서(45)에 의해 확보되고 있다. 기판 본딩패드(21,23)에서 볼 본딩이 이루어지고 칩 패드(12,14)의 금 범프(15,16)에서 스티치 본딩이 이루어지는 리버스 본딩에 의해 와이어 본딩이 이루어진다. 이에 의해 와이어 루프 높이가 낮아질 수 있어 제 1칩(11)과 제 2칩(13) 사이의 공간이 최소한으로 유지되어 스페이서(45)는 최소의 두께를 갖는다.
제 1칩(11)과 제 2칩(13), 본딩와이어(35,37) 및 그 접합 부분들을 포함하여 기판(20) 상부에 에폭시 성형 수지와 같은 수지 성형재로 패키지 몸체(41)가 형성되어 외부환경으로 물리적 또는 화학적인 외부 환경으로 보호된다. 볼 랜드패드(25)에 부착된 외부접속단자로서 솔더 볼(43)과 전기적으로 연결된다. 참조번호 27은 솔더 레지스트(solder resist)이다.
전술한 본 발명의 멀티 칩 패키지는 제 1칩과 제 2칩의 크기 차이가 많이 나는 경우에 적용된 형태로서, 스페이서에 의해 제 1칩과 제 2칩 사이에 와이어 본딩 공간이 확보된다. 제 1기판 본딩패드가 제 2칩의 하부에서 제 1칩과 인접하여 형성되어 짧은 본딩와이어의 길이를 가질 수 있게 되고 패키지 폭을 감소시킬 수 있게 된다. 또한, 와이어 본딩에 리버스 본딩을 적용하여 두께가 얇아질 수 있다. 이와 같은 멀티 칩 패키지는 다음과 같은 공정에 의해 제조될 수 있다.
도 3a와 도 3b 및 도 4a와 도 4b는 도 2의 멀티 칩 패키지 제조 공정별 상태를 나타낸 평면도와 단면도로서, 도 3a와 3b에 나타난 바와 같이, 먼저 금 범프(15)가 칩 패드(12)에 형성된 제 1칩(11)을 기판(20)에 실장한다. 미리 준비된 스페이서(45)가 부착된 기판(20) 위에 제 1칩(11)을 은 에폭시(Ag epoxy)와 같은 접착제(31)를 이용하여 실장하고 경화한 다음 와이어 본딩을 실시하며, 이때 와이어 본딩은 리버스 본딩으로 진행한다. 다음으로 제 2칩(23)을 제 1칩(21) 위에 실장한다. 도 4a와 도 4b를 참조하면, 제 1칩(11)의 활성면과 스페이서(45) 위에 접착제(33)를 도팅(dotting) 또는 디스펜싱(dispensing) 등에 의해 도포하고 금 범프(16)가 칩 패드(14)에 형성된 제 2칩(13)을 부착하여 경화시킨다. 그리고 제 2칩(13)에 대한 와이어 본딩을 실시한다. 이때 와이어 본딩은 제 1칩(11)과 마찬가지로 리버스 본딩으로 한다. 제 2칩(13)에 대한 와이어 본딩이 완료되면 제1칩(11)과 제 2칩(13) 및 본딩와이어(35,37) 등을 에폭시 성형 수지를 이용하여 봉지시키는 몰딩 공정을 진행하여 도 2와 같은 멀티 칩 패키지(10)가 완성된다.
한편, 본 발명에 따른 멀티 칩 패키지는 전술한 실시예에 한정되지 않고 칩 패드 배치 형태 및 스페이서 구조에 따른 제약이 없이 다양하게 변형 실시될 수 있다.
도 5a와 도 5b는 본 발명에 따른 멀티 칩 패키지의 제 2실시예 제조 공정별 상태를 나타낸 평면도로서, 도 5a와 도 5b에 나타나 있듯이 제 1칩(51)과 제 2칩(53)은 모두 가장자리 네 변 부분 모두에 칩 패드(52,54)가 형성된 형태이고, 스페이서(95)는 제 1칩(51)의 양쪽 가장자리로부터 일정 간격을 두고 각각 1열씩 그리고 다른 양쪽 가장자리에 분절된 형태로 형성된 형태를 가질 수 있다.
또한, 칩 패드 배치 형태에 따른 반도체 칩 형태에 있어서 에지패드형이나 본딩패드형 모두의 사용이 가능하다. 도 6내지 9는 본 발명에 따른 멀티 칩 패키지의 다른 실시예들을 나타낸 단면도로서, 도 6에 도시된 멀티 칩 패키지(110)는 제 1칩(111)이 에지패드형이고 제 2칩(113)이 센터패드형이며, 도 7에 도시된 멀티 칩 패키지(210)는 제 1칩(211)이 센터패드형이고 제 2칩(213)이 에지패드형이며, 도 8에 도시된 멀티 칩 패키지(310)는 제 1칩(311)과 제 2칩(313) 모두가 센터패드형이다. 더욱이, 본 발명에 따른 멀티 칩 패키지는 도 9에 도시된 멀티 칩 패키지(410)와 같이 제 2칩(413) 위에 제 3칩(415)의 실장이 가능하며 이와 같은 경우에 모두 에지패드형을 사용하는 것이 바람직하다.
이상과 같은 본 발명에 따른 멀티 칩 패키지에 따르면, 제 1칩과 제 2칩의 크기 차이가 많이 나는 경우에 적용되어 구조적 안정을 얻을 수 있다. 스페이서에 의해 와이어 본딩 공간이 확보될 수 있어서 제 1칩으로서 에지패드형이나 센터패드형 모두 적용이 가능하며, 가장자리 두 변 또는 네 변 모두에 형성된 형태 모두가 적용이 가능하다. 특히 제 1칩과 제 2칩 모두 에지패드형인 경우 본딩와이어의 루프 안정성과 패키지 폭 감소의 효과를 최상으로 할 수 있다.
그리고, 상부에 위치한 제 2칩의 하부에서 제 1칩과 인접하여 와이어 본딩이 이루어지도록 하여 소형의 제 1칩과 기판과의 본딩와이어의 길이가 짧아질 수 있고, 기판 폭을 감소시킬 수 있어 패키지 폭이 감소된다. 더욱이, 와이어 본딩을 리버스 본딩으로 함으로써 스페이서 두께를 최소화함으로써 패키지 두께를 줄일 수 있다.

Claims (9)

  1. 칩 실장 영역과 그 주변 영역에 형성된 제 1기판 본딩패드들과 그 제 1기판 본딩패드들로부터 소정 거리에 형성된 제 2기판 본딩패드들을 포함하는 기판과, 칩 패드가 형성된 활성면의 반대면이 기판의 칩 실장 영역에 부착된 제 1칩과, 칩 실장 영역과 제 2기판 본딩패드들의 사이에 부착되며 제 1칩의 실장 높이보다 큰 두께를 갖는 스페이서(spacer)와, 제 1칩보다 크기가 크며 스페이서 위에 칩 패드가 형성된 활성면의 반대면이 부착된 제 2칩과, 제 1칩의 칩 패드와 그에 대응되는 제 1기판 본딩패드 그리고 제 2칩의 칩 패드와 그에 대응되는 제 2기판 본딩패드를 전기적으로 연결하는 본딩와이어와, 기판의 칩 실장면의 반대면에 부착된 외부접속단자, 및 상기 제 1칩과 제 2칩과 본딩와이어 및 스페이서를 봉지하는 패키지 몸체를 포함하는 것을 특징으로 하는 멀티 칩 패키지.
  2. 제 1항에 있어서, 상기 제 1칩과 제 1기판 본딩패드와의 와이어 본딩은 리버스 본딩인 것을 특징으로 하는 멀티 칩 패키지.
  3. 제 1항에 있어서, 상기 제 2칩과 제 2기판 본딩패드와의 와이어 본딩은 리버스 본딩인 것을 특징으로 하는 멀티 칩 패키지.
  4. 제 1항에 있어서, 상기 제 1칩과 제 2칩은 모두 에지패드형 반도체 칩인 것을 특징으로 하는 멀티 칩 패키지.
  5. 제 1항에 있어서, 상기 스페이서는 금속, 엘라스토머, 에폭시, 포토솔더레지스트의 어느 하나인 것을 특징으로 하는 멀티 칩 패키지.
  6. 제 1항에 있어서, 상기 제 1칩과 제 2칩은 칩 패드가 가장자리 두 변에 형성되어 있는 것을 특징으로 하는 멀티 칩 패키지.
  7. 제 1항에 있어서, 상기 제 1칩과 제 2칩은 칩 패드가 가장자리 네 변에 형성되어 있는 것을 특징으로 하는 멀티 칩 패키지.
  8. 제 1항에 있어서, 상기 스페이서는 제 1칩 주변에 사각의 링 형태를 가지며 일정 간격을 갖는 복수의 분절로 형성된 것을 특징으로 하는 멀티 칩 패키지.
  9. 제 1항에 있어서, 상기 제 2칩 위에 제 3칩이 더 부착되어 있는 것을 특징으로 하는 멀티 칩 패키지.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100651125B1 (ko) * 2005-03-21 2006-12-01 삼성전자주식회사 이중 성형된 멀티 칩 패키지 및 그 제조 방법
KR100665217B1 (ko) * 2005-07-05 2007-01-09 삼성전기주식회사 반도체 멀티칩 패키지
KR101051350B1 (ko) * 2007-08-27 2011-07-22 후지쯔 세미컨덕터 가부시키가이샤 반도체 장치 및 그 제조 방법

Families Citing this family (86)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100411811B1 (ko) * 2001-04-02 2003-12-24 앰코 테크놀로지 코리아 주식회사 반도체패키지
JP4633971B2 (ja) * 2001-07-11 2011-02-16 ルネサスエレクトロニクス株式会社 半導体装置
US7518223B2 (en) * 2001-08-24 2009-04-14 Micron Technology, Inc. Semiconductor devices and semiconductor device assemblies including a nonconfluent spacer layer
TWI225292B (en) * 2003-04-23 2004-12-11 Advanced Semiconductor Eng Multi-chips stacked package
TWI231591B (en) * 2003-04-23 2005-04-21 Advanced Semiconductor Eng Multi-chips stacked package
US7030489B2 (en) * 2003-07-31 2006-04-18 Samsung Electronics Co., Ltd. Multi-chip module having bonding wires and method of fabricating the same
US7071421B2 (en) 2003-08-29 2006-07-04 Micron Technology, Inc. Stacked microfeature devices and associated methods
US6930378B1 (en) 2003-11-10 2005-08-16 Amkor Technology, Inc. Stacked semiconductor die assembly having at least one support
DE10360708B4 (de) * 2003-12-19 2008-04-10 Infineon Technologies Ag Halbleitermodul mit einem Halbleiterstapel, Umverdrahtungsplatte, und Verfahren zur Herstellung derselben
TWI278947B (en) * 2004-01-13 2007-04-11 Samsung Electronics Co Ltd A multi-chip package, a semiconductor device used therein and manufacturing method thereof
US7306971B2 (en) * 2004-03-02 2007-12-11 Chippac Inc. Semiconductor chip packaging method with individually placed film adhesive pieces
US7074695B2 (en) * 2004-03-02 2006-07-11 Chippac, Inc. DBG system and method with adhesive layer severing
US20050208700A1 (en) * 2004-03-19 2005-09-22 Chippac, Inc. Die to substrate attach using printed adhesive
US7190058B2 (en) * 2004-04-01 2007-03-13 Chippac, Inc. Spacer die structure and method for attaching
US20050224919A1 (en) * 2004-04-01 2005-10-13 Chippac, Inc Spacer die structure and method for attaching
US20050224959A1 (en) * 2004-04-01 2005-10-13 Chippac, Inc Die with discrete spacers and die spacing method
US7629695B2 (en) 2004-05-20 2009-12-08 Kabushiki Kaisha Toshiba Stacked electronic component and manufacturing method thereof
US20050269692A1 (en) * 2004-05-24 2005-12-08 Chippac, Inc Stacked semiconductor package having adhesive/spacer structure and insulation
US20050258545A1 (en) * 2004-05-24 2005-11-24 Chippac, Inc. Multiple die package with adhesive/spacer structure and insulated die surface
US20050258527A1 (en) * 2004-05-24 2005-11-24 Chippac, Inc. Adhesive/spacer island structure for multiple die package
US8552551B2 (en) * 2004-05-24 2013-10-08 Chippac, Inc. Adhesive/spacer island structure for stacking over wire bonded die
EP1617474A1 (de) * 2004-07-14 2006-01-18 Swissbit Germany GmbH Speichermodul und Verfahren zum Herstellen eines Speichermoduls
US7064430B2 (en) * 2004-08-31 2006-06-20 Stats Chippac Ltd. Stacked die packaging and fabrication method
KR100593703B1 (ko) * 2004-12-10 2006-06-30 삼성전자주식회사 돌출부 와이어 본딩 구조 보강용 더미 칩을 포함하는반도체 칩 적층 패키지
JP4553720B2 (ja) * 2004-12-21 2010-09-29 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
JP4556732B2 (ja) * 2005-03-28 2010-10-06 株式会社デンソー 半導体装置及びその製造方法
US7326592B2 (en) * 2005-04-04 2008-02-05 Infineon Technologies Ag Stacked die package
US9129826B2 (en) * 2005-05-31 2015-09-08 Stats Chippac Ltd. Epoxy bump for overhang die
US20070001296A1 (en) * 2005-05-31 2007-01-04 Stats Chippac Ltd. Bump for overhang device
KR100631991B1 (ko) 2005-07-14 2006-10-09 삼성전기주식회사 Ｉｃ 칩 적층 구조를 갖는 전자 기기용 모듈
US7622325B2 (en) * 2005-10-29 2009-11-24 Stats Chippac Ltd. Integrated circuit package system including high-density small footprint system-in-package
US7342308B2 (en) * 2005-12-20 2008-03-11 Atmel Corporation Component stacking for integrated circuit electronic package
US20070178666A1 (en) * 2006-01-31 2007-08-02 Stats Chippac Ltd. Integrated circuit system with waferscale spacer system
US8012867B2 (en) * 2006-01-31 2011-09-06 Stats Chippac Ltd Wafer level chip scale package system
TWI292617B (en) * 2006-02-03 2008-01-11 Siliconware Precision Industries Co Ltd Stacked semiconductor structure and fabrication method thereof
KR100764682B1 (ko) * 2006-02-14 2007-10-08 인티그런트 테크놀로지즈(주) 집적회로 칩 및 패키지.
DE102006010463A1 (de) * 2006-03-03 2007-09-06 Infineon Technologies Ag Anordnung eines Chipstapels und Verfahren zu dessen Herstellung
DE102006018275A1 (de) * 2006-04-20 2007-10-31 Conti Temic Microelectronic Gmbh Elektronische Baugruppe sowie Verfahren zur Herstellung einer derartigen elektronischen Baugruppe
TWI309079B (en) * 2006-04-21 2009-04-21 Advanced Semiconductor Eng Stackable semiconductor package
US20070287227A1 (en) * 2006-06-08 2007-12-13 Wyatt Allen Huddleston Stacked Chips with Underpinning
TWI429054B (zh) * 2006-06-12 2014-03-01 Stats Chippac Ltd 具有偏置堆疊之積體電路封裝系統
DE102006033222B4 (de) * 2006-07-18 2014-04-30 Epcos Ag Modul mit flachem Aufbau und Verfahren zur Bestückung
US20080032451A1 (en) * 2006-08-07 2008-02-07 Sandisk Il Ltd. Method of providing inverted pyramid multi-die package reducing wire sweep and weakening torques
WO2008018058A1 (en) * 2006-08-07 2008-02-14 Sandisk Il Ltd. Inverted pyramid multi-die package reducing wire sweep and weakening torques
JP2008041999A (ja) * 2006-08-08 2008-02-21 Nec Electronics Corp 半導体装置およびその製造方法
US7723833B2 (en) * 2006-08-30 2010-05-25 United Test And Assembly Center Ltd. Stacked die packages
JP5166716B2 (ja) * 2006-09-26 2013-03-21 積水化学工業株式会社 半導体チップ積層体及びその製造方法
JP5559452B2 (ja) * 2006-12-20 2014-07-23 富士通セミコンダクター株式会社 半導体装置及びその製造方法
KR100846096B1 (ko) * 2007-04-30 2008-07-14 삼성전자주식회사 멀티 칩 패키지 및 이의 제조 방법
US8956914B2 (en) * 2007-06-26 2015-02-17 Stats Chippac Ltd. Integrated circuit package system with overhang die
US20090039524A1 (en) * 2007-08-08 2009-02-12 Texas Instruments Incorporated Methods and apparatus to support an overhanging region of a stacked die
US20090051043A1 (en) * 2007-08-21 2009-02-26 Spansion Llc Die stacking in multi-die stacks using die support mechanisms
JP5184132B2 (ja) * 2008-02-15 2013-04-17 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8035211B2 (en) * 2008-03-26 2011-10-11 Stats Chippac Ltd. Integrated circuit package system with support structure under wire-in-film adhesive
US20090243068A1 (en) * 2008-03-26 2009-10-01 Heap Hoe Kuan Integrated circuit package system with non-symmetrical support structures
JP2011077108A (ja) * 2009-09-29 2011-04-14 Elpida Memory Inc 半導体装置
US8598695B2 (en) * 2010-07-23 2013-12-03 Tessera, Inc. Active chip on carrier or laminated chip having microelectronic element embedded therein
JP5840479B2 (ja) * 2011-12-20 2016-01-06 株式会社東芝 半導体装置およびその製造方法
KR20130090173A (ko) * 2012-02-03 2013-08-13 삼성전자주식회사 반도체 패키지
US9287249B2 (en) * 2012-04-11 2016-03-15 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device
CN103378043A (zh) * 2012-04-25 2013-10-30 鸿富锦精密工业（深圳）有限公司 芯片组装结构及芯片组装方法
US20130286595A1 (en) * 2012-04-27 2013-10-31 Qualcomm Incorporated Thermal management floorplan for a multi-tier stacked ic package
KR20140059551A (ko) * 2012-11-08 2014-05-16 삼성전기주식회사 Ｓｒ 포스트 형성방법, ｓｒ 포스트를 이용한 전자소자 패키지 제조방법 및 이에 따라 제조된 전자소자 패키지
JP5814965B2 (ja) * 2013-03-15 2015-11-17 株式会社東芝 半導体装置
TWI546918B (zh) * 2013-03-15 2016-08-21 Toshiba Kk Semiconductor device
WO2014156921A1 (ja) * 2013-03-26 2014-10-02 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
TWI468088B (zh) * 2013-05-28 2015-01-01 矽品精密工業股份有限公司 半導體封裝件及其製法
JP2015126102A (ja) * 2013-12-26 2015-07-06 株式会社東芝 半導体装置
US9418974B2 (en) 2014-04-29 2016-08-16 Micron Technology, Inc. Stacked semiconductor die assemblies with support members and associated systems and methods
US9406660B2 (en) 2014-04-29 2016-08-02 Micron Technology, Inc. Stacked semiconductor die assemblies with die support members and associated systems and methods
US9793198B2 (en) * 2014-05-12 2017-10-17 Invensas Corporation Conductive connections, structures with such connections, and methods of manufacture
US9437566B2 (en) 2014-05-12 2016-09-06 Invensas Corporation Conductive connections, structures with such connections, and methods of manufacture
CN204732405U (zh) * 2014-06-12 2015-10-28 意法半导体(格勒诺布尔2)公司 集成电路芯片的堆叠和电子装置
US9373590B1 (en) 2014-12-30 2016-06-21 International Business Machines Corporation Integrated circuit bonding with interposer die
US20180323172A1 (en) * 2015-12-22 2018-11-08 Intel Corporation Eliminating die shadow effects by dummy die beams for solder joint reliability improvement
KR102534732B1 (ko) 2016-06-14 2023-05-19 삼성전자 주식회사 반도체 패키지
US10186548B2 (en) * 2016-08-19 2019-01-22 Innolux Corporation Light emitting diode display device
US20220157802A1 (en) * 2019-04-25 2022-05-19 Showa Denko Materials Co., Ltd. Semiconductor device having dolmen structure and method for manufacturing same
WO2020217397A1 (ja) 2019-04-25 2020-10-29 日立化成株式会社 ドルメン構造を有する半導体装置の製造方法、支持片の製造方法及び積層フィルム
WO2020217394A1 (ja) * 2019-04-25 2020-10-29 日立化成株式会社 ドルメン構造を有する半導体装置及びその製造方法、並びに、支持片形成用積層フィルム及びその製造方法
WO2020217411A1 (ja) * 2019-04-25 2020-10-29 日立化成株式会社 ドルメン構造を有する半導体装置及びその製造方法、並びに、支持片形成用積層フィルム及びその製造方法
CN113632225A (zh) * 2019-04-25 2021-11-09 昭和电工材料株式会社 具有支石墓结构的半导体装置及其制造方法、支撑片的制造方法、以及支撑片形成用层叠膜
WO2020217401A1 (ja) * 2019-04-25 2020-10-29 日立化成株式会社 ドルメン構造を有する半導体装置及びその製造方法、並びに、支持片形成用積層フィルム及びその製造方法
KR20210146908A (ko) * 2019-04-25 2021-12-06 쇼와덴코머티리얼즈가부시끼가이샤 돌멘 구조를 갖는 반도체 장치의 제조 방법, 지지편의 제조 방법, 및 지지편 형성용 적층 필름
JP2021044362A (ja) * 2019-09-10 2021-03-18 キオクシア株式会社 半導体装置
CN110634850A (zh) * 2019-09-27 2019-12-31 华天科技（西安）有限公司 一种ssd堆叠封装结构及其制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000269408A (ja) * 1999-03-15 2000-09-29 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
KR20010025874A (ko) * 1999-09-01 2001-04-06 윤종용 멀티 칩 반도체 패키지
US6238949B1 (en) * 1999-06-18 2001-05-29 National Semiconductor Corporation Method and apparatus for forming a plastic chip on chip package module
KR20010073344A (ko) * 2000-01-14 2001-08-01 윤종용 멀티 칩 패키지
KR20020058198A (ko) * 2000-12-29 2002-07-12 마이클 디. 오브라이언 반도체패키지
KR20020085561A (ko) * 2001-05-09 2002-11-16 킹팍 테크놀로지 인코포레이티드 스택 패키지 구조의 영상 센서

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU4242693A (en) * 1992-05-11 1993-12-13 Nchip, Inc. Stacked devices for multichip modules
US5422435A (en) * 1992-05-22 1995-06-06 National Semiconductor Corporation Stacked multi-chip modules and method of manufacturing
US5328079A (en) * 1993-03-19 1994-07-12 National Semiconductor Corporation Method of and arrangement for bond wire connecting together certain integrated circuit components
US5633535A (en) * 1995-01-27 1997-05-27 Chao; Clinton C. Spacing control in electronic device assemblies
US5721452A (en) * 1995-08-16 1998-02-24 Micron Technology, Inc. Angularly offset stacked die multichip device and method of manufacture
US5696031A (en) * 1996-11-20 1997-12-09 Micron Technology, Inc. Device and method for stacking wire-bonded integrated circuit dice on flip-chip bonded integrated circuit dice
SG75873A1 (en) * 1998-09-01 2000-10-24 Texas Instr Singapore Pte Ltd Stacked flip-chip integrated circuit assemblage
JP3277996B2 (ja) * 1999-06-07 2002-04-22 日本電気株式会社 回路装置、その製造方法
JP2001077293A (ja) * 1999-09-02 2001-03-23 Nec Corp 半導体装置
KR100385976B1 (ko) * 1999-12-30 2003-06-02 삼성전자주식회사 회로기판 및 그 제조방법
US6265763B1 (en) * 2000-03-14 2001-07-24 Siliconware Precision Industries Co., Ltd. Multi-chip integrated circuit package structure for central pad chip
JP3597754B2 (ja) * 2000-04-24 2004-12-08 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
US6564449B1 (en) * 2000-11-07 2003-05-20 Advanced Semiconductor Engineering, Inc. Method of making wire connection in semiconductor device
US6627983B2 (en) * 2001-01-24 2003-09-30 Hsiu Wen Tu Stacked package structure of image sensor
TW498470B (en) * 2001-05-25 2002-08-11 Siliconware Precision Industries Co Ltd Semiconductor packaging with stacked chips
US20020180057A1 (en) * 2001-05-31 2002-12-05 I-Tseng Lee Chip stack-type semiconductor package

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000269408A (ja) * 1999-03-15 2000-09-29 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
US6238949B1 (en) * 1999-06-18 2001-05-29 National Semiconductor Corporation Method and apparatus for forming a plastic chip on chip package module
KR20010025874A (ko) * 1999-09-01 2001-04-06 윤종용 멀티 칩 반도체 패키지
KR20010073344A (ko) * 2000-01-14 2001-08-01 윤종용 멀티 칩 패키지
KR20020058198A (ko) * 2000-12-29 2002-07-12 마이클 디. 오브라이언 반도체패키지
KR20020085561A (ko) * 2001-05-09 2002-11-16 킹팍 테크놀로지 인코포레이티드 스택 패키지 구조의 영상 센서

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100651125B1 (ko) * 2005-03-21 2006-12-01 삼성전자주식회사 이중 성형된 멀티 칩 패키지 및 그 제조 방법
KR100665217B1 (ko) * 2005-07-05 2007-01-09 삼성전기주식회사 반도체 멀티칩 패키지
KR101051350B1 (ko) * 2007-08-27 2011-07-22 후지쯔 세미컨덕터 가부시키가이샤 반도체 장치 및 그 제조 방법
US8198728B2 (en) 2007-08-27 2012-06-12 Fujitsu Semiconductor Limited Semiconductor device and plural semiconductor elements with suppressed bending

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