KR100846096B1 - 멀티 칩 패키지 및 이의 제조 방법 - Google Patents

멀티 칩 패키지 및 이의 제조 방법 Download PDF

Info

Publication number
KR100846096B1
KR100846096B1 KR1020070042038A KR20070042038A KR100846096B1 KR 100846096 B1 KR100846096 B1 KR 100846096B1 KR 1020070042038 A KR1020070042038 A KR 1020070042038A KR 20070042038 A KR20070042038 A KR 20070042038A KR 100846096 B1 KR100846096 B1 KR 100846096B1
Authority
KR
South Korea
Prior art keywords
semiconductor chip
chip
semiconductor
mounting substrate
reinforcing member
Prior art date
Application number
KR1020070042038A
Other languages
English (en)
Inventor
오민호
안은철
이종호
김평완
황현
이택훈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070042038A priority Critical patent/KR100846096B1/ko
Priority to US12/113,009 priority patent/US20080265432A1/en
Application granted granted Critical
Publication of KR100846096B1 publication Critical patent/KR100846096B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/27011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • H01L2224/27013—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the layer connector, e.g. solder flow barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29005—Structure
    • H01L2224/29007—Layer connector smaller than the underlying bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/325—Material
    • H01L2224/32505—Material outside the bonding interface, e.g. in the bulk of the layer connector
    • H01L2224/32506—Material outside the bonding interface, e.g. in the bulk of the layer connector comprising an eutectic alloy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/78—Apparatus for connecting with wire connectors
    • H01L2224/7825—Means for applying energy, e.g. heating means
    • H01L2224/783—Means for applying energy, e.g. heating means by means of pressure
    • H01L2224/78301—Capillary
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83009—Pre-treatment of the layer connector or the bonding area
    • H01L2224/83051—Forming additional members, e.g. dam structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83194—Lateral distribution of the layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8512—Aligning
    • H01L2224/85148—Aligning involving movement of a part of the bonding apparatus
    • H01L2224/85169—Aligning involving movement of a part of the bonding apparatus being the upper part of the bonding apparatus, i.e. bonding head, e.g. capillary or wedge
    • H01L2224/8518—Translational movements
    • H01L2224/85181—Translational movements connecting first on the semiconductor or solid-state body, i.e. on-chip, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/78—Apparatus for connecting with wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/1016—Shape being a cuboid
    • H01L2924/10161—Shape being a cuboid with a rectangular active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

멀티 칩 패키지는 실장 기판, 상기 실장 기판 상에 배치되는 제1 반도체 칩, 상기 제1 반도체 칩 상에 배치되며, 상기 제1 반도체 칩 상에 배치될 때 그 단부가 상기 제1 반도체 칩의 단부와 어긋나게 돌출되는 구조로 배치되는 제2 반도체 칩, 상기 제1 반도체 칩의 단부와 중첩되는 영역의 상기 제2 반도체 칩 상에 형성되고, 상기 제2 반도체 칩이 상기 제1 반도체 칩의 단부로부터 굽어지는 정도를 감소시키기 위한 보강 부재, 상기 제1 및 제2 반도체 칩들 각각을 상기 실장 기판에 전기적으로 연결하기 위한 도전 와이어들 및 상기 제1 및 제2 반도체 칩들과 상기 도전 라인들을 덮도록 상기 실장 기판 상에 형성된 몰딩 부재를 포함한다.

Description

멀티 칩 패키지 및 이의 제조 방법{Multi Chip Package And Method of Manufacturing the Same}
도 1은 종래의 오버행 구조를 갖는 멀티 칩 패키지의 와이어 본딩 공정을 나타내는 단면도이다.
도 2는 본 발명의 일 실시예에 따른 멀티 칩 패키지를 나타내는 평면도이다.
도 3은 도 2의 I-I' 선을 따라 절단한 단면도이다.
도 4 및 도 5는 본 발명의 다른 실시예에 따른 멀티 칩 패키지의 보강 부재의 배치를 나타내는 평면도들이다.
도 6은 본 발명의 또 다른 실시예에 따른 멀티 칩 패키지를 나타내는 평면도이다.
도 7은 도 6의 Ⅱ-Ⅱ' 선을 따라 절단한 단면도이다.
도 8은 도 2의 멀티 칩 패키지의 제조 방법을 나타내는 순서도이다.
* 도면의 주요부분에 대한 부호의 설명 *
10, 100, 200, 300, 400 : 멀티 칩 패키지
12, 110, 410 : 실장 기판 14 : 본드 핑거
20 : 제1 집적회로 칩 30 : 제2 집적회로 칩
32 : 입출력 패드 40 : 본딩 캐필러리
42 : 본딩 와이어 112, 412 : 본드 핑거
120, 420 : 제1 반도체 칩 122, 422 : 제1 본딩 패드
124, 424 : 제1 접착층 130, 430 : 제2 반도체 칩
132, 432 : 제2 본딩 패드 134, 434 : 제2 접착층
140, 240, 340 : 보강 부재 150, 550 : 도전 와이어
160, 600 : 몰딩 부재 440 : 제3 반도체 칩
442 : 제3 본딩 패드 444 : 제3 접착층
450 : 보조 보강 부재 500 : 보강 부재
본 발명은 멀티 칩 패키지 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 반도체 칩들이 오버행(overhang) 구조를 갖도록 적층된 멀티 칩 패키지 및 이의 제조 방법에 관한 것이다.
반도체 소자를 사용하는 다양한 전자 제품들의 소형화 추세에 따라 반도체 패키지는 소형화, 박형화, 경량화되어 가는 추세이다. 한편, 종래에는 하나의 반도체 패키지 안에 한 개의 반도체 칩을 탑재한 단일 칩 패키지(single chip package)가 대부분이었으나, 최근에는 하나의 반도체 패키지 안에 여래 개의 반도체 칩들을 탑재한 멀티 칩 패키지(multi chip package)의 사용이 점점 증가되고 있다. 특히, 최근 수요가 급증하고 있는 PDA, 핸드폰(cellular phone) 등과 같은 휴대용 정보통 신제품들의 경우, 여러 기능을 동시에 수행하는 복합형 제품에 대한 요구가 점점 커지고 있다.
따라서, 멀티 칩 패키지를 제조하는 데 있어서, 정해진 패키지 규격 안에 서로 다른 기능을 담당하는 반도체 칩들을 얼마나 많이 탑재할 수 있느냐가 중요한 관심사 중의 하나이다. 이에 따라, 복수의 반도체 칩들을 수직으로 적층하여 하나의 단위 반도체 칩 패키지로 구현된 스택 칩 패키지가 개발되어 있다. 이와 같은 스택 칩 패키지는 하나의 반도체 칩이 탑재된 단일 칩 패키지를 복수 개 이용하는 것보다 크기나 무게 및 실장면적에서 소형화와 경량화에 유리하다.
그러나, 칩 적층 패키지는 칩 적층 구조로 인하여 패키지의 두께가 커지는 문제가 있다. 패키지의 두께를 감소시키기 위하여 반도체 칩의 두께는 점점 더 얇아지고 있으나, 반도체 칩의 얇은 두께로 인한 또 다른 문제 또한 발생하고 있다.
칩 적층 패키지는 하나의 패키지 안에 여러 다른 크기의 반도체 칩들을 탑재하므로, 상부 영역에 적층된 반도체 칩은 그 단부가 하부에 위치하는 반도체 칩의 단부와 어긋나게 돌출되는 오버행(overhang) 영역이 발생된다. 이에 따라, 반도체 칩들을 적층한 후에 오버행 구간에서 와이어 본딩(wire bonding) 공정 시에 상기 오버행 영역에서 균열이 발생되는 문제가 있다.
도 1은 종래의 오버행 구조를 갖는 멀티 칩 패키지(10)의 와이어 본딩 공정을 나타내는 단면도이다.
도 1을 참조하면, 멀티 칩 패키지(10)는 실장 기판(12) 상에 제1 반도체 칩(20)과 제2 반도체 칩(30)이 적층된 구조를 갖는다. 제2 반도체 칩(30)은 제1 반도체 칩(20)보다 크거나, 제1 반도체 칩(20)과 다른 방향으로 배열되어 서로 어긋나게 배치될 수 있다. 이 때, 제2 반도체 칩(30)은 제1 반도체 칩(20)의 일측부로부터 돌출되는 오버행(overhang) 영역(P)을 갖게 된다.
입출력 패드(I/O pad)(32)는 제2 반도체 칩(30)의 활성면(active surface) 상에 형성되어 있다. 구체적으로, 입출력 패드(32)는 제2 반도체 칩(30)의 오버행 영역에 형성된다. 또한, 실장 기판(12)의 상부면 상에는 본드 핑거(bond finger)(14)가 형성되어 있다.
제1 및 제2 반도체 칩들(20, 30)이 다이 본딩 공정에 의해 실장 기판(12)에 접합된 후, 제1 및 제2 반도체 칩(20, 30)과 실장 기판(12)은 와이어 본딩 공정에 의해 연결된다. 상기 와이어 본딩 공정에 의해, 본딩 와이어(42)의 양단부는 제2 반도체 칩(30)의 입출력 패드(32)와 실장 기판(12)의 본드 핑거(14) 각각에 접합된다.
예를 들면, 본딩 와이어(42)의 일단부는 본딩 캐필러리(bonding capillary)(40)에 의해 제2 반도체 칩(30)의 입출력 패드(32) 상에 접합된다. 이 때, 제2 반도체 칩(30)의 상기 오버행 영역은 본딩 캐필러리(40)에 의해 압력을 받게 된다. 상기 오버행 영역(P)은 제1 반도체 칩(20)의 일측부로부터 돌출되어 있으므로, 제2 반도체 칩(30)의 오버행 영역(P)은 위아래로 흔들리는 바운싱(bouncing) 현상이 발생한다. 상기 오버행 영역의 길이가 길거나 반도체 칩의 두께가 작을수록 상기 바운싱 현상은 심해지고, 이로 인해 제2 반도체 칩(30)의 균열(C)이 초래되는 문제점이 있다.
본 발명의 목적은 와이어 본딩 공정에서 크랙을 방지할 수 있는 멀티 칩 패키지를 제공하는 데 있다.
본 발명의 다른 목적을 상기 멀티 칩 패키지의 제조 방법을 제공하는 데 있다.
상기 본 발명의 목적을 달성하기 위해 본 발명에 따른 멀티 칩 패키지는 실장 기판, 상기 실장 기판 상에 배치되는 제1 반도체 칩, 상기 제1 반도체 칩 상에 배치되며, 상기 제1 반도체 칩 상에 배치될 때 그 단부가 상기 제1 반도체 칩의 단부와 어긋나게 돌출되는 구조로 배치되는 제2 반도체 칩, 상기 제1 반도체 칩의 단부와 중첩되는 영역의 상기 제2 반도체 칩 상에 형성되고, 상기 제2 반도체 칩이 상기 제1 반도체 칩의 단부로부터 굽어지는 정도를 감소시키기 위한 보강 부재, 상기 제1 및 제2 반도체 칩들 각각을 상기 실장 기판에 전기적으로 연결하기 위한 도전 와이어들 및 상기 제1 및 제2 반도체 칩들과 상기 도전 라인들을 덮도록 상기 실장 기판 상에 형성된 몰딩 부재를 포함한다.
본 발명의 일 실시예에 따르면, 상기 보강 부재는 에폭시를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 보강 부재는 상기 제2 반도체 칩이 상기 제1 반도체 칩 상에 배치될 때 상기 제1 반도체 칩과 중첩되는 영역을 포함한 제2 반도체 칩 상부 전체에 형성될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 멀티 칩 패키지는 상기 실장 기판 과 상기 제1 반도체 칩 사이에 배치되는 제3 반도체 칩을 더 포함할 수 있다. 이 때, 상기 제1 반도체 칩의 단부는 상기 제3 반도체 칩의 단부와 어긋나게 돌출되는 구조로 배치될 수 있다.
또한, 상기 멀티 칩 패키지는 상기 제1 반도체 칩 상에, 상기 제2 반도체 칩의 단부와 접하도록 배치되고, 상기 제1 반도체 칩이 상기 제3 반도체 칩의 단부로부터 굽어지는 정도를 감소시키기 위한 보조 보강 부재를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 보조 보강 부재는 에폭시를 포함할 수 있다.
본 발명의 다른 달성하기 위하여 본 발명에 따른 멀티 칩 패키지의 제조 방법에 있어서, 실장 기판 상에 제1 반도체 칩을 배치시킨다. 상기 제1 반도체 칩 상에 배치될 때 그 단부가 상기 제1 반도체 칩의 단부와 어긋나게 돌출되는 구조로 배치되는 제2 반도체 칩을 상기 제1 반도체 칩 상에 배치시킨다. 상기 제1 반도체 칩의 단부와 중첩되는 영역의 상기 제2 반도체 칩 상에, 상기 제2 반도체 칩이 상기 제1 반도체 칩의 단부로부터 굽어지는 정도를 감소시키기 위한 보강 부재를 형성한다. 상기 제1 및 제2 반도체 칩들 각각을 상기 실장 기판에 전기적으로 연결한다. 상기 제1 및 제2 반도체 칩들을 외부 충격으로부터 보호하기 위하여 상기 실장 기판 상에 몰딩 부재를 형성한다.
본 발명의 또 다른 실시예에 따르면, 상기 실장 기판 상에 상기 제1 반도체 칩을 배치시키기 전에 상기 실장 기판 상에 제3 반도체 칩을 배치시키는 단계를 더 포함할 수 있다. 이 때, 상기 제1 반도체 칩의 단부는 상기 제3 반도체 칩의 단부 와 어긋나게 돌출되는 구조로 배치될 수 있다.
또한, 상기 제1 반도체 칩 상에, 상기 제2 반도체 칩의 단부와 접하도록 배치되고, 상기 제1 반도체 칩이 상기 제3 반도체 칩의 단부로부터 굽어지는 정도를 감소시키기 위한 보조 보강 부재를 형성하는 단계를 더 포함할 수 있다.
이와 같이 구성된 본 발명에 따른 멀티 칩 패키지는 순차적으로 적층되는 제1 및 제2 반도체 칩과, 상기 제1 반도체 칩의 단부와 중첩되는 제2 반도체 칩 상에 형성되는 보강 부재를 포함한다. 이에 따라, 후속하는 와이어 본딩 공정에서, 상기 제2 반도체 칩의 돌출되는 오버행 영역의 바운싱 효과를 감소시키고, 상기 오버행 영역이 시작되는 부위에서의 크랙 발생을 방지할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들에 따른 멀티 칩 패키지 및 이의 제조 방법에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 2는 본 발명의 일 실시예에 따른 멀티 칩 패키지(10)를 나타내는 평면도이다. 도 3은 도 2의 I-I' 선을 따라 절단한 단면도이다.
도 2 및 도 3을 참조하면, 본 발명의 일 실시예에 따른 멀티 칩 패키지(100)는 실장 기판(110), 실장 기판(110) 상에 순차적으로 적층된 제1 반도체 칩(120) 및 제2 반도체 칩(130)을 포함한다.
실장 기판(110) 상에는 제1 및 제2 반도체 칩들(120, 130)과 전기적으로 연결시키기 위한 본드 핑거(112)들이 형성된다. 본 발명의 일 실시예에 따르면, 실장 기판(110)의 반대 면에는 솔더 볼 패드(도시되지 않음)가 형성되고, 내부에는 비아 등이 형성된 인쇄회로기판일 수 있다.
제1 반도체 칩(120)은 제1 접착층(124)에 의해 실장 기판(110) 상에 접착된다. 제1 반도체 칩(120) 상에는 실장 기판(110)과 전기적으로 연결시키기 위한 제1 본딩 패드(122)가 형성된다. 제2 반도체 칩(130)은 제2 접착층(134)에 의해 제1 반도체 칩(120) 상에 접착된다. 제2 반도체 칩(120) 상에는 실장 기판(110)과 전기적으로 연결시키기 위한 제2 본딩 패드(132)가 형성된다.
본 발명의 일 실시예에 따르면, 제1 및 제2 반도체 칩들(120, 130)은 유테틱 다이 본딩(eutectic die bonding) 공정, 소프드 솔더 다이 본딩(soft solder die bonding) 공정, 테이프 본딩(tape bonding) 공정 등에 의해 접착될 수 있다. 또한, 제1 및 제2 접착층들(122, 132)은 에폭시(epoxy), 폴리이미드(polyimide) 등을 포함할 수 있다.
제2 반도체 칩(130)은 제1 반도체 칩(120) 상에 배치된다. 본 발명의 일 실시예에 따르면, 제2 반도체 칩(130)은 제1 반도체 칩(120)과 다른 크기를 가질 수 있다. 예를 들면, 제2 반도체 칩(130)은 제1 반도체 칩(120)보다 더 큰 크기를 가질 수 있다. 이와 달리, 제2 반도체 칩(130)은 제1 반도체 칩(120)과 실질적으로 같은 크기를 가질 수 있다. 또한, 제1 및 제2 반도체 칩들(120, 130)은 직사각형 형상을 가질 수 있다.
제2 반도체 칩(130)의 길이 방향은 제1 반도체 칩(120)의 길이 방향과 실질적으로 수직한 방향으로 배치될 수 있다. 구체적으로, 제2 반도체 칩(130)의 단부는 제1 반도체 칩(120)의 단부(126)와 어긋나게 돌출되는 구조로 배치될 수 있다. 이 때, 제2 반도체 칩(130)은 제1 반도체 칩(120)으로부터 돌출된 오버행 영역(P)을 갖게 된다. 본 출원에서 사용되는 "단부"의 용어는, 제1 반도체 칩의 상부에 제2 반도체 칩이 어긋나게 배치되는 경우에 있어서, 제1 반도체 칩으로부터 돌출되는 제2 반도체 칩의 단부는 제2 반도체 칩의 일단부를 의미하고, 상대적으로, 제2 반도체 칩으로부터 돌출되는 제1 반도체 칩의 단부는 제1 반도체 칩의 일단부를 의미한다. 또한, 제2 반도체 칩의 일단부는 제1 반도체 칩의 단부, 즉, 제1 반도체 칩의 일측부로부터 돌출되어 배치되는 것을 의미하고, 상대적으로, 제1 반도체 칩의 일단부는 제2 반도체 칩의 단부, 즉, 제2 반도체 칩의 일측부로부터 돌출되어 배치되는 것을 의미하는 것으로 이해될 수 있다.
제2 반도체 칩(130) 상에는 보강 부재(140)가 형성된다. 본 발명의 일 실시예에 따르면, 보강 부재(140)는 제1 반도체 칩(120)의 단부(126)와 중첩되는 제2 반도체 칩(130)이 중첩되는 영역(R) 상에 형성될 수 있다. 즉, 제1 반도체 칩(120)의 단부(126)와 제2 반도체 칩(130)이 중첩되는 영역(R)은 제2 반도체 칩(130)의 상기 오버행 영역(P)이 시작되는 영역이다.
본 발명의 일 실시예에 따르면, 보강 부재(140)는 제2 반도체 칩(130) 상의 중첩되는 영역(R) 상에 액상의 에폭시 수지를 도포하여 형성될 수 있다. 이와 달리, 보강 부재(140)는 제2 반도체 칩(130) 상에 접착 필름을 사용하여 형성될 수 있다.
제1 반도체 칩(120)의 제1 본딩 패드(122)는 도전 와이어(150)에 의해 실장 기판(110)의 본드 핑거(112)와 전기적으로 연결된다. 제2 반도체 칩(130)의 제2 본딩 패드(132)는 도전 와이어(150)에 의해 실장 기판(110)의 본드 핑거(112)와 전기적으로 연결된다. 예를 들면, 제1 반도체 칩(120)과 제2 반도체 칩(130)은 와이어 본드 공정에 의해 실장 기판(110)과 전기적으로 연결될 수 있다. 또한, 도전 와이어(150)는 금 또는 알루미늄과 같은 도전성 물질을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 제2 본딩 패드(132)는 제2 반도체 칩(130)의 오버행 영역(P) 상에 형성될 수 있다. 상기 와이어 본드 공정에 있어서, 제2 본딩 패드(132) 상에 와이어의 일단부를 결합시키기 위해 본딩 캐필러리(capillary)가 위치한다. 이후, 진동과 열 등에 의해 상기 와이어의 끝에 볼이 형성되고, 상기 볼은 제2 본딩 패드(132)와 결합된다. 이 때, 보강 부재(140)는 상기 본딩 캐필러리에 의한 처짐을 방지한다. 또한, 보강 부재(140)는 제2 반도체 칩(130)의 오버행 영역(P)의 바운싱(bouncing) 현상을 감소시켜, 상기 오버행 영역(P)이 시작되는 부위에서의 크랙 발생이 방지될 수 있게 된다.
또한, 보강 부재(140)는 제2 반도체 칩(130)의 오버행 영역(P)의 강도를 향상시킨다. 보강 부재(140)가 크랙 발생이 예상되는 부위에 형성된 경우, 상기 크랙의 발생 위치를 이동시켜 강도가 취약한 부위를 보강하는 역할을 한다.
도 4 및 도 5는 본 발명의 다른 실시예에 따른 멀티 칩 패키지들(200, 300)의 보강 부재(240, 340)의 배치를 나타내는 평면도들이다. 본 실시예에 따른 멀티 칩 패키지들(200, 300)은 보강 부재를 제외하고는 도 2의 실시예의 멀티 칩 패키지(100)와 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 4에 도시된 바와 같이, 보강 부재(240)는 제1 반도체 칩(120)의 단부와 제2 반도체 칩(130)이 중첩되는 영역뿐만 아니라 제1 반도체 칩(120)과 중첩되는 제2 반도체 칩(130)의 전체면 상에 형성될 수 있다. 이와 달리, 도 5에 도시된 바 와 같이, 보강 부재(340)는 제1 반도체 칩(120)의 단부와 제2 반도체 칩(130)이 중첩되는 영역뿐만 아니라 제1 반도체 칩(120)과 중첩되는 제2 반도체 칩(130) 상에 대각선 형상으로 형성될 수 있다.
보강 부재(240, 340)는 제1 반도체 칩(120) 상에 배치되는 제2 반도체 칩(130)의 길이와 두께에 따라 다양한 배열 형태를 가질 수 있다. 또한, 보강 부재(240, 340)는 오버행 영역의 길이와 두께 등에 따라 다양한 두께를 가질 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 멀티 칩 패키지(400)를 나타내는 평면도이다. 도 7은 도 6의 Ⅱ-Ⅱ' 선을 따라 절단한 단면도이다. 본 실시예에 따른 멀티 칩 패키지(400)는 제3 반도체 칩과 보조 보강 부재를 제외하고는 도 2의 실시예의 멀티 칩 패키지(100)와 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 6 및 도 7을 참조하면, 본 발명의 또 다른 실시예에 따른 멀티 칩 패키지(400)는 실장 기판(410), 실장 기판(410) 상에 순차적으로 적층된 제1 반도체 칩(420), 제2 반도체 칩(430) 및 제3 반도체 칩(440)을 포함한다. 실장 기판(410) 상에는 제1 내지 제3 반도체 칩들(420, 430, 440)과 전기적으로 연결시키기 위한 본드 핑거(412)들이 형성된다.
제1 반도체 칩(420)은 제1 접착층(424)에 의해 실장 기판(410) 상에 접착된다. 제1 반도체 칩(420) 상에는 실장 기판(410)과 전기적으로 연결시키기 위한 제1 본딩 패드(422)가 형성된다. 제2 반도체 칩(430)은 제2 접착층(434)에 의해 제1 반 도체 칩(420) 상에 접착된다. 제2 반도체 칩(430) 상에는 실장 기판(410)과 전기적으로 연결시키기 위한 제2 본딩 패드(432)가 형성된다. 제3 반도체 칩(440)은 제3 접착층(444)에 의해 제2 반도체 칩(430) 상에 접착된다. 제3 반도체 칩(440) 상에는 실장 기판(410)과 전기적으로 연결시키기 위한 제3 본딩 패드(442)가 형성된다.
본 발명의 또 다른 실시예에 따르면, 제1 내지 제3 반도체 칩들(420, 430, 440)은 유테틱 다이 본딩 공정, 소프드 솔더 다이 본딩 공정, 테이프 본딩 공정 등에 의해 접착될 수 있다. 또한, 제1 내지 제3 접착층들(424, 434, 444)은 에폭시, 폴리이미드 등을 포함할 수 있다.
제2 반도체 칩(430)은 제1 반도체 칩(420) 상에 배치되고, 제3 반도체 칩(440)은 제2 반도체 칩(430) 상에 배치된다. 본 발명의 또 다른 실시예에 따르면, 제2 반도체 칩(430)은 제1 반도체 칩(420)과 다른 크기를 가질 수 있고, 제3 반도체 칩(440)은 제2 반도체 칩(430)과 다른 크기를 가질 수 있다. 예를 들면, 제2 반도체 칩(430)은 제1 반도체 칩(420)보다 더 큰 크기를 가질 수 있고, 제2 반도체 칩(430)은 제3 반도체 칩(440)보다 더 큰 크기를 가질 수 있다. 이와 달리, 제1 내지 제3 반도체 칩들(420, 430, 440)은 실질적으로 서로 같은 크기를 가질 수 있다. 또한, 제1 내지 제3 반도체 칩들(420, 430, 440)은 직사각형의 단면 형상을 가질 수 있다.
제2 반도체 칩(430)의 길이 방향은 제1 반도체 칩(420)의 길이 방향과 실질적으로 수직한 방향으로 배치될 수 있고, 제3 반도체 칩(440)의 길이 방향은 제2 반도체 칩(430)의 길이 방향과 실질적으로 수직한 방향으로 배치될 수 있다. 구체 적으로, 제2 반도체 칩(430)의 단부는 제1 반도체 칩(420)의 단부(436)와 어긋나게 돌출되는 구조로 배치될 수 있으며, 제3 반도체 칩(440)의 단부는 제2 반도체 칩(430)의 단부와 어긋나게 돌출되는 구조로 배치될 수 있다. 이 때, 제2 반도체 칩(430)은 제1 반도체 칩(420)으로부터 돌출된 오버행 영역(Q)을 갖게 되고, 제3 반도체 칩(440)은 제2 반도체 칩(430)으로부터 돌출된 오버행 영역을 갖게 된다.
본 발명의 또 다른 실시예에 따르면, 보조 보강 부재(450)는 제2 반도체 칩(430)의 오버행 영역(Q) 상의 제3 반도체 칩(440)의 단부(446)와 접하도록 형성될 수 있다. 이와 달리, 보조 보강 부재(450)는 제2 반도체 칩(430)의 오버행 영역(Q) 상에 형성되고, 제3 반도체 칩(440)의 일측부(446)와 인접하여 형성될 수 있다. 예를 들면, 보조 보강 부재(450)는 제2 반도체 칩(430) 상에 액상의 에폭시 수지를 도포하여 형성될 수 있다.
또한, 보강 부재(500)는 제2 반도체 칩(430)의 단부와 제3 반도체 칩(440)이 중첩되는 영역 상에 형성될 수 있다.
제1 반도체 칩(420)의 제1 본딩 패드(422)는 도전 와이어(550)에 의해 실장 기판(410)의 본드 핑거(412)와 전기적으로 연결된다. 제2 반도체 칩(430)의 제2 본딩 패드(432)는 도전 와이어(550)에 의해 실장 기판(410)의 본드 핑거(412)와 전기적으로 연결된다. 제3 반도체 칩(440)의 제3 본딩 패드(432)는 도전 와이어(550)에 의해 실장 기판(410)의 본드 핑거(412)와 전기적으로 연결된다.
예를 들면, 제1 내지 제3 반도체 칩들(420, 430, 440)은 와이어 본드 공정에 의해 실장 기판(410)과 전기적으로 연결될 수 있다. 또한, 도전 와이어(550)는 금 또는 알루미늄과 같은 도전성 물질을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 제2 본딩 패드(432)는 제2 반도체 칩(430)의 오버행 영역(Q) 상에 형성되고, 제3 본딩 패드(442)는 제3 반도체 칩(440)의 오버행 영역 상에 형성될 수 있다. 상기 와이어 본드 공정에 있어서, 제2 본딩 패드(432) 상에 와이어의 일단부를 결합시키기 위해 본딩 캐필러리(capillary)가 위치한다. 이후, 진동과 열 등에 의해 상기 와이어의 끝에 볼이 형성되고, 상기 볼은 제2 본딩 패드(432)와 결합된다. 이 때, 보조 보강 부재(450)는 상기 본딩 캐필러리에 의한 처짐을 방지한다. 또한, 보조 보강 부재(450)는 제2 반도체 칩(430)의 오버행 영역(Q)의 바운싱(bouncing) 현상을 감소시켜, 상기 오버행 영역(Q)이 시작되는 부위에서의 크랙 발생이 방지된다.
제2 본딩 패드(430)와 실장 기판(410)의 본드 핑거(412)가 와이어 본드 공정에 의해 전기적으로 연결된 후, 제3 본딩 패드(442) 상에 와이어를 갖는 본딩 캐필러리(capillary)가 위치한다. 이후, 상기 와이어의 끝에 볼이 형성되고, 상기 볼은 제3 본딩 패드(442)와 결합된다. 이 때, 보강 부재(500)는 제3 반도체 칩(440)의 오버행 영역의 바운싱을 감소시켜, 상기 오버행 영역이 시작되는 부위에서의 크랙 발생이 방지된다.
도전 와이어(550)가 연결된 제1 내지 제3 반도체 칩들(420, 430, 440)이 접착된 실장 기판(410) 상에는 몰딩 부재(600)가 형성된다. 몰딩 부재(600)는 제1 내지 제3 반도체 칩들(420, 430, 440)이 공기 또는 외부에 대한 부식 등 여러 가지 원인에 의한 전기적인 열화로부터 보호하고 기계적인 안정성을 도모한다.
예를 들면, 몰딩 부재(600)는 에폭시 몰드 컴파운드를 이용하여 형성될 수 있다.
이하, 도 2의 멀티 칩 패키지(100)를 제조하는 방법에 대해서 설명하기로 한다.
도 8은 도 2의 멀티 칩 패키지(100)의 제조 방법을 나타내는 순서도이다.
도 8을 참조하면, 먼저 실장 기판 상에 제1 반도체 칩을 배치시킨다.(S100) 구체적으로, 상기 실장 기판 상에 에폭시나 폴리이미드 등을 도포한 후 경화시켜 상기 제1 반도체 칩을 상기 실장 기판 상에 접착한다.
다음으로, 상기 제1 반도체 칩 상에, 상기 제1 반도체 칩의 단부와 어긋나게 돌출되는 구조로 제2 반도체 칩을 배치시킨다.(S200) 구체적으로, 상기 제1 반도체 칩 상에 에폭시나 폴리이드 등을 도포한 후 경화시켜 상기 제2 반도체 칩을 상기 제1 반도체 칩 상에 접착한다. 예를 들면, 상기 제1 및 제2 반도체 칩은 유테틱 다이 본딩 공정, 소프드 솔더 다이 본딩 공정, 테이프 본딩 공정 등에 의해 접착될 수 있다.
상기 제2 반도체 칩은 상기 제1 반도체 칩과 다른 크기를 가질 수 있다. 예를 들면, 상기 제2 반도체 칩은 상기 제1 반도체 칩보다 더 큰 크기를 가질 수 있다. 이와 달리, 상기 제2 반도체 칩은 상기 제1 반도체 칩과 실질적으로 같은 크기를 가질 수 있다.
상기 제1 및 제2 반도체 칩들은 직사각형 형상을 가질 수 있다. 또한, 상기 제2 반도체 칩의 길이 방향은 상기 제1 반도체 칩의 길이 방향과 실질적으로 수직 한 방향으로 배치될 수 있다. 구체적으로, 상기 제2 반도체 칩의 단부는 상기 제1 반도체 칩의 단부와 어긋나게 돌출되는 구조로 배치되어, 상기 제2 반도체 칩은 상기 제1 반도체 칩으로부터 돌출된 오버행 영역을 갖게 된다.
상기 제1 반도체 칩 상에 제2 반도체 칩을 접착한 후, 상기 제1 반도체 칩의 단부와 중첩되는 영역의 상기 제2 반도체 칩 상에 보강 부재를 형성한다.(S300) 상기 보강 부재는 상기 제2 반도체 칩이 상기 제1 반도체 칩의 단부로부터 굽어지는 정도를 감소시킨다. 이 때, 상기 제1 반도체 칩의 단부와 제2 반도체 칩이 중첩되는 영역은 상기 제2 반도체 칩의 상기 오버행 영역이 시작되는 영역이다.
예를 들면, 상기 보강 부재는 상기 제2 반도체 칩 상의 중첩되는 영역 상에 액상의 에폭시 수지를 도포하여 형성될 수 있다. 이와 달리, 상기 보강 부재는 제2 반도체 칩 상에 접착 필름을 접착하여 형성될 수 있다.
상기 제2 반도체 칩 상에 보강 부재를 형성한 후, 상기 제1 및 제2 반도체 칩들 각각을 상기 실장 기판을 전기적으로 연결한다.(S400)
상기 실장 기판 상에는 다수의 본드 핑거들이 형성되고, 상기 제1 및 제2 반도체 칩들 상에는 각각 다수의 제1 및 제2 본딩 패드들이 형성되어 있다. 예를 들면, 상기 제1 반도체 칩과 상기 제2 반도체 칩 각각은 와이어 본드 공정에 의해 상기 실장 기판과 전기적으로 연결될 수 있다. 와이어 본드 공정에 의해, 상기 제1 및 제2 본딩 패드들은 도전 와이어에 의해 상기 실장 기판의 본드 핑거들과 연결된다. 상기 도전 와이어는 금 또는 알루미늄과 같은 도전성 물질을 포함할 수 있다.
이 후, 상기 제1 및 제2 반도체 칩들을 외부 충격으로부터 보호하기 위하여 상기 실장 기판 상에 몰딩 부재를 형성한다.(S500) 예를 들면, 상기 몰딩 부재는 에폭시 몰드 컴파운드를 이용하여 형성될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 실장 기판과 상기 제1 반도체 칩을 부착하기 전에, 상기 실장 기판 상에 제3 반도체 칩을 배치시킬 수 있다. 이 때, 상기 제1 반도체 칩의 단부는 상기 제3 반도체 칩의 단부와 어긋나게 돌출되는 구조로 배치될 수 있다. 구체적으로, 상기 제1 반도체 칩의 길이 방향은 제3 반도체 칩의 길이 방향과 실질적으로 수직한 방향으로 배치될 수 있다.
상기 실장 기판과 제1 반도체 칩 사이에 상기 제3 반도체 칩을 접착한 후, 상기 제2 반도체 칩의 단부와 접하도록 상기 제1 반도체 칩 상에 보조 보강 부재를 더 형성할 수 있다. 상기 보조 보강 부재는 상기 제1 반도체 칩이 상기 제3 반도체 칩의 단부로부터 굽어지는 정도를 감소시킨다.
구체적으로, 상기 보조 보강 부재는 상기 제3 반도체 칩의 단부로부터 돌출되는 상기 제1 반도체 칩의 오버행 영역 상에 형성되고, 상기 제2 반도체 칩의 단부와 접하도록 형성될 수 있다. 이와 달리, 상기 보조 보강 부재는 상기 제3 반도체 칩의 단부와 중첩되는 영역의 상기 제1 반도체 칩 상에 형성되고, 상기 제2 반도체 칩의 단부와 인접하여 형성될 수 있다.
상기 보조 보강 부재는 상기 제1 반도체 칩 상에 액상의 에폭시 수지를 도포하여 형성될 수 있다. 이와 달리, 상기 보강 부재는 제1 반도체 칩 상에 접착 필름을 접착하여 형성될 수 있다.
이 후, 상기 실장 기판을 개개의 디바이스로 분리하여 소정의 형태로 형성하 는 트림(trim) 공정, 외면에 상표 및 제품 번호를 인쇄하는 마킹(marking) 공정을 수행하여 반도체 패키지를 완성하게 된다.
상술한 바와 같이, 본 발명의 바람직한 실시예에 따른 멀티 칩 패키지는 순차적으로 적층되는 제1 및 제2 반도체 칩과, 상기 제1 반도체 칩의 단부와 중첩되는 제2 반도체 칩 상에 형성되는 보강 부재를 포함한다. 따라서, 후속하는 와이어 본딩 공정에서, 상기 제2 반도체 칩의 돌출되는 오버행 영역의 바운싱 효과를 감소시키고, 상기 오버행 영역이 시작되는 부위에서의 크랙 발생을 방지할 수 있다.
이에 따라, 멀티 칩 패키지의 제조 공정에 있어서, 불량을 감소시키고, 수율을 향상시킬 수 있게 된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (13)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 실장 기판 상에 제1 반도체 칩을 배치시키는 단계;
    상기 제1 반도체 칩 상에 제2 반도체 칩을 배치시키되, 상기 제2 반도체 칩의 일단부가 상기 제1 반도체 칩의 일측부로부터 돌출되는 구조로 배치시키는 단계;
    상기 제2 반도체 칩이 상기 제1 반도체 칩의 일측부와 중첩되며 상기 제1 반도체 칩의 일측부로부터 돌출되는 구조가 시작하는 제2 반도체 칩의 오버행 영역 상에 액상의 에폭시 수지를 도포하는 단계;
    상기 액상의 에폭시 수지를 경화시켜 상기 제1 반도체 칩의 일측부로부터 돌출되는 상기 제2 반도체 칩의 구조를 보강하는 보강 부재를 형성하는 단계;
    상기 제1 및 제2 반도체 칩들 각각을 상기 실장 기판에 전기적으로 연결하는 단계; 및
    상기 제1 및 제2 반도체 칩들을 외부 충격으로부터 보호하기 위하여 상기 실장 기판 상에 몰딩 부재를 형성하는 단계를 포함하는 멀티 칩 패키지의 제조 방법.
  10. 삭제
  11. 제 9 항에 있어서,
    상기 실장 기판 상에 상기 제1 반도체 칩을 배치시키는 단계 이전에, 상기 실장 기판 상에 제3 반도체 칩을 배치시키되, 상기 제1 반도체 칩의 일단부가 상기 제3 반도체 칩의 일측부로부터 돌출되는 구조로 배치시키는 단계;
    상기 제1 반도체 칩이 상기 제3 반도체 칩의 일측부로부터 돌출되는 구조가 시작하는 제1 반도체 칩의 오버행 영역 상에 상기 제2 반도체 칩의 일측부와 접하도록 액상의 에폭시 수지를 도포하는 단계; 및
    상기 제2 반도체 칩의 일측부와 접하도록 도포된 액상의 에폭시 수지를 경화시켜 상기 제3 반도체 칩의 일측부로부터 돌출되는 상기 제1 반도체 칩의 구조를 보강하는 보조 보강 부재를 형성하는 단계를 더 포함하는 것을 특징으로 하는 멀티 칩 패키지의 제조 방법.
  12. 삭제
  13. 삭제
KR1020070042038A 2007-04-30 2007-04-30 멀티 칩 패키지 및 이의 제조 방법 KR100846096B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070042038A KR100846096B1 (ko) 2007-04-30 2007-04-30 멀티 칩 패키지 및 이의 제조 방법
US12/113,009 US20080265432A1 (en) 2007-04-30 2008-04-30 Multi-chip package and method of manufacturing the multi-chip package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070042038A KR100846096B1 (ko) 2007-04-30 2007-04-30 멀티 칩 패키지 및 이의 제조 방법

Publications (1)

Publication Number Publication Date
KR100846096B1 true KR100846096B1 (ko) 2008-07-14

Family

ID=39824475

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070042038A KR100846096B1 (ko) 2007-04-30 2007-04-30 멀티 칩 패키지 및 이의 제조 방법

Country Status (2)

Country Link
US (1) US20080265432A1 (ko)
KR (1) KR100846096B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9461029B2 (en) 2014-06-27 2016-10-04 Samsung Electronics Co., Ltd. Semiconductor packages and methods for fabricating the same

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120062366A (ko) * 2010-12-06 2012-06-14 삼성전자주식회사 멀티칩 패키지의 제조 방법
JP2013168577A (ja) * 2012-02-16 2013-08-29 Elpida Memory Inc 半導体装置の製造方法
CN103426872A (zh) * 2013-07-30 2013-12-04 三星半导体(中国)研究开发有限公司 半导体封装件及其制造方法
US20160181180A1 (en) * 2014-12-23 2016-06-23 Texas Instruments Incorporated Packaged semiconductor device having attached chips overhanging the assembly pad
US11410932B2 (en) * 2020-03-30 2022-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacturing the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060065820A (ko) * 2004-12-10 2006-06-14 삼성전자주식회사 돌출부 와이어 본딩 구조 보강용 더미 칩을 포함하는반도체 칩 적층 패키지

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69434779T2 (de) * 1993-09-20 2007-06-14 Canon K.K. Videosystem
KR20030018204A (ko) * 2001-08-27 2003-03-06 삼성전자주식회사 스페이서를 갖는 멀티 칩 패키지
US6541870B1 (en) * 2001-11-14 2003-04-01 Siliconware Precision Industries Co., Ltd. Semiconductor package with stacked chips
TW504824B (en) * 2001-11-21 2002-10-01 Siliconware Precision Industries Co Ltd Semiconductor package having chip cracking prevention member
US6930378B1 (en) * 2003-11-10 2005-08-16 Amkor Technology, Inc. Stacked semiconductor die assembly having at least one support

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060065820A (ko) * 2004-12-10 2006-06-14 삼성전자주식회사 돌출부 와이어 본딩 구조 보강용 더미 칩을 포함하는반도체 칩 적층 패키지

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9461029B2 (en) 2014-06-27 2016-10-04 Samsung Electronics Co., Ltd. Semiconductor packages and methods for fabricating the same

Also Published As

Publication number Publication date
US20080265432A1 (en) 2008-10-30

Similar Documents

Publication Publication Date Title
KR102566974B1 (ko) 반도체 패키지
KR100846096B1 (ko) 멀티 칩 패키지 및 이의 제조 방법
US9165870B2 (en) Semiconductor storage device and manufacturing method thereof
KR100793468B1 (ko) 반도체 장치 및 그 제조 방법과, 상기 반도체 장치를 구비한 액정 모듈 및 반도체 모듈
JP5387685B2 (ja) 半導体装置の製造方法
US8314478B2 (en) Semiconductor memory device and manufacturing the same
US7087455B2 (en) Semiconductor device and manufacturing method for the same
US20080150120A1 (en) Semiconductor device and method of producing the same
US20030218245A1 (en) Semiconductor device and a method of manufacturing the same
JP2004260138A (ja) 半導体装置及びその製造方法
JP5543086B2 (ja) 半導体装置及びその製造方法
US20060151206A1 (en) Semiconductor device and manufacturing method therefor
US20050098879A1 (en) Semiconductor package having ultra-thin thickness and method of manufacturing the same
JP2002353403A (ja) 超薄型半導体パッケージ及びその製造方法
JP2003031760A (ja) 半導体装置
KR101835483B1 (ko) 멀티-칩 패키지 및 그의 제조 방법
US8169089B2 (en) Semiconductor device including semiconductor chip and sealing material
US6593652B2 (en) Semiconductor device reinforced by a highly elastic member made of a synthetic resin
US20050110127A1 (en) Semiconductor device
KR20130022821A (ko) 스택 패키지 및 그의 제조 방법
US20110316150A1 (en) Semiconductor package and method for manufacturing semiconductor package
JP4428141B2 (ja) 半導体パッケージの製造方法
US20230223279A1 (en) Semiconductor package and method of manufacturing semiconductor package
KR100567092B1 (ko) 반도체 기판 및 그 제조 방법
US20090298227A1 (en) Method of fabricating a stacked type chip package structure and a stacked type package structure

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee