KR20130022821A - 스택 패키지 및 그의 제조 방법 - Google Patents

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Abstract

스택 패키지 및 그 제조 방법에서, 스택 패키지는 제1 패키지의 상부에, 제2 반도체 칩이 부착되어 있는 제2 패키지 기판이 구비된다. 상기 제2 반도체 칩의 가장자리로부터 측방으로 이격된 부위의 제2 패키지 기판 저면 및 상기 제1 패키지의 연결용 패드들과 접촉하여 전기적으로 연결시키는 솔더볼들이 구비된다. 상기 제2 패키지 기판 상에서 상기 제2 반도체 칩을 덮고, 적어도 최외곽의 가장자리 부위에 위치하는 솔더볼들 상에 위치하는 부분이 상대적으로 얇은 두께를 갖는 몰딩 부재를 포함한다. 상기 솔더볼들 상에 위치하는 몰딩 부재의 두께가 얇아짐으로써, 솔더볼의 파손을 억제할 수 있다.

Description

스택 패키지 및 그의 제조 방법{STACKED PACKAGE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 스택 패키지 및 그의 제조 방법에 관한 것으로서, 보다 구체적으로는 복수개의 반도체 칩들이 적층된 구조를 갖는 스택 패키지 및 이러한 스택 패키지를 제조하는 방법에 관한 것이다.
일반적으로, 반도체 기판에 여러 가지 반도체 공정들을 수행하여 반도체 칩들을 형성한다. 그런 다음, 각 반도체 칩들을 인쇄회로기판에 실장하기 위해서, 반도체 칩들에 대해 패키징 공정을 수행한다. 한편, 반도체 패키지의 저장 능력을 높이기 위해서, 복수개의 반도체 칩들이 적층된 스택 패키지에 대한 연구가 활발히 진행되고 있다.
본 발명의 목적은 솔더볼의 손상이 감소되고 높은 신뢰성을 갖는 스택 패키지를 제공한다.
본 발명의 다른 목적은 상기한 스택 패키지의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 스택 패키지는, 제1 패키지 기판 상에 제1 반도체 칩 및 연결용 패드들이 형성된 제1 패키지가 구비된다. 상기 제1 패키지의 상부에는 제2 반도체 칩이 부착되어 있는 제2 패키지 기판이 배치된다. 상기 제2 반도체 칩의 가장자리로부터 측방으로 이격된 부위의 제2 패키지 기판 저면 및 상기 제1 패키지의 연결용 패드들과 접촉하여 전기적으로 연결시키는 솔더볼들이 구비된다. 상기 제2 패키지 기판 상부면 및 상기 제2 반도체 칩을 덮고, 적어도 최외곽의 가장자리 부위에 위치하는 솔더볼들 상에 위치하는 부분이 상대적으로 얇은 두께를 갖는 몰딩 부재를 포함한다.
본 발명의 일 실시예에서, 상기 연결용 패드들은 상기 제1 반도체 칩의 가장자리로부터 측방으로 이격되도록 배치될 수 있다.
본 발명의 일 실시예에서, 상기 솔더볼들은 상기 제1 및 제2 패키지 기판의 가장자리부에 배치될 수 있다.
본 발명의 일 실시예에서, 상기 몰딩 부재는 상기 제2 반도체 칩을 덮는 제1 부분은 제1 두께를 갖고, 상기 솔더볼들 상을 덮는 제2 부분은 제1 두께보다 얇은 제2 두께를 가질 수 있다.
본 발명의 일 실시예에서, 상기 몰딩 부재는 상기 제2 반도체 칩을 덮는 제1 부분은 제1 두께를 갖고, 상기 솔더볼들 상을 덮는 제2 부분은 상기 제1 두께보다 얇은 두께를 가지고 가장자리로 갈수록 두께가 점차 낮아지는 형상을 가질 수 있다.
상기 제2 부분의 몰딩 부재는 경사진 형상을 가질 수 있다. 또는, 상기 제2 부분의 몰딩 부재는 계단 형상을 가질 수 있다.
본 발명의 일 실시예에서, 상기 제1 패키지의 하부면에는 외부 접속 단자로 제공되는 솔더볼들이 구비될 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 스택 패키지의 제조 방법으로, 제1 반도체 칩 및 연결용 패드를 포함하는 제1 패키지를 형성한다. 제2 패키지 기판의 상부면에 제2 반도체 칩과, 상기 제2 패키지 기판의 저면에 솔더볼을 각각 형성한다. 상기 제2 패키지 기판의 상부면 및 제2 반도체 칩을 덮고, 적어도 최외곽의 가장자리 부위에 위치하는 솔더볼들 상에 위치하는 부분이 얇은 두께를 갖는 몰딩 부재를 형성한다. 상기 솔더볼과 상기 연결용 패드를 서로 접합시켜 제1 및 제2 반도체 칩을 전기적으로 연결한다.
본 발명의 일 실시예에서, 상기 솔더볼들은 상기 제2 반도체 칩의 가장자리로부터 측방으로 이격된 부위의 제2 패키지 기판 저면에 형성될 수 있다.
본 발명의 일 실시예에서, 상기 몰딩 부재를 형성하기 위하여, 상기 제2 반도체 칩을 덮으면서 상기 제2 패키지 기판 상에 예비 몰딩 부재를 형성한다. 상기 예비 몰딩 부재에서 적어도 최외곽의 가장자리 부위에 위치하는 솔더볼들 상에 위치하는 부분을 일부 두께만큼 제거한다.
상기 예비 몰딩 부재의 제거는, 블레이드를 사용하는 소잉 공정을 통해 수행될 수 있다.
본 발명의 일 실시예에서, 상기 몰딩 부재가 형성된 제2 패키지 기판을 절단하는 소잉 공정을 수행하여, 개별 칩들로 이루어지는 제2 패키지들을 형성할 수 있다.
상기 예비 몰딩 부재를 제거하는 공정과 상기 제2 패키지 기판을 절단하는 공정은 2개의 서로 다른 브레이드를 사용하여 한번의 소잉 공정을 통해 단계적으로 수행될 수 있다.
본 발명의 일 실시예에서, 상기 몰딩 부재를 형성하기 위하여, 상대적으로 돌출된 부분을 포함하는 몰드 성형 부재를 사용하고, 상기 돌출된 부분이 상기 솔더볼들 상에 위치하도록 배치시킨다. 상기 몰드 성형 부재들과 상기 제2 패키지 기판 사이의 갭 내부에 몰드 물질을 유입시켜 몰딩 부재들을 형성한다. 이 후, 상기 몰드 성형 부재를 제거한다.
본 발명에 따르면, 상부 패키지의 가장자리 부위에 위치하는 몰딩 부재의 두께가 상대적으로 얇다. 특히, 상, 하부 반도체 칩들을 연결하기 위한 도전성 볼과 대향하는 부위의 상부 패키지의 몰딩 부재의 두께가 상대적으로 더 얇다. 이와같이, 상기 몰딩 부재의 두께가 얇은 부분이 다른 부위에 비해 플랙시블한 특성을 갖게되므로, 상기 도전성 볼에 가해지는 열적 스트레스가 감소된다. 따라서, 열적 스트레스에 의해 상기 도전성 볼에 크랙이 발생되는 등의 문제를 감소시킬 수 있다. 그러므로, 고신뢰성을 갖는 스택 패키지를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 스택 패키지를 나타낸 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 스택 패키지를 나타낸 단면도이다.
도 3 내지 도 5는 본 발명의 다른 실시예들에 따른 스택 패키지를 나타낸 단면도들이다.
도 6 내지 도 15는 도 1에 도시된 스택 패키지를 제조하는 방법을 나타낸 단면도들이다.
도 16은 도 1에 도시된 스택 패키지를 제조하는 다른 방법을 나타낸 단면도들이다.
도 17 및 도 18은 도 1에 도시된 스택 패키지를 제조하는 또 다른 방법을 나타낸 단면도들이다.
도 19는 본 발명의 기술이 적용된 스택 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막) 또는 구조물들이 대상체, 기판, 각 층(막)들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막) 또는 구조물들이 직접 기판, 각 층(막)들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 스택 패키지를 나타낸 단면도이다. 도 2는 본 발명의 다른 실시예에 따른 스택 패키지를 나타낸 단면도이다.
도 1 및 2를 참조하면, 본 실시예에 따른 스택 패키지(100)는 제1 패키지(120) 및 제2 패키지(140)가 적층된 구조를 갖는다.
상기 제1 패키지(120)는 제1 패키지 기판(102), 제1 반도체 칩(104), 도전성 부재들(106, 108) 및 제1 몰딩 부재(110)를 포함한다. 상기 제1 패키지(120)는 스택 패키지(100)에서 하부에 형성되는 패키지이며, 상기 제1 반도체 칩(104)은 상부의 메모리 소자들을 콘트롤하기 위한 LSI로직 칩일 수 있다.
제1 패키지 기판(102)의 상부면인 제1 면(1)에는 도전성 볼들로 이루어지는 마이크로 범프들(108)이 구비된다. 상기 마이크로 범프들(108) 상에는 제1 반도체 칩(104)이 구비된다. 이와같이, 상기 제1 반도체 칩(104)은 상기 마이크로 범프들(108)에 의해 상기 제1 패키지 기판(102)과 전기적으로 연결된다. 도시하지는 않았지만, 상기 마이크로 범프들(108) 저면에는 전극들이 구비될 수 있다.
상기 제1 패키지 기판(102)의 제1 면(1)에는 상기 제2 반도체 칩들(124)과 전기적으로 연결되기 위한 제1 패드들(118)이 구비된다. 상기 제1 패드들(118)은 상기 제1 반도체 칩들(104)의 가장자리 부위와 측방으로 이격되면서 상기 제1 반도체 칩(104) 외부를 둘러싸도록 배치될 수 있다. 상기 제1 패드들(118)은 금속 물질로 이루어질 수 있다. 상기 제1 패드들(118)을 통해, 전기적 신호들이 전송될 수 있다.
상기 제1 패키지 기판(102)의 제1 면(1)을 덮는 제1 몰딩 부재(110)가 구비된다. 상기 제1 몰딩 부재(110)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound:EMC)를 포함할 수 있다. 상기 제1 패키지 기판(102)의 제1 면(1)에 구비되는 제1 패드들(118)에는 제1 몰딩 부재(110)가 구비되지 않는다. 즉, 상기 제1 몰딩 부재(110)는 상기 제1 패드들(118)을 노출시키는 개구부(112)를 포함한다.
상기 제1 몰딩 부재(110)는 평탄한 상부면을 갖는다. 상기 제1 몰딩 부재(110)는 상기 제1 반도체 칩(104)의 상부면을 노출시키는 형상을 가질 수 있다. 이와는 다른 예로, 상기 제1 몰딩 부재(110)는 상기 제1 반도체 칩(104)의 상부면을 노출시키는 형상을 가질 수 있다.
상기 제1 패키지 기판(102)의 제1 면(1)과 반대되는 면인 제2 면(2)에는 제2 패드들(114)이 구비되고, 상기 제2 패드들(114)과 접속하는 제1 솔더볼들(106)이 구비된다. 상기 제1 솔더볼들(106)은 외부 접속 단자로 제공된다.
상기 제2 패키지(140)는 제1 패키지(120) 상에 적층된다. 본 실시예에서, 상기 제2 패키지(140)는 제2 패키지 기판(122), 제2 반도체 칩(124), 도전성 와이어들(130) 및 제2 몰딩 부재(132)를 포함한다.
상기 제2 패키지 기판(122)의 상부면인 제3 면(3)에는 적어도 하나의 제2 반도체 칩(124)이 구비된다. 상기 제2 반도체 칩(124)에는 복수의 본딩 패드들(도시안됨)이 구비될 수 있다. 상기 제2 반도체 칩(124)은 메모리 칩들일 수 있다. 상기 제2 반도체 칩(124)은 상부 칩으로 제공된다.
상기 제2 패키지 기판(122)의 제3 면(3)에는 제3 패드들(128)이 구비된다. 상기 제3 패드들(128)은 상기 제2 반도체 칩(124)의 가장자리 부위와 이격되면서 상기 제2 반도체 칩(124)을 둘러싸도록 배치될 수 있다. 상기 제3 패드들(128)은 금속 물질로 이루어질 수 있다. 상기 제2 반도체 칩(124)의 본딩 패드들과 상기 제3 패드들(128)은 도전성 와이어(130)를 이용하여 전기적으로 연결된다.
상기 제2 패키지 기판(122)의 제3 면(3)과 반대되는 면인 제4 면(4)에는 제4 패드들(126)이 구비된다. 상기 제4 패드들(126)은 상기 제2 반도체 칩(124)들의 가장자리로부터 측방으로 이격된 부위와 대향하게 배치된다.
상기 제3 및 제4 패드(128, 126)는 제2 솔더볼(134)을 매개로 이용하여 전기적으로 연결된다. 상기 제2 솔더볼(134)은 상기 제1 및 제2 반도체 칩(104, 124)의 가장자리 부위로부터 측방으로 이격되도록 위치한다. 즉, 상기 제2 솔더볼(134)은 상기 제1 및 제2 패키지 기판(102, 122)의 가장자리 부에 위치하게 된다.
상기 제2 몰딩 부재(132)는 제2 패키지 기판 상부면 및 제2 반도체 칩(124)을 덮도록 형성된다. 본 실시예에서, 제2 몰딩 부재(132)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound:EMC)를 포함할 수 있다.
상기 제2 몰딩 부재(132)에서, 제1 부분(132a)은 상기 제2 반도체 칩(124)을 덮는 부위가 되고, 나머지는 제2 부분(132b)이 된다. 그러므로, 상기 제2 부분(132b)은 상기 제2 반도체 칩(124)과 대향하지 않는 부위인 제2 패키지(140)의 가장자리 부위가 된다. 상기 제1 부분(132a)은 제1 두께를 가지며, 상기 제2 부분(132b)은 상기 제1 두께보다 얇은 제2 두께를 갖는다. 상기 제2 몰딩 부재(132)에서 두께가 얇은 제2 부분(132b)은 적어도 최외곽에 위치하는 제2 솔더볼들(134) 상에 위치할 수 있다.
도 1에 도시된 것과 같이, 상기 제1 및 제2 반도체 칩들(104, 124)을 연결하는 전체 제2 솔더볼들(134) 상에 위치하는 제2 몰딩 부재(132)는 제2 두께를 갖는다. 상기 제2 몰딩 부재(132)의 제2 두께는 상기 제2 몰딩 부재의 열적 스트레스로 인해 제2 솔더볼(134)에 크랙 불량이 발생되지 않을 정도의 얇은 두께로 설정될 수 있다. 또한, 상기 제2 두께는 상기 제2 몰딩 부재(132) 아래의 제2 패키지 기판(122) 상에 형성되어 있는 회로들이 손상되지 않을 정도의 두께로 설정될 수 있다.
다른 예로, 도 2에 도시된 것과 같이, 상기 제2 몰딩 부재(132)에서 최외곽에 위치하는 제2 솔더볼(134a) 상에 위치하는 부분이 두께가 얇은 제2 부분(132b)이 될 수 있다. 즉, 열적 스트레스가 가장 높게 발생되는 최외곽의 제2 솔더볼(134a) 상에는 상대적으로 얇은 두께를 갖는다.
설명한 것과 같이, 상기 스택 패키지(100)에서 제1 및 제2 패키지(120, 140)는 상기 제2 솔더볼들(134)에 의해 접합되어 있다. 그런데, 상기 제1 및 제2 패키지(120, 140)는 서로 열팽창계수가 달라서 스택 패키지(100) 외부 및 내부의 온도에 따라 상기 제1 및 제2 패키지(120, 140)의 표면이 팽창 또는 수축되는 정도가 다르다. 또한, 상기 스택 패키지(100) 내의 제1 및 제2 반도체 칩(104, 124)을 동작시킬 때 각 칩(104, 124)들 내부에 높은 온도의 열이 발생되기 때문에, 상기 제1 및 제2 패키지들(120, 140)은 팽창 및 수축을 반복하게 된다. 따라서, 상기 제1 및 제2 패키지(120, 140)를 접합하는 제2 솔더볼(134)은 계속하여 열적 스트레스를 받게되고 이로인해 크랙이 발생하게 된다. 특히, 상기 제2 솔더볼들의 사이즈가 감소되면서 제2 솔더볼들의 강도가 저하되고 이로인해 열적 스트레스로 인한 파손이 더욱 빈번해진다. 상기 제2 솔더볼(134)에 크랙이 발생되면, 상기 제2 솔더볼(134)의 전기적 특성이 변하게 되어 상기 스택 패키지(100)의 신뢰성이 나빠지게 된다.
특히, 상기 제1 및 제2 패키지들(120, 140)의 가장자리 부위에서는 중심 부위에 비해 열적 변성이 크게 일어나게 된다. 그러므로, 상기 제1 및 제2 패키지(120, 140)를 접합하는 제2 솔더볼들(134) 중에서, 상기 제2 패키지(140)의 최 외곽부위에 형성된 제2 솔더볼들(134)은 가장 높은 열적 스트레스를 받게된다.
그러나, 본 실시예에 따르면, 상기 제2 패키지(140)의 가장자리 부위에 형성된 제2 몰딩 부재(132)는 다른 부위에 비해 더 얇게 형성되므로 상대적으로 플랙시블한 특성을 갖고 열적 스트레스가 감소된다. 따라서, 열적 스트레스에 의해 상기 제2 솔더볼들(134)에 크랙이 발생되는 등의 문제를 감소시킬 수 있다. 그러므로, 고신뢰성을 갖는 스택 패키지(100)를 제공할 수 있다.
본 실시예에서는 제1 및 제2 패키지가 적층된 칩 온 칩 타입의 스택 패키지에 대해 설명하였다. 그러나, 상부 패키지로 제공되는 제2 패키지만으로도 하나의 제품이 될 수 있으며, 하부 패키지없이 상기 제2 패키지만으로 이루어지는 제품의 경우에도 본 발명에 따른 스택 패키지의 일 예로 제공될 수 있음을 알려둔다.
도 3 내지 도 5는 본 발명의 다른 실시예들에 따른 스택 패키지를 나타낸 단면도들이다.
도 3 및 도 4에 도시된 스택 패키지들은 제2 몰딩 부재의 형상을 제외하고는 도 1에 도시된 스택 패키지와 동일한 구성을 갖는다.
도 3을 참조하면, 상기 제2 몰딩 부재(132)에서 상기 제2 반도체 칩(124) 상에 해당하는 제1 부분(132a)은 제1 두께를 갖고, 상기 제2 반도체 칩(124)의 외곽인 제2 부분(132b)에는 제1 두께보다 얇은 두께를 갖는다. 상기 제2 부분의 제2 몰딩 부재(132b)는 가장자리 부위로 갈수록 두께가 일정하게 얇아지는 형상을 갖는다. 즉, 상기 제2 부분의 제2 몰딩 부재(132b)는 경사진 형상을 갖는다.
다른 예로, 도 4를 참조하면, 상기 제2 몰딩 부재(132)에서 상기 제2 반도체 칩(124) 상에 해당하는 제1 부분(132a)에는 제1 두께를 갖고, 상기 제2 반도체 칩(124)의 외곽인 제2 부분(132b)에는 제1 두께보다 얇은 두께를 갖는다. 상기 제2 부분의 제2 몰딩 부재(132b)는 가장자리 부위로 갈수록 두께가 얇아지도록 계단 형상을 갖는다.
한편, 본 발명의 스택 패키지는 다양한 구성의 하부 패키지들에 각 실시예에 따른 상부 패키지들을 적층함으로써 구현할 수 있다.
도 5에 도시된 스택 패키지는 하부 패키지(120)의 제1 몰딩 부재(110a)가 상기 제1 반도체 칩 하부에 채워지는 언더 필(under fill) 구조를 갖는다.
도시하지는 않았지만, 본 발명의 다른 실시예들에 따른 스택 패키지는 하부 패키지의 제1 몰딩 부재들이 언더 필 구조를 갖고, 도 2 내지 도 4에 각각 도시된 것과 같은 상부 패키지들이 적층된 형상을 가질 수 있다.
스택 패키지의 제조 방법
도 6 내지 도 15는 도 1에 도시된 스택 패키지를 제조하는 방법을 나타낸 단면도들이다.
도 6을 참조하면, 제1 패키지 기판(102)의 제1 면(1)에 제1 패드들(118)을 형성한다. 또한, 상기 제1 패키지 기판(102)의 제2 면(2)에 제2 패드들(114)을 형성한다.
상기 제2 패드들(114) 표면 상에 제1 솔더볼들(106)을 형성한다. 상기 제1 솔더볼들(106)이 형성된 제1 패키지 기판(102)의 제2 면에 임시 부착제(142)를 도포하고, 상기 임시 부착제(142) 상에 케리어 기판(144)을 부착한다. 상기 케리어 기판(144)은 상기 제1 솔더볼들(106)을 보호한다.
상기 제1 패키지 기판(102)의 제1 면에 마이크로 범프(108)로 제공되는 도전성 볼들을 배치한다. 상기 도전성 볼들은 상기 제1 패키지 기판(102)의 중심 부위에 위치하며, 상기 제1 패드들(118)에 의해 둘러싸도록 배치된다.
또한, 상기 마이크로 범프(108) 상에 제1 반도체 칩(104)을 배치한다. 이 후, 리플로우 공정을 수행하여, 상기 마이크로 범프(108)를 이용하여 상기 제1 반도체 칩(104)과 제1 패키지 기판(102)을 접합시킨다. 이로써, 제1 반도체 칩(104)과 제1 패키지 기판(102)은 전기적으로 연결된다.
도 7을 참조하면, 상기 제1 패키지 기판(102) 상에 제1 몰딩 부재(110)를 형성한다. 상기 제1 몰딩 부재(110)는 적어도 상기 제1 반도체 칩(104)과 상기 제1 패키지 기판(102) 사이의 갭 부위를 채우도록 형성된다.
본 실시예에서, 상기 제1 몰딩 부재(110)는 상기 제1 반도체 칩들(104)의 상부면을 노출하면서 상기 제1 반도체 칩들(104) 사이의 갭과 상기 제1 반도체 칩(104)과 상기 제1 패키지 기판(102) 사이의 갭 부위를 채우도록 형성된다.
도 8을 참조하면, 상기 제1 몰딩 부재(110)의 일 부분을 제거하여 상기 제1 패드(118) 부위가 노출되는 개구부(112)를 형성한다. 상기 개구부(112) 형성 공정은 레이저를 이용하여 수행할 수 있다.
도시된 것과 달리, 상기 제1 몰딩 부재(110)가 언더 필 형상을 가지면, 상기 개구부(112) 형성 공정은 생략될 수 있다.
이 후, 상기 제1 패키지 기판(102)을 소잉하여 개별화함으로써, 제1 반도체 칩(104)을 포함하는 제1 패키지(120)를 완성한다.
도 9를 참조하면, 제2 패키지 기판(122)의 제3 면(3)에 제3 패드들(128)을 형성한다. 또한, 상기 제2 패키지 기판(122)의 제4 면(4)에 제4 패드들(126)을 형성한다.
상기 제2 패키지 기판(122)의 제4 면(5)에 형성된 제4 패드들(126)에 제2 솔더볼들(134)을 형성한다. 상기 제2 솔더볼들(134)은 후속 공정에서 형성되는 제2 반도체 칩의 가장자리로부터 측방으로 이격된 부위의 제2 패키지 기판(122)에 형성될 수 있다. 상기 제2 솔더볼들(134)은 후속 공정을 통해 상기 제1 패드(118) 부위와 접촉하게 된다.
상기 제2 솔더볼들(134)이 형성된 제2 패키지 기판(122)의 제4 면(4)에 임시 부착제(146)를 도포하고, 상기 임시 부착제(146) 상에 케리어 기판(148)을 부착한다. 상기 케리어 기판(148)은 상기 제2 솔더볼들(134)을 보호한다.
이 후, 상기 제2 반도체 칩(124)을 제2 패키지 기판(122)의 제3 면 상에 배치한다. 제2 반도체 칩(124)은 접착층(미도시)을 이용해서 제2 패키지 기판(122)에 접합될 수 있다. 상기 제2 반도체 칩(124)은 1층으로 적층할 수도 있고, 복수의 층으로 적층할 수도 있다. 상기 제2 반도체 칩(124)은 상기 제2 솔더볼들(134)에 의해 둘러싸도록 배치된다.
도 10을 참조하면, 제2 반도체 칩(124)의 본딩 패드들을 도전성 와이어(130)들을 이용해서 제2 패키지 기판(122)에 형성된 일부의 제3 패드(128)에 전기적으로 연결시킨다.
이 후, 상기 제2 패키지 기판 상부면, 제2 반도체 칩(124) 및 도전성 와이어(130)들을 덮도록 예비 제2 몰딩 부재(131)를 형성한다.
도 11을 참조하면, 상기 예비 제2 몰딩 부재(131)에서 상기 제2 반도체 칩(124)과 대향하지 않는 부위를 일부 두께만큼 제거하여, 제2 몰딩 부재(132)를 형성한다. 상기 제2 몰딩 부재(132)는 상기 제2 반도체 칩(124)을 덮는 부위인 제1 부분(132a)에서는 제1 두께를 갖고, 나머지인 부위인 상기 제2 반도체 칩(124)을 벗어난 제2 부분(132b)에서는 제2 두께를 갖도록 형성된다. 상기 제2 부분(132b)의 하부에는 상기 제2 솔더볼들(134)이 배치되도록 한다.
상기 제거 공정은 제1 블레이드(150)를 이용하는 소잉 공정을 통해 수행될 수 있다. 즉, 상기 제거 부위의 예비 제2 몰딩 부재(131)에 제1 블레이드(150)를 가하여 상기 예비 제2 몰딩 부재(131)를 일부 두께만큼 잘라낸다.
도 12를 참조하면, 상기 제2 패키지 기판(122)을 소잉공정을 통해 절단하여 개별화함으로써, 제2 반도체 칩(124)을 포함하는 제2 패키지(140)를 형성한다. 상기 제2 패키지 기판(122)을 소잉하기 위한 제2 브레이드(152)는 상기 제1 브레이드(150)와 다른 것으로 사용한다.
도 11 및 12를 참조로 설명한 것과 같이, 상기 예비 제2 몰딩 부재의 일부분을 제거하기 위한 소잉 공정과 상기 제2 패키지 기판을 절단하는 소잉 공정을 각각의 소잉 공정을 통해 수행할 수 있다.
그러나, 이와는 다른 예로, 상기 예비 제2 몰딩 부재의 일부분을 제거하기 위한 소잉 공정과 상기 제2 패키지 기판을 절단하는 소잉 공정을 한번의 소잉 공정에서 단계적으로 수행할 수 있다. 도 13에 도시된 것과 같이, 상기 제1 브레이드를 이용한 소잉이 수행된 후, 제2 브레이드를 이용한 소잉이 단계적으로 이루어지도록 각 브레이드들을 배치시켜 소잉 공정을 수행할 수 있다.
도 14를 참조하면, 제2 패키지(140)에 포함된 상기 제2 솔더볼들이 노출되도록 상기 제2 케리어 기판을 제거한다. 또한, 상기 제1 패키지의 제1 몰딩 부재에 형성된 개구부 내부에 삽입되도록 한다.
도 15를 참조하면, 상기 제2 솔더볼에 대한 리플로우 공정을 수행하여, 제2 솔더볼이 상기 제1 패드와 접촉하도록 한다. 상기 공정을 수행하면, 제1 패키지의 제1 패드(115)와 제2 패키지의 제3 패드(125)는 상기 제2 솔더볼을 매개로 하여 전기적으로 연결된다. 상기 제1 솔더볼들이 노출되도록 상기 제1 케리어 기판을 제거한다. 상기 공정을 수행하면, 제1 및 제2 패키지가 적층된 스택 패키지(100)가 완성된다.
상기와 같은 본 실시예에 따르면, 상기 제2 패키지에서 가장자리에 위치하는 제2 몰딩 부재는 상대적으로 얇은 두께를 갖는다. 즉, 제2 패키지의 가장자리에 위치하는 제2 솔더볼 상에는 얇은 두께를 갖는 제2 몰딩 부재가 형성된다. 이와같이, 제2 몰딩 부재의 두께가 얇아짐으로써, 상기 제2 솔더볼에 가해지는 열적 스트레스가 감소되고, 이로인해 상기 제2 솔더볼의 크랙을 억제할 수 있다.
도 16은 도 1에 도시된 스택 패키지를 제조하는 다른 방법을 나타낸 단면도들이다.
상기 스택 패키지 제조 방법은 상기 제2 몰딩 부재를 형성하기 위한 제거 공정을 제외하고는 나머지 공정들은 동일하다. 그러므로, 제2 몰딩 부재를 형성하기 위한 제거 공정만을 설명한다.
도 16을 참조하면, 제2 패키지 기판(122)에 형성된 예비 제2 몰딩 부재에서 상기 제2 반도체 칩(124)과 대향하지 않는 부위를 일부 두께만큼 제거하여 제2 몰딩 부재(132)를 형성한다. 상기 제거 공정은 레이저(154)를 이용한 그라인딩 공정을 통해 수행될 수 있다. 즉, 상기 제거 대상 부위의 예비 제2 몰딩 부재에 레이저를 가하여 상기 예비 제2 몰딩 부재를 일부 두께만큼 제거한다.
상기 제2 몰딩 부재를 형성하는 공정을 포함하여 도 1에 도시된 스택 패키지를 형성한다.
도 17 및 도 18은 도 1에 도시된 스택 패키지를 제조하는 또 다른 방법을 나타낸 단면도들이다.
상기 스택 패키지 제조 방법은 상기 제2 몰딩 부재를 형성하기 위한 공정을 제외하고는 나머지 공정들은 동일하다. 그러므로, 제2 몰딩 부재를 형성하는 공정만을 설명한다.
먼저, 제2 패키지 기판(122)에 상기 제2 반도체 칩(124)과 도전성 와이어(130)들을 형성한다.
도 17을 참조하면, 상기 제2 패키지 기판(122)의 제2 면(2) 상에 몰드 성형 부재(156)를 로딩한다. 상기 몰드 성형 부재(156)는 상기 제2 패키지 기판(122)에 로딩되었을 때 상기 제2 패키지 기판(122)에서 제2 몰딩 부재(132)가 형성될 부위에만 선택적으로 갭(158)이 생기는 형상을 갖는다.
그런데, 상기 제2 반도체 칩(124) 상에는 상대적으로 두꺼운 제2 몰딩 부재(132)가 형성되고, 상기 제2 반도체 칩들(124) 사이 부위에는 상대적으로 얇은 제2 몰딩 부재(132)가 형성되어야 한다. 그러므로, 상기 몰드 성형 부재(156)는 상기 제2 반도체 칩(124)과 대향하는 부위에는 선택적으로 홈이 생성되고, 제2 솔더볼들(134)이 형성된 부위와 대향하는 부위에는 돌출되는 형상을 갖는다. 즉, 상기 몰드 성형 부재(156)에서 제2 몰딩 부재의 제1 부분을 형성하기 위한 부위는 홈이 생성되고, 제2 몰딩 부재의 제2 부분을 형성하기 위한 부위는 돌출되는 형상을 갖는다.
도 18을 참조하면, 상기 몰드 성형 부재(156)와 상기 제2 패키지 기판(122) 사이의 갭 부위를 통해 몰드 물질들을 유입시켜 제2 몰딩 부재(132)를 형성한다. 상기 제2 몰딩 부재(132)는 상기 몰드 성형 부재(156)에 의해 성형된 상태로 형성되므로, 별도의 제거 공정을 수행하지 않고도 각 위치별로 두께가 다르게 형성될 수 있다.
상기 제2 몰딩 부재를 형성하는 공정을 포함하여 도 1에 도시된 스택 패키지를 형성한다.
상기와 같은 본 실시예에 따르면, 상기 제2 패키지에서 가장자리에 위치하는 제2 몰딩 부재는 상대적으로 얇은 두께를 갖는다. 즉, 제2 패키지의 가장자리에 위치하는 제2 솔더볼 상에는 얇은 두께를 갖는 제2 몰딩 부재가 형성된다. 이와같이 제2 몰딩 부재의 두께가 얇아짐으로써, 상기 제2 솔더볼에 가해지는 열적 스트레스가 감소되고, 이로인해 상기 제2 솔더볼의 크랙을 억제할 수 있다.
상술한 스택 패키지 기술은 전자 시스템에 적용될 수 있다.
도 19는 본 발명의 기술이 적용된 스택 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
도 19를 참조하면, 전자 시스템(200)은 제어기(210), 입출력 장치(220) 및 기억 장치(230)를 포함할 수 있다. 상기 제어기(210), 입출력 장치(220) 및 기억 장치(230)는 버스(250, bus)를 통하여 결합될 수 있다. 상기 버스(250)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(210)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(210) 및 기억 장치(230)는 본 발명에 따른 스택 패키지를 포함할 수 있다. 상기 입출력 장치(220)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(230)는 데이터를 저장하는 장치이다. 상기 기억 장치(230)는 데이터 및/또는 상기 제어기(210)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(230)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 상기 전자 시스템(200)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(240)를 더 포함할 수 있다. 상기 인터페이스(240)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(240)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(200)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있다.
본 발명에 의하면, 고신뢰성을 갖는 스택 패키지를 제공할 수 있다. 상기 스택 패키지는 다양한 전자 제품에 채용될 수 있다. 상기 전자 제품은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등을 포함할 수 있다.
100 : 스택 패키지 102 : 제1 패키지 기판
104 : 제1 반도체 칩 106 : 제1 솔더볼
108 : 마이크로 범프 110 : 제1 몰딩 부재
120 : 제1 패키지 122 : 제2 패키지 기판
124 : 제2 반도체 칩 132 : 제2 몰딩 부재
132a : 제1 부분 132b : 제2 부분
134 : 제2 솔더볼

Claims (10)

  1. 제1 패키지 기판 상에 제1 반도체 칩 및 연결용 패드들이 형성된 제1 패키지;
    상기 제1 패키지의 상부에 배치되고, 제2 반도체 칩이 부착되어 있는 제2 패키지 기판;
    상기 제2 반도체 칩의 가장자리로부터 측방으로 이격된 부위의 제2 패키지 기판 저면 및 상기 제1 패키지의 연결용 패드들과 접촉하여 전기적으로 연결시키는 솔더볼들; 및
    상기 제2 패키지 기판 상부면 및 상기 제2 반도체 칩을 덮고, 적어도 최외곽의 가장자리 부위에 위치하는 솔더볼들 상에 위치하는 부분이 상대적으로 얇은 두께를 갖는 몰딩 부재를 포함하는 스택 패키지.
  2. 제1항에 있어서, 상기 연결용 패드들은 상기 제1 반도체 칩의 가장자리로부터 측방으로 이격되도록 배치되는 스택 패키지.
  3. 제1항에 있어서, 상기 솔더볼들은 상기 제1 및 제2 패키지 기판의 가장자리부에 배치되는 스택 패키지.
  4. 제1항에 있어서, 상기 몰딩 부재는 상기 제2 반도체 칩을 덮는 제1 부분은 제1 두께를 갖고, 상기 솔더볼들 상을 덮는 제2 부분은 제1 두께보다 얇은 제2 두께를 갖는 스택 패키지.
  5. 제1항에 있어서, 상기 몰딩 부재는 상기 제2 반도체 칩을 덮는 제1 부분은 제1 두께를 갖고, 상기 솔더볼들 상을 덮는 제2 부분은 상기 제1 두께보다 얇은 두께를 가지고 가장자리로 갈수록 두께가 점차 낮아지는 형상을 갖는 스택 패키지.
  6. 제1항에 있어서, 상기 제1 패키지의 하부면에는 외부 접속 단자로 제공되는 솔더볼들이 구비되는 스택 패키지.
  7. 제1 반도체 칩 및 연결용 패드를 포함하는 제1 패키지를 형성하는 단계;
    제2 패키지 기판의 상부면에 제2 반도체 칩과, 상기 제2 패키지 기판의 저면에 솔더볼을 각각 형성하는 단계;
    상기 제2 패키지 기판의 상부면 및 제2 반도체 칩을 덮고, 적어도 최외곽의 가장자리 부위에 위치하는 솔더볼들 상에 위치하는 부분이 얇은 두께를 갖는 몰딩 부재를 형성하는 단계; 및
    상기 솔더볼과 상기 연결용 패드를 서로 접합시켜 제1 및 제2 반도체 칩을 전기적으로 연결하는 단계를 포함하는 스택 패키지 제조 방법.
  8. 제7항에 있어서, 상기 솔더볼들은 상기 제2 반도체 칩의 가장자리로부터 측방으로 이격된 부위의 제2 패키지 기판 저면에 형성되는 스택 패키지 제조 방법.
  9. 제7항에 있어서, 상기 몰딩 부재를 형성하는 단계는,
    상기 제2 반도체 칩을 덮으면서 상기 제2 패키지 기판 상에 예비 몰딩 부재를 형성하는 단계; 및
    상기 예비 몰딩 부재에서 적어도 최외곽의 가장자리 부위에 위치하는 솔더볼들 상에 위치하는 부분을 일부 두께만큼 제거하는 단계를 포함하는 스택 패키지 제조 방법.
  10. 제7항에 있어서, 상기 몰딩 부재를 형성하는 단계는,
    상대적으로 돌출된 부분을 포함하는 몰드 성형 부재를 사용하고, 상기 돌출된 부분이 상기 솔더볼들 상에 위치하도록 배치시키는 단계;
    상기 몰드 성형 부재들과 상기 제2 패키지 기판 사이의 갭 내부에 몰드 물질을 유입시켜 몰딩 부재들을 형성하는 단계; 및
    상기 몰드 성형 부재를 제거하는 단계를 포함하는 스택 패키지 제조 방법.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130154106A1 (en) * 2011-12-14 2013-06-20 Broadcom Corporation Stacked Packaging Using Reconstituted Wafers
TWI602267B (zh) * 2014-06-13 2017-10-11 矽品精密工業股份有限公司 封裝結構及其製法
KR102324628B1 (ko) * 2015-07-24 2021-11-10 삼성전자주식회사 솔리드 스테이트 드라이브 패키지 및 이를 포함하는 데이터 저장 시스템
FR3048305A1 (fr) * 2016-02-26 2017-09-01 Stmicroelectronics (Grenoble 2) Sas Dispositif electronique a bloc d'encapsulation localement d'epaisseur reduite
US20210296194A1 (en) * 2020-03-18 2021-09-23 Advanced Micro Devices, Inc Molded semiconductor chip package with stair-step molding layer
JP2021148653A (ja) * 2020-03-19 2021-09-27 キオクシア株式会社 半導体装置、検査用部品、および検査装置
TWI766271B (zh) * 2020-04-30 2022-06-01 矽品精密工業股份有限公司 電子封裝件及其製法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4473807B2 (ja) * 2005-10-27 2010-06-02 パナソニック株式会社 積層半導体装置及び積層半導体装置の下層モジュール
US7768125B2 (en) * 2006-01-04 2010-08-03 Stats Chippac Ltd. Multi-chip package system
US8482111B2 (en) * 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages

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