KR101708870B1 - 적층형 반도체 패키지 및 이의 제조방법 - Google Patents

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Abstract

적층형 반도체 패키지 및 이의 제조방법이 개시된다. 본 발명의 일 면에 따른 적층형 반도체 패키지 제조방법은, 제1 인쇄회로기판 상에 제1 반도체 칩이 실장되고, 상기 제1 인쇄회로기판에서 상기 제1 반도체 칩이 실장된 영역만이 몰딩된 제1 몰딩층을 포함하는 제1 반도체 패키지를 준비하는 단계; 제2 인쇄회로기판 상에 제2 반도체 칩이 실장되고, 상기 제2 인쇄회로기판과 상기 제2 반도체 칩이 실장된 전 영역이 몰딩된 제2 몰딩층을 포함하는 제2 반도체 패키지를 준비하는 단계; 상기 제1 반도체 패키지 상에 상기 제2 반도체 패키지를 적층하는 단계; 및 열 분산기(Heat Spreader)에 부착된 연성 인쇄회로기판(Flexible PCB)을 상기 제1 인쇄회로기판 및 상기 제2 인쇄회로기판에 부착하는 단계를 포함한다.

Description

적층형 반도체 패키지 및 이의 제조방법{STACKED SEMICONDUCTOR PACKAGE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 적층형 반도체 패키지 및 이의 제조방법에 관한 것으로서, 보다 상세하게는 열 분산기(Heat Spreader)와 연성 인쇄회로기판(Flexible PCB)을 적층형 반도체 패키지에 적용하여, 빠른 열 방출 효과를 가지고 고집적 설계가 가능한 적층형 반도체 패키지 및 제조방법에 관한 것이다.
통상, 반도체 산업은 저렴한 가격에 더욱 경량화, 소형화, 다기능화 및 고성능화 추세에 있다. 이러한 추세에 부응하기 위하여 요구되는 중요한 기술 중의 하나가 바로 집적회로 패키징 기술이다.
집적회로 패키징은 각종 전자 회로 및 배선이 적층되어 형성된 단일 소자 및 집적회로 등의 반도체 칩을 먼지, 습기, 전기적, 기계적 부하 등의 각종 외부 환경으로부터 보호하고 반도체 칩의 전기적 성능을 최적화, 극대화하기 위해 리드 프레임이나 인쇄회로기판(Printed Circuit Board) 등을 이용해 메인보드로의 신호 입/출력 단자를 형성하고 봉지재를 이용하여 몰딩한 것을 일컫는다.
한편, 최근 집적회로 패키지가 실장되는 제품들은 경박단소화되고, 많은 기능이 요구됨에 따라 집적회로 패키지 기술은 집적회로 패키지 내에 복수의 반도체 칩을 실장하는 SIP(System in Package), PoP(Package on Package) 등과 같은 방식을 적용하는 추세이다.
더불어 고집적화 및 초막화된 부품이 실장되는 인쇄회로기판 역시 박형화해야 하는 것이 과제가 되고 있다. 이를 만족시키기 위해서는 기판의 회로설계 자유도가 증가하여야 하는데 마이크로비아, 빌드업 등 다양한 신기술들을 채택함으로써 이러한 문제에 대한 해결을 시도하고 있다.
한편, 종래 적층형 반도체 패키지는 이종의 반도체 패키지를 단순하게 솔더링 등을 통해 수직 방향으로 적층하였기 때문에 전체 패키지의 체고(height)가 높아져 반도체 칩 내부 회로에 전기가 가해짐으로써 발생하는 열에 대한 방열 성능이 현저하게 떨어졌었고, 이로 인해 전체 패키지에 휨(Warpage)이 발생하는 경우, 이를 지지할 수 없는 구조적인 문제가 있었다.
대한민국 등록특허공보 10-0674316(2007.01.18.)
본 발명은 상술한 종래 기술의 문제점을 해결하기 위하여, 열 분산기(Heat Spreader)와 연성 인쇄회로기판(Flexible PCB)을 적층형 반도체 패키지에 적용하여전체 패키지의 체고를 낮춰 고집적 설계가 가능하고, 방열 성능을 향상시킬 수 있는 적층형 반도체 패키지 및 이의 제조방법을 제공하는 것을 목적으로 한다.
본 발명의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 본 발명의 목적을 달성하기 위한 본 발명의 일 면에 따른 적층형 반도체 패키지 제조방법은, 제1 인쇄회로기판 상에 제1 반도체 칩이 실장되고, 상기 제1 인쇄회로기판에서 상기 제1 반도체 칩이 실장된 영역만이 몰딩된 제1 몰딩층을 포함하는 제1 반도체 패키지를 준비하는 단계; 제2 인쇄회로기판 상에 제2 반도체 칩이 실장되고, 상기 제2 인쇄회로기판과 상기 제2 반도체 칩이 실장된 전 영역이 몰딩된 제2 몰딩층을 포함하는 제2 반도체 패키지를 준비하는 단계; 상기 제1 반도체 패키지의 상부면에 대응하는 상기 제1 몰딩층의 상면에 써멀 페이스트를 도포한 후, 상기 제1 반도체 패키지의 상부면에 대응하는 제1 몰딩층의 상부면과 상기 제2 반도체 패키지의 상부면에 대응하는 상기 제2 몰딩층의 상부면이 마주하도록 상기 제2 반도체 패키지를 반전하여, 상기 써멀 페이스트를 매개로 상기 제1 반도체 패키지 상에 상기 제2 반도체 패키지를 적층하는 단계; 및 상기 제1 및 제2 몰딩층의 상면을 커버하는 평면 형상의 제1 영역과, 상기 제1 영역의 양측 말단에서부터 바깥 방향으로 경사지게 연장되는 제2 영역과, 상기 제2 영역의 양측 말단에서 바깥 방향으로 상기 제1 영역과 평행하게 연장되는 제3 영역을 포함하는 열분산기(Heat Spreader)를 준비하는 단계; 상기 열 분산기의 형상에 따라 상기 열분산기의 저면에 연성 인쇄회로기판(Flexible PCB)을 부착하는 단계; 및 상기 열분산기의 저면에 부착된 상기 연성 인쇄회로기판을 리플로우 공정에 따른 전기적 접속 수단을 이용하여 상기 제1 인쇄회로기판 및 상기 제2 인쇄회로기판에 부착하는 단계를 포함한다.
상기 적층하는 단계는, 상기 제1 몰딩층과 상기 제2 몰딩층 사이에 써멀 페이스트(Thermal Paste)가 개재되도록 하여 상기 제1 반도체 패키지 상에 상기 제2 반도체 패키지를 적층하는 단계를 포함한다.
상기 제1 인쇄회로기판은 상기 제2 인쇄회로기판보다 더 큰 너비를 가지는 것을 특징으로 한다.
상기 열분산기 및 상기 연성 인쇄회로기판은, 평면 형상의 제1 영역과, 상기 제1 영역의 양 측 말단에서부터 바깥 방향으로 경사지게 연장되는 제2 영역과, 상기 제2 영역의 양 측 말단에서 바깥 방향으로 상기 제1 영역과 평행하게 연장되는 제3 영역을 포함하는 것을 특징으로 한다.
상기 부착하는 단계는, 상기 연성 인쇄회로기판의 제1 영역을 제1 전기적 접속수단을 이용하여 상기 제2 인쇄회로기판에 부착하고, 상기 연성 인쇄회로기판의 제3 영역을 제2 전기적 접속수단을 이용하여 상기 제1 인쇄회로기판에 부착하는 단계를 포함한다.
본 발명의 다른 면에 따른 적층형 반도체 패키지는, 제1 인쇄회로기판 상에 실장된 제1 반도체 칩과, 상기 제1 인쇄회로기판에서 상기 제1 반도체 칩이 실장된 영역만이 몰딩된 제1 몰딩층을 포함하는 제1 반도체 패키지; 제2 인쇄회로기판 상에 실장된 제2 반도체 칩과, 상기 제2 인쇄회로기판과 상기 제2 반도체 칩이 실장된 전 영역이 몰딩된 제2 몰딩층을 포함하고, 상기 제1 반도체 패키지 상에 적층된 제2 반도체 패키지; 상기 제1 및 제2 몰딩층의 상면을 커버하는 평면 형상의 제1 영역과, 상기 제1 영역의 양측 말단에서부터 바깥 방향으로 경사지게 연장되는 제2 영역과, 상기 제2 영역의 양측 말단에서 바깥 방향으로 상기 제1 영역과 평행하게 연장되는 제3 영역을 포함하는 열 분산기(Heat Spreader); 및 상기 열 분산기의 저면에 부착되고, 리플로우 공정에 따른 전기적 접속 수단을 이용하여 상기 제1 인쇄회로기판 및 상기 제2 인쇄회로기판에 각각 부착되는 연성 인쇄회로기판(Flexible PCB)을 포함하고, 상기 제2 반도체 패키지는, 상기 제1 반도체 패키지의 상부면에 대응하는 상기 제1 몰딩층의 상면에 써멀 페이스트를 도포한 후, 상기 제1 반도체 패키지의 상부면에 대응하는 제1 몰딩층의 상부면과 상기 제2 반도체 패키지의 상부면에 대응하는 상기 제2 몰딩층의 상부면이 마주하도록 상기 제2 반도체 패키지를 반전하여, 상기 써멀 페이스트를 매개로 상기 제1 반도체 패키지 상에 적층됨을 특징으로 한다.
이상 상술한 바와 같은 본 발명에 따르면, 적층형 패키지에 열 분산기(Heat Spreader)와 연성 인쇄회로기판(Flexible PCB)을 적용하여 전체 패키지의 체고를 낮춰 고집적 설계가 가능하고, 방열 성능을 향상시킬 수 있다.
또한, 하부 반도체 패키지에 상부 반도체 패키지를 적층할 때, 상부 반도체 패키지를 반전(Flip)하여, 하부 반도체 패키지의 몰딩층과 상부 반도체 패키지의 몰딩층 사이에 써멀 페이스트(Thermal Paste)를 개재함으로써, 방열 성능을 향상시킬 수 있다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 적층형 반도체 패키지 제조과정을 나타낸 공정 단면도.
도 2는 본 발명의 실시예에 따른 적층형 반도체 패키지의 구성을 도시한 개략도.
도 3은 도 2의 열 분산기와 연성 인쇄회로기판의 접합 구조를 도시한 개략도.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 기재에 의해 정의된다. 한편, 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자 이외의 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가급적 동일한 부호를 부여하고 또한 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있는 경우에는 그 상세한 설명은 생략한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 적층형 반도체 패키지 제조과정을 나타낸 공정 단면도이다.
먼저, 도 1a에 도시된 바와 같이 제1 인쇄회로기판(110) 상에 실장된 제1 반도체 칩(120)과, 상기 제1 인쇄회로기판(110)에서 상기 제1 반도체 칩(120)이 실장된 영역만이 몰딩된 제1 몰딩층(130)을 포함하는 제1 반도체 패키지(100)가 준비된다.
다음으로, 도 1b에 도시된 바와 같이 제2 인쇄회로기판(210) 상에 실장된 제2 반도체 칩(220)과, 상기 제2 인쇄회로기판(210)과, 상기 제2 반도체 칩(220)이 실장된 전체 영역이 몰딩된 제2 몰딩층(230)을 포함하는 제2 반도체 패키지(200)가 준비된다.
여기서, 상기 제1 인쇄회로기판(110)은 상기 제2 인쇄회로기판(210)에 비해 더 큰 너비를 가지도록 제공된다. 이는, 적층된 제1 반도체 패키지(100)와 제2 반도체 패키지(200)의 방열 성능을 향상시킬 수 있도록 제공되는 열 분산기(Heat Spreader)가 전체 패키지에 부착될 수 있는 공간을 제공하기 위함이고, 또한 상기 제1 반도체 패키지(100)와 상기 제2 반도체 패키지(200)가 전기적으로 연결될 수 있도록, 상기 열 분산기의 저면에 부착된 연성 인쇄회로기판이 상기 제1 인쇄회로기판(110)과 전기적 접속수단을 통해 부착될 수 있는 공간을 제공하기 위함이다. 상기 열 분산기 및 연성 인쇄회로기판이 상기 제1 인쇄회로기판(110) 또는 상기 제2 인쇄회로기판(210)에 부착되는 과정은 도 1c 및 도 1d를 참조하여 후술하기로 한다.
그리고, 준비된 상기 제1 반도체 패키지(100) 상에 상기 제2 반도체 패키지(200)를 적층한다. 이때, 상기 제2 반도체 패키지(200)는 상기 제1 반도체 패키지(100)에 대해 반전(flip)된 상태에서 적층되는데, 이로 인해 상기 제1 반도체 패키지(100)의 제1 몰딩층(130)과 상기 제2 반도체 패키지(200)의 제2 몰딩층(230)이 마주보게 적층된다. 이때, 상기 제1 몰딩층(130)과 상기 제2 몰딩층(230) 사이에는 써멀 페이스트(300)가 개재된다. 예컨대, 준비된 상기 제1 반도체 패키지(100)의 상기 제1 몰딩층(130)의 상면에 상기 써멀 페이스트(300)를 도포하는 과정과, 상기 제2 반도체 패키지(200)를 반전하여, 상기 제2 반도체 패키지(200)의 제2 몰딩층(230)이 상기 제1 몰딩층(130)과 마주보는 상태가 되도록 하여, 상기 제2 반도체 패키지(200)를 적층하는 과정이 수행될 수 있다.
다음으로, 도 1c에 도시된 바와 같이 연성 인쇄회로기판(400)이 부착된 열 분산기(500)를 준비하고, 상기 연성 인쇄회로기판(400)을 상기 제2 반도체 패키지(200)에 부착한다.
상기 열 분산기(500)는 평면 형상의 제1 영역(a)과, 상기 제1 영역(a)의 양 측 말단에서부터 바깥 방향으로 경사지게 연장되는 제2 영역(b)과, 상기 제2 영역(b)의 양 측 말단에서 바깥 방향으로 상기 제1 영역(a)과 평행하게 연장되는 제3 영역(c)을 포함하여 이루어진다.
상기 연성 인쇄회로기판(400)은 상기 열 분산기(500)에 대응되는 형상으로 제공되고, 상기 열 분산기(500)의 저면을 따라 부착되는데, 상기 열 분산기(500)와 마찬가지로, 평면 형상의 제1 영역(a')과, 상기 제1 영역(a')의 양 측 말단에서부터 바깥 방향으로 경사지게 연장되는 제2 영역(b')과, 상기 제2 영역(b')의 양 측 말단에서 바깥 방향으로 상기 제1 영역(a')과 평행하게 연장되는 제3 영역(c')을 포함하여 이루어진다. 일 실시예로서, 상기 열 분산기(500)와 상기 연성 회로기판(400)은 써멀 에폭시 필름(Thermal epoxy film)에 의해 부착될 수 있으나, 이에 한정되어 실시되는 것은 아니다.
상기 연성 인쇄회로기판(400)의 제1 영역(a')이 상기 제2 반도체 패키지(200)의 제2 인쇄회로기판(210)의 상면에 위치할 수 있도록 정렬하고, 상기 제1 영역(a')의 저면을 상기 제2 인쇄회로기판(210)의 상면에 형성된 제1 전기적 접속수단(600)에 부착한다. 상기 제1 전기적 접속수단(600)은 예를 들어 범프(bump), 솔더 볼(solder ball), 본딩 와이어(bonding wire)일 수 있으며, 금, 은, 구리, 주석 또는 니켈을 포함할 수 있다. 또한, 통상의 리플로우 공정을 수행하여 제2 인쇄회로기판(210)과 연성 인쇄회로기판(400)의 전기적 접속을 더 좋게 할 수 있다.
다음으로, 도 1d에 도시된 바와 같이 상기 연성 인쇄회로기판(400)의 제3 영역(c')을 제2 전기적 접속수단(700)을 이용하여 상기 제1 인쇄회로기판(110)에 부착한다. 상기 제2 전기적 접속수단(700)은, 상기 제1 전기적 접속수단과 마찬가지로 범프(bump), 솔더 볼(solder ball), 본딩 와이어(bonding wire)일 수 있으며, 금, 은, 구리, 주석 또는 니켈을 포함할 수 있다. 또한, 통상의 리플로우 공정을 수행하여 제1 인쇄회로기판(110)과 연성 인쇄회로기판(400)의 전기적 접속을 더 좋게 할 수 있다.
이하에서는, 도 2 및 도 3을 참조하여 전술한 공정을 통해 제조된 본 발명의 다른 실시예에 따른 적층형 반도체 패키지에 대해 설명한다. 도 2는 본 발명의 실시예에 따른 적층형 반도체 패키지의 구성을 도시한 개략도이고, 도 3은 도 2의 열 분산기와 연성 인쇄회로기판의 접합 구조를 도시한 개략도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 적층형 반도체 패키지는 제1 반도체 패키지(100)와, 제2 반도체 패키지(200)와, 연성 인쇄회로기판(400)과, 열 분산기(500)를 포함한다.
제2 반도체 패키지(200)는 제1 반도체 패키지(100) 상에 적층된다. 제1 반도체 패키지(100)와 제2 반도체 패키지(200)는 동일한 기능을 수행하거나 또는 서로 다른 기능을 수행할 수 있다. 예를 들어, 이와 같은 적층형 반도체 패키지는 PoP(Package on Package) 타입의 반도체 패키지로 불릴 수 있다. 하지만, 이 실시예의 범위는 이러한 용어에 의해 제한되는 것은 아니다.
상기 제1 반도체 패키지(100)는 제1 인쇄회로기판(110)을 포함한다. 상기 제1 인쇄회로기판(110)은 예를 들어, 인쇄회로기판(PCB)일 수 있다. 구체적으로, 코어의 상면 및 하면에 도전성 기판 패드가 형성되고, 도전성 패드 사이에는 절연층이 개재될 수 있다. 그러나, 이 실시예의 범위는 전술한 종류에 한정되는 것이 아님은 당업자의 수준에서 명백하다.
제1 반도체 칩(120)은 상기 제1 인쇄회로기판(110) 상에, 예를 들어 접착층을 이용하여 실장될 수 있다. 여기서, 상기 제1 반도체 칩(120)은 메모리 칩 및/또는 로직 칩을 포함할 수 있다. 상기 메모리 칩은 휘발성 메모리 칩 및/또는 비휘발성 메모리 칩을 포함할 수 있다. 다른 예로, 상기 제1 반도체 칩(120)은 둘 이상의 동종 및/또는 이종의 반도체 칩들을 포함할 수도 있다.
제1 몰딩층(130)은 상기 제1 반도체 칩(120)을 보호하기 위해, 상기 제1 인쇄회로 기판(110) 상에 제공된다. 이때, 상기 제1 몰딩층(130)은 상기 제1 인쇄회로기판(110)에서 상기 제1 반도체 칩(120)이 실장된 영역만 봉지재로 몰딩하여 형성될 수 있다. 여기서, 봉지재는 절연 수지, 예컨대 에폭시 몰딩 컴파운드(epoxy molding compound: EMC)를 포함할 수 있다.
상기 제2 반도체 패키지(200)는 제2 인쇄회로기판(210)을 포함한다. 상기 제2 인쇄회로기판(210)은 예를 들어, 인쇄회로기판(PCB)일 수 있다. 구체적으로, 코어의 상면 및 하면에 도전성 기판 패드가 형성되고, 도전성 패드 사이에는 절연층이 개재될 수 있다. 그러나, 이 실시예의 범위는 전술한 종류에 한정되는 것이 아님은 당업자의 수준에서 명백하다.
제2 반도체 칩(220)은 상기 제2 인쇄회로기판(210) 상에, 예를 들어 접착층을 이용하여 실장될 수 있다. 여기서, 상기 제2 반도체 칩(220)은 메모리 칩 및/또는 로직 칩을 포함할 수 있다. 상기 메모리 칩은 휘발성 메모리 칩 및/또는 비휘발성 메모리 칩을 포함할 수 있다. 다른 예로, 상기 제2 반도체 칩(220)은 둘 이상의 동종 및/또는 이종의 반도체 칩들을 포함할 수도 있다.
제2 몰딩층(230)은 상기 제2 반도체 칩(220)을 보호하기 위해, 상기 제2 인쇄회로 기판(210) 상에 제공된다. 이때, 상기 제2 몰딩층(230)은 상기 제2 인쇄회로기판(210)과 상기 제2 반도체 칩(220)이 실장된 전 영역을 봉지재로 몰딩하여 형성될 수 있다. 여기서, 봉지재는 절연 수지, 예컨대 에폭시 몰딩 컴파운드(epoxy molding compound: EMC)를 포함할 수 있다.
여기서, 상기 제1 인쇄회로기판(110)은 상기 제2 인쇄회로기판(210)에 비해 더 큰 너비를 가지도록 제공된다. 이는, 적층된 제1 반도체 패키지(100)와 제2 반도체 패키지(200)의 방열 성능을 향상시킬 수 있도록 제공되는 열 분산기(Heat Spreader)가 전체 패키지에 부착될 수 있는 공간을 제공하기 위함이고, 또한 상기 제1 반도체 패키지(100)와 상기 제2 반도체 패키지(200)가 전기적으로 연결될 수 있도록, 상기 열 분산기의 저면에 부착된 연성 인쇄회로기판이 상기 제1 인쇄회로기판(110)과 전기적 접속수단을 통해 부착될 수 있는 공간을 제공하기 위함이다.
상기 제2 반도체 패키지(200)는 상기 제1 반도체 패키지(100)에 대해 반전(flip)된 상태에서 적층되는데, 이로 인해 상기 제1 반도체 패키지(100)의 제1 몰딩층(130)과 상기 제2 반도체 패키지(200)의 제2 몰딩층(230)이 마주보게 적층된다. 이때, 상기 제1 몰딩층(130)과 상기 제2 몰딩층(230) 사이에는 써멀 페이스트(300)가 개재된다.
상기 열 분산기(500)는 평면 형상의 제1 영역(a)과, 상기 제1 영역(a)의 양 측 말단에서부터 바깥 방향으로 경사지게 연장되는 제2 영역(b)과, 상기 제2 영역(b)의 양 측 말단에서 바깥 방향으로 상기 제1 영역(a)과 평행하게 연장되는 제3 영역(c)을 포함하여 이루어진다.
상기 연성 인쇄회로기판(400)은 상기 열 분산기(500)에 대응되는 형상으로 제공되고, 상기 열 분산기(500)의 저면을 따라 부착되는데, 상기 열 분산기(500)와 마찬가지로, 평면 형상의 제1 영역(a')과, 상기 제1 영역(a')의 양 측 말단에서부터 바깥 방향으로 경사지게 연장되는 제2 영역(b')과, 상기 제2 영역(b')의 양 측 말단에서 바깥 방향으로 상기 제1 영역(a')과 평행하게 연장되는 제3 영역(c')을 포함하여 이루어진다. 일 실시예로서, 상기 열 분산기(500)와 상기 연성 회로기판(400)은 써멀 에폭시 필름(Thermal epoxy film, 800)에 의해 부착될 수 있으나, 이에 한정되어 실시되는 것은 아니다.
상기 연성 인쇄회로기판(400)의 제1 영역(a')의 저면은 상기 제2 인쇄회로기판(210)의 상면에 형성된 제1 전기적 접속수단(600)에 의해 부착된다. 상기 제1 전기적 접속수단(600)은 예를 들어 범프(bump), 솔더 볼(solder ball), 본딩 와이어(bonding wire)일 수 있으며, 금, 은, 구리, 주석 또는 니켈을 포함할 수 있다. 또한, 통상의 리플로우 공정을 수행하여 제2 인쇄회로기판(210)과 연성 인쇄회로기판(400)의 전기적 접속을 더 좋게 할 수 있다.
상기 연성 인쇄회로기판(400)의 제3 영역(c')의 저면은 제2 전기적 접속수단(700)을 이용하여 상기 제1 인쇄회로기판(110)에 부착된다. 상기 제2 전기적 접속수단(700)은, 상기 제1 전기적 접속수단과 마찬가지로 범프(bump), 솔더 볼(solder ball), 본딩 와이어(bonding wire)일 수 있으며, 금, 은, 구리, 주석 또는 니켈을 포함할 수 있다. 또한, 통상의 리플로우 공정을 수행하여 제1 인쇄회로기판(110)과 연성 인쇄회로기판(400)의 전기적 접속을 더 좋게 할 수 있다.
본 발명에 따르면, 적층형 패키지에 열 분산기(Heat Spreader)와 연성 인쇄회로기판(Flexible PCB)을 적용하여 전체 패키지의 체고를 낮춰 고집적 설계가 가능하고, 방열 성능을 향상시킬 수 있다.
또한, 하부 반도체 패키지에 상부 반도체 패키지를 적층할 때, 상부 반도체 패키지를 반전(Flip)하여, 하부 반도체 패키지의 몰딩층과 상부 반도체 패키지의 몰딩층 사이에 써멀 페이스트(Thermal Paste)를 개재함으로써, 방열 성능을 향상시킬 수 있다.
본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구의 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100 : 제1 반도체 패키지
110 : 제1 인쇄회로기판 120 : 제1 반도체 칩
130 : 제1 몰딩층
200 : 제2 반도체 패키지
210 : 제2 인쇄회로기판 220 : 제2 반도체 칩
230 : 제2 몰딩층
300 : 써멀 페이스트 400 : 연성 인쇄회로기판
500 : 열 분산기 600 : 제1 전기적 접속수단
700 : 제2 전기적 접속수단

Claims (10)

  1. 제1 인쇄회로기판 상에 제1 반도체 칩이 실장되고, 상기 제1 인쇄회로기판에서 상기 제1 반도체 칩이 실장된 영역만이 몰딩된 제1 몰딩층을 포함하는 제1 반도체 패키지를 준비하는 단계;
    제2 인쇄회로기판 상에 제2 반도체 칩이 실장되고, 상기 제2 인쇄회로기판과 상기 제2 반도체 칩이 실장된 전 영역이 몰딩된 제2 몰딩층을 포함하는 제2 반도체 패키지를 준비하는 단계;
    상기 제1 반도체 패키지의 상부면에 대응하는 상기 제1 몰딩층의 상면에 써멀 페이스트를 도포한 후, 상기 제1 반도체 패키지의 상부면에 대응하는 상기 제1 몰딩층의 상부면과 상기 제2 반도체 패키지의 상부면에 대응하는 상기 제2 몰딩층의 상부면이 마주하도록 상기 제2 반도체 패키지를 반전하여, 상기 써멀 페이스트를 매개로 상기 제1 반도체 패키지 상에 상기 제2 반도체 패키지를 적층하는 단계; 및
    상기 제1 및 제2 몰딩층의 상면을 커버하는 평면 형상의 제1 영역과, 상기 제1 영역의 양측 말단에서부터 바깥 방향으로 경사지게 연장되는 제2 영역과, 상기 제2 영역의 양측 말단에서 바깥 방향으로 상기 제1 영역과 평행하게 연장되는 제3 영역을 포함하는 열분산기(Heat Spreader)를 준비하는 단계;
    상기 열 분산기의 형상에 따라 상기 열분산기의 저면에 연성 인쇄회로기판(Flexible PCB)을 부착하는 단계; 및
    상기 열 분산기의 저면에 부착된 상기 연성 인쇄회로기판을 리플로우 공정에 따른 전기적 접속 수단을 이용하여 상기 제1 인쇄회로기판 및 상기 제2 인쇄회로기판에 부착하는 단계
    를 포함하는 적층형 반도체 패키지 제조방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 인쇄회로기판은 상기 제2 인쇄회로기판보다 더 큰 너비를 가지는 것을 특징으로 하는 적층형 반도체 패키지 제조방법.
  4. 제1항에 있어서, 상기 연성 인쇄회로기판은,
    평면 형상의 제1 영역과, 상기 제1 영역의 양 측 말단에서부터 바깥 방향으로 경사지게 연장되는 제2 영역과, 상기 제2 영역의 양 측 말단에서 바깥 방향으로 상기 제1 영역과 평행하게 연장되는 제3 영역을 포함하는 것을 특징으로 하는 적층형 반도체 패키지 제조방법.
  5. 삭제
  6. 제1 인쇄회로기판 상에 실장된 제1 반도체 칩과, 상기 제1 인쇄회로기판에서 상기 제1 반도체 칩이 실장된 영역만이 몰딩된 제1 몰딩층을 포함하는 제1 반도체 패키지;
    제2 인쇄회로기판 상에 실장된 제2 반도체 칩과, 상기 제2 인쇄회로기판과 상기 제2 반도체 칩이 실장된 전 영역이 몰딩된 제2 몰딩층을 포함하고, 상기 제1 반도체 패키지 상에 적층된 제2 반도체 패키지;
    상기 제1 및 제2 몰딩층의 상면을 커버하는 평면 형상의 제1 영역과, 상기 제1 영역의 양측 말단에서부터 바깥 방향으로 경사지게 연장되는 제2 영역과, 상기 제2 영역의 양측 말단에서 바깥 방향으로 상기 제1 영역과 평행하게 연장되는 제3 영역을 포함하는 열 분산기(Heat Spreader); 및
    상기 열 분산기의 저면에 부착되고, 리플로우 공정에 따른 전기적 접속 수단을 이용하여 상기 제1 인쇄회로기판 및 상기 제2 인쇄회로기판에 각각 부착되는 연성 인쇄회로기판(Flexible PCB)을 포함하고,
    상기 제2 반도체 패키지는,
    상기 제1 반도체 패키지의 상부면에 대응하는 상기 제1 몰딩층의 상면에 써멀 페이스트를 도포한 후, 상기 제1 반도체 패키지의 상부면에 대응하는 제1 몰딩층의 상부면과 상기 제2 반도체 패키지의 상부면에 대응하는 상기 제2 몰딩층의 상부면이 마주하도록 상기 제2 반도체 패키지를 반전하여, 상기 써멀 페이스트를 매개로 상기 제1 반도체 패키지 상에 적층됨을 특징으로 하는 적층형 반도체 패키지.
  7. 제6항에 있어서,
    상기 제1 인쇄회로기판은 상기 제2 인쇄회로기판보다 더 큰 너비를 가지는 것을 특징으로 하는 적층형 반도체 패키지.
  8. 삭제
  9. 제6항에 있어서, 상기 열분산기 및 상기 연성 인쇄회로기판은,
    평면 형상의 제1 영역과, 상기 제1 영역의 양 측 말단에서부터 바깥 방향으로 경사지게 연장되는 제2 영역과, 상기 제2 영역의 양 측 말단에서 바깥 방향으로 상기 제1 영역과 평행하게 연장되는 제3 영역을 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
  10. 제9항에 있어서,
    상기 연성 인쇄회로기판의 제1 영역을 상기 제2 인쇄회로기판에 부착하는 제1 전기적 접속수단; 및
    상기 연성 인쇄회로기판의 제3 영역을 상기 제1 인쇄회로기판에 부착하는 제2 전기적 접속수단
    을 더 포함하는 적층형 반도체 패키지.
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