KR20080069484A - 플렉시블 기판을 이용한 적층형 반도체 패키지 - Google Patents

플렉시블 기판을 이용한 적층형 반도체 패키지 Download PDF

Info

Publication number
KR20080069484A
KR20080069484A KR1020070007252A KR20070007252A KR20080069484A KR 20080069484 A KR20080069484 A KR 20080069484A KR 1020070007252 A KR1020070007252 A KR 1020070007252A KR 20070007252 A KR20070007252 A KR 20070007252A KR 20080069484 A KR20080069484 A KR 20080069484A
Authority
KR
South Korea
Prior art keywords
flexible substrate
semiconductor package
semiconductor chips
bent
heat sink
Prior art date
Application number
KR1020070007252A
Other languages
English (en)
Inventor
김선경
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070007252A priority Critical patent/KR20080069484A/ko
Publication of KR20080069484A publication Critical patent/KR20080069484A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

본 발명은, 구부러진 플렉시블 기판의 내부에 복수의 반도체 칩들을 실장하고, 상기 구부러진 플렉시블 기판의 외측에 히트 싱크를 부착함으로써, 그 내부에 적층되는 반도체 칩 및/또는 반도체 패키지의 크기의 제한을 받지 않고, 내부에서 발생한 열을 용이하게 제거할 수 있는 플렉시블 기판을 이용한 적층형 반도체 패키지 및 그 제조방법을 개시한다. 본 발명의 적층형 반도체 패키지는 양단부가 일측 방향을 향하도록 구부러진 플렉시블(flexible) 기판, 구부러진 플렉시블 기판의 내측에서 서로 대향하는 면들에 각각 실장되고 몰딩된 복수의 반도체 칩들, 및 구부러진 플렉시블 기판의 외측의 일부 영역에 부착된 히트 싱크(heat sink)를 포함한다.
적층형 반도체 패키지, 플렉시블 기판, 히트 싱크

Description

플렉시블 기판을 이용한 적층형 반도체 패키지{Stocked semiconductor package using flexible substrate}
도 1a 및 도 1b는 종래 기술에 따른 적층형 반도체 패키지를 예시적으로 도시하는 단면도이다.
도 2 내지 도 7은 본 발명의 일 실시예에 따른 적층형 반도체 패키지의 제조 방법을 공정별로 도시하는 단면도이다.
도 8은 본 발명의 다른 실시예에 따라 제조된 적층형 반도체 패키지를 도시하는 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100, 100a: 적층형 반도체 패키지 110: 플렉시블 기판
120: 솔더볼 130a, 130b, 130c: 반도체 칩
140a, 140b: 몰딩재 150: 접착층
160, 160a: 히트 싱크 170: 배관
본 발명은 반도체 패키지에 관한 것으로서, 더욱 상세하게는, 플렉시 블(flexible) 기판을 이용한 적층형 반도체 패키지 및 그 제조방법에 관한 것이다.
반도체 패키지를 만드는 패키징 공정(packaging process)은 반도체 칩에 외부연결단자를 연결해주고, 외부의 충격으로부터 반도체 칩이 보호될 수 있도록 반도체 칩을 밀봉해주는 일련의 공정을 말한다.　
최근 전자산업이 발전함에 따라 반도체 패키지는 소형화, 경량화, 제조비용의 절감에 목표를 두고 다양한 방향으로 발전해가고 있다. 또한 그 응용분야가 디지털 화상기기, MP3 플레이어, 모바일 폰(mobile phone), 대용량 저장수단 등으로 확장됨에 따라 다양한 종류의 반도체 패키지가 등장하고 있다. 이러한 반도체 패키지 중에서 BGA(Ball Grid Array) 패키지, 칩 스캐일 패키지(Chip Scale Package:CSP) 및 WLCSP(Wafer Level Chip Scale Package)는 가장 일반화 된 반도체 패키지중 하나이다.
또한, 상술한 경박단소의 요구에 맞추어 여러 개의 반도체칩을 적층하거나 또는 반도체 패키지를 적층한 적층형 반도체 패키지, 즉, SIP(stack in package) 또는 POP(package on package)가 등장하고 있다.
도 1a 및 도 1b는 종래 기술에 따른 적층형 반도체 패키지(1, 2)를 예시적으로 도시하는 단면도이다.
도 1a를 참조하면, 이는 SIP(stack in package)의 예시적인 형태로서, 복수의 반도체 칩(20a, 20b, 20c)이 적층되어 기판(10) 상에 실장되고, 기판(10)의 하면에 또 다른 반도체 칩(20d)이 실장된 적층형 반도체 패키지(1)가 도시되어 있다.
또한, 도 1b를 참조하면, 이는 POP(package on package)의 예시적인 형태로 서, 제1 반도체 패키지(50a) 상에 제2 반도체 패키지(50b)가 적층된 적층형 반도체 패키지(2)이다. 제1 반도체 패키지(50a)에는 몰딩재(42a)에 의하여 몰딩된 제1 반도체 칩(22a)이 제1 기판(12a)에 실장되고, 제1 기판(22a)의 하면에 제1 솔더볼(52a)이 부착되어 있다. 또한, 제2 반도체 패키지(50b)에는 적층되어 있고 몰딩재(42b)에 의하여 함께 몰딩된 제2 반도체 칩(22b) 및 제3 반도체 칩(22c)이 제2 기판(12b)에 실장되고, 제2 기판(22b)의 하면에 제2 솔더볼(52b)이 부착되어 있다.
도 1a 및 도 1b에 도시된 적층형 반도체 패키지(1, 2)들은 구조상의 이유로 반도체 칩의 크기가 제한을 받을 수 있다. 즉, 도 1a의 적층형 반도체 패키지(1)의 반도체 칩(20d)의 크기는 솔더볼(50)이 부착되지 않는 영역의 크기보다 작아야 한다. 또한, 도 1b의 적층형 반도체 패키지(2)의 제1 반도체 칩(22a)의 크기는 제1 솔더볼(52a)이 부착되지 않는 영역의 크기보다 작아야 하는 제한이 있다.
또한, 복수의 반도체 칩이 적층되면, 발열에 의하여 과열될 수 있고, 이에 따라서 반도체 패키지의 특성과 수명이 저하될 수 있다. 도 1a 및 도 1b에 도시된 적층형 반도체 패키지(1, 2)의 경우에는, 하측에는 반도체 칩 또는 솔더 볼이 부착되고, 상면은 몰딩되어 있으므로, 내부에 발생한 열이 반도체 패키지(1, 2)내에 축적되는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 그 내부에 적층되는 반도체 칩 및/또는 반도체 패키지의 크기의 제한을 받지 않고, 내부에서 발생한 열을 용이하게 제거할 수 있는 플렉시블 기판을 이용한 적층형 반도체 패키지를 제공하 는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 그 내부에 적층되는 반도체 칩 및/또는 반도체 패키지의 크기의 제한을 받지 않고, 내부에서 발생한 열을 용이하게 제거할 수 있는 플렉시블 기판을 이용한 적층형 반도체 패키지의 제조방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 플렉시블 기판을 이용한 적층형 반도체 패키지는, 양단부가 일측 방향을 향하도록 구부러진 플렉시블(flexible) 기판, 상기 구부러진 플렉시블 기판의 내측에서 서로 대향하는 면들에 각각 실장되고 몰딩된 복수의 반도체 칩들, 및 상기 구부러진 플렉시블 기판의 외측의 일부 영역에 부착된 히트 싱크(heat sink)를 포함한다.
상기 구부러진 플렉시블 기판의 외측의 일부 영역에 부착된 복수의 솔더볼을 더 포함할 수 있다.
상기 복수의 반도체 칩들은 와이어본딩, 솔더볼, 또는 플립-칩(flip-chip) 본딩에 의하여 상기 기판과 전기적으로 연결될 수 있다.
상기 복수의 반도체 칩들은 각각 몰딩될 수 있다. 또한, 상기 대향하는 반도체 칩들은 접착층을 이용하여 서로 부착될 수 있다. 상기 접착층은 접착테이프 또는 열전달물질(thermal interface material, TIM)일 수 있다.
상기 히트 싱크는 알루미늄, 구리 또는 이들의 합금을 포함하는 방열판(heat spreader)일 수 있다. 또는, 상기 히트 싱크는 그 내부에 냉매가 흐르는 배관을 포함할 수 있다.
또한, 상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 플렉시블 기판을 이용한 적층형 반도체 패키지의 제조방법은, 플렉시블 기판 상의 분리된 영역에 복수의 반도체 칩들을 실장하는 단계, 상기 복수의 반도체 칩들을 각각 몰딩하는 단계, 상기 플렉시블 기판의 양단부가 일측 방향을 향하고, 상기 반도체 칩들이 서로 상하로 대향하도록 상기 플렉시블 기판을 구부리는 단계, 및 상기 구부러진 플렉시블 기판의 외측의 일부 영역에 히트 싱크를 부착하는 단계를 포함한다.
상기 구부러진 플렉시블 기판의 외측의 일부 영역에 복수의 솔더볼을 부착하는 단계를 더 포함할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
도 2 내지 도 7은 본 발명의 일 실시예에 따른 적층형 반도체 패키지(100)의 제조 방법을 공정별로 도시하는 단면도이다.
도 2를 참조하면, 플렉시블 기판(110)을 준비한다. 플렉시블 기판(110)은 예를 들어 폴리이미드(polyimide) 등의 고분자 물질로 형성될 수 있다. 플렉시블 기판(110)은 표면 및/또는 내부에 회로 배선이 형성되어 있을 수 있다. 플렉시블 기판(110)의 하측 일부 영역에 복수의 솔더볼(120)을 부착한다. 그러나, 이는 예시적이며, 반드시 이에 한정되는 것은 아니다. 즉, 솔더볼(120) 부착공정은 하기에 설명하는 공정 중에, 또는 종료한 후에 수행될 수도 있다.
도 3을 참조하면, 플렉시블 기판(110) 상의 분리된 영역에 복수의 반도체 칩들(130a, 130b, 130c)을 각각 실장한다. 복수의 반도체 칩들(130a, 130b, 130c)은 플렉시블 기판(110) 상에 와이어 본딩, 솔더볼, 또는 플립 칩 본딩에 의하여 플렉시블 기판(110)과 전기적으로 연결될 수 있으며, 도면에서는 연결 부재에 대하여는 발명의 간결함과 명확함을 위하여 이에 대한 설명은 생략하기로 한다. 또한, 도시 된 복수의 반도체 칩들(130a, 130b, 130c)의 적층형태, 예를 들어 치수 또는 갯수 등은 예시적이며, 반드시 이에 한정되는 것은 아니다.
도 4를 참조하면, 복수의 반도체 칩들(130a, 130b, 130c)을 각각 몰딩재(140a, 140b)에 의하여 몰딩한다. 몰딩재(140a, 140b)는 엔캡슐런트(encapsulant)일 수 있다. 또한, 도시되지는 않았으나, 복수의 반도체 칩들(130a, 130b, 130c) 및 플렉시블 기판(110)의 상면과 몰딩재(140a, 140b)의 하면 사이에 패시베이션층(passivation layer)이 더 형성될 수 있다. 그러나, 상기 몰딩 공정은 예시적이며, 반드시 이에 한정되는 것은 아니다. 즉, 하기에 설명하는 바와 같이 플렉시블 기판(110)을 구부린 후에 몰딩재를 주입하여 동시에 몰딩할 수도 있다.
도 5를 참조하면, 플렉시블 기판(110)을 화살표 방향 또는 그 반대 방향으로 구부린다. 이에 의하면, 플렉시블 기판(110)의 양단부가 일측 방향을 향하게 되고, 몰딩재(140a)에 의하여 몰딩된 반도체 칩(130a)과 몰딩재(140b)에 의하여 몰딩된 반도체 칩들(130b, 130c)을 서로 상하로 대향된다(도 6 참조).
도 6을 참조하면, 접착층(150)을 형성하여 서로 대항하는 몰딩재(140a, 140b)를 부착한다. 그러나 접착층 형성공정은 선택적이며, 반드시 이에 한정되는 것은 아니다. 즉, 상술한 바와 같이 복수의 반도체 칩들(130a, 130b, 130c)을 몰딩하지 않고 플렉시블 기판(110)을 구부린 후에 몰딩재를 주입하여 동시에 몰딩함으로서 서로 부착시킨 결과를 얻을 수도 있다. 또한, 접착층(150)은 접착테이프 또는 열전달물질(thermal interface material, TIM)일 수 있다. 열전달물질은 복 수의 반도체 칩들(130a, 130b, 130c)로부터 하기에 설명되는 히트 싱크로의 열전달의 효과를 높일 수 있으며, 이를 위하여 몰딩재(140a, 140b)의 외부에 추가적으로 부착될 수도 있다.
도 7을 참조하면, 구부러진 플렉시블 기판(110)의 외측의 일부 영역, 즉 솔더볼(120)이 부착되거나 부착될 예정인 영역을 제외한 영역에 히트 싱크(160)를 부착한다. 히트 싱크(160)는 알루미늄, 구리 또는 이들의 합금을 포함하는 방열판(heat spreader)일 수 있다. 참고로, 순수한 알루미늄은 238W/mK의 열전달계수를 가지며, 순수한 구리는 397W/mK의 열전달계수를 갖는다. 또한, 금이나 은과 같이 열전달 계수가 우수한 다른 금속 또는 다른 물질을 포함할 수 있음은 자명하다. 또한, 히트 싱크(160)는 방열을 위하여 효율적인 표면 형상을 가질 수 있다. 즉, 표면적이 넓을수록 방열이 좋아지므로, 표면이 올록볼록한 엠보싱(embossing) 형상 또는 요철 형상 등을 가질 수 있다. 또한, 히트 싱크(160)는 도시된 바와 같이 플렉시블 기판(110)의 상면뿐만 아니라, 구부러진 영역에도 부착될 수도 있다. 히트 싱크(160)에 의하여, 복수의 반도체 칩들(130a, 130b, 130c)의 동작에 의하여 발생하는 열은 외부로 효율적으로 빠져나가게 함으로써, 반도체 패키지의 동작특성과 수명을 향상시킬 수 있다.
도 8은 본 발명의 다른 실시예에 따라 제조된 적층형 반도체 패키지(100a)를 도시하는 단면도이다.
적층형 반도체 패키지(100a)의 가장 큰 특징은 히트 싱크(160a)가 그 내부에 냉매가 흐르는 배관(170)을 포함하는 것이다. 즉, 냉매에 의하여 복수의 반도체 칩들(130a, 130b, 130c)에서 발생한 열을 외부로 방출한다. 냉매를 배관(170) 내에 흐르게 하는 등의 부속되는 장치 등은 통상의 장치 및/또는 방법을 사용할 수 있으며, 발명의 간결함과 명확함을 위하여 이에 대한 설명은 생략하기로 한다.
상술한 바와 같이 히트 싱크(160)는 알루미늄, 구리 또는 이들의 합금을 포함하거나, 열전달 계수가 우수한 다른 금속 또는 다른 물질을 포함하거나, 또는 방열을 위한 효율적인 표면 형상, 예를 들어 엠보싱(embossing) 형상 또는 요철 형상을 가질 수 있다.
상기 배관(170)을 흐르는 냉매는 냉동기의 능력, 압축기의 형식, 용도 등에 따라 각 특성에 알맞은 냉매를 택함으로써 냉각효과를 높일 수 있다. 상기 냉매로는 물, 순수(distilled water), 기름 등의 액체가 사용될 수 있다. 또한, 상기 냉매로는 기체가 사용될 수 있다. 현재 널리 사용되고 있는 냉매로는 암모니아, 플루오르화염화탄화수소계 냉매(프레온), 공비혼합냉매, 클로로메틸 등이 있다. 냉매가 구비할 통상적인 조건은 (1) 낮은 온도에서도 대기압 이상의 압력에서 증발하고 상온에서는 비교적 저압에서 액화하며, (2) 동일한 냉동능력에 대하여 소요동력이 적고, (3) 임계온도가 높고 응고온도가 낮으며, (4) 증발열이 크고 액체의 비열이 작으며 증발열에 대한 액체비열의 비율이 작아야 하며, (5) 같은 냉동능력에 대해 냉매가스의 용적이 작고, (6) 화학적으로 결합이 양호하여 냉매가스가 압축열에 의하여 분해되더라도 냉매가스가 아닌 다른 가스를 발생하지 않으며, (7) 점성도가 작고 열전도율이 좋으며, (8) 인화성 폭발성이 없으며 인체에 해롭지 않고 악취가 나지 않아야 하며, (9) 누출되면 발견하기 쉽고, (10) 가격이 저렴해야 한다는 것 등이다. 또한, 저온의 열을 고온의 물체로 운반하는 매체인 브라인(brine)을 냉매로서 사용할 수 있다. 상기 브라인은 증발기에서 증발하는 냉매의 냉동력을 냉장품에 전달하는 역할을 한다는 점에서는 냉매와 같으나, 상태변화 없이 액체상태로 열을 운반한다는 점에서 냉매와 구분된다. 일반적으로 사용되는 브라인은 염화칼슘 브라인, 소금물, 염화마그네슘 브라인, 에틸렌글리콜 등이 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명의 적층형 반도체 패키지는, 구부러진 플렉시블 기판의 내부에 복수의 반도체 칩들을 실장하고, 상기 구부러진 플렉시블 기판의 외측에 히트 싱크를 부착함으로써, 그 내부에 적층되는 반도체 칩 및/또는 반도체 패키지의 크기의 제한을 받지 않고, 내부에서 발생한 열을 용이하게 제거할 수 있다.

Claims (10)

  1. 양단부가 일측 방향을 향하도록 구부러진 플렉시블(flexible) 기판;
    상기 구부러진 플렉시블 기판의 내측에서 서로 대향하는 면들에 각각 실장되고 몰딩된 복수의 반도체 칩들; 및
    상기 구부러진 플렉시블 기판의 외측의 일부 영역에 부착된 히트 싱크(heat sink)를 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
  2. 제 1 항에 있어서, 상기 구부러진 플렉시블 기판의 외측의 일부 영역에 부착된 복수의 솔더볼을 더 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
  3. 제 1 항에 있어서, 상기 복수의 반도체 칩들은 와이어본딩, 솔더볼, 또는 플립-칩 본딩에 의하여 상기 기판과 전기적으로 연결된 것을 특징으로 하는 적층형 반도체 패키지.
  4. 제 1 항에 있어서, 상기 복수의 반도체 칩들은 각각 몰딩된 것을 특징으로 하는 적층형 반도체 패키지.
  5. 제 3 항에 있어서, 상기 대향하는 반도체 칩들은 접착층을 이용하여 서로 부착된 것을 특징으로 하는 적층형 반도체 패키지.
  6. 제 4 항에 있어서, 상기 접착층은 접착테이프 또는 열전달물질(thermal interface material, TIM)인 것을 특징으로 하는 적층형 반도체 패키지.
  7. 제 1 항에 있어서, 상기 히트 싱크는 알루미늄, 구리 또는 이들의 합금을 포함하는 방열판(heat spreader)인 것을 특징으로 하는 적층형 반도체 패키지.
  8. 제 1 항에 있어서, 상기 히트 싱크는 그 내부에 냉매가 흐르는 배관을 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
  9. 플렉시블 기판 상의 분리된 영역에 복수의 반도체 칩들을 실장하는 단계;
    상기 복수의 반도체 칩들을 각각 몰딩하는 단계;
    상기 플렉시블 기판의 양단부가 일측 방향을 향하고, 상기 반도체 칩들이 서로 상하로 대향하도록 상기 플렉시블 기판을 구부리는 단계; 및
    상기 구부러진 플렉시블 기판의 외측의 일부 영역에 히트 싱크를 부착하는 단계를 포함하는 것을 특징으로 하는 적층형 반도체 패키지의 제조방법.
  10. 제 1 항에 있어서, 플렉시블 기판 상의 분리된 영역에 복수의 반도체 칩들을 실장하는 단계이전에, 또는 상기 플렉시블 기판의 양단부가 일측 방향을 향하고, 상기 반도체 칩들이 서로 상하로 대향하도록 상기 플렉시블 기판을 구부리는 단계 이후에,
    상기 구부러진 플렉시블 기판의 외측의 일부 영역에 복수의 솔더볼을 부착하는 단계를 더 포함하는 것을 특징으로 하는 적층형 반도체 패키지의 제조방법.
KR1020070007252A 2007-01-23 2007-01-23 플렉시블 기판을 이용한 적층형 반도체 패키지 KR20080069484A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070007252A KR20080069484A (ko) 2007-01-23 2007-01-23 플렉시블 기판을 이용한 적층형 반도체 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070007252A KR20080069484A (ko) 2007-01-23 2007-01-23 플렉시블 기판을 이용한 적층형 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20080069484A true KR20080069484A (ko) 2008-07-28

Family

ID=39822705

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070007252A KR20080069484A (ko) 2007-01-23 2007-01-23 플렉시블 기판을 이용한 적층형 반도체 패키지

Country Status (1)

Country Link
KR (1) KR20080069484A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101065935B1 (ko) * 2007-07-19 2011-09-19 엔이씨 액세스 테크니카 가부시키가이샤 전자 부품 실장 장치 및 그 제조 방법
KR20170008958A (ko) * 2015-07-15 2017-01-25 주식회사 에스에프에이반도체 적층형 반도체 패키지 및 이의 제조방법
KR20180008887A (ko) * 2014-09-26 2018-01-24 인텔 코포레이션 플렉시블 패키징 아키텍처

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101065935B1 (ko) * 2007-07-19 2011-09-19 엔이씨 액세스 테크니카 가부시키가이샤 전자 부품 실장 장치 및 그 제조 방법
KR20180008887A (ko) * 2014-09-26 2018-01-24 인텔 코포레이션 플렉시블 패키징 아키텍처
US10396038B2 (en) 2014-09-26 2019-08-27 Intel Corporation Flexible packaging architecture
KR20170008958A (ko) * 2015-07-15 2017-01-25 주식회사 에스에프에이반도체 적층형 반도체 패키지 및 이의 제조방법

Similar Documents

Publication Publication Date Title
CA2713151C (en) Semiconductor stack assembly having reduced thermal spreading resistance and methods of making same
KR100891805B1 (ko) 웨이퍼 레벨 시스템 인 패키지 및 그 제조 방법
US6665187B1 (en) Thermally enhanced lid for multichip modules
US8299595B2 (en) Integrated circuit package system with package stacking and method of manufacture thereof
US8299608B2 (en) Enhanced thermal management of 3-D stacked die packaging
US9508675B2 (en) Microelectronic package having direct contact heat spreader and method of manufacturing same
WO2012091044A1 (ja) 半導体デバイス・電子部品の実装構造
KR20190004841A (ko) 쓰루-몰드 냉각 채널을 가진 반도체 디바이스 어셈블리
US20120063090A1 (en) Cooling mechanism for stacked die package and method of manufacturing the same
US11832419B2 (en) Full package vapor chamber with IHS
US20140151880A1 (en) Package-on-package structures
TW201320261A (zh) 層疊封裝結構
US20060060952A1 (en) Heat spreader for non-uniform power dissipation
US20210125896A1 (en) Filled liquid metal thermal interface materials
CN108766942A (zh) 热增强型堆叠封装（PoP）
TW201426930A (zh) 晶片散熱系統
US8125076B2 (en) Semiconductor package system with substrate heat sink
US20230238302A1 (en) Semiconductor package having liquid-cooling lid
TW201740526A (zh) 用於封裝上元件之電路之機械相容的以及導電及導熱的引線架
US20240183026A1 (en) Cooling Device and Process for Cooling Double-Sided SiP Devices During Sputtering
KR20080069484A (ko) 플렉시블 기판을 이용한 적층형 반도체 패키지
KR20100014789A (ko) 집적 회로 패키지 및 그 제작 방법과 집적 회로 다이 및 그 제작 방법
US8124460B2 (en) Integrated circuit package system employing an exposed thermally conductive coating
KR101038313B1 (ko) 스택 패키지
TWI774357B (zh) 具有高散熱效能的半導體裝置

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid