KR100891805B1 - 웨이퍼 레벨 시스템 인 패키지 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 웨이퍼를 단위 시스템 별로 절단한 기판과, 상기 기판의 상면에 열방출 플레이트를 매개로 실장되는 하나 이상의 제1전자 소자와, 상기 기판의 상면에 순차적으로 형성되는 복수의 층간 절연막과, 상기 기판의 층간 절연막 사이 또는 내부에 매립되는 하나 이상의 제2전자 소자를 포함하는 시스템 인 패키지를 제공한다. 상기 기판의 하면에는 히트 싱크가 추가로 부착될 수 있으며, 이 경우 상기 기판 상면의 열방출 플레이트와 상기 히트 싱크를 연결하는 히트 파이프로 이루어지는 열전도 패스를 형성한다. 본 발명에 따르면, 웨이퍼 레벨에서 각종 소자를 매립시킴으로써 미세 피치에 대응하여 보다 집적된 반도체 장치 구현이 가능하다. 또한, 다단계 열방출 구조로 인하여 고속 동작 및 고발열 소자의 열방출이 극대화되고 소자의 동작도 더욱 안정화된다.
통합형 패키지, SIP, 방열, 매립

Description

웨이퍼 레벨 시스템 인 패키지 및 그 제조 방법{WAFER LEVEL SYSTEM IN PACKAGE AND FABRICATION METHOD THEREOF}
도 1은 본 발명의 일실시예에 따른 시스템 인 패키지의 일례를 보인 단면도.
도 2 내지 21은 본 발명의 일실시예에 따른 시스템 인 패키지의 제조 공정의 일례를 보인 순서도.
도 22는 웨이퍼 레벨에서 제조된 시스템 인 패키지를 보인 모식도.
도 23 내지 26은 본 발명의 다른 실시예에 따른 시스템 인 패키지의 제조 공정의 일례를 보인 순서도.
도 27은 본 발명의 일실시예에 따른 시스템 인 패키지의 일례를 보인 단면도.
*** 도면의 주요 부분에 대한 부호의 설명 ***
100:기판 120:수직 도전층
210:(고발열성) 전자 소자 230:박막형 수동 소자
310:열방출 플레이트 320:히트 파이프
330:히트 싱크
본 발명은 시스템 인 패키지(System-In-Package : SIP) 및 그 제조 방법에 관한 것으로, 웨이퍼 레벨의 기판을 사용하여 다수의 전자 소자를 매립 또는 적층한 새로운 적층형 패키지에 관한 것이다.
반도체 부품을 기판 내에 집적하여 시스템 사이즈를 축소시킴과 동시에 집적도는 향상시키는 기술이 지속적으로 발전하고 있으며, 많은 회로 부품을 하나의 칩에 집적해내는 시스템 온 칩(SoC)이 제안된 바 있다. 그러나 하나의 칩 위에 여러 가지 회로를 층층이 쌓아올리는 시스템 온 칩 방식만으로는 회로 통합에 기술적인 한계가 있고, 최근에는 시스템 인 패키지(SiP),·시스템 온 패키지(SoP), 패키지 온 패키지(PoP),·멀티칩패키지(MCP) 등의 다양한 적층 기술이 회로집적의 한계를 극복하기 위한 대안으로 제시되고 있다.
메모리 칩을 여러 개 집적하는 MCP 기술의 경우에는 최근 메모리를 16단까지 적층하여 고용량의 패키지를 구현한 바 있다. MCP가 메모리만을 적층하는데 반하여, SiP, SoP, PoP 등은 메모리와 시스템반도체 등의 비메모리 또는 시스템반도체와 시스템반도체를 하나로 통합한다. SiP, SoP, PoP 등은 다양한 기능을 지닌 각 층을 쌓아올리거나 좌우로 연결하며, SiP의 경우 별개의 칩으로 구성되어 있는 복수의 회로를 옆으로 연결해 하나의 패키지로 실장한다.
MCP, SiP 등 통합형 패키지에 대한 연구가 국내외에서 빠르게 진행되고 있으며, 휴대형 통신 기기 등의 고성능화 및 박형화 수단으로 첨단의 통합형 패키지에 대한 시장의 요구가 증가하고 있다. 특히, 모바일폰, PDA, DSC 등의 응용 제품의 소형화, 고기능화, 슬림화 등의 추세로 인하여 패키지 기판 및 메인 보드 내부에 수동 소자 및 능동 소자를 매립하려는 시도가 활발히 이루어지고 있다.
기존의 통합형 패키지는 패키지 기판 또는 메인 보드 등의 기판에 레진 등의 절연 재료를 적층(lamination)하고 여기에 소자를 매립할 수 있도록 홀을 형성한 후, 형성된 홀에 능동 소자나 수동 소자를 매립하고, 상부에 다시 층간 절연막을 형성하는 순차적인 축성(sequential build-up) 방식으로 매립형 적층 구조를 완성한다.
그런데 이와 같은 매립 및 순차 축성 방식의 패키지는 패키지 기판 또는 메인 보드 상에서 매립 및 적층을 수행하기 때문에 미세 피치를 대응하여 소자의 사이즈를 줄이는데 한계가 있다. 또한, 적용할 수 있는 미세 피치의 한계로 인하여 내장칩의 전기적인 연결을 위한 재배치(redistribution) 공정이 필수적으로 부가되어야 하므로 공정 시간 및 제조 비용의 상승을 초래한다.
뿐만 아니라, 고속 동작용 반도체 소자 등이 내장되는 경우에는 열방출의 해결이 심각하게 대두되지만 구조적으로 대응하는데 한계가 있어 소자의 안정적인 동작에 문제점이 있다.
따라서, 본 발명의 목적은 각종 전자 소자의 통합이 용이한 새로운 구조의 통합형 패키지를 제공하는데 있다.
또한, 본 발명의 다른 목적은 웨이퍼 레벨 공정이 가능한 새로운 시스템 인 패키지를 제공하는데 있다.
본 발명의 또 다른 목적은 열방출이 용이하고 고속 동작시 신호 처리가 원활한 시스템 인 패키지를 제공하는데 있다.
기타, 본 발명의 목적 및 특징은 이하의 상세한 설명에서 보다 구체적으로 제시될 것이다.
본 발명은 웨이퍼를 단위 시스템 별로 절단한 기판과, 상기 기판의 상면에 열방출 플레이트를 매개로 실장되는 하나 이상의 제1전자 소자와, 상기 기판의 상면에 순차적으로 형성되는 복수의 층간 절연막과, 상기 기판의 층간 절연막 사이 또는 내부에 매립되는 하나 이상의 제2전자 소자를 포함하는 시스템 인 패키지를 제공한다.
상기 기판의 하면에는 히트 싱크가 추가로 부착될 수 있으며, 이 경우 상기 기판 상면의 열방출 플레이트와 상기 히트 싱크를 연결하는 히트 파이프를 기판을 관통하여 형성하는 것이 바람직하다. 상기 제1전자 소자는 CPU, MCU, AP, BBP 등의 고속 동작 및 고발열 소자를 포함하며, 상기 제2전자 소자로는 상대적으로 열방출이 심하지 않은 ASIC, LSI 소자를 포함한다.
본 발명의 시스템 인 패키지는 상기 층간 절연막 사이 또는 내부에 내장되는 수동 소자를 더 포함할 수 있으며, 상기 수동 소자로는 집적형 수동 소자를 매립하거나 인덕터 또는 커패시터 등을 박막 형태로 형성할 수 있다. 또한, 상기 제1전자 소자 및 제2전자 소자 중 적어도 하나와 전기적으로 연결되는 재배치 도전층을 포 함할 수 있다. 상기 층간 절연막에는 제1전자 소자 또는 제2전자 소자를 전기적으로 연결하는 수직 도전층이 형성될 수 있다.
상기 기판의 상부에 상기 제1전자 소자 및 제2전자 소자와 전기적으로 연결되는 솔더 범프를 형성하여 외부 기판(예를 들어 인쇄회로기판)에 시스템 인 패키지를 실장할 수 있다.
또한, 본 발명은 웨이퍼를 단위 시스템 별로 절단한 기판과, 상기 기판의 상면에 열방출 플레이트를 매개로 실장되는 하나 이상의 제1전자 소자와, 상기 기판의 상면에 순차적으로 형성되는 복수의 층간 절연막과, 상기 기판의 층간 절연막 사이 또는 내부에 매립되는 하나 이상의 제2전자 소자와, 상기 제2전자 소자와 상기 열방출 플레이트를 연결하는 열전도 패스를 포함하는 시스템 인 패키지를 제공한다.
본 발명은 또한, 웨이퍼 레벨의 기판에 열방출 플레이트를 배치하고, 상기 열방출 플레이트 상부에 제1전자 소자를 실장하고, 상기 기판 상부로 복수의 층간 절연막을 형성하고, 상기 층간 절연막 사이 또는 내부에 제2전자 소자를 매립하고, 상기 기판 상부에 솔더 범프를 형성하는 단계를 포함하는 시스템 인 패키지 제조 방법을 제공한다.
또한, 본 발명은 웨이퍼 레벨의 기판에 열방출 플레이트를 배치하고, 상기 열방출 플레이트 상부에 제1전자 소자를 실장하고, 상기 기판 상부로 복수의 층간 절연막을 형성하고, 상기 층간 절연막 사이 또는 내부에 제2전자 소자를 매립하고, 상기 기판 상부에 솔더 범프를 형성하고, 상기 기판을 제거하고, 상기 열방출 플레 이트 하면에 히트 싱크를 부착하는 단계를 포함하는 시스템 인 패키지 제조 방법을 제공한다.
본 발명에서는 웨이퍼 레벨에서 시스템을 구성하는 능동 소자 및 수동 소자를 매립하는데 특징이 있다. 특히, 능동 소자 중 고속 동작 및 고발열이 요구되는 CPU, MCU(Micro Controller Unit), AP, BBP(Base Band Processor) 등의 소자는 열방출 플레이트 상에 배치하는 한편, 나머지 능동 소자 및 수동 소자는 순차 적층 방식으로 매립한다. 또한, 수동 소자를 매립 방식 또는 박막 형태로 형성할 수 있어 전체적인 소자 집적화의 자유도가 매우 큰 장점이 있다.
본 발명에 따르면, 패키지 기판 또는 인쇄회로기판 내부에 소자를 매립시키는 기술과 비교할 때, 웨이퍼 레벨에서 각종 소자를 매립시키므로 미세 피치에 대응하여 보다 집적된 반도체 장치 구현이 가능하다. 또한, 다단계 열방출 구조로 인하여 고속 동작 및 고발열 소자의 열방출이 극대화되고 소자의 동작도 더욱 안정화된다. 상기 열방출 구조는 단일의 히트 싱크, 히트 파이프와 연결되는 히트 싱크, 또는 열방출 플레이트와 히트 파이프 및 히트 싱크로 연결되는 복합 구조 등이 가능하다.
이러한 복합 구조의 통합형 반도체 패키지는 기존의 웨이퍼 레벨 공정 하에서 이루어지는 하부 구조(infrastructure)를 이용할 수 있기 때문에 초기 설비 투자 비용을 최소화시키는 장점이 있다.
도 1을 참조하면, 본 발명의 일실시예에 따른 시스템 인 패키지의 단면이 도시되어 있다.
이 시스템 인 패키지는 웨이퍼를 단위 시스템 별로 절단한 기판(100) 상에 마이크로프로세서 등의 복수의 능동 소자를 포함하고 있다. 능동 소자는 상기 기판(100)의 상면에 접합 부재를 매개로 직접 실장될 수도 있고, 다층의 층간 절연막 사이에 매립될 수도 있다.
각종 능동 소자 이외에도 수동 소자가 함께 매립될 수 있으며, 웨이퍼 레벨의 박막 공정을 통해 수동 소자가 박막 형태로 형성될 수도 있다. 매립되거나 박막 형태로 형성되는 각종 소자들의 수에는 제한이 없다. 또한, 도시되지 않았지만, 능동 소자 이외에도 메모리 등이 함께 적층될 수도 있을 것이다.
상기 기판(100)의 상면에는 접합 부재(305), 예를 들어 다이접착필름(die attach film: DAF)을 매개로 고속 동작 및 고발열 전자 소자(210)가 실장되어 있다. 상기 전자 소자(210)는 집적형 반도체 소자가 해당될 수 있으며, 구체적으로는 마이크로프로세서 등이 포함될 수 있다. 상기 전자 소자(210)의 하면에는 열방출 플레이트(310)가 삽입되어 있어 능동 소자(210) 동작시 발생하는 고열이 신속히 외부로 방출될 수 있다.
상기 기판(100)에는 기판을 두께 방향으로 관통하고 내부에 열전도성이 우수한 금속 또는 합금 물질로 충진된 히트 파이프(320)가 형성되어 있다. 따라서, 상기 열방출 플레이트(310)를 통해 전달되는 열이 히트 파이프(320)를 통해 외부로 신속히 전달될 수 있다.
또한, 상기 기판(100) 하면에는 히트 싱크(330)가 추가로 접합되어 있어, 열방출 플레이트(310)로부터 기판(100) 내부의 히트 파이프(320)를 거쳐 히트 싱 크(330)에 이르는 열전도 패스가 상기 전자 소자(210)에서 방출되는 열을 효과적으로 발산시킨다.
상기 기판의 상면에 순차적으로 복수의 층간 절연막(110a, 110b, 110c, 110d, 110e, 110f, 110g)이 형성되어 있고, 이 층간 절연막 사이 또는 내부에는 복수의 전자 소자(220a, 220b, 220c)가 매립되어 있다. 매립된 전자 소자(220a, 220b, 220c)는 전술한 기판 상면에 실장된 전자 소자(210) 보다 상대적으로 열방출이 심하지 않은 집적형 반도체 소자 등이 포함될 수 있을 것이다.
또한, 본 발명의 시스템 인 패키지는 상기 층간 절연막 사이 또는 내부에 수동 소자를 더 포함할 수 있는데, 이 수동 소자로서 절연막에 집적형 수동 소자를 매립하거나 인덕터 또는 커패시터 등을 박막 형태(230)로 형성할 수 있다.
본 발명에 따른 시스템 인 패키지는 상기 실장된 전자 소자(210), 매립된 전자 소자(220a, 220b, 220c) 등의 전기적인 연결을 위하여 본딩 패드와 전기적 배선 이외에도 상이한 위치에 배치되는 두 본딩 패드(또는 전극 단자)를 전기적으로 연결하는 재배치 도전층(130a, 130b)을 포함할 수 있다. 이 재배치 도전층(130a, 130b)은 전자 소자들의 전극 단자 사이를 전기적으로 연결할 수도 있고, 전자 소자들을 외부로 노출되는 전극 단자에 이르기까지 전기적으로 연결할 수도 있다. 또한, 상기 층간 절연막에는 전자 소자들 상호간 혹은 외부로 노출되는 전극 단자에 전기적으로 연결하기 위하여 수직 도전층(120)이 형성될 수 있다. 이 수직 도전층(120)은 적층된 복수의 절연막을 관통하는 홀을 형성하고 이 홀에 도전성 물질을 충진시켜 형성할 수 있을 것이다.
본 발명에 따른 시스템 인 패키지는 최상부에 외부로 노출되는 전극 단자로서 하나 이상의 솔더 범프(400)를 더 포함한다. 이 솔더 범프(400)는 하부에 전기적인 특성을 향상시키고 접착력 및 내산화성을 증진시키기 위하여 하부 금속층(410)이 더 형성될 수 있다. 상기 솔더 범프(400)는 시스템 인 패키지 내부의 각종 전자 소자들이 외부 기판(예를 들어 인쇄회로기판)에 전기적으로 연결되도록 실장 수단이 될 뿐만 아니라, 다른 시스템 인 패키지와의 적층을 위한 매개부 역할도 수행한다. 따라서, 본 발명에 따른 시스템 인 패키지는 다른 타입의 적층 패키지와 효과적으로 적층되어 다층 패키지 내지 통합형 패키지를 구성할 수 있을 것이다.
이하에서는 본 발명의 시스템 인 패키지의 제조 방법의 일례를 예시적으로 도시한다. 후술하는 제조 방법은 이해를 돕기 위한 것일 뿐 각각의 제조 단계의 순서나 순차 적층되는 각 레이어들의 종류 및 수는 본 발명의 권리범위를 제한하지 않음을 당업자라면 이해할 수 있을 것이다.
먼저, 웨이퍼 형태의 기판(100)을 준비한다(도 2). 이 기판(100)은 통상적인 반도체 제조 공정에서 사용되는 실리콘 기판 등의 경질 단결정 기판을 포함하며, 이밖에도 웨이퍼 레벨의 공정의 가능한 Al2O3, 유리, 금속 재질의 다른 기판이 사용될 수도 있다. 또한, 후술하는 바와 같이 경질 기판 표면에 유연성 필름을 라미네이션 시킨 후 이것을 임시 기판으로 사용하여 각종 전자 소자를 실장 및 매립한 후, 최종적으로 임시 기판을 제거하여 보다 슬림한 형태의 시스템 인 패키지를 제조할 수도 있다.
준비된 기판(100)에 복수의 홀을 형성하고 이 홀에 열전도성 물질을 충진하여 히트 파이프(320)를 제조한다(도 3). 히트 파이프를 형성하기 위한 홀은 기판(100)을 두께 방향으로 관통하는 관통홀(through hole)로 형성할 수도 있지만, 수직 방향으로 부분적으로만 홀을 형성한 후 후속적인 후면 연마(backgrinding)을 통해 기판 두께를 감소시켜 홀의 끝단이 노출되도록 할 수도 있다.
히트 파이프가 형성된 기판(100)의 상면에 열방출 플레이트(310)를 배치한다(도 4). 열방출 플레이트(310)는 예를 들어 열전도성 화합물(thermal conductive compound), 상변화 물질(phase change material), 갭필러(gap filler), 열전도성 테입(thermal tape) 등의 계면 열전달 물질(thermal interface material : TIM)을 사용할 수 있다.
열방출 플레이트(310) 및 히트 파이프(320)에 의하여 기판을 관통하는 열전도 패스가 형성된 후에는 상기 열방출 플레이트(310) 상에 방열이 요구되는 고발열성 전자 소자(210)를 실장한다(도 5). 이러한 고발열성 전자 소자(210)는 고속 동작이 요구되는 마이크로프로세서 등이 해당할 수 있다. 고발열성 전자 소자(210) 동작시 발생되는 열은 열방출 플레이트(310)와 히트 파이프(320)를 통해 기판 하부로 배출된다.
상기 고발열성 전자 소자(210)는 기판 상부에 안착시킨 후 후속적인 절연막 형성에 의하여 위치를 고정할 수도 있지만, 접합 부재(305)를 매개로 열방출 플레이트 표면에 고착시킬 수 있다.
고발열성 전자 소자(210)를 형성한 후, 절연막(110a)을 국부적으로 개구부가 노출되도록 기판 상부에 형성한 후 개구부를 통해 전도성 패턴(130a)을 형성한다(도 6).
상기 절연막(110a) 및 후술하는 기타 층간 절연막은 박막 공정에 의하여 형성되는 유전층일 수도 있고, 고분자 계열의 레진층도 사용할 수 있다.
후속적인 전자 소자의 배치는 순차적인 축성 방식에 의하여 형성할 수 있다. 또 다른 절연막(110b)을 형성하여 상기 전도성 패턴(130a)을 커버한 후(도 7), 또 다른 전자 소자(220a)를 상기 절연막(110b) 상면에 배치한다(도 8). 이 경우, 도 9의 단면도에 도시한 바와 같이 절연막을 두껍게 형성한 후 소정 깊이로 매립 영역을 형성하여 상기 전자 소자(220a)를 매립시킬 수도 있을 것이다. 매립되는 전자 소자는 능동 소자 또는 집적형 수동 소자일 수 있다.
상기 전자 소자(220a)의 매립과 더불어 박막 공정에 의하여 수동 소자(230)를 형성할 수 있다. 이러한 수동 소자로는 인덕터나 커패시터 등이 해당될 수 있으며, 형성 위치나 부품의 수는 특별히 제한될 필요가 없다.
전자 소자의 매립 또는 박막형 수동 소자의 형성 과정 중에는 절연막(110c)을 부분적으로 식각하여 국부적으로 노출시킨 후 수직 도전층(120)이나 전극 단자, 전극간 배선 등을 형성할 수 있다(도 10).
순차 적층 방식으로 실장 내지 매립되는 전자 소자는 도 11에 도시한 바와 같이, 상면이 상향 배치(face up)되거나(210c) 또는 하향 배치(face down)(210b) 방식으로 매립될 수도 있다.
매립된 전자 소자의 상면에는 층간 절연막(110d)을 형성하여 전기적으로 절 연시킨다(도 12).
매립된 전자 소자 들간의 전기적 연결을 위하여 수직 도전층(120)을 형성하고(도 13), 전자 소자들과 외부 회로와의 전기적 연결을 위하여 다시 절연막(110e)을 형성하고(도 14), 절연막 위에 전도성 패턴(125)을 형성한다(도 15). 또한, 다층의 층간 절연막을 수직으로 관통하는 수직 도전층을 형성한다.
전자 소자의 전극 단자로부터 다른 위치로 연장되어 형성되는 전도성 패턴(혹은 재배치 도전층)이나, 수직 도전층은 특별히 공정의 순서에 관계없이 적절한 단계에서 원하는 만큼 형성될 수 있을 것이다. 따라서, 후속적으로 절연막(110f)을 더 형성하고(도 16), 일부 노출되어 있는 도전층을 전기적으로 연결하는 재배치 도전층(130b)을 추가로 형성할 수 있다(도 17). 재배치 도전층은 특히 매립된 전자 소자의 위치에 관계없이 균일한 간격으로 솔더 범프를 배치시키는데 유리하다.
매립된 전자 소자를 외부와 전기적으로 연결할 수 있도록 절연막(110g) 표면에 노출되는 전극 단자 및 솔더 범프 형성 영역의 하부 금속층(410)을 형성한 후(도 18), 기판의 하면을 연삭하여 기판 두께를 감소시킴과 동시에 기판을 관통하여 형성되는 히트 파이프(320)를 기판 하부 표면으로 노출시킨다(도 19).
다음으로, 하부 금속층 상면에 솔더 범프(400)를 형성하고(도 20), 기판의 하면에는 히트 싱크(330)를 부착한다.
전술한 제조 공정에서 기판의 연삭, 솔더 범프의 형성, 히트 싱크의 부착 등은 특별히 그 형성 순서가 한정되지 않으며, 패키지 제조 공정 환경에 따라 이와 다른 순서로 형성할 수 있을 것이다.
한편, 솔더 범프 이외에 다른 전도성 접촉 수단(예를 들어, 전도성 와이어)을 패키지 상부에 형성시킬 수도 있다. 또한, 도시되지는 않았지만, 매립되는 전자 소자로서 메모리를 포함할 수 있으며, 메모리를 패키지 내부가 아닌 패키지 상부에 매립된 전자 소자와 수직적으로 배치할 수도 있고, 복수의 메모리를 수평적으로 배치할 수도 있을 것이다.
본 발명에 따른 시스템 인 패키지는 웨이퍼 레벨에서 박막 공정 등을 이용하여 제조될 수 있으며, 최종적으로 공정이 완료된 웨이퍼는 도 22에 도시한 바와 같이 웨이퍼(100')를 개별 시스템(또는 개별 패키지) 단위로 절단하여 응용 제품에 사용될 수 있다.
본 발명에 따른 시스템 인 패키지는 기판을 제거하여 보다 박형화되고 슬림한 통합형 패키지를 구현할 수 있다.
도 23을 참조하면, 경질 기판(100') 표면에 얇은 유연성 필름(101)을 라미네이션시켜 패키지 형성을 위한 임시 기판으로 사용할 수 있다. 상기 유연성 필름은 이형성을 지닌 박형 필름 또는 액상으로 도포된 이형제 등을 사용할 수 있다.
경질 베이스 기판에 유연성 필름이 형성되어 있는 복합 구조의 기판을 사용하여 도 24에 도시한 바와 같이 각종 전자 소자를 실장 및 매립한다. 전자 소자의 적층 및 매립, 솔더 범프의 형성이 완성된 후에는 도 25에 도시한 바와 같이 임시 기판을 제거한다. 추가적으로 패키지 하면에 히트 싱크(330)를 부착하여 열방출 효과를 극대화시킬 수 있다(도 26). 이와 같이 기판이 제거된 패키지는 각종 전자 장치의 슬림화에 기여할 수 있고, 패키지의 열방출 효율 또한 증진시킨다.
한편, 본 발명에 따른 시스템 인 패키지는 기판 상면의 열방출 플레이트에 실장되는 전자 소자 뿐만 아니라, 패키지 내부에 매립되는 다른 전자 소자들의 열방출도 효과적으로 제어할 수 있다.
도 27을 참조하면, 웨이퍼를 단위 시스템 별로 절단한 기판에 실장되거나 매립된 다수의 전자 소자 중, 매립된 전자 소자(220c)의 일부분이 기판 상면의 열방출 플레이트와 열전도 패스(325)에 의하여 연결되어 있는 것을 볼 수 있다.
이와 같은 열전도 패스는 층간 절연막을 수직적으로 관통하여 매립된 전자 소자와 열방출 플레이트를 연결하는 홀을 형성하고, 이 홀에 열전도성 물질이 충진하여 형성할 수 있다. 열전도 패스(325)에 의하여 패키지 내부에 매립된 전자 소자가 외부로 열을 방출할 수 있다. 이와 유사하게, 매립된 전자 소자의 일부분에 열방출 플레이트를 접촉시키고, 이 열방출 플레이트를 또 다른 열전도 패스와 연결하여 외부로 열이 효과적으로 방출되도록 할 수도 있을 것이다.
본 발명은 하나의 패키지 내에 메모리, 논리 회로, 기타 전기적 소자 등을 집적한 시스템 인 패키지(SIP)를 제조함에 있어서, 웨이퍼 레벨의 기판을 사용하고 웨이퍼 레벨의 공정을 이용한다. 따라서, 제조 과정에서 미세 피치 구현이 용이하며, 경박단소한 집적형 패키지를 제공할 수 있으며, 전체적인 사이즈가 줄어듦으로 패키지 내부의 전기적 배선 길이가 감소되어 고주파 동작시 발생하는 시간 지연/왜곡을 줄일 수 있을 것이다.
이상에서는 본 발명의 바람직한 실시예를 예시적으로 설명하였으나, 본 발명의 범위는 이와 같은 특정 실시예에만 한정되는 것은 아니므로, 본 발명은 본 발명 의 사상 및 특허청구범위에 기재된 범주 내에서 다양한 형태로 수정, 변경, 또는 개선될 수 있을 것이다.
본 발명에 따르면, 고용량, 고기능성 및 고속 동작이 가능하며 경박 단소한 시스템 인 패키지(System-in-Package)를 구현할 수 있다. 패키지 내에는 복수의 전자 소자, 메모리, 각종 수동 소자를 모두 집적시켜 단일 시스템을 구현할 수 있다. 또한, 웨이퍼 레벨의 기판을 시스템 인 패키지용 기판으로 사용함으로써, 미세 피치 구현이 가능하고, 박막 공정을 이용하여 논리 소자 및 수동 소자와의 배선 길이를 줄일 수 있어 시스템의 전기적 특성이 향상된다. 또한, 통합형 패키지 제조 공정이 단순화되고 대량 생산에 유리하며, 수동 소자를 기판에 박막 형태로 형성할 수 있어 경박단소한 구조로 형성할 수 있다. 뿐만 아니라, 시스템을 구성하는 소자들 중에서 고발열(고 열방출) 소자는 배면에 히트 플레이트/히트 파이프/히트 싱크 등을 구성하여 소자 및 시스템의 열화 현상을 방지하여 궁극적으로는 전체 패키지의 수명을 증가 시킬 수 있다.

Claims (25)

  1. 웨이퍼를 단위 시스템 별로 절단한 기판과,
    상기 기판의 상면에 열방출 플레이트를 매개로 실장되는 하나 이상의 제1전자 소자와,
    상기 기판의 상면에 순차적으로 형성되는 복수의 층간 절연막과,
    상기 복수의 층간 절연막 사이 또는 층간 절연막 내부에 매립되는 하나 이상의 제2전자 소자와,
    상기 기판의 하면에 부착된 히트 싱크를 포함하며,
    상기 기판 상면의 열방출 플레이트와 상기 히트 싱크를 연결하는 히트 파이프가 기판을 관통하여 형성되어 있는 것을 특징으로 하는
    시스템 인 패키지.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, 상기 제1전자 소자는 CPU, MCU, AP, BBP 등의 고속 동작 및 고발열 소자인 시스템 인 패키지.
  5. 제1항에 있어서, 상기 복수의 층간 절연막 사이 또는 층간 절연막 내부에 내장되는 수동 소자를 더 포함하는 시스템 인 패키지.
  6. 제5항에 있어서, 상기 수동 소자는 집적형 수동 소자 또는 박막형 수동 소자인 시스템 인 패키지.
  7. 제1항에 있어서, 상기 제1전자 소자 및 제2전자 소자 중 적어도 하나와 전기적으로 연결되는 재배치 도전층을 포함하는 시스템 인 패키지.
  8. 제1항에 있어서, 상기 기판의 상부에 상기 제1전자 소자 및 제2전자 소자와 전기적으로 연결되는 솔더 범프를 포함하는 시스템 인 패키지.
  9. 제8항에 있어서, 상기 층간 절연막을 관통하여 제1전자 소자 또는 제2전자 소자와 솔더 범프를 전기적으로 연결하는 수직 도전층이 형성되어 있는 시스템 인 패키지.
  10. 제8항에 있어서, 상기 솔더 범프 하부에는 1층 이상의 하부 금속층이 형성되어 있는 시스템 인 패키지.
  11. 제1항에 있어서, 상기 제1전자 소자는 열방출 플레이트와 다이부착필름(die attach film)을 매개로 접촉하는 시스템 인 패키지.
  12. 제1항에 있어서, 상기 제1전자 소자 또는 제2전자 소자는 상면이 상향 배치 또는 하향 배치(face up/down) 방식으로 실장되는 시스템 인 패키지.
  13. 제1항에 있어서, 상기 기판은 Si, Al2O3, 유리, 금속 재질의 기판인 시스템 인 패키지.
  14. 제1항에 있어서, 상기 층간 절연막을 수직적으로 관통하는 홀에 열전도성 물질이 충진되어 상기 제2전자 소자와 상기 열방출 플레이트를 연결하는 열전도 패스를 포함하는 시스템 인 패키지.
  15. 삭제
  16. 웨이퍼 레벨의 기판에 두께 방향으로 홀을 형성하고 이 홀에 열전도성 물질을 충진하여 히트 파이프를 형성하고,
    상기 기판 상면에 열방출 플레이트를 배치하고,
    상기 열방출 플레이트 상부에 제1전자 소자를 실장하고,
    상기 기판 상부로 복수의 층간 절연막을 형성하고,
    상기 복수의 층간 절연막 사이 또는 층간 절연막 내부에 제2전자 소자를 매립하고,
    상기 기판의 하면을 연삭하여 히트 파이프를 노출시키고,
    상기 기판 상부에 솔더 범프를 형성하고,
    상기 기판의 하면에 히트 싱크를 부착하는 단계를 포함하는 시스템 인 패키지 제조 방법.
  17. 제16항에 있어서, 상기 층간 절연막 사이 또는 내부에 수동 소자를 매립하는 단계를 더 포함하는 시스템 인 패키지 제조 방법.
  18. 제16항에 있어서, 상기 제1전자 소자 또는 제2전자 소자와 전기적으로 연결되도록 상기 층간 절연막을 관통하는 수직 도전층을 형성하는 단계를 더 포함하는 시스템 인 패키지 제조 방법.
  19. 제16항에 있어서, 상기 제1전자 소자 또는 제2전자 소자와 전기적으로 연결 되는 재배치 도전층을 형성하는 단계를 더 포함하는 시스템 인 패키지 제조 방법.
  20. 제16항에 있어서, 상기 기판을 시스템 단위로 절단하는 단계를 더 포함하는 시스템 인 패키지 제조 방법.
  21. 제16항에 있어서, 상기 기판에 복수의 홀을 형성하고, 상기 홀에 도전성 물질을 충진하는 단계를 포함하는 시스템 인 패키지 제조 방법.
  22. 제21항에 있어서, 상기 제2전자 소자의 일부분과 상기 열방출 플레이트를 연결하는 열전도 패스를 형성하는 단계를 더 포함하는 시스템 인 패키지 제조 방법.
  23. 웨이퍼 레벨의 기판에 열방출 플레이트를 배치하고,
    상기 열방출 플레이트 상부에 제1전자 소자를 실장하고,
    상기 기판 상부로 복수의 층간 절연막을 형성하고,
    상기 복수의 층간 절연막 사이 또는 층간 절연막 내부에 제2전자 소자를 매립하고,
    상기 기판 상부에 솔더 범프를 형성하고,
    상기 기판을 제거하고,
    상기 열방출 플레이트 하면에 히트 싱크를 부착하는 단계를 포함하는 시스템 인 패키지 제조 방법.
  24. 제23항에 있어서, 상기 기판은 경질 베이스 기판에 유연성 필름이 형성되어 있는 복합 구조인 시스템 인 패키지 제조 방법.
  25. 제24항에 있어서, 상기 유연성 필름은 이형성을 지닌 박형 필름 또는 액상으로 도포된 이형제인 시스템 인 패키지 제조 방법.
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