JP2004214258A - 半導体モジュール - Google Patents

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semiconductor
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integrated passive
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Satoshi Konishi
聡 小西
Tsuneo Endo
恒雄 遠藤
Koichi Nakajima
浩一 中嶋
Masaaki Tsuchiya
正明 土屋
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Renesas Technology Corp
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Abstract

【課題】半導体モジュールの小型化。
【解決手段】下面に外部電極端子及び放熱パッドを有するモジュール基板と、高周波電力増幅装置の初段トランジスタを組み込んだ第１半導体チップと、次段及び最終段トランジスタを組み込んだ第２半導体チップと、整合回路を構成する集積受動デバイスとを有し、第１半導体チップ及び第２半導体チップのうちの少なくとも一つの半導体チップと集積受動デバイスは重ねてモジュール基板の上面に搭載されている。第２半導体チップはモジュール基板の上面に設けられた窪みの底に搭載される。窪みの底には前記放熱パッドに接続される複数のビィアが設けられている。窪みから外れたモジュール基板の上面には第１半導体チップや抵抗，コンデンサ等のディスクリート部品が搭載されている。半導体チップや各部品はモジュール基板の上面に形成された封止部で被われている。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は半導体モジュールに係わり、特に小型化が達成できる半導体モジュールに関する。
【０００２】
【従来の技術】
トランジスタ等の能動素子を組み込んだ半導体チップ、抵抗やコンデンサ等の受動素子を組み込んだチップ部品をそれぞれ配線基板に搭載した半導体モジュール（半導体装置）の一例として、混成集積回路装置が知られている。
【０００３】
この混成集積回路装置は、例えば、携帯電話に組み込まれる高周波電力増幅装置（高周波パワーモジュール）を構成している（例えば、特許文献１参照）。
【０００４】
また、コンデンサ付きＩＣ（集積回路装置）チップを小型に製造する技術が知られている（例えば、特許文献２参照）。
【０００５】
【特許文献１】
特開平９−１１６０９１号公報（第５−７頁、図１，図３）
【特許文献２】
特開平９−２３２５０４号公報（第２頁、図５）
【０００６】
【発明が解決しようとする課題】
移動体通信の端末機器（携帯電話機等）には多くの電子部品が組み込まれている。携帯電話機の送信系に組み込まれる高周波増幅装置（パワーアンプモジュール：ＰＡ）も急速な小型・高機能化が進んで来ている。通信方式の一つとしてＧＳＭ（Global System for Mobile Communication)方式が知られているが、このＧＳＭ方式用のパワーアンプモジュールの外形寸法は、現状では縦１０ｍｍ，横８ｍｍの大きさであるが、次世代のモジュールでは縦６ｍｍ，横５ｍｍのサイズのものが主流になると想定される。
【０００７】
また、ＣＤＭＡ（CDMA code division multiple access 符号分割多元接続）分野においても現状の縦６ｍｍ，横６ｍｍのものが、縦５ｍｍ，横５ｍｍ、さらには縦４ｍｍ，横４ｍｍと順次要請されるものと想定できる。また、この要請はＧＳＭ製品でも同様と思われる。
【０００８】
このような超小型のパワーアンプモジュールでは、配線基板構成のモジュール基板における表面の二次元的を部品実装だけでは、トランジスタ等の能動素子を組み込んだ半導体チップや、抵抗（チップ抵抗）、コンデンサ（チップコンデンサ）等の受動素子からなるチップ部品が搭載できなくなり、三次元実装が必要になる。
【０００９】
本発明の目的は、複数の半導体チップや複数の電子部品を組み込んでなる半導体モジュールの小型化を図ることにある。
【００１０】
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００１２】
（１）本発明の半導体モジュールは、上面に配線を有し、下面に外部電極端子を有するモジュール基板と、能動素子を含む第１半導体チップ及び第２半導体チップと、複数の受動素子を集積化した集積受動デバイスとを有し、第１半導体チップ及び第２半導体チップのうちの少なくとも一つの半導体チップと集積受動デバイスは重ねてモジュール基板の上面に搭載されている。モジュール基板の上面には窪みが設けられ、下面には導体からなる放熱パッドが設けられている。窪みの底にはモジュール基板を上下に貫通するビィアが複数設けられ、このビィアは放熱パッドに接続されている。窪みの底には第２半導体チップが搭載されている。窪みから外れたモジュール基板の上面には第１半導体チップや抵抗、コンデンサ等の電子部品（受動部品）が搭載されている。第１半導体チップの上面には集積受動デバイスが搭載されている。第１・第２半導体チップ及び集積受動デバイスの上面の電極とモジュール基板の上面の配線が導電性のワイヤで電気的に接続されている。これら第１・第２半導体チップ、集積受動デバイス及びワイヤ等はモジュール基板の上面に設けられた封止部で被われている。封止部とモジュール基板は同じ寸法でかつ一致して重なっている。第１半導体チップ及び第２半導体チップは増幅回路を含むとともに、第１半導体チップの出力が第２半導体チップに入力され、高周波電力増幅装置を構成している。第１半導体チップの増幅回路に接続される入力整合回路及び第１及び第２半導体チップの増幅回路間に接続される段間整合回路は前記集積受動デバイスに組み込まれている。
【００１３】
（２）上記（１）の構成において、第２半導体チップの増幅回路の出力部分には出力整合回路が接続され、この出力整合回路はモジュール基板の上面に搭載される集積受動デバイスに組み込まれている。
【００１４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１５】
（実施形態１）
図１乃至図８は本発明の一実施形態（実施形態１）である半導体モジュールに係わる図である。図１乃至図７は半導体モジュールの構造に係わる図である。図１は半導体モジュールの模式的断面図、図２は平面図、図３は底面図、図４は模式的拡大断面図、図５はモジュール基板上の電子部品のレイアウトを示す図である。図１では各部を説明する符号は一部とし、詳細には図４に示してある。
【００１６】
本実施形態１の半導体モジュール（半導体装置）１は、外観的には四角形のモジュール基板２と、このモジュール基板２の上面に重ねて形成される封止部（パッケージ）３と、モジュール基板２の下面に設けられる複数の外部電極端子４及び放熱パッド５とからなっている。
【００１７】
半導体モジュール１は、その製造において、モジュール母基板の上面に半導体チップを含む電子部品を搭載し、その後電子部品等を被うようにモジュール母基板の上面に一定の高さの樹脂封止層を形成し、ついでモジュール母基板を重なった樹脂封止層をも含めて縦横に切断して一度に複数の半導体モジュール１を製造することから、モジュール基板２と封止部３は同じ寸法になり、かつ一致して重なる構造になる。従って、モジュール基板２の側面と封止部３の側面は一致し、封止部３の端部は、モジュール基板２の端部より外側に位置していない構造になる。このような製造方法によれば、半導体モジュール１を小型に製造することができる。なお、前記切断によってモジュール母基板はモジュール基板に、樹脂封止層は封止部になる。
【００１８】
モジュール基板２はプリント回路基板（ＰＣＢ）からなり、図１に示すように、上下面及び内部（図示せず）に所定の配線パターンの導体層を有するとともに、これら導体層は図示しないスルーホールに充填した導体を介して電気的に接続されている。モジュール基板２は複数の誘電体層（絶縁膜）間に複数の導体層（配線）を有する構造になっている。本実施形態１では、特に限定はされないが、誘電体層は６層になっている。
【００１９】
配線９はモジュール基板２の上下面及び内部に設けた導体層や上下に延在する導体によって形成される。モジュール基板２の下面に設けた導体層によって前記外部電極端子４や放熱パッド５が形成されている。モジュール基板２の上面に設けられた導体層によって、チップ搭載パッド６、電極接続パッド７、ワイヤ接続パッド８等が形成される。
【００２０】
また、本実施形態１では、モジュール基板２の上面に窪み１０が設けられている。そして、この窪み１０の底にはモジュール基板を上下に貫通するスルーホールが設けられるとともに、このスルーホールには導体が充填されてビィア１１が形成されている。また、窪み１０の底面にもチップ搭載パッド１２が設けられている。窪み１０の底のチップ搭載パッド１２と放熱パッド５は複数のビィア１１によって接続されている。放熱パッド５は外部電極端子４に比較して面積が大きくなっている。
【００２１】
導体層及び導体は金属で形成されている。例えば、モジュール基板２の上下面に形成される導体層は、図示しないがＴｉ（下層）／ＴｉＮとこの層上に形成されるＴｉ（下層）／Ａｌ−Ｃｕ−Ｓｉからなっている。また、接着剤やワイヤが接続される導体層の表面は接続を良好とするために、例えばＴｉ（下層）／Ｎｉからなるメッキ膜が設けられている。また、内部の導体層はＡｇ導体であり、スルーホールやビィアホールに充填される導体はＡｇ導体である。
【００２２】
本実施形態１ではチップ搭載パッド６の上面には第１半導体チップ１５が接着材１６によって固定されている。第１半導体チップ１５は、その構造を図示しないが、シリコン基板の上面側に能動素子として増幅回路が複数形成され、上面を被う絶縁層には所定数の電極１７が露出するように配列されている。電極１７は四角形状の第１半導体チップ１５の各辺に沿って設けられている。第１半導体チップ１５の電極１７と、第１半導体チップ１５の周囲のモジュール基板上に設けられるワイヤ接続パッド８は導電性のワイヤ１８で電気的に接続されている。
【００２３】
また、第１半導体チップ１５の中央には接着剤２０によって集積受動デバイス２１が固定されている。この集積受動デバイス２１の上面にも電極２２が所定数設けられている。集積受動デバイス２１の電極２２と、集積受動デバイス２１の周囲のモジュール基板上に設けられるワイヤ接続パッド８は導電性のワイヤ２３で電気的に接続されている。
【００２４】
窪み１０の底に設けられたチップ搭載パッド１２上には、第２半導体チップ２５が接着剤２６によって固定されている。第２半導体チップ２５は、その構造を図示しないが、シリコン基板の上面側に能動素子として増幅回路が複数形成され、上面を被う絶縁層には所定数の電極２７が露出するように配列されている。第２半導体チップ２５の電極２７と、窪み１０の縁上に設けられるワイヤ接続パッド８は導電性のワイヤ２８で電気的に接続されている。窪み１０の底のチップ搭載パッド１２と放熱パッド５はビィア１１を介して電気的に接続される構造になっている。ビィア１１は金属で形成されるため熱伝導性が良好である。従って、第２半導体チップ２５で発生した熱を放熱パッド５に速やかに伝達することができる。
【００２５】
本実施形態１の場合、第２半導体チップ２５の図示しない半導体基板は導電性の接着剤２６、チップ搭載パッド１２、ビィア１１を介して放熱パッド５に電気的に接続される構成になっている。従って、第２半導体チップ２５の半導体基板を第１基準電位、即ちグランド電位になるようにすれば、放熱パッド５もグランド電位になる。
【００２６】
モジュール基板２の上面には、チップ状の電子部品３０が所定数搭載されている。チップ状電子部品３０は、その両端が電極３１になり、この電極３１部分が接着剤３２によってモジュール基板２の上面に設けられた電極接続パッド７に電気的に接続されることによって固定されている。チップ状電子部品３０は、例えば、チップ抵抗、チップコンデンサ、チップインダクタである。接着剤３２は鉛の含有量が少ない半田（以下Ｐｂフリー半田と呼称）が用いられる。Ｐｂフリー半田としては、例えば、Ｓｎ，Ａｇ，ＣｕにＺｎやＢｉを含む半田が使用される。
【００２７】
外部電極端子４は、図３に示すように、半導体モジュール１の四角形の底面において、各辺に沿って所定ピッチで配列されている。そして、底面の中央部分に外部電極端子４に比較して大幅に広い面積の放熱パッド５が配置されている。
【００２８】
モジュール基板２の上面側には、第１半導体チップ１５、第２半導体チップ２５、集積受動デバイス２１、チップ状電子部品３０及びワイヤ１８、２３、２８等を被う封止部３が形成されている。この封止部３は絶縁性の樹脂で形成される。封止部３は、例えば、ヤング率が１〜２００Ｍｐａ、熱膨張率αが１８０×１０−６／℃〜２００×１０−６／℃のシリコーンレジンや、ヤング率が１０００〜１００００Ｍｐａのエポキシレジンで形成する。これにより、顧客実装のリフローでのパッケージ内の半田膨張による半田フラッシュ防止効果がある。即ち、実装基板に半導体モジュール１を半田等の接合材でリフローして実装する際、半導体モジュール１の封止部３内に組み込まれている電子部品の接合部分の半田が、リフローの熱によって膨張してモジュール基板２と封止部３の界面から外部に滲み出る現象（半田フラッシュ現象）が発生し易くなる。モジュール基板２の熱膨張率αは７×１０−６／℃程度であることから、封止部３を前記のようなヤング率や熱膨張率を有する樹脂で形成することによってモジュール基板２と封止部３との接着強度を向上させることができ、半田フラッシュ現象の発生を抑えることができる。
【００２９】
本実施形態１の半導体モジュール１は、高周波電力増幅装置を構成している。図８は高周波電力増幅装置の回路構成である。この高周波電力増幅装置は２種類の通信系を増幅する構成であり、各通信系を増幅する増幅系はトランジスタを３段従属接続した３段構成となっている。例えば、一方の通信系は周波数帯域が１７１０〜１７８５ＭＨｚとなるＤＣＳ（Digital Cellular System 1800)方式であり、他方の通信系は周波数帯域が８８０〜９１５ＭＨｚとなるＧＳＭ（GlobalSystem for Mobile Communication）方式である。
【００３０】
図８に示すように、一方の通信系は入力端子Ｐin１と、出力端子Ｐout１との間に初段トランジスタ（初段増幅器：第１増幅段）Ｑ１、次段トランジスタ（次段増幅器：第２増幅段）Ｑ２、並列接続される最終段トランジスタ（出力段増幅器）Ｑ３、Ｑ４を順次接続した構成になり、各トランジスタのドレイン電極には電源電圧Ｖdd１が印加され、各トランジスタのゲート電極には制御端子Ｖapcから入力される電圧によってバイアスされるようになっている。
【００３１】
また、他方の通信系は入力端子Ｐin２と、出力端子Ｐout２との間に初段トランジスタＱ５、次段トランジスタＱ６、並列接続される最終段（出力段）トランジスタＱ７，Ｑ８を順次接続した構成になり、各トランジスタのドレイン電極には電源電圧Ｖdd２が印加され、各トランジスタのゲート電極には制御端子Ｖapcから入力される制御電圧によってバイアスされるようになっている。
【００３２】
制御端子ＶapcはスイッチＳＷ１に接続され、このスイッチＳＷ１は切替端子Ｖctlによる切替え信号によって切り替わり、制御端子Ｖapcの制御電圧はこのスイッチＳＷ１によって特定された通信系の増幅を行うようになっている。
【００３３】
トランジスタＱ１，Ｑ２，Ｑ５，Ｑ６は第１半導体チップ１５にモノリシックに形成され、出力段トランジスタのＱ３，Ｑ４，Ｑ７，Ｑ８は第２半導体チップ２５にモノリシックに形成されている。
【００３４】
両通信系においては、Ｃで表示される容量素子（ＣＰ，ＣＧ，ＣＢ）、Ｒで表示される抵抗素子（ＲＰ，ＲＧ）、Ｌで表示されるインダクタが多数組み込まれ、整合回路やバイアス回路を構成している。
【００３５】
例えば、一方の通信系には、ＣＰ１〜ＣＰ７及びＣＰ９〜ＣＰ１２並びにＣＢ１，ＣＢ２で示すコンデンサ素子と、ＲＰ１〜ＲＰ４及びＲＰ６で示す抵抗素子と、Ｌ１で示すインダクタ素子と、長方形で表示されるストリップライン（マイクロストリップライン）とが組み込まれている。
【００３６】
また、他方の通信系には、ＣＧ１〜ＣＧ７及びＣＧ９〜ＣＧ１３並びにＣＢ３，ＣＢ４で示すコンデンサ素子と、ＲＧ１〜ＲＧ４及びＲＧ６で示す抵抗素子と、Ｌ２で示すインダクタ素子と、長方形で表示されるストリップライン（マイクロストリップライン）とが組み込まれている。
【００３７】
集積受動デバイス２１には、図８の四角形枠で示す整合回路が組み込まれている。図６は集積受動デバイス２１に組み込まれるコンデンサ素子を等価回路的に表示した模式的平面図である。集積受動デバイス２１の上面には、図６に示すように、両側に沿って電極２２が設けられている。四角形で示す電極２２の一側に示すＧはグランド端子であることを示すものである。
【００３８】
一方の通信系において、ＣＰ１及びＣＰ２は初段トランジスタＱ１の入力整合回路を形成し、ＣＰ３及びＣＰ４は初段トランジスタＱ１と次段トランジスタＱ２の間の段間整合回路を形成し、ＣＰ５乃至ＣＰ７は次段トランジスタＱ２と最終段（出力段）トランジスタＱ３，Ｑ４の間の段間整合回路を形成している。また、他方の通信系において、ＣＧ１及びＣＧ２は初段トランジスタＱ５の入力整合回路を形成し、ＣＧ３及びＣＧ４は初段トランジスタＱ５と次段トランジスタＱ６の間の段間整合回路を形成し、ＣＧ５乃至ＣＧ７は次段トランジスタＱ６と出力段トランジスタＱ７，Ｑ８の間の段間整合回路を形成している。これらの整合回路が、図６に示すように集積受動デバイス２１に組み込まれている。
【００３９】
図７は集積受動デバイス２１の一部を示す模式的断面図である。この断面図には、次段トランジスタＱ２と最終段（出力段）トランジスタＱ３，Ｑ４の間の段間整合回路を形成するＣＰ５，ＣＰ６，ＣＰ７が示されている。ＣＰ５の電極の一方は集積受動デバイス２１の上面の電極２２（図６の左側の電極）に接続され、ＣＰ７の電極の一方は集積受動デバイス２１の上面の電極２２（図６の右側の電極）に接続されている。そして、これら電極２２は、図４に示すように、第１半導体チップ１５の周囲に位置するワイヤ接続パッド８にワイヤ２３を介して電気的に接続されることになる。
【００４０】
集積受動デバイス（ＩＰＤ：integrated Passive Device）２１は、図７に示すように、主面に絶縁層３５を有するガラス板等からなる基板３４の主面に、導体層及び絶縁層を所定箇所所定形状に繰り返して積層形成する。この形成の途中段階で所定の導体層間に誘電体層を形成することによって図７に示すように容量素子（コンデンサ）を形成することができる。また、図示しないが所定の導体層間に抵抗材料を介在させれば抵抗素子を形成でき、渦巻き状に導体層を配置することによってインダクタンス素子（インダクタ）を形成することができる。
【００４１】
図７において、３６ａ，３６ｂ，３６ｃ，３６ｄは導体層、３７は誘電体層、３８及び３９は絶縁層である。最上層の保護膜としての絶縁層３９が設けられない領域には図６に示す電極２２が露出するようになっている。電極２２はワイヤボンディングに適した平坦な構造（図１、図６参照）、またはフリップ・チップ接続するためのバンプ電極とすることができる。図７はこのようにして形成したＣＰ５，ＣＰ６，ＣＰ７を示してある。
【００４２】
ＩＰＤは多くの受動素子を小型に組み込むことができるため近年多用されている。ＩＰＤとしては、配線基板上に導体又は誘電体からなる薄膜を順次形成して各受動部品を形成する構造や、半導体基板の主面に所定パターンの拡散領域を形成するとともに、絶縁層や配線等を形して各受動部品を形成する構造が知られている。
【００４３】
本実施形態１で使用されるコンデンサは、容量値が１〜５０ｐＦ程度であり、１個のコンデンサの誘電体層３８の面積は３００μｍ２程度であることから、図６に示すように、１４個程度のコンデンサを組み込んだ集積受動デバイス２１は、縦横が１ｍｍ程度と小型になることから第１半導体チップ１５に充分搭載することができる。このような集積受動デバイス２１は、ディスクリートなチップコンデンサを１４個実装する面積の３０％程度と大幅に小型にできる。
【００４４】
図５はモジュール基板２の上面に搭載配置される第１半導体チップ１５、第２半導体チップ２５や電子部品３０等を示す模式図である。なお、ワイヤや半田は省略してある。
【００４５】
本実施形態１の半導体モジュール１においては、発熱量が大きい出力段トランジスタを組み込んだ第２半導体チップ２５は、窪み１０の底に固定されて効果的に放熱が行われるようになり、発熱量が出力段トランジスタに比較して充分小さい初段・次段トランジスタを組み込んだ第１半導体チップ１５はモジュール基板２の上面に搭載されている。
【００４６】
また、本実施形態１では、出力段トランジスタＱ３，Ｑ４，Ｑ７，Ｑ８の入力整合回路、バイアス整合回路及び出力整合回路を公差の小さいディスクリート部品で構成してある。即ち、通常公差（１０Ω±５％）のものを使用することなく、狭公差（１０Ω±１％）のディスクリート部品を使用する。これにより、特性（電力効率）を、例えば、２％程度向上させることができる。
【００４７】
また、半導体モジュール１の製造において、最終段増幅器の出力整合回路を構成するディスクリート部品としては、それぞれ特性が異なる複数のディスクリート部品を用意しておき、最終の特性改善でのチューニングにおいて、特性に合わせてディスクリート部品を選択してモジュール基板２に搭載して良好な特性を有する半導体モジュール１を製造する。
【００４８】
本実施形態１によれば以下の効果を有する。
【００４９】
（１）モジュール基板２の上面に搭載した第１半導体チップ１５の上面に集積受動デバイス２１を搭載配置する三次元実装構造になるため、モジュール基板２の上面に第１半導体チップや集積受動デバイスを並べて搭載する構造に比較して半導体モジュール１を小型にすることができる。
【００５０】
（２）集積受動デバイス２１は複数のコンデンサを複数集積したものであることから、ディスクリートなコンデンサ部品（ディスクリート部品）をモジュール基板２上に搭載する構造に比較して半導体モジュール１を小型にすることができる。そして、このような集積受動デバイス２１を第１半導体チップ１５上に搭載することから、さらに半導体モジュール１の小型化が達成できる。
【００５１】
（３）集積受動デバイス２１には、初段トランジスタ（増幅器）Ｑ１，Ｑ５の入力整合回路及び出力整合回路が組み込まれている。そして、この集積受動デバイス２１は初段増幅器Ｑ１，Ｑ５が組み込まれた第１半導体チップ１５上に搭載されていることから、初段増幅器Ｑ１，Ｑ５と入力整合回路及び出力整合回路とが近くなり、ＲＦ（高周波）上、損失やインピーダンス変動が少なくなる。
【００５２】
（４）出力段トランジスタＱ３，Ｑ４，Ｑ７，Ｑ８の入力整合回路、バイアス整合回路及び出力整合回路を公差の小さいディスクリート部品で構成してあることから、特性（電力効率）を向上させることができる。例えば、電力効率を２％程度向上させることができる。
【００５３】
（５）発熱量が大きい第２半導体チップ２５をモジュール基板２の上面に設けた窪み１０の底上に固定する構造になっていることから、ビィア１１を介してモジュール基板２の下面の放熱パッド５に速やかに熱を伝達できるため、放熱性の高い半導体モジュール１（高周波電力増幅装置）を提供することができる。従って、この半導体モジュール１を組み込んだ携帯電話機も半導体モジュール１の放熱性能が良好であることから安定して動作することになる。
【００５４】
ここで、本実施形態１の変形例について説明する。変形例の説明における図では説明に必要な符号を付し、一部の符号は省略する。
【００５５】
図９は第１の変形例である半導体モジュールの模式的断面図である。本例の半導体モジュール１は、実施形態１において、モジュール基板２の上面に搭載した第１半導体チップ１５の上面に集積受動デバイス２１をフリップ・チップ接続して搭載したものである。従って、図９に示すように、あらかじめ、集積受動デバイス２１の電極を半田バンプ電極４０として形成しておくとともに、半田バンプ電極４０に対応して第１半導体チップ１５の上面にもフリップ・チップ接続用の電極４１を形成しておく。そして、集積受動デバイス２１の搭載時、各電極４１に各半田バンプ電極４０を重ね、一時的加熱（リフロー）によって半田バンプ電極４０を軟化させて電極４１との接続を行う。
【００５６】
第１の変形例による半導体モジュール１は、第１半導体チップ１５の上面に集積受動デバイス２１をフリップ・チップ接続によって搭載することからワイヤを使用しない。従って、ワイヤによるインダクタンスの変動がなく、特性が向上するとともに、チューニングが簡略化できるというメリットがある。
【００５７】
図１０は第２の変形例である半導体モジュールの簡略化した模式的断面図である。本例の半導体モジュール１は、実施形態１において、モジュール基板２の上面に設けた窪み１０の底にフリップ・チップ接続によって第２半導体チップ２５を搭載し、この第２半導体チップ２５の上面に絶縁性の接着剤４５を介して第１半導体チップ１５を搭載し、第１半導体チップ１５の電極１７と窪み１０の周囲のモジュール基板２の上面に設けられたワイヤ接続パッド８を導電性のワイヤ１８で電気的に接続した構造になっている。また、集積受動デバイス２１はモジュール基板２の上面に搭載し、集積受動デバイス２１の上面の電極２２と集積受動デバイス２１の周囲のモジュール基板２の上面に設けられたワイヤ接続パッド８を導電性のワイヤ２３で電気的に接続した構造になっている。
【００５８】
本例では、あらかじめ、第２半導体チップ２５の電極を半田バンプ電極４６として形成しておくとともに、半田バンプ電極４６に対応して窪み１０の底にも図示しないフリップ・チップ接続用の電極を形成しておく。そして、第２半導体チップ２５の搭載時、窪み１０の底の各電極に各半田バンプ電極４６を重ね、一時的加熱（リフロー）によって半田バンプ電極４６を軟化させて電極との接続を行う。
【００５９】
本例では、次段及び最終段増幅器のグランドは半田バンプ電極４６で強化できる。初段増幅器はグランド電位の変動が少ないので、電極１７とワイヤ接続パッド８をワイヤ１８で接続する構成で充分対応できる。
【００６０】
図１１は第３の変形例である半導体モジュールの簡略化した模式的断面図である。本例の半導体モジュール１は、実施形態１の半導体モジュール１において、窪み１０の底に初段・次段・最終段増幅器を組み込んだ半導体チップ５０を搭載し、この半導体チップ５０の図示しない電極とモジュール基板２の上面の図示しないワイヤ接続パッドを導電性のワイヤ５１で接続し、半導体チップ５０の上面に集積受動デバイス２１を半田バンプ電極４０を介してフリップ・チップ接続でモジュール基板２の上面の図示しない電極に電気的に接続するものである。また出力整合回路は狭公差のディスクリート部品を組み合わせて形成されている。
【００６１】
本例ではワイヤによる特性変動が無く、安定した特性出しが可能であり、また、ワイヤボンド用の基板パッドも必要なく、更なる小型化が出来るという効果がある。
【００６２】
本実施形態１では、第１半導体チップ１５に高周波電力増幅装置の初段増幅器を組み込んだ例で説明したが、第１半導体チップ１５には、この高周波電力増幅装置を制御する制御回路を組み込むことも可能である。例えば、制御回路として、ＡＰＣ（自動パワー制御回路）やＡＧＣ（自動利得制御回路）等の回路を組み込む。
【００６３】
（実施形態２）
図１２乃至図１４は本発明の他の実施形態（実施形態２）である半導体モジュールに係わる図である。本例では、実施形態１の半導体モジュール１において、出力整合回路を集積受動デバイス５５に組み込み、この集積受動デバイス５５をモジュール基板２の上面に搭載し、集積受動デバイス５５の上面に設けられた図示しない電極と集積受動デバイス５５の周囲のモジュール基板２の上面に設けられた図示しないワイヤ接続パッドを導電性のワイヤ５６で電気的に接続したものである。従って、モジュール基板２の上面には出力整合回路を構成するディスクリート部品は搭載しない。他の構成は実施形態１と同じである。
【００６４】
図１３は、本例の半導体モジュール１の等価回路図である。等価回路としては、実施形態１の図８に示す等価回路と同じである。一点鎖線枠で囲んだ部分が集積受動デバイス５５に組み込まれた部分である。即ち、集積受動デバイス５５には、最終段（出力段）トランジスタＱ３，Ｑ４のドレイン端子と出力端子Ｐout１との間に設けられるＣＰ９〜ＣＰ１２及びインダクタＬ１、最終段（出力段）トランジスタＱ７，Ｑ８のドレイン端子と出力端子Ｐout ２との間に設けられるＣＧ９〜ＣＧ１３及びインダクタＬ２が組み込まれている。
【００６５】
図１４は半導体モジュールに組み込まれた集積受動部品の断面図であり、ＣＰ１２，ＣＰ１１及びインダクタＬ１が形成された部分を示す。インダクタＬ１は導体層を渦巻き状に配置することによって形成されている。なお、３６ｅ，３６ｆ，３６ｇ，３６ｈは導体層である。
【００６６】
本例では出力整合回路を集積受動デバイス５５に組み込み、これをモジュール基板２の上面に搭載する構造であることから、複数のディスクリート部品をモジュール基板２の上面に搭載して出力整合回路を構成する構造に比較して、さらに大幅に半導体モジュール１を小型化できる。また、モジュール基板２を小さくしない場合にはさらに多くのディスクリート部品の搭載が可能になり、更なる高機能化が達成できる。
【００６７】
図１５は本実施形態２の第１の変形例である半導体モジュールの簡略化した模式的断面図である。本例では、実施形態２の集積受動デバイス５５の電極をバンプ電極５８とし、集積受動デバイス５５をバンプ電極５８を介してモジュール基板２の主面にフリップ・チップ実装したものである。
【００６８】
本例では、フリップ・チップ接続によって集積受動デバイス５５をモジュール基板２に搭載することからワイヤを使用しない。従って、ワイヤによるインダクタンスの変動がなく、特性が向上するとともに、チューニングが簡略化できるというメリットがある。
【００６９】
図１６は本実施形態２の第２の変形例である半導体モジュールの簡略化した模式的断面図である。本例は、実施形態１の構造の半導体モジュール１において、出力整合回路を集積受動デバイス５５に組み込み、この集積受動デバイス５５を窪み１０の底に搭載した第２半導体チップ２５の上面に搭載し、集積受動デバイス５５の上面に設けられた図示しない電極と窪み１０の周囲のモジュール基板２の上面に設けられた図示しないワイヤ接続パッドを導電性のワイヤ５６で電気的に接続したものである。従って、モジュール基板２の上面には出力整合回路を構成するディスクリート部品は搭載しない。他の構成は実施形態１と同じである。本例では、出力整合回路を組み込んだ集積受動デバイス５５を第２半導体チップ２５上に搭載することから、モジュール基板２の更なる小型化、またはより多くのディスクリート部品の搭載が可能になり、更なる高機能化が達成できる。
【００７０】
（実施形態３）
図１７は本発明の他の実施形態（実施形態３）である半導体モジュールの簡略化した模式的断面図である。本実施形態３の半導体モジュール１は、第１半導体チップ１５と集積受動デバイス２１の搭載場所が異なる以外は実施形態１の半導体モジュール１と同じ構造になっている。
【００７１】
即ち、モジュール基板２の窪み１０の底に搭載した第２半導体チップ２５上にスペーサ６０を介して第１半導体チップ１５を搭載するとともに、集積受動デバイス２１はモジュール基板２の上面に直接搭載した構造になっている。
【００７２】
スペーサ６０は、第２半導体チップ２５の上面に図示しない接着剤によって固定され、このスペーサ６０上に第１半導体チップ１５が図示しない接着剤によって固定される。第１半導体チップ１５と第２半導体チップ２５は、スペーサ６０によって電気的に接続されないように、スペーサ６０全体を絶縁性のもので形成したり、あるいは中層または表層が絶縁層となるものによって形成されている。スペーサ６０による電気的絶縁が十分な場合には、接着剤は絶縁性または導電性のいずれでもよい。電気的絶縁が不十分な場合には接着剤は絶縁性のものを使用すればよい。また、スペーサ６０は両面が接着性の絶縁性テープ等であってもよい。
【００７３】
スペーサ６０は、第２半導体チップ２５の上面の図示しない電極に接触しないように第２半導体チップ２５よりも小さく、かつ第２半導体チップ２５の中央に固定されている。スペーサ６０の上面に固定される第１半導体チップ１５は、図示しない電極が存在する面が上面になるように搭載されている。第１半導体チップ１５の電極と窪み１０の周囲のモジュール基板２の上面に設けられた図示しないワイヤ接続パッドは導電性のワイヤ１８で電気的に接続されている。
【００７４】
モジュール基板２に搭載された集積受動デバイス２１の上面の図示しない電極と、集積受動デバイス２１の周囲のモジュール基板２の上面に設けられた図示しないワイヤ接続パッドは導電性のワイヤ２３で電気的に接続されている。
【００７５】
初段増幅器が組み込まれた第１半導体チップ１５は、出力段増幅器を組み込んだ第２半導体チップ２５に比較して、発熱量が小さいことから、第２半導体チップ２５上への搭載も可能になる。スペーサ６０を熱伝導性が良好なもので形成すれば、第１半導体チップ１５で発生した熱はスペーサ６０、第２半導体チップ２５及びビィア１１を介して放熱パッド５に速やかに伝達することができる。
【００７６】
本実施形態３の半導体モジュール１は、第１半導体チップ１５をモジュール基板２の上面に搭載することなく、第２半導体チップ２５上に搭載するため、第１半導体チップ１５を搭載しない分、モジュール基板２の小型化を図ることができる。また、モジュール基板２を小型にしない場合には、その分他のディスクリート部品等の搭載が可能になり、高機能化が達成できる。
【００７７】
（実施形態４）
図１８は本発明の他の実施形態（実施形態４）である半導体モジュールの簡略化した模式的断面図である。本実施形態４の半導体モジュール１は、第１半導体チップ１５と集積受動デバイス２１の搭載関係を逆にすることと、第１半導体チップ１５よりも集積受動デバイス２１の寸法が大きくなる以外は実施形態１の半導体モジュール１と同じ構成になっている。
【００７８】
即ち、モジュール基板２の上面に第１半導体チップ１５を直接搭載せず、モジュール基板２の上面に集積受動デバイス２１を電極が上面になる姿勢で図示しない接着剤で搭載し、この集積受動デバイス２１の上面に図示しない接着剤を用いて第１半導体チップ１５を搭載したものである。
【００７９】
集積受動デバイス２１の図示しない電極に第１半導体チップ１５が接触しないように集積受動デバイス２１は大きく形成され、第１半導体チップ１５は集積受動デバイス２１の図示しない電極に接触しないように集積受動デバイス２１の中央に固定されている。
集積受動デバイス２１の上面の図示しない電極と、集積受動デバイス２１の周囲のモジュール基板２の上面に設けられた図示しないワイヤ接続パッドは導電性のワイヤ２３で電気的に接続されている。集積受動デバイス２１上の第１半導体チップ１５の上面の図示しない電極と、集積受動デバイス２１の周囲のモジュール基板２の上面に設けられた図示しないワイヤ接続パッドは導電性のワイヤ１８で電気的に接続されている。
【００８０】
本実施形態４では、集積受動デバイス２１に、面積が大きくなるインダクタを入れる場合に集積受動デバイスのサイズが、半導体チップ１５より大きくなった場合に、小型化する場合には有効な構造である。この場合のインダクタの容量は、１ｎＨ〜２０ｎＨである。
【００８１】
図１９は本実施形態４の変形例である半導体モジュールの簡略化した模式的断面図である。本例は実施形態４の半導体モジュール１において、第１半導体チップ１５をその上面に搭載する集積受動デバイス２１をモジュール基板２の上面にフリップ・チップ実装する点が異なる。
【００８２】
本例では、実施形態４の集積受動デバイス２１の電極をバンプ電極６１とし、集積受動デバイス２１をバンプ電極６１を介してモジュール基板２の上面にフリップ・チップ実装し、集積受動デバイス２１の上面に第１半導体チップ１５を電極を上面にした状態で搭載する構造になっている。
【００８３】
本例では、集積受動デバイス２１の電極とモジュール基板２の電極をワイヤを用いて接続せず、バンプ電極を用いて電気的に接続する構造であることから、ワイヤによるインダクタンスの変動がなく、特性が向上するとともに、チューニングが簡略化できるというメリットがある。
【００８４】
（実施形態５）
図２０は本発明の他の実施形態（実施形態５）である半導体モジュールの簡略化した模式的断面図である。
【００８５】
本実施形態５の半導体モジュール１は、実施形態３の半導体モジュール１において、モジュール基板２の上面に搭載していた集積受動デバイス２１を、第２半導体チップ２５上にスペーサ６０を介して重ねて搭載した第１半導体チップ１５上に集積受動デバイス２１を搭載したものである。従って、他の構成部分は実施形態３の半導体モジュール１と同じである。
【００８６】
第１半導体チップ１５の上面に搭載される集積受動デバイス２１は、第１半導体チップ１５の上面の図示しない電極に接触しないように第１半導体チップ１５よりも小さくなっているとともに、第１半導体チップ１５の中央位置に搭載されている。
【００８７】
集積受動デバイス２１の上面の図示しない電極と、窪み１０の周囲のモジュール基板２の上面に設けられた図示しないワイヤ接続パッドは導電性のワイヤ２３で電気的に接続されている。
【００８８】
本実施形態５の半導体モジュール１は、集積受動デバイス２１をモジュール基板２の上面に搭載することなく、第２半導体チップ２５上に搭載するため、集積受動デバイス２１を搭載しない分、モジュール基板２の小型化を図ることができる。また、モジュール基板２を小型にしない場合には、その分他のディスクリート部品等の搭載が可能になり、高機能化が達成できる。
【００８９】
（実施形態６）
図２１は本発明の他の実施形態（実施形態６）である半導体モジュールの簡略化した模式的断面図である。
【００９０】
本実施形態６の半導体モジュール１は、第１半導体チップ１５と集積受動デバイス２１の搭載場所が異なる以外は実施形態１の半導体モジュール１と同じ構造になっている。
【００９１】
即ち、モジュール基板２の窪み１０の底に搭載した第２半導体チップ２５上に、バンプ電極５８を有する集積受動デバイス２１をフリップ・チップ実装し、この集積受動デバイス２１の上面に電極が上面となる姿勢で第１半導体チップ１５を搭載し、第１半導体チップ１５の図示しない電極と窪み１０の周囲のモジュール基板２の上面に設けられた図示しないワイヤ接続パッドを導電性のワイヤ１８で電気的に接続した構造になっている。
【００９２】
図示しないが、集積受動デバイス２１の各バンプ電極５８は第１半導体チップ１５の各電極と電気的に接続されて、図８の等価回路図の一部を構成することになる。
【００９３】
本実施形態６の半導体モジュール１は、第１半導体チップ１５及び集積受動デバイス２１をモジュール基板２の上面に搭載することなく、第２半導体チップ２５上に搭載する構成になるため、第１半導体チップ１５や集積受動デバイス２１を搭載しない分、モジュール基板２の小型化を図ることができる。また、モジュール基板２を小型にしない場合には、その分他のディスクリート部品等の搭載が可能になり、高機能化が達成できる。
【００９４】
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。実施形態では、増幅器（トランジスタ）としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor)を用いているが、他のシリコンまたは化合物半導体を含むバイポーラ系トランジスタであってもよい。
【００９５】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【００９６】
（１）モジュール基板の上面に搭載した半導体チップの上面に集積受動デバイスや他の半導体チップを搭載する三次元実装構造になることから半導体モジュールの小型化や高機能化を図ることができる。
【００９７】
（２）集積受動デバイスは複数の受動素子を複数集積したものであることから、ディスクリート部品をモジュール基板上に搭載する構造に比較して半導体モジュールを小型にすることができる。そして、このような集積受動デバイスを半導体チップと重ねるようにしてモジュール基板上に搭載することから、さらに半導体モジュールの小型化が達成できる。
【００９８】
（３）発熱量が大きい半導体チップをモジュール基板の上面に設けた窪みの底上に固定する構造になっていることから、ビィアを介してモジュール基板の下面の放熱パッドに速やかに熱を伝達できるため、放熱性の高い半導体モジュールを提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態（実施形態１）である半導体モジュールの模式的断面図である。
【図２】前記半導体モジュールの平面図である。
【図３】前記半導体モジュールの底面図である。
【図４】前記半導体モジュールの模式的拡大断面図である。
【図５】前記半導体モジュールにおける電子部品の配置状態を示す模式的平面図である。
【図６】前記半導体モジュールに組み込まれる集積受動部品の回路構成を示す模式的平面図である。
【図７】前記集積受動部品の一部を示す模式的断面図である。
【図８】前記半導体モジュールの等価回路図である。
【図９】本実施形態１の第１の変形例である半導体モジュールの模式的断面図である。
【図１０】本実施形態１の第２の変形例である半導体モジュールの模式的断面図である。
【図１１】本実施形態１の第３の変形例である半導体モジュールの簡略化した模式的断面図である。
【図１２】本発明の他の実施形態（実施形態２）である半導体モジュールの簡略化した模式的断面図である。
【図１３】本実施形態２の半導体モジュールの等価回路図である。
【図１４】本実施形態２の半導体モジュールに組み込まれた集積受動部品の断面図である。
【図１５】本実施形態２の第１の変形例である半導体モジュールの簡略化した模式的断面図である。
【図１６】本実施形態２の第２の変形例である半導体モジュールの簡略化した模式的断面図である。
【図１７】本発明の他の実施形態（実施形態３）である半導体モジュールの簡略化した模式的断面図である。
【図１８】本発明の他の実施形態（実施形態４）である半導体モジュールの簡略化した模式的断面図である。
【図１９】本実施形態４の変形例である半導体モジュールの簡略化した模式的断面図である。
【図２０】本発明の他の実施形態（実施形態５）である半導体モジュールの簡略化した模式的断面図である。
【図２１】本発明の他の実施形態（実施形態６）である半導体モジュールの簡略化した模式的断面図である。
【符号の説明】
１…半導体モジュール（半導体装置）、２…モジュール基板、３…封止部、４…外部電極端子、５…放熱パッド、６…チップ搭載パッド、７…電極接続パッド、８…ワイヤ接続パッド、９…配線、１０…窪み、１１…ビィア、１２…チップ搭載パッド、１５…第１半導体チップ、１６…接着材、１７…電極、１８…ワイヤ、２０…接着剤、２１…集積受動デバイス、２２…電極、２３…ワイヤ、２５…第２半導体チップ、２６…接着剤、２７…電極、２８…ワイヤ、３０…電子部品（チップ状電子部品）、３１…電極、３２…接着剤、３４…基板、３５…絶縁層、３６ａ，３６ｂ，３６ｃ，３６ｄ…導体層、３７…誘電体層、３８，３９…絶縁層、４０…半田バンプ電極、４１…電極、４５…絶縁性の接着剤、４６…半田バンプ電極、５０…半導体チップ、５１…ワイヤ、５５…集積受動デバイス、５６…ワイヤ、５８…バンプ電極、６０…スペーサ、６１…バンプ電極。

Claims (38)

  1. 上面に配線を有し、下面に外部電極端子を有するモジュール基板と、
    前記モジュール基板上に、能動素子を含む第１半導体チップ及び第２半導体チップと、
    集積受動デバイスとを有し、
    前記第１半導体チップ及び前記第２半導体チップのうちの一つの半導体チップと前記集積受動デバイスは重ねて前記モジュール基板の上面に搭載されていることを特徴とする半導体モジュール。
  2. 請求項１に記載の半導体モジュールにおいて、前記第１半導体チップ及び前記第２半導体チップは増幅回路を含み、前記第１半導体チップの出力が前記第２半導体チップに入力される構成になっていることを特徴とする半導体モジュール。
  3. 請求項２に記載の半導体モジュールにおいて、前記第１半導体チップ及び前記第２半導体チップの間に段間整合回路が設けられ、前記段間整合回路は前記集積受動デバイスで形成されていることを特徴とする半導体モジュール。
  4. 請求項３に記載の半導体モジュールにおいて、前記第１半導体チップの入力部に接続される入力整合回路と、前記第２半導体チップの出力部に接続される出力整合回路とを有し、前記出力整合回路はディスクリート部品の接続によって形成されていることを特徴とする半導体モジュール。
  5. 上面に配線を有し、下面に外部電極端子を有するモジュール基板と、
    前記モジュール基板上に、能動素子を含む第１半導体チップ及び第２半導体チップと、
    集積受動デバイスとを有し、
    前記第２半導体チップ上に前記第１半導体チップが搭載されていることを特徴とする半導体モジュール。
  6. 請求項５に記載の半導体モジュールにおいて、発熱量は前記第１半導体チップに比較して前記第２半導体チップが大きいことを特徴とする半導体モジュール。
  7. 請求項６に記載の半導体モジュールにおいて、前記モジュール基板の上面にディスクリート部品が搭載されていることを特徴とする半導体モジュール。
  8. 請求項６に記載の半導体モジュールにおいて、前記第１半導体チップ上に前記集積受動デバイスが配置されていることを特徴とする半導体モジュール。
  9. 請求項６に記載の半導体モジュールにおいて、前記第１半導体チップの上面に前記集積受動デバイスが搭載され、前記集積受動デバイスの上面に前記第２半導体チップが搭載されていることを特徴とする半導体モジュール。
  10. 請求項９に記載の半導体モジュールにおいて、前記モジュール基板の上面にディスクリート部品が搭載されていることを特徴とする半導体モジュール。
  11. 請求項６に記載の半導体モジュールにおいて、前記第１半導体チップ及び前記第２半導体チップは増幅回路を含み、前記第１半導体チップの出力が前記第２半導体チップに入力される構成になり、前記第１半導体チップ及び前記第２半導体チップの間に段間整合回路が設けられていることを特徴とする半導体モジュール。
  12. 請求項１１に記載の半導体モジュールにおいて、前記第１半導体チップの入力部に接続される入力整合回路と、前記第２半導体チップの出力部に接続される出力整合回路とを有し、前記出力整合回路はディスクリート部品の接続によって形成されていることを特徴とする半導体モジュール。
  13. 上面に配線を有し、下面に外部電極端子を有するモジュール基板と、
    能動素子が形成された第１半導体チップ及び第２半導体チップと、
    第１集積受動デバイスとを有し、
    前記第１半導体チップ及び前記第２半導体チップは前記モジュール基板の上面側において所定の距離を置いて配置されていることを特徴とする半導体モジュール。
  14. 請求項１３に記載の半導体モジュールにおいて、前記第１半導体チップの上面に第１集積受動デバイスが配置されていることを特徴とする半導体モジュール。
  15. 請求項１４に記載の半導体モジュールにおいて、前記モジュール基板の上面にディスクリート部品が搭載されていることを特徴とする半導体モジュール。
  16. 請求項１４に記載の半導体モジュールにおいて、前記モジュール基板の上面に第２集積受動デバイスが搭載され、前記第２集積受動デバイスと前記モジュール基板の間に能動素子を含む半導体チップが存在していないことを特徴とする半導体モジュール。
  17. 請求項１６に記載の半導体モジュールにおいて、前記モジュール基板の上面にディスクリート部品が搭載されていることを特徴とする半導体モジュール。
  18. 請求項１４に記載の半導体モジュールにおいて、前記モジュール基板の上面に第２集積受動デバイスが搭載され、前記第２半導体チップの上面に前記第２集積受動デバイスが搭載されていることを特徴とする半導体モジュール。
  19. 請求項１３に記載の半導体モジュールにおいて、前記第１半導体チップの下に前記第１集積受動デバイスが配置されていることを特徴とする半導体モジュール。
  20. 請求項１９に記載の半導体モジュールにおいて、前記第１集積受動デバイスは前記モジュール基板の上面にフリップ・チップ接続によって搭載されていることを特徴とする半導体モジュール。
  21. 請求項２０に記載の半導体モジュールにおいて、前記モジュール基板の上面にディスクリート部品が搭載されていることを特徴とする半導体モジュール。
  22. 請求項１９に記載の半導体モジュールにおいて、前記モジュール基板の上面にディスクリート部品が搭載されていることを特徴とする半導体モジュール。
  23. 請求項１３に記載の半導体モジュールにおいて、前記第１半導体チップ及び前記第２半導体チップは増幅回路を含み、前記第１半導体チップの出力が前記第２半導体チップに入力される構成になり、前記第１半導体チップ及び前記第２半導体チップの間に段間整合回路が設けられ、前記段間整合回路は前記集積受動デバイスで構成されていることを特徴とする半導体モジュール。
  24. 請求項２３に記載の半導体モジュールにおいて、前記第１半導体チップの入力部に接続される入力整合回路と、前記第２半導体チップの出力部に接続される出力整合回路とを有し、前記出力整合回路は複数のディスクリート部品の接続によって形成されていることを特徴とする半導体モジュール。
  25. 上面に配線を有し、下面に外部電極端子を有するモジュール基板と、
    前記モジュール基板上に、能動素子を含む第１半導体チップ及び第２半導体チップとを有し、
    前記第１半導体チップ及び前記第２半導体チップは前記モジュール基板の上面側において、水平方向に所定の距離を置いて配置され、
    前記第１半導体チップ上に前記第１集積受動デバイスが搭載され、
    前記第１半導体チップ及び前記第２半導体チップは増幅回路を含み、
    前記第１半導体チップの出力が前記第２半導体チップに入力される構成になり、
    前記第１半導体チップ及び前記第２半導体チップの間に段間整合回路が設けられ、
    前記段間整合回路は前記第１集積受動デバイスで構成されていることを特徴とする半導体モジュール。
  26. 請求項２５に記載の半導体モジュールにおいて、前記第１半導体チップの入力部に接続される入力整合回路と、前記第２半導体チップの出力部に接続される出力整合回路とを有し、前記出力整合回路はディスクリート部品の接続によって形成されていることを特徴とする半導体モジュール。
  27. 請求項２６に記載の半導体モジュールにおいて、前記第１半導体チップと前記モジュール基板、前記第１集積受動デバイスと前記モジュール基板は導電性のワイヤで電気的に接続されていることを特徴とする半導体モジュール。
  28. 請求項２６に記載の半導体モジュールにおいて、前記モジュール基板の上面に第２集積受動デバイスが搭載され、前記第２集積受動デバイスと前記モジュール基板の間に能動素子を含む半導体チップが存在していないことを特徴とする半導体モジュール。
  29. 請求項２８に記載の半導体モジュールにおいて、前記第２集積受動デバイスと前記モジュール基板は導電性のワイヤで電気的に接続されていることを特徴とする半導体モジュール。
  30. 上面に配線を有し、下面に外部電極端子を有するモジュール基板と、
    能動素子を含む第１半導体チップ及び第２半導体チップとを有し、
    前記第１半導体チップ及び前記第２半導体チップは前記モジュール基板の上面側において、水平方向に所定の距離を置いて配置され、
    前記第１半導体チップ下に第１集積受動デバイスが配置され、
    前記第１半導体チップ及び前記第２半導体チップは増幅回路を含み、
    前記第１半導体チップの出力が前記第２半導体チップに入力される構成になり、
    前記第１半導体チップ及び前記第２半導体チップの間に段間整合回路が設けられ、
    前記段間整合回路は前記第１集積受動デバイスで構成されていることを特徴とする半導体モジュール。
  31. 請求項３０に記載の半導体モジュールにおいて、前記第１半導体チップの入力部に接続される入力整合回路と、前記第２半導体チップの出力部に接続される出力整合回路とを有することを特徴とする半導体モジュール。
  32. 請求項３１に記載の半導体モジュールにおいて、前記第１集積受動デバイスは前記モジュール基板の上面にフリップ・チップ接続によって搭載されていることを特徴とする半導体モジュール。
  33. 上面に配線を有し、下面に外部電極端子を有するモジュール基板と、
    能動素子を含む半導体チップと、
    前記半導体チップの上面に搭載されている集積受動デバイスとを有し、
    前記半導体チップは第１増幅回路及び第２増幅回路を含み、
    前記第１増幅回路の出力が前記第２増幅回路に入力される構成になり、
    前記第１増幅回路と前記第２増幅回路の間に段間整合回路が設けられ、
    前記段間整合回路は前記集積受動デバイスで構成されていることを特徴とする半導体モジュール。
  34. 請求項３３に記載の半導体モジュールにおいて、前記第２増幅回路の出力部に接続される出力整合回路を有し、前記出力整合回路は複数のディスクリート部品の接続によって形成されていることを特徴とする半導体モジュール。
  35. 請求項１に記載の半導体モジュールにおいて、前記モジュール基板の下面に設けられる放熱パッドと、前記モジュール基板を上下に貫通して設けられ下端が前記放熱パッドに接続される複数のビィアとを有し、前記第２半導体チップは前記複数のビィア上に配置されていることを特徴とする半導体モジュール。
  36. 請求項３５に記載の半導体モジュールにおいて、前記モジュール基板の上面に窪みが設けられ、前記ビィアは前記窪みの底に複数設けられて、前記窪みの底上に前記第２半導体チップが搭載されていることを特徴とする半導体モジュール。
  37. 請求項１に記載の半導体モジュールにおいて、前記第１半導体チップ、前記第２半導体チップ及び前記集積受動デバイスは、絶縁性の樹脂からなる封止部で被われていることを特徴とする半導体モジュール。
  38. 請求項３７に記載の半導体モジュールにおいて、前記封止部の端部は、前記モジュール基板の端部より外側に位置していないことを特徴とする半導体モジュール。
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