DE102005041452A1 - Dreidimensional integrierte elektronische Baugruppe - Google Patents
Dreidimensional integrierte elektronische Baugruppe Download PDFInfo
- Publication number
- DE102005041452A1 DE102005041452A1 DE102005041452A DE102005041452A DE102005041452A1 DE 102005041452 A1 DE102005041452 A1 DE 102005041452A1 DE 102005041452 A DE102005041452 A DE 102005041452A DE 102005041452 A DE102005041452 A DE 102005041452A DE 102005041452 A1 DE102005041452 A1 DE 102005041452A1
- Authority
- DE
- Germany
- Prior art keywords
- chips
- active
- integrated electronic
- rdl
- assemblies
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
- H01L23/147—Semiconductor insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
- H01L25/162—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits the devices being mounted on two or more different substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06506—Wire or wire-like electrical connections between devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/0651—Wire or wire-like electrical connections from device to substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12041—LED
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12044—OLED
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19041—Component type being a capacitor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30107—Inductance
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
Der Erfindung, die eine dreidimensional integrierte elektronische Baugruppe, enthaltend einen oder mehrere Chips und/oder ein oder mehrere aktive und/oder passive Bauelemente oder Baugruppen, die auf einem Substrat montiert sind und miteinander und/oder mit dem Substrat verbunden sind, betrifft, liegt die Aufgabe zugrunde, eine Anordnung anzugeben, mit der eine deutliche Reduzierung der Montage- und Packaging-Kosten sowie des Flächen- und Raumbedarfs bei gleizeitiger Reduzierung der Signalwege, flexiblem Package-Pinout und 3-D-Integration erreicht wird. Gelöst wird diese Aufgabe dadurch, dass das Substrat eine integrierte aktive elektronische Schaltungsstruktur, beispielsweise ein Halbleiterchip, zumindest teilweise vereinzelt oder im Waferverbund, ein Halbleiterwafer, Teile eines Halbleiterwafers oder mehrere als Second Level Assembly aufeinander montierte Halbleiterwafer, eine Schaltungsstruktur auf Folien- oder Gewebebasis und/oder auf Basis anderer anorganischer, organischer oder kombinierter Materialien mit eingebetteten, aufgedruckten oder mit sonstigen Verfahren auf- und/oder eingebrachten integrierten elektronischen Schaltungsstrukturen eine Ebene 1 bildend ist, dass mindestens auf dieser Ebene 1 Redistribution Lines, eine Redistribution Layer und/oder sonstige Leiterbahnen und Flächen zur Verdrahtung (RDL) angeordnet sind, mit welchen ein oder mehrere zusätzliche Chips, aktive und/oder passive Bauelemente, Baugruppen oder Teile derselben, zumindest eine weitere ...
Description
- Die Erfindung betrifft eine dreidimensional integrierte elektronische Baugruppe, enthaltend einen oder mehrere Chips und/oder ein oder mehrere aktive und/oder passive Bauelemente oder Baugruppen, die auf einem Substrat montiert sind und miteinander und/oder mit dem Substrat verbunden sind.
- Elektronische Baugruppen übernehmen bei fortschreitender Miniaturisierung zunehmend komplexere Funktionen. Typische Anwendungsgebiete hierfür sind Mobilfunkgeräte, PDAs, Kameras, Uhrcomputer und mobile Datenspeicher. In diesen Geräten sind typischerweise mehrere Chips, SMD-Bauelemente sowie weitere Komponenten auf geringem Raum zu integrieren.
- Die Montage von Chips und Bauelementen erfolgt beispielsweise auf PCB (Printed Circuit Board), Keramik- oder Silizium-Substrat. Chips mit geringem Flächenbedarf in der Montage können als WLP (Wafer Level Package) gefertigt werden. Multichipanordnungen werden als MCM in IC-Gehäusen (z. B. SOP oder DIP), als BGA-Package oder als COB mit Glob-Top-Passivierung hergestellt. Eine Möglichkeit zur vertikalen Anordnung mehrerer Chips besteht in der Montage als Stacked Chips oder als Second Level Assembly auf WLP.
- Beispielsweise wird in
DE 101 53 609 C2 ein Verfahren zur Herstellung eines elektronischen Bauelementes mit mehreren übereinander gestapelten und miteinander kontaktierten Chips beschrieben. - In
US 6,185,124 B1 wird eine Speicher-Baugruppe mit einer Anordnung, bestehend aus einem Chip und einem passiven Bau element in einem gemeinsamen Schaltkreisgehäuse dargestellt. - Eine Multichipanordnung geht aus
DE 199 05 220 A1 hervor. Hier wird beispielsweise ein Dreifach-Chipstapel auf einem Chipträger beschrieben, bei dem jeweils kleinere Chips auf dem betreffenden darunter befindlichen Chip durch Kleben befestigt sind. Die elektrische Kontaktierung der Chips mit dem Chipträger erfolgt hier über Drahtbrücken, wobei die gesamte Chipanordnung auf dem Chipträger mit einer Vergussmasse vergossen ist. - Es hat sich gezeigt, dass bei integrierten elektronischen Baugruppen, also bei Baugruppen, in denen mehrere unterschiedliche Bauelemente- und Packagingarten miteinander kombiniert werden, erhebliche Montage- und Packaging-Kosten entstehen. Auch bestehen hohe Anforderungen an die Reduzierung des Flächen- und Raumbedarfs. Ein spezielles Problem infolge der ständig zunehmenden Taktfrequenzen entsteht durch teilweise erhebliche oder unterschiedlich lange Signalwege mit den damit verbundenen Signallaufzeit-Differenzen bzw. auch der Störstrahlung.
- Eine inzwischen bekannt gewordene Möglichkeit zur Verkürzung der Signalwege besteht in der Verwendung von säulenförmigen Interconnect-Elementen auf Wafer-Ebene.
- Der Erfindung liegt nunmehr die Aufgabe zugrunde, eine Anordnung für eine integrierte elektronische Baugruppe anzugeben, mit der eine deutliche Reduzierung der Montage- und Packaging-Kosten sowie des Flächen- und Raumbedarfs bei gleichzeitiger Reduzierung der Signalwege, flexiblem Package-Pinout und 3-D-Integration erreicht wird.
- Erreicht wird dies dadurch, dass das Substrat als eine integrierte aktive elektronische Schaltungsstruktur, bestehend aus einem Halbleiterchip zumindest teilweise vereinzelt oder im Waferverbund, einem Halbleiterwafer, einem Teil eines Halbleiterwafers oder mehreren als Second Level Assembly aufeinander montierten Halbleiterwafern, einer Schaltungsstruktur auf Folien- oder Gewebebasis und/oder auf Basis anderer anorganischer, organischer oder kombinierter Materialien mit eingebetteten, aufgedruckten oder mit sonstigen Verfahren auf- und/oder eingebrachten integrierten aktiven elektronischen Schaltungsstrukturen eine Ebene 1 bildend ist, dass auf dieser Ebene 1 Redistribution Lines, eine Redistribution Layer und/oder weitere Leiterbahnen und Flächen zur Verdrahtung (im Weiteren RDL) angeordnet sind, mit welchen ein oder mehrere zusätzliche Chips, aktive und/oder passive Bauelemente, Baugruppen oder Teile derselben, zumindest eine weitere Ebene (Ebene 2) oder mehrere Ebenen 2..n bildend, verbunden und/oder kontaktiert sind.
- In Fortführung der Erfindung sind eine oder mehrere zusätzliche Ebenen mit RDL versehen, wobei diese untereinander und/oder mit der/den RDL der Ebene 1, mit dem Substrat, Chips, aktiven und/oder passiven Bauelementen oder Baugruppen kontaktiert sind.
- Die Montage und/oder elektrische Kontaktierung des oder der Chips, aktiven und/oder passiven Bauelemente oder Baugruppen auf der/den jeweiligen RDL kann durch Bonden, Kleben, Schweißen und/oder Löten erfolgen, wobei die elektrische Kontaktierung u. a. mit Bumps (z. B. Elastomerbumps), elektrisch leitfähigen Klebe-, Schweiß- und Lotverbindungen sowie Drahtbrücken realisiert ist.
- In einer bevorzugten Ausgestaltung der Erfindung ist/sind die RDL in wenigstens einer der Ebenen mehrlagig ausgebildet und mit Durchkontaktierungen zwischen zumindest einer der Lagen mit anderen Lagen und/oder Ebenen, zum Substrat und/oder einem oder mehreren Chips, aktiven und/oder passiven Bauelementen oder Baugruppen versehen, wobei die RDL E benen für Ground, Shield, Versorgungsspannung und/oder Leitbahnen aufweisen kann. Bei Hochfrequenzanwendungen kann die RDL als Wellenleiter (Mikrostrip und Stripline) ausgebildet sein.
- Eine Vereinfachung der elektrischen Kontaktierung und eine Verkürzung von Leitbahnen wird erreicht, wenn die RDL um die Kanten von Substrat und/oder Chips, aktiven und/oder passiven Bauelementen oder Baugruppen herum und/oder über die Oberfläche von zusätzlichen Chips, aktiven und/oder passiven Komponenten oder Baugruppen geführt wird und/oder gegebenenfalls zwei- oder mehrseitig auf Vorder- und Rückseite von Substrat und/oder Chips, aktiven und/oder passiven Bauelementen oder Baugruppen ausgeführt wird. Weiterhin können Durchkontaktierungen in Substrat, Chips und/oder anderen Komponenten eine Verbindung von Vorder- und Rückseite herstellen. Die Anordnung von Chips, aktiven und/oder passiven Bauelementen oder Baugruppen kann auf der Substratoberseite, Substratrückseite oder auf beiden Seiten des Substrates erfolgen.
- Eine weitere erfindungsgemäße Fortbildung ist dadurch gekennzeichnet, dass wenigstens ein Teilbereich zumindest einer oder mehrerer Ebenen mit einem Polymer o.dgl. und/oder durch Materialabtrag planarisiert ist. Damit werden beispielsweise durch Chips, Bauelemente und Leiterbahnen bedingte Höhenunterschiede ausgeglichen, wobei auf dem Polymer bzw. der planarisierten Fläche eine oder mehrere zusätzliche Ebenen mit RDL, Chips, aktiven und/oder passiven Bauelementen oder Baugruppen gegebenenfalls unter Anwendung weiterer Planarisierungsschritte aufgebracht werden können.
- In Fortführung ist vorgesehen, dass die aktiven und/oder passiven Bauelemente oder Baugruppen gehäuste und/oder montierte Chips, SMD-Bauelemente, sonstige Widerstandselemente, Kondensatoren, Induktivitäten, Dioden, Transistoren, elekt rische, elektronische, magnetische, elektromagnetische, optische oder mikromechanische Komponenten, Opto- oder RF-Koppler oder Antennenelemente, Sensoren, Aktoren, Bedien- und Anzeigeelemente, Elemente zur Energiespeicherung und/oder Umwandlung, Wärmeverteiler oder Kühlelemente, Kontaktstifte, -buchsen und/oder -flächen oder sonstige Anschlüsse, kraft- und/oder formschlüssige Befestigungs- oder Verbindungselemente usw. sind oder diese enthalten.
- In einer Ausgestaltung der Erfindung sind ein oder mehrere aktive und/oder passive Bauelemente oder Komponenten und/oder Schaltungsstrukturen in Dünnfilm- oder Dickschichttechnologie unter, auf und/oder innerhalb zumindest einer RDL, dem Substrat, Chips, aktiven oder passiven Bauelementen oder Baugruppen oder zumindest einer Planarisierungsschicht aufgebracht und/oder gefertigt und/oder mit zumindest einer RDL, dem Substrat, Chips, aktiven oder passiven Bauelementen oder Baugruppen verbunden.
- In weiterer Fortführung der Erfindung kann die dreidimensional integrierte elektronische Baugruppe vollständig oder partiell mit einem eigenständigen Gehäuse versehen werden und/oder mit einer Vergussmasse, Beschichtung, Abdeckung, Passivierung, einem Lack, Label und/oder einer Beschriftung versehen oder umhüllt werden, womit zumindest teilweise die Funktion eines Gehäuses wie beispielsweise Schutz der Baugruppe vor mechanischen und elektrischen Einwirkungen sowie Kennzeichnung realisiert wird. Die dreidimensional integrierte elektronische Baugruppe kann als eigenständiges Gerät mit integrierten Bedien- und Anzeigeelementen ausgeführt und/oder mit Kontaktstiften, -buchsen, -flächen und/oder -bumps, elektrischen, elektronischen, magnetischen, elektromagnetischen, optischen, thermischen oder mechanischen Kopplern zum äußeren Anschluss versehen sein, die in oder auf der Baugruppe montiert sind.
- Die der Erfindung zugrunde liegende Aufgabe wird auch durch ein Verfahren zur Herstellung einer dreidimensional integrierten elektronischen Baugruppe dadurch gelöst, dass die Fertigung des Substrates mit integrierten elektronischen Schaltungsstrukturen, die Montage von zusätzlichen Chips, aktiven und/oder passiven Bauelementen oder Baugruppen, RDL- und Dünnfilm- und/oder Dickschichtprozessschritte zur Fertigung zusätzlicher aktiver und/oder passiver Bauelemente oder Komponenten und/oder Schaltungsstrukturen, die Planarisierung, der Verguss, die Beschichtung oder sonstiges Packaging, der Test und/oder die Kennzeichnung teilweise oder vollständig im Waferverbund erfolgen. Anschließend kann bedarfsweise eine Vereinzelung der im Waferverbund enthaltenen dreidimensional integrierten elektronischen Baugruppen durch Sägen durchgeführt werden.
- In einer Ausgestaltung des Verfahrens werden alle oder zumindest mehrere der vorgenannten Verfahrensschritte ausgeführt.
- Die Erfindung soll nachfolgend an einem Ausführungsbeispiel näher erläutert werden. In den zugehörigen Zeichnungen zeigen:
-
1 : eine Schnittdarstellung einer erfindungsgemäßen dreidimensional integrierten elektronischen Baugruppe auf einem Wafer mit zusätzlichen auf einer RDL montierten Chips und SMD-Komponenten; -
2 : eine Schnittdarstellung einer Ausführungsvariante mit einem Chip, der über Drahtbrücken mit dem Wafer elektrisch verbunden ist und auf dem ein Zusatzelement montiert ist; -
3 : eine Chipstapelanordnung auf einem Wafer mit mehrlagiger RDL und mit zusätzlicher RDL zwischen den Chips; -
4 : eine dreidimensional integrierte elektronische Baugruppe mit einer mehrlagigen mit Durchkontaktierungen versehenen RDL; -
5 : eine dreidimensional integrierte elektronische Baugruppe auf einem durchkontaktierten Chip mit zweiseitiger, mehrlagiger RDL, mit montierten Chips und SMD-Bauelementen; -
6 : eine mehrfach mit Polymerschichten planarisierte dreidimensional integrierte elektronische Baugruppe und -
7 : ein Beispiel für auf einem Wafer aufgebaute Chipanordnungen mit RDL und zusätzlichen Bauelementen. -
1 zeigt eine Schnittdarstellung mehrerer nebeneinander auf einem Wafer1 (d. h. jeweils nebeneinander befindliche Einzelchips im Waferverbund) angeordneten erfindungsgemäßen dreidimensional integrierten elektronischen Baugruppen als Ausschnitt. Für die elektrische Kontaktierung weiterer Bauelemente, wie Chips2 und SMD-Bauelemente6 befindet sich auf dem Wafer1 eine RDL8 , die über Bondpads/Kontaktflächen7 mit dem Wafer1 elektrisch verbunden ist. Auf dieser RDL8 sind die Chips2 und SMD-Komponenten6 jeweils über eine elektrische Verbindung3 (z. B. Lot- oder Klebeverbindung) montiert. - Die hier verwendete Abkürzung RDL
8 steht für Redistribution Lines, Redistribution Layer und/oder sonstige Leiterbahnen und Flächen zur Verdrahtung, jeweils bestehend aus einem Isolator und Leitbahnen. Weiterhin wird der Begriff Wafer1 für im Waferverbund befindliche Chips verwendet. - Jede elektronische Baugruppe auf dem Wafer
1 ist mit einer Moldmasse5 vergossen, so dass nach dem Zerteilen des Wafers durch Sägen entlang der Trenngräben16 Einzelbaugruppen entstehen. - Eine andere Ausführung ist in
2 dargestellt. Diese zeigt eine Schnittdarstellung einer auf einem Substrat1 (Chips im Waferverbund, bedarfsweise auch vereinzelte Chips) aufgebauten Ausführungsvariante mit einem weiteren Chip2 , der über Die Attach/Klebefolie4 und Drahtbrücken11 mit dem Substrat1 mechanisch bzw. elektrisch verbunden ist und auf dem ein Zusatzelement12 , z. B. ein Wärmeverteiler, ein optischer Sensor o. ä., mit Hilfe einer elektrischen, mechanischen und/oder thermischen Verbindungsschicht13 montiert ist. Die Drahtbrücken11 erstrecken sich dabei von den Bondpads7 auf dem Chip2 auf die RDL8 auf dem Wafer1 . Weiterhin ist auf der RDL8 ein weiteres SMD-Bauelement6 über eine elektrische Verbindung3 (z. B. Lot-, Klebe- oder Schmelzverbindung) montiert. Die elektronische Baugruppe ist partiell mit einer Moldmasse5 vergossen. -
3 zeigt eine weitere Ausführungsform mit einer Chipstapelanordnung auf dem Wafer1 mit mehrlagiger RDL8 und mit zusätzlicher RDL8 zwischen den Chips2 . Die mehrlagige (untere) RDL8 ist mit RDL-Durchkontaktierungen10 versehen und mit Bondpads/Kontaktflächen7 auf dem Wafer1 elektrisch verbunden, wobei sich zwischen den Lagen der RDL8 ein Isolator9 befindet. Der auf dieser RDL8 mit einem Die-Attach4 montierte Chip2 trägt seinerseits auf der Oberseite eine RDL8 , welche seitlich um den Chip2 herum auf die untere RDL8 geführt ist. Zur Vermeidung eines Kurzschlusses mit Chipstrukturen ist zwischen der seitlichen Kante des Chips2 und der RDL8 ein Isolator9 angeordnet. - Auf der RDL
8 des zweiten Chips ist ein weiterer Chip2 mittels einer elektrischen Verbindung3 (z. B. Lot- oder Klebe verbindung) montiert. Wie bei2 ist auf der unteren RDL8 noch ein SMD-Bauelement6 über eine elektrische Verbindung3 montiert. - In
4 ist eine weitere Variante einer RDL-Chipanordnung auf einem Wafer1 dargestellt. Hier befindet sich auf dem Wafer eine mehrlagige RDL8 mit Isolatoren9 zwischen den einzelnen Lagen sowie Durchkontaktierungen10 , wobei die unterste Lage der RDL8 mit den Bondpads7 des Wafers1 verbunden ist. Auf der RDL8 sind ein BGA-Bauelement17 sowie weitere SMD-Bauelemente6 montiert und über elektrische Verbindungen3 kontaktiert. Das BGA-Bauelement17 ist mit einer eigenen Vergussmasse18 vergossen. Anstelle des BGA-Bauelementes17 können bedarfsweise auch andere Bauelemente, wie CSP-Bauelemente, montiert werden. -
5 zeigt eine dreidimensional integrierte elektronische Baugruppe auf einem durchkontaktierten Wafer1 mit zweiseitiger RDL8 mit mehreren auf beiden Seiten montierten Chips2 , BGA-Bauelementen17 und SMD-Bauelementen6 . Die gesamte Anordnung ist beidseitig mit einer Moldmasse5 vergossen. Für die Außenkontaktierung ist hier ein PCB19 (Printed Circuit Board) mit Kontaktbumps20 vorgesehen. - Eine andere Ausführung einer integrierten elektronischen Baugruppe ist in
6 dargestellt. Hier ist auf einem Wafer1 zunächst eine mehrlagige RDL8 angeordnet, auf der zwei Chips2 übereinander und daneben mehrere SMD-Bauelemente6 montiert sind. Zur Planarisierung dieser Ebene befindet sich über ihr ein Polymer14 , welches über vertikale Verbindungselemente21 zur elektrischen Verbindung der unteren mehrlagigen RDL8 mit der RDL8 einer weiteren darüber liegenden Ebene verfügt. Auf dieser über dem Polymer14 befindlichen RDL8 sind dann weitere Bauelemente, wie ein BGA-Bauelement17 , eine Stapelanordnung von Chips2 und weitere SMD-Bauelemente6 und Chips2 montiert. Einzelheiten der Montage- und Verbindungstechnologie entsprechen den bereits zu den vorhergehenden Zeichnungsfiguren beschriebenen Technologien. - Ein Beispiel für auf einem Wafer nebeneinander aufgebaute RDL-Chipanordnungen mit Chips
2 , RDL8 und weiteren Bauelementen, wie SMD-Bauelementen6 zeigt7 . Die Fertigung der elektronischen Baugruppen erfolgt im Waferverbund über die Prozessschritte Waferprozessierung, Test, ggf. Rückseitenbearbeitung, Aufbringen der RDL, Montage zusätzlicher Chips, aktiver und/oder passiver Komponenten, Molden, Planarisieren und Kennzeichnung. Anschließend erfolgt die Vereinzelung der elektronischen Baugruppen beispielsweise durch Sägen sowie ein abschließender Funktionstest. -
- 1
- Substrat/Wafer
- 2
- Chip
- 3
- elektrische Verbindung
- 4
- Die Attach/Klebefolie
- 5
- Moldmasse
- 6
- SMD-Bauelement
- 7
- Bondpad/Kontaktflächen
- 8
- RDL
- 9
- Isolator
- 10
- RDL-Durchkontaktierung
- 11
- Bondverbindung/Drahtbrücke
- 12
- Bauelement/Zusatzelement
- 13
- Verbindungsschicht
- 14
- Planarisierung/Polymer
- 15
- Bump
- 16
- Trenngraben
- 17
- BGA-Bauelement
- 18
- Vergussmasse/Gehäuse
- 19
- PCB
- 20
- Kontaktbumps
- 21
- vertikales Verbindungselement
Claims (18)
- Dreidimensional integrierte elektronische Baugruppe, enthaltend einen oder mehrere Chips und/oder ein oder mehrere aktive und/oder passive Bauelemente oder Baugruppen, die auf einem Substrat montiert sind und miteinander und/oder mit dem Substrat verbunden sind, dadurch gekennzeichnet, dass das Substrat eine integrierte aktive elektronische Schaltungsstruktur, bestehend aus einem Halbleiterchip zumindest teilweise vereinzelt oder im Waferverbund, einem Halbleiterwafer, einem Teil eines Halbleiterwafers oder mehreren als Second Level Assembly aufeinander montierten Halbleiterwafern, einer Schaltungsstruktur auf Folien- oder Gewebebasis und/oder auf Basis anderer anorganischer, organischer oder kombinierter Materialien mit eingebetteten, aufgedruckten oder mit sonstigen Verfahren auf- und/oder eingebrachten integrierten elektronischen Schaltungsstrukturen eine Ebene 1 bildend ist, dass mindestens auf dieser Ebene 1 Redistribution Lines, eine Redistribution Layer und/oder weitere Leiterbahnen und Flächen zur Verdrahtung (RDL) angeordnet sind, mit welchen ein oder mehrere zusätzliche Chips, aktive und/oder passive Bauelemente, Baugruppen oder Teile derselben, zumindest eine weitere Ebene (Ebene 2) oder mehrere zusätzliche Ebenen 2..n bildend, verbunden und/oder kontaktiert sind.
- Dreidimensional integrierte elektronische Baugruppe nach Anspruch 1, dadurch gekennzeichnet, dass eine oder mehrere zusätzliche Ebenen mit RDL versehen sind, wobei diese untereinander und/oder mit der/den RDL der Ebene 1, mit dem Substrat, Chips, aktiven und/oder passiven Bauelementen oder Baugruppen kontaktiert sind.
- Dreidimensional integrierte elektronische Baugruppe nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der oder die Chips, aktiven und/oder passiven Bauelemente oder Baugruppen auf der/den jeweiligen RDL durch Bonden, Kleben, Schweißen und/oder Löten montiert und/oder kontaktiert sind, wobei die elektrische Kontaktierung u. a. mit Bumps (z. B. Elastomerbumps), elektrisch leitfähigen Klebe-, Schweiß- und Lotverbindungen sowie Drahtbrücken realisiert ist.
- Dreidimensional integrierte elektronische Baugruppe nach einem der Ansprüche I bis 3, dadurch gekennzeichnet, dass die RDL in wenigstens einer der Ebenen mehrlagig ausgebildet und mit Durchkontaktierungen zwischen zumindest einer der Lagen mit anderen Lagen und/oder Ebenen, zum Substrat und/oder einem oder mehreren Chips, aktiven und/oder passiven Bauelementen oder Baugruppen versehen ist.
- Dreidimensional integrierte elektronische Baugruppe nach einem der Ansprüche I bis 4, dadurch gekennzeichnet, dass die RDL Ebenen für Ground, Shield, Versorgungsspannung und/oder Leitbahnen aufweist.
- Dreidimensional integrierte elektronische Baugruppe nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass bei Hochfrequenzanwendungen die RDL als Wellenleiter (Mikrostrip und Stripline) ausgebildet ist.
- Dreidimensional integrierte elektronische Baugruppe nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die RDL um die Kanten von Substrat und/oder Chips, aktiven und/oder passiven Bauelementen oder Baugruppen herum und/oder über die Oberfläche von zusätzlichen Chips, aktiven oder passiven Komponenten oder Baugruppen geführt ist.
- Dreidimensional integrierte elektronische Baugruppe nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die RDL zwei- oder mehrseitig auf Vorder- und Rückseite von Substrat und/oder Chips, aktiven und/oder passiven Bauelementen oder Baugruppen ausgeführt ist.
- Dreidimensional integrierte elektronische Baugruppe nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass Durchkontaktierungen im Substrat, in Chips und/oder anderen Komponenten oder Baugruppen zur Verbindung von Vorder- und Rückseite vorgesehen sind.
- Dreidimensional integrierte elektronische Baugruppe nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass Chips, aktive und/oder passive Bauelemente oder Baugruppen auf der Substratoberseite, Substratrückseite oder auf beiden Seiten des Substrates angeordnet sind.
- Dreidimensional integrierte elektronische Baugruppe nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass wenigstens ein Teilbereich zumindest einer oder mehrerer Ebenen mit einem Polymer o. dgl. und/oder durch Materialabtrag planarisiert ist.
- Dreidimensional integrierte elektronische Baugruppe nach Anspruch 11, dadurch gekennzeichnet, dass auf dem Polymer bzw. der planarisierten Fläche eine oder mehrere zusätzliche Ebenen mit RDL, Chips, aktiven und/oder passiven Bauelementen oder Baugruppen gegebenenfalls unter Anwendung weiterer Planarisierungsschritte auf gebracht sind.
- Dreidimensional integrierte elektronische Baugruppe nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, dass die aktiven und/oder passiven Bauelemente oder Baugruppen, gehäuste und/oder montierte Chips, SMD-Bauelemente, sonstige Widerstandselemente, Kondensatoren, Induktivitäten, Dioden, Transistoren, elektrische, elektronische, magnetische, elektromagnetische, optische oder mikromechanische Komponenten, Opto- oder RF-Koppler oder Antennenelemente, Sensoren, Aktoren, Bedien- und Anzeigeelemente, Elemente zur Energiespeicherung und/oder Umwandlung, Wärmeverteiler oder Kühlelemente, Kontaktstifte, -buchsen und/oder -flächen oder sonstige Anschlüsse, kraft- und/oder formschlüssige Befestigungs- oder Verbindungselemente usw. sind oder diese enthalten.
- Dreidimensional integrierte elektronische Baugruppe nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, dass ein oder mehrere aktive und/oder passive Bauelemente oder Komponenten und/oder Schaltungsstrukturen in Dünnfilm- oder Dickschichttechnologie unter, auf und/oder innerhalb zumindest einer RDL, dem Substrat, Chips, aktiven oder passiven Bauelementen oder Baugruppen oder zumindest einer Planarisierungsschicht aufgebracht und/oder gefertigt sind und/oder mit zumindest einer RDL, dem Substrat, Chips, aktiven und/oder passiven Bauelementen oder Baugruppen verbunden ist/sind.
- Dreidimensional integrierte elektronische Baugruppe nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, dass die dreidimensional integrierte elektronische Baugruppe vollständig oder partiell mit einem eigenständigen Gehäuse versehen ist und/oder mit einer Vergussmasse, Beschichtung, Abdeckung, Passivierung, einem Lack, Label und/oder einer Beschriftung versehen oder um hüllt ist.
- Dreidimensional integrierte elektronische Baugruppe nach einem der Ansprüche 1 bis 15, dadurch gekennzeichnet, dass die Baugruppe als eigenständiges Gerät mit integrierten Bedien- und Anzeigeelementen ausgeführt ist und/oder mit Kontaktstiften, -buchsen, -flächen und/oder -bumps, elektrischen, elektronischen, magnetischen, elektromagnetischen, optischen, thermischen oder mechanischen Kopplern zum äußeren Anschluss versehen ist, die in oder auf der Baugruppe montiert sind.
- Verfahren zur Herstellung einer dreidimensional integrierten elektronischen Baugruppe, dadurch gekennzeichnet, dass die Fertigung des Substrates mit integrierten elektronischen Schaltungsstrukturen, die Montage von zusätzlichen Chips, aktiven und/oder passiven Bauelementen oder Baugruppen, RDL- und Dünnfilm- und/oder Dickschichtprozessschritte zur Fertigung zusätzlicher aktiver und/oder passiver Bauelemente oder Komponenten und/oder Schaltungsstrukturen, die Planarisierung, der Verguss, die Beschichtung oder sonstiges Packaging, der Test und/oder die Kennzeichnung teilweise oder vollständig im Waferverbund erfolgen und anschließend eine Vereinzelung der im Waferverbund enthaltenen dreidimensional integrierten elektronischen Baugruppen durch Sägen o.dgl. durchgeführt wird.
- Verfahren nach Anspruch 17, dadurch gekennzeichnet, dass alle oder zumindest mehrere der Fertigungsschritte ausgeführt werden.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102005041452A DE102005041452A1 (de) | 2005-08-31 | 2005-08-31 | Dreidimensional integrierte elektronische Baugruppe |
US11/513,827 US20070096249A1 (en) | 2005-08-31 | 2006-08-31 | Three-dimensionally integrated electronic assembly |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102005041452A DE102005041452A1 (de) | 2005-08-31 | 2005-08-31 | Dreidimensional integrierte elektronische Baugruppe |
Publications (1)
Publication Number | Publication Date |
---|---|
DE102005041452A1 true DE102005041452A1 (de) | 2007-03-15 |
Family
ID=37762873
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102005041452A Ceased DE102005041452A1 (de) | 2005-08-31 | 2005-08-31 | Dreidimensional integrierte elektronische Baugruppe |
Country Status (2)
Country | Link |
---|---|
US (1) | US20070096249A1 (de) |
DE (1) | DE102005041452A1 (de) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102010020749A1 (de) * | 2010-05-17 | 2011-11-17 | Texas Instruments Deutschland Gmbh | Elektronische Vorrichtung mit einem Siliziumdurchkontaktierungsmodul und Verfahren |
EP2649646A2 (de) * | 2010-12-07 | 2013-10-16 | Robert Bosch GmbH | Mikroelektromechanisches sensormodul sowie entsprechendes herstellungsverfahren |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4955334B2 (ja) * | 2006-08-03 | 2012-06-20 | ローム株式会社 | 加速度センサ |
US8659154B2 (en) | 2008-03-14 | 2014-02-25 | Infineon Technologies Ag | Semiconductor device including adhesive covered element |
US7943473B2 (en) * | 2009-01-13 | 2011-05-17 | Maxim Integrated Products, Inc. | Minimum cost method for forming high density passive capacitors for replacement of discrete board capacitors using a minimum cost 3D wafer-to-wafer modular integration scheme |
US9478443B2 (en) * | 2014-08-28 | 2016-10-25 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor package and method of forming the same |
US9502364B2 (en) * | 2014-08-28 | 2016-11-22 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor package and method of forming the same |
US9337154B2 (en) * | 2014-08-28 | 2016-05-10 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor device and method of manufacturing the same |
KR20170006944A (ko) * | 2015-07-10 | 2017-01-18 | 삼성전자주식회사 | 다중 피치의 복수개의 단위 기판 영역들을 포함하는 기판 구조체 |
US11211345B2 (en) * | 2017-06-19 | 2021-12-28 | Intel Corporation | In-package RF waveguides as high bandwidth chip-to-chip interconnects and methods for using the same |
US20200098692A1 (en) * | 2018-09-26 | 2020-03-26 | Intel Corporation | Microelectronic assemblies having non-rectilinear arrangements |
KR20210101238A (ko) * | 2018-12-06 | 2021-08-18 | 아나로그 디바이시즈 인코포레이티드 | 패시브 디바이스 조립체가 포함된 통합 디바이스 패키지 |
US11664340B2 (en) | 2020-07-13 | 2023-05-30 | Analog Devices, Inc. | Negative fillet for mounting an integrated device die to a carrier |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004214258A (ja) * | 2002-12-27 | 2004-07-29 | Renesas Technology Corp | 半導体モジュール |
JP2004296613A (ja) * | 2003-03-26 | 2004-10-21 | Renesas Technology Corp | 半導体装置 |
JP2005019568A (ja) * | 2003-06-24 | 2005-01-20 | Fujitsu Ltd | 積層型半導体装置 |
JP2005109068A (ja) * | 2003-09-30 | 2005-04-21 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
JP2005158768A (ja) * | 2003-11-20 | 2005-06-16 | Casio Comput Co Ltd | 半導体装置およびその製造方法 |
JP2005158999A (ja) * | 2003-11-26 | 2005-06-16 | Casio Comput Co Ltd | 半導体装置 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6291875B1 (en) * | 1998-06-24 | 2001-09-18 | Analog Devices Imi, Inc. | Microfabricated structures with electrical isolation and interconnections |
DE19847175A1 (de) * | 1998-10-14 | 2000-04-20 | Zentr Mikroelekt Dresden Gmbh | Integrierte Speicherschaltungsanordnung |
WO2002096166A1 (en) * | 2001-05-18 | 2002-11-28 | Corporation For National Research Initiatives | Radio frequency microelectromechanical systems (mems) devices on low-temperature co-fired ceramic (ltcc) substrates |
DE10164800B4 (de) * | 2001-11-02 | 2005-03-31 | Infineon Technologies Ag | Verfahren zur Herstellung eines elektronischen Bauelements mit mehreren übereinander gestapelten und miteinander kontaktierten Chips |
TWI278048B (en) * | 2003-11-10 | 2007-04-01 | Casio Computer Co Ltd | Semiconductor device and its manufacturing method |
-
2005
- 2005-08-31 DE DE102005041452A patent/DE102005041452A1/de not_active Ceased
-
2006
- 2006-08-31 US US11/513,827 patent/US20070096249A1/en not_active Abandoned
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004214258A (ja) * | 2002-12-27 | 2004-07-29 | Renesas Technology Corp | 半導体モジュール |
JP2004296613A (ja) * | 2003-03-26 | 2004-10-21 | Renesas Technology Corp | 半導体装置 |
JP2005019568A (ja) * | 2003-06-24 | 2005-01-20 | Fujitsu Ltd | 積層型半導体装置 |
JP2005109068A (ja) * | 2003-09-30 | 2005-04-21 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
JP2005158768A (ja) * | 2003-11-20 | 2005-06-16 | Casio Comput Co Ltd | 半導体装置およびその製造方法 |
JP2005158999A (ja) * | 2003-11-26 | 2005-06-16 | Casio Comput Co Ltd | 半導体装置 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102010020749A1 (de) * | 2010-05-17 | 2011-11-17 | Texas Instruments Deutschland Gmbh | Elektronische Vorrichtung mit einem Siliziumdurchkontaktierungsmodul und Verfahren |
EP2649646A2 (de) * | 2010-12-07 | 2013-10-16 | Robert Bosch GmbH | Mikroelektromechanisches sensormodul sowie entsprechendes herstellungsverfahren |
US9829357B2 (en) | 2010-12-07 | 2017-11-28 | Robert Bosch Gmbh | Microelectromechanical sensor module and corresponding production method |
Also Published As
Publication number | Publication date |
---|---|
US20070096249A1 (en) | 2007-05-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102005041452A1 (de) | Dreidimensional integrierte elektronische Baugruppe | |
DE102009044712B4 (de) | Halbleiter-Bauelement | |
DE102016101685B4 (de) | Verfahren zur herstellung eines integrierten fan-out-packages | |
DE102014100512B4 (de) | Chip-gehäuse mit anschlusspads mit unterschiedlichen formfaktoren | |
DE102008039388B4 (de) | Gestapelte Halbleiterchips und Herstellungsverfahren | |
DE102011000836B4 (de) | Bauelement mit einem eingekapselten Halbleiterchip und Herstellungsverfahren | |
US7586747B2 (en) | Scalable subsystem architecture having integrated cooling channels | |
US20070023923A1 (en) | Flip chip interface including a mixed array of heat bumps and signal bumps | |
DE10234951B4 (de) | Verfahren zur Herstellung von Halbleiterschaltungsmodulen | |
DE102012103784B4 (de) | Chipgehäusemodul für einen Chip, Gehäuse-auf-Gehäuse-Stapel und Verfahren zum Bilden eines Chipgehäusemoduls | |
DE112018003103T5 (de) | Haftklebeband für Verbindungen mit hoher Dichte | |
DE102008063633A1 (de) | Verfahren zum Herstellen eines Halbleiterbauelements | |
DE102007059162A1 (de) | Mehrchip-Verpackung und Verfahren zu deren Herstellung | |
DE102008013180A1 (de) | Struktur einer Halbleiterbausteinpackung und deren Verfahren | |
DE102008010004A1 (de) | Multi-Chip-Packung mit reduzierter Struktur und Verfahren zur Herstellung derselben | |
US20070023889A1 (en) | Copper substrate with feedthroughs and interconnection circuits | |
DE102014100509B4 (de) | Verfahren zur herstellung und testung eines chipgehäuses | |
DE102006032073B4 (de) | Elektrisch leitfähiger Verbund aus einem Bauelement und einer Trägerplatte | |
DE102010000269A1 (de) | Halbleiter-Bauelement | |
DE102008003156A1 (de) | Mehrchip-Packung und Verfahren zu ihrer Ausbildung | |
WO2003075347A2 (de) | Elektronisches modul, nutzen mit zu vereinzelnden elektronischen modulen und verfahren zu deren herstellung | |
DE102007055403A1 (de) | Wafer-Level-Package mit Chipaufnahmehohlraum und Verfahren desselben | |
DE102006016345A1 (de) | Halbleitermodul mit diskreten Bauelementen und Verfahren zur Herstellung desselben | |
DE102018127067A1 (de) | Elektronikkarte einschließlich Multi-Chip-Modul | |
DE102005003125A1 (de) | Elektrische Schaltung und Verfahren zur Herstellung einer elektrischen Schaltung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8127 | New person/name/address of the applicant |
Owner name: QIMONDA AG, 81739 MUENCHEN, DE Owner name: QIMONDA FLASH GMBH, 01099 DRESDEN, DE |
|
8131 | Rejection |