DE102018127067A1 - Elektronikkarte einschließlich Multi-Chip-Modul - Google Patents
Elektronikkarte einschließlich Multi-Chip-Modul Download PDFInfo
- Publication number
- DE102018127067A1 DE102018127067A1 DE102018127067.4A DE102018127067A DE102018127067A1 DE 102018127067 A1 DE102018127067 A1 DE 102018127067A1 DE 102018127067 A DE102018127067 A DE 102018127067A DE 102018127067 A1 DE102018127067 A1 DE 102018127067A1
- Authority
- DE
- Germany
- Prior art keywords
- package
- wafer
- components
- pcb
- package components
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims abstract description 72
- 239000000463 material Substances 0.000 claims abstract description 47
- 238000001816 cooling Methods 0.000 claims description 29
- 229910052751 metal Inorganic materials 0.000 claims description 29
- 239000002184 metal Substances 0.000 claims description 29
- 239000000758 substrate Substances 0.000 claims description 15
- 238000004382 potting Methods 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- 238000005520 cutting process Methods 0.000 claims description 6
- 239000008393 encapsulating agent Substances 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 238000009966 trimming Methods 0.000 claims description 3
- 238000005538 encapsulation Methods 0.000 abstract description 6
- 235000012431 wafers Nutrition 0.000 description 51
- 230000008569 process Effects 0.000 description 38
- 239000010410 layer Substances 0.000 description 24
- 230000008878 coupling Effects 0.000 description 16
- 238000010168 coupling process Methods 0.000 description 16
- 238000005859 coupling reaction Methods 0.000 description 16
- 230000015572 biosynthetic process Effects 0.000 description 6
- 229910000679 solder Inorganic materials 0.000 description 6
- 239000000853 adhesive Substances 0.000 description 5
- 230000001070 adhesive effect Effects 0.000 description 5
- 238000012360 testing method Methods 0.000 description 5
- 230000010354 integration Effects 0.000 description 4
- 239000002245 particle Substances 0.000 description 4
- 238000012795 verification Methods 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 239000012790 adhesive layer Substances 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 239000002826 coolant Substances 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 239000000945 filler Substances 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 239000003292 glue Substances 0.000 description 3
- 229920002577 polybenzoxazole Polymers 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 238000013473 artificial intelligence Methods 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000000608 laser ablation Methods 0.000 description 2
- 230000006911 nucleation Effects 0.000 description 2
- 238000010899 nucleation Methods 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 239000000523 sample Substances 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 101710149792 Triosephosphate isomerase, chloroplastic Proteins 0.000 description 1
- 101710195516 Triosephosphate isomerase, glycosomal Proteins 0.000 description 1
- 239000002313 adhesive film Substances 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000002775 capsule Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 239000012778 molding material Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 239000003921 oil Substances 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910001220 stainless steel Inorganic materials 0.000 description 1
- 239000010935 stainless steel Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
- G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
- G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
- G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4857—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3135—Double encapsulation or coating and encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
- H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/40—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49822—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/46—Structure, shape, material or disposition of the wire connectors prior to the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
- H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0231—Manufacturing methods of the redistribution layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0233—Structure of the redistribution layers
- H01L2224/02331—Multilayer structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0237—Disposition of the redistribution layers
- H01L2224/02379—Fan-out arrangement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0237—Disposition of the redistribution layers
- H01L2224/02381—Side view
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
- H01L2224/081—Disposition
- H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/32227—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the layer connector connecting to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
- H01L2224/48229—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad protruding from the surface of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/832—Applying energy for connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/852—Applying energy for connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
- H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
- H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1047—Details of electrical connections between containers
- H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
- H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
- H01L2924/141—Analog devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
- H01L2924/143—Digital devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
- H01L2924/143—Digital devices
- H01L2924/1431—Logic devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
- H01L2924/143—Digital devices
- H01L2924/1434—Memory
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
- H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
- H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Ceramic Engineering (AREA)
- Geometry (AREA)
- Theoretical Computer Science (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
Ein Verfahren umfasst das Bonden eines ersten Packages an ein zweites Package, um ein drittes Package zu bilden. Das erste Package ist ein integriertes Fan-Out-(InFO) -Package, das mehrere Package-Komponenten und ein Einkapselungsmaterial, das die mehreren Package-Komponenten darin kapselt, umfasst. Die mehreren Package-Komponenten umfassen Vorrichtungs-Dies. Das Verfahren umfasst ferner das Anordnen mindestens eines Abschnitts des dritten Packages in eine Aussparung in einer Leiterplatte (PCB). Die Aussparung erstreckt sich von einer oberen Fläche der PCB zu einem Zwischenniveau zwischen der oberen Fläche und einer unteren Fläche der PCB. Es wird ein Drahtbonden ausgeführt, um das dritte Package mit der PCB elektrisch zu verbinden.
Description
- PRIORITÄTSANSPRUCH UND QUERVERWEIS
- Diese Anmeldung beansprucht die Priorität der folgenden vorläufig eingereichten US-Patentanmeldung: Anmeldungsseriennr. 62/649,772, eingereicht am 29. März 2018 mit dem Titel „INFO ON RECESSED PCB“, die hiermit durch Bezugnahme hierin aufgenommen wird.
- ALLGEMEINER STAND DER TECHNIK
- Heutige Hochleistungs-Computing- (HPC) -Systeme können mehrere mit einem Hauptsystem verbundene unabhängige Karten oder Platinen umfassen. Die unabhängigen Karten oder Platinen sind durch Kabeldrähte verbunden. Die Karten oder Platinen werden durch Sägen von Wafern, um Vorrichtungs-Dies zu bilden, und Packen der Vorrichtungs-Dies, um Packages zu bilden, gebildet. Die Packages werden auf einer Fläche einer Leiterplatte angebracht, die dann bestückt wird, um eine Karte oder eine Platine zu bilden. Mehrere Karten oder Platinen werden zu einem Rack eines Systems zusammengefügt, sodass die mehreren Karten oder Platinen elektrisch miteinander verbunden sind. Dieses System weist eine begrenzte Bandbreite und Leistung auf und daher ist seine Verwendung in Hochfrequenzanwendungen begrenzt.
- Figurenliste
- Aspekte der vorliegenden Offenbarung werden aus der folgenden ausführlichen Beschreibung am besten verstanden, wenn sie mit den begleitenden Figuren gelesen werden. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstäblich gezeichnet sind. Tatsächlich können die Dimensionen der verschiedenen Merkmale zur Übersichtlichkeit der Erörterung willkürlich vergrößert oder verkleinert sein.
- Die
1 bis4 ,5A ,5B ,6 ,7A ,7B ,8 und9 veranschaulichen die Draufsichten und Querschnittansichten von Zwischenstadien bei der Bildung einer Elektronikkarte gemäß einigen Ausführungsformen. - Die
10 bis13 veranschaulichen die Draufsichten und Querschnittansichten von Zwischenstadien bei der Bildung einer Elektronikkarte gemäß einigen Ausführungsformen. - Die
14 bis18 ,19A ,19B und20 veranschaulichen die Draufsichten und Querschnittansichten von Zwischenstadien bei der Bildung einer Elektronikkarte gemäß einigen Ausführungsformen. - Die
21 bis23 veranschaulichen die Draufsichten und Querschnittansichten von Zwischenstadien bei der Bildung einer Elektronikkarte gemäß einigen Ausführungsformen. - Die
24 und25 veranschaulichen die Querschnittansichten von rekonstruierten Wafern gemäß einigen Ausführungsformen. -
26 veranschaulicht einen Prozessablauf zum Bilden einer Elektronikkarte gemäß einigen Ausführungsformen. - AUSFÜHRLICHE BESCHREIBUNG
- Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen oder Beispiele zum Implementieren unterschiedlicher Merkmale der Erfindung bereit. Es werden nachfolgend spezielle Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht begrenzen. Beispielsweise kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen die ersten und zweiten Merkmale in direktem Kontakt gebildet sind, und auch Ausführungsformen, bei denen zusätzliche Funktionen zwischen den ersten und zweiten Merkmalen gebildet sein können, sodass die ersten und zweiten Merkmale nicht in direktem Kontakt sein können. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -zeichen in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient zum Zweck der Einfachheit und Übersichtlichkeit und diktiert nicht an sich eine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
- Ferner können räumlich relative Begriffe, wie „darunterliegend“, „darunter“, „unter“, „untere“, „darüberliegend“, „über“, „obere“ und dergleichen zur Erleichterung der Erörterung hierin verwendet sein, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal bzw. zu anderen Elementen oder Merkmalen wie veranschaulicht in den Figuren zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der Ausrichtung, die in den Figuren gezeigt ist, verschiedene Ausrichtungen der Vorrichtung bei der Verwendung oder beim Betrieb der Vorrichtung umfassen. Die Vorrichtung kann anderweitig ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hier verwendeten räumlichen relativen Beschreiber können desgleichen dementsprechend interpretiert werden.
- Es werden Packages oder Elektronikkarten und Verfahren zu deren Herstellung gemäß verschiedenen Ausführungsformen bereitgestellt. Mehrere Package-Komponenten sind in rekonstruierte Wafer integriert, die an der Waferebene aneinander gebondet sind, um beispielsweise ein Package oder eine Elektronikkarte zu bilden. Die Integrationsstufe des resultierenden Packages wird daher verbessert und ein System kann in gebondete Wafer integriert werden. Die Zwischenstadien des Bildens von Packages oder einer Elektronikkarte werden gemäß einigen Ausführungsformen veranschaulicht. Es werden einige Variationen von einigen Ausführungsformen beschrieben. Überall in den verschiedenen Ansichten und veranschaulichenden Ausführungsformen werden gleiche Bezugsnummern verwendet, um gleiche Elemente zu bezeichnen.
- Die
1 bis9 veranschaulichen die Querschnittansichten und Draufsichten von Zwischenstadien bei der Bildung einer Elektronikkarte (oder eines Packages) gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die Schritte, die in den1 bis9 gezeigt sind, sind auch schematisch in dem in26 gezeigten Prozessablauf reflektiert. -
1 veranschaulicht die Package-Komponente100 und de Package-Komponente200 , wobei eine Ausrichtung ausgeführt wird, um die Package-Komponente100 mit der Package-Komponente200 auszurichten. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung befinden sich die Package-Komponenten100 und200 auf Waferebene, was bedeutet, dass die Package-Komponenten100 und200 als Wafer gebildet und nicht in individuelle (die identisch sind) Packages gesägt sind, die Vorrichtungen umfassen. Die Größen der Package-Komponenten100 und200 sind die gleichen wie die Größen von Halbleiterwafern oder nahe daran. Beispielsweise können die Package-Komponenten100 und200 4-Zoll-Wafer, 6-Zoll-Wafer, 12-Zoll-Wafer oder größer sein. Die Package-Komponenten100 und200 werden gemäß einigen Ausführungsformen als Multi-Chip-Module oder rekonstruierte Wafer bezeichnet. Die Package-Komponenten100 und200 werden auch als System-auf-Wafer-Packages bezeichnet, da sie unterschiedliche Arten von Vorrichtungs-Dies und Packages zum Bilden eines Systems umfassen. Beispielsweise können die Package-Komponenten100 und200 individuell oder in Kombination ein künstliches Intelligenz-System bilden, das mehrere Kernchips zur parallelen Berechnung und mehrere unterschiedliche Arten von Speichern zur Speicherung umfassen kann. - Die Package-Komponente
100 umfasst die Package-Komponenten102 darin, die durch Einkapselungsmaterial (Vergussmaterial)104 gekapselt sind. Die Kopplungsstruktur106 ist auf den Package-Komponenten102 und dem Einkapselungsmaterial104 gebildet und wird verwendet, um mit den integrierten Schaltungsvorrichtungen in den Package-Komponenten102 elektrisch zu verbinden. Die Kopplungsstruktur106 verbindet auch die Package-Komponenten102 . In1 ist die Kopplungsstruktur106 schematisch gezeigt und die Details in der Kopplungsstruktur106 sind unter Bezugnahme auf24 zu finden. Die Package-Komponente100 umfasst ferner elektrische Anschlüsse108 zum Bonden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfassen die elektrischen Anschlüsse108 Lotregionen, Metallsäulen, Metallkontaktstellen oder dergleichen. - Die Package-Komponente
200 umfasst die Package-Komponenten202 darin, die durch Einkapselungsmaterial (Vergussmaterial)204 gekapselt sind. Die Kopplungsstruktur206 ist auf den Package-Komponenten202 und dem Einkapselungsmaterial204 gebildet und wird verwendet, um mit den integrierten Schaltungsvorrichtungen in den Package-Komponenten202 elektrisch zu verbinden. Die Kopplungsstruktur206 verbindet auch die Package-Komponenten202 . In1 ist die Kopplungsstruktur206 schematisch gezeigt und die Details in der Kopplungsstruktur206 sind denjenigen ähnlich, die in24 gezeigt sind. Daher findet die Beschreibung der Details der Kopplungsstruktur106 in anschließenden Absätzen auch auf die Kopplungsstruktur206 Anwendung. Die Package-Komponente200 umfasst ferner elektrische Anschlüsse208 zum Bonden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfassen die elektrischen Anschlüsse208 Lotregionen, Metallsäulen, Metallkontaktstellen oder dergleichen. - Gemäß einigen Ausführungsformen der vorliegenden Offenbarung können die Package-Komponenten
102 und202 irgendwelche der Vorrichtungs-Dies (wie Logik-Dies und Speicher-Dies), System-On-Chip-Dies, Packages, Speicher mit hoher Bandbreite- (HBM) -Packages, digitale Dies, analoge Dies, auf der Oberfläche anbringbare passive Vorrichtungen oder dergleichen sein. Einige der Package-Komponenten102 können Strukturen aufweisen, die sich voneinander unterscheiden, während einige andere Package-Komponenten102 einander gleich sein können. Einige der Package-Komponenten202 können auch Strukturen und Funktionen aufweisen, die sich voneinander unterscheiden, während einige andere Package-Komponenten202 einander gleich sein können. Die Package-Komponenten102 und202 können mehrere Arten von Dies wie vorstehend erwähnt umfassen, die durch Kopplungsstrukturen106 und206 miteinander verbunden werden (nachdem sie aneinander gebondet sind), um ein integriertes System zu bilden. Die Größen, Dicken und die Integrationsstufen der Package-Komponenten102 können sich voneinander unterscheiden. Die Größen, Dicken und die Integrationsstufen von Package-Komponenten202 können sich voneinander unterscheiden und können sich von denen der Package-Komponenten102 un terscheiden. -
24 veranschaulicht eine Querschnittansicht eines Abschnitts der Package-Komponente100 . Es ist selbstverständlich, dass die Package-Komponente200 gemäß einigen Ausführungsformen der vorliegenden Offenbarung auch ähnliche Strukturen wie die Package-Komponente100 aufweisen kann. Dementsprechend kann die Beschreibung der Package-Komponente100 auch auf die Package-Komponente200 Anwendung finden. Die Details der Package-Komponente200 sind daher nicht dargestellt und werden separat beschrieben. Sie sind unter Bezugnahme auf die der Package-Komponente100 zu finden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfassen in dem veranschaulichten Beispiel die Package-Komponenten102 eine einzelne Vorrichtungs-Die, die aus einem Wafer gesägt ist. Die Package-Komponente102 kann ferner einen Speicher mit hoher Bandbreite- (HBM) - Stapel umfassen. Das Einkapselungsmaterial104 kann einen Formstoff, eine Formunterfüllung, eine Unterfüllung oder dergleichen umfassen, der bzw. die in ein Basismaterial gemischte Partikel umfassen kann. Die Füllerpartikel können die Partikel eines Dielektrikums bzw. von Dielektrika, wie SiO2 Al2O3, Siliziumdioxid oder dergleichen sein, und können Kugelformen aufweisen. Außerdem können die kugelförmigen Füllerpartikel den gleichen oder unterschiedliche Durchmesser aufweisen. Das Basismaterial kann ein Polymer, ein Harz, ein Epoxid oder dergleichen umfassen. - Die Kopplungsstruktur
106 umfasst mehrere Dielektrikumschichten109 , was die Dielektrikumschichten109A und109B umfasst. Die Dielektrikumschichten109B können aus Polymeren wie Polyimid, Polybenzoxazol (PBO), Ajinomoto-Aufbaufilm (ABF), Prepreg (mit Füller und/oder Faser darin), Lötstopplack oder dergleichen gebildet sein. Die Dielektrikumschichten109A können aus organischen Materialien wie PBO, Polyimid oder dergleichen und/oder anorganischen Dielektrika gebildet sein. Die Kopplungsstruktur106 umfasst ferner die Umverteilungsleitungen (RDLs)110 (einschließlich110A und11B ), die in den Dielektrikumschichten109 gebildet sind, um mit den Vorrichtungen in den Package-Komponenten102 elektrisch zu verbinden. Die RDLs110 können aus Kupfer, Aluminium, Nickel, Titan, Tantal, Titannitrid, Tantalnitrid oder Mehrfachschichten davon gebildet sein. Die RDLs110 können Klebeschichten (die auch als Sperrschichten bezeichnet werden) umfassen, die aus Titan, Tantal, Titannitrid, Tantalnitrid oder dergleichen gebildet sein können. Die Klebeschichten können dünner als die darüber liegenden Abschnitte der RDLs sein. Die Dicke der Klebeschichten kann beispielsweise ungefähr 5 Prozent bis zu ungefähr 10 Prozent der Dicke der entsprechenden RDLs sein. - Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind die RDLs
110B , die in den Dielektrikumschichten109B gebildet sind, dicker und breiter als die RDLs110A , die in den Dielektrikumschichten109A gebildet sind. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die RDLs110A für lokale Verbindungen verwendet und können zur Signalführung zwischen angrenzenden Package-Komponenten102 verwendet werden. Die RDLs110B können als globale Leitungen wie Stromleitungen, Masseleitungen oder dergleichen oder als Signalleitungen verwendet werden, welche die Package-Komponenten102 verbinden, die sich nicht nahe beieinander befinden. Die elektrischen Anschlüsse108 sind auf der Fläche der Package-Komponente100 gebildet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfassen die elektrischen Anschlüsse108 Lotregionen. Gemäß anderen Ausführungsformen der vorliegenden Offenbarung umfassen die elektrischen Anschlüsse108 Metallkontakthügel, Metallkontaktstellen oder Metallkontakthügel und Lotregionen oben auf den Metallkontakthügeln. - Das Bilden der Package-Komponente
100 wird kurz wie folgt beschrieben. Der entsprechende Prozess ist als Prozess402 in dem in26 gezeigten Prozessablauf veranschaulicht. Die Package-Komponente200 kann unter Verwendung eines Prozesses gebildet werden, der dem Bilden der Package-Komponente100 ähnlich ist, und der entsprechende Prozess ist als Prozess403 in dem in26 gezeigten Prozessablauf veranschaulicht. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst das Bilden der Package-Komponente100 das Beschichten eines Trennfilms (wie eine Licht-zu-Wärme-Umwandlungs- (LTHC) -Beschichtung) auf einem Träger, das Anordnen der Package-Komponenten102 auf dem Träger durch Die-Befestigungsfilme (Klebefilme), das Kapseln der Package-Komponenten102 in dem Einkapselungsmaterial104 und das Ausführen eines Planarisierungsprozesses wie einem chemisch-mechanischen Polieren- (CMP) -Prozess oder einem mechanischen Schleifprozess, um überschüssige Abschnitte des Einkapselungsmaterials zu entfernen, sodass die elektrischen Anschlüsse (wie Metallsäulen) der Package-Komponenten102 freigelegt werden. - Die Kopplungsstruktur
106 wird dann auf den Package-Komponenten102 und dem Einkapselungsmaterial104 gebildet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst das Bilden der Kopplungsstruktur106 das Bilden von Dielektrikumschichten und den entsprechenden RDLs Schicht für Schicht. Beispielsweise umfasst das Bilden einer Dielektrikumschicht und einer entsprechenden Schicht von RDLs das Abscheiden der Dielektrikumschicht, das Strukturieren der Dielektrikumschicht, um Öffnungen zu bilden, durch die darunterliegende leitende Merkmale freigelegt werden, das Abscheiden einer Metallbekeimungsschicht, das Bilden einer strukturierten Maske, das Plattieren von RDLs in der strukturierten Maske, das Entfernen der strukturierten Maske und das Ätzen der Abschnitte der durch die strukturierte Maske zuvor abgedeckten Metallbekeimungsschicht. Die elektrischen Anschlüsse108 werden entweder durch Plattieren und/oder durch Lötkugelanordnung gebildet. Nach dem Bilden der Kopplungsstruktur106 kann der Träger beispielsweise durch Projizieren eines Laserstrahls auf den Trennfilm abgebaut werden, um den Trennfilm zu zersetzen. Die Package-Komponente100 wird somit gebildet. -
2 veranschaulicht eine Draufsicht der Package-Komponenten102 und des Einkapselungsmaterials104 in der Package-Komponente100 . Gemäß einigen Ausführungsformen der vorliegenden Offenbarung können sich die Größen von einigen der Package-Komponenten102 voneinander unterscheiden, während einige der Package-Komponenten102 die gleichen Größen aufweisen können. Außerdem können sich die Formen von einigen der Package-Komponenten102 voneinander unterscheiden, während einige der Package-Komponenten102 identische Formen aufweisen können. -
3 veranschaulicht das Zuschneiden der Package-Komponente100 gemäß einigen Ausführungsformen. Der entsprechende Prozess ist als Prozess404 in dem in26 gezeigten Prozessablauf veranschaulicht. In dem Zuschneideschritt werden die Randabschnitte der Package-Komponente100 , die keine aktiven Vorrichtungen und RDLs darin umfassen, entfernt, um die Größe der Package-Komponente100 zu reduzieren. Das Zuschneiden kann abhängig von der Form und der Dicke der Package-Komponente100 durch eine Schneideklinge, einen Laserstrahl, eine Oberfräse oder dergleichen ausgeführt werden. Nach dem Zuschneideschritt verbleiben alle Package-Komponenten102 und RDLs in dem gleichen Wafer, ohne in unterschiedliche Packages getrennt zu sein. Gemäß einigen Ausführungsformen, bei denen die Package-Komponente100 kleiner ist als die Package-Komponente200 , kann das Zuschneiden ausgeführt werden oder nicht. -
4 veranschaulicht eine Draufsicht der Package-Komponenten202 und des Einkapselungsmaterials204 in der Package-Komponente200 . Gemäß einigen Ausführungsformen der vorliegenden Offenbarung können sich die Größen der Package-Komponenten202 voneinander unterscheiden, während einige der Package-Komponenten202 die gleichen Größen aufweisen können. Außerdem können sich die Formen Sonstige einigen der Package-Komponenten202 voneinander unterscheiden, während einige andere Package-Komponenten202 identische Formen aufweisen können. Die Bondinseln214 sind in der Umfangsregion und auf der Fläche der Package-Komponente200 gebildet. Einige der Bondinseln214 sind mit den Package-Komponenten202 elektrisch verbunden. Einige andere Bondinseln214 sind mit den Package-Komponenten202 nicht elektrisch verbunden und werden mit den Package-Komponenten102 (9 ) elektrisch verbunden, sobald die Package-Komponente100 an die Package-Komponente200 gebondet ist. Einige Bondinseln214 (wie die Strom- und Massekontaktstellen) können auch mit den Package-Komponenten202 verbunden sein und werden auch mit den Package-Komponenten102 elektrisch verbunden, sobald die Package-Komponente100 an die Komponente200 gebondet ist. - Die
5A und5B veranschaulichen entsprechend eine Querschnittansicht und eine Draufsicht beim Bonden der Package-Komponente100 an die Package-Komponente200 . Der entsprechende Prozess ist als Prozess406 in dem in26 gezeigten Prozessablauf veranschaulicht. Das Bonden kann durch Lot-Bonden, Metall-zu-Metall-Direktbonden, Hybrid-Bonden oder dergleichen erreicht werden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird das Bonden unter Verwendung von Laserablation ausgeführt. Es wird beispielsweise ein Laserstrahl erzeugt, sodass er eine Größe aufweist, die viel größer ist als die Größe eines typischen Laserstrahls. Ein Laserstrahlerzeuger (nicht gezeigt) kann konfiguriert sein, einen Laserstrahl auf eine wünschenswerte größere Größe zu vergrößern. Die Package-Komponente100 ist in mehrere Unterregionen aufgeteilt und die Laserablation umfasst mehrere Laserschüsse, von denen jeder auf eine der mehreren Unterregionen projiziert wird. Wenn der Laser auf eine der Unterregionen der Package-Komponente100 projiziert wird, werden die Lotregionen, die direkt unter der entsprechenden Unterregion liegen, wieder zum Fließen gebracht. Dementsprechend wird durch Bonden der Package-Komponenten100 und200 Unterregion für Unterregion die gesamte Package-Komponente100 an die Package-Komponente200 gebondet, was das Package20 bildet. Die elektrischen Anschlüsse108 und208 werden verbunden, um die elektrischen Anschlüsse22 zu bilden, die wieder zum Fließen gebrachte Lotregionen, aneinander gebondete Lotregionen und Metallsäulen oder aneinander gebondete Metallkontakthügel sein können. Nach dem Bonden kann die Unterfüllung24 in die Spalte zwischen den Package-Komponenten100 und200 verteilt und dann ausgehärtet werden. -
5B veranschaulicht eine Draufsicht des Packages20 wie gezeigt in5A . Wie gezeigt in den5A und5B sind die Bondinseln214 , die auf den Randregionen der Package-Komponente200 gebildet sein können, durch die Package-Komponente100 nicht abgedeckt. Das Zuschneiden der Package-Komponente100 entfernt die Abschnitte der Package-Komponenten100 , welche die Bondinseln214 abdecken, wenn die ursprünglich gebildeten rekonstruierten Wafer100 und200 die gleiche Größe aufweisen. Es ist selbstverständlich, dass, obwohl die Package-Komponenten102 als die entsprechenden Package-Komponenten202 in der Package-Komponente200 überlappend gezeigt sind, das Layout und die Größen der Package-Komponenten102 sich gänzlich von den Package-Komponenten202 unterscheiden können und nicht damit in Beziehung stehen. Einige der Package-Komponenten102 können mehrere Package-Komponenten202 überlappen und daran gebondet sein und umgekehrt. -
6 veranschaulicht eine Querschnittansicht der Package-Komponente300 . Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist die Package-Komponente300 eine Leiterplatte (PCB) und wird daher im Folgenden als PCB300 bezeichnet, während die Package-Komponente300 anderer Art sein kann. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst die PCB300 die Wafergrößenaussparung302 , die sich von der oberen Fläche der PCB300 zu einem Zwischenniveau der PCB300 erstreckt. Gemäß anderen Ausführungsformen der vorliegenden Offenbarung wird die Aussparung302 nicht gebildet. Die Bondinseln314 werden auf der oberen Fläche der PCB300 gebildet und können derart angeordnet werden, dass sie sich zu einer umgebenden Ringaussparung302 ausrichten. Die elektrischen Anschlüsse316 sind ausgerichtet zu einer Seite (wie beispielsweise die rechte Seite wie in7B) der PCB300 gebildet. Die elektrischen Anschlüsse316 sind mit Bondinseln314 elektrisch verbunden und können sich zum Rand der PCB300 erstrecken. - Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist die Metallplatte
306 an der oberen Fläche der PCB300 angehaftet. Die Metallplatte306 kann in der Aussparung302 (falls gebildet) angeordnet werden. Der entsprechende Prozess ist als Prozess408 in dem in26 gezeigten Prozessablauf veranschaulicht. Die Metallplatte306 kann aus Kupfer, Aluminium, Edelstahl oder dergleichen gebildet sein und wird zum Umverteilen und Leiten der Wärme verwendet. Die Metallplatte306 kann an der PCB300 durch Wärmeleitmaterial (TIM)304 angehaftet werden. Das TIM308 kann über der Metallplatte306 gebildet werden. Die TIMs304 und308 können Wärmeleitfähigkeitswerte aufweisen, die höher sind als ungefähr 1 W/k*m, höher als ungefähr 5 W/k*m, höher als ungefähr 20 W/k*m, höher als ungefähr 50 W/k*m oder höher. Der Klebstoff310 wird in der Aussparung302 verteilt und kann als ein Ring entlang den Seitenwänden der Aussparung302 verteilt werden. - Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst die PCB
300 leitende Bahnen320 (einschließlich 320A und 320B), die schematisch gezeigt sind und leitende Leitungen und Durchkontaktierungen umfassen können. Die leitenden Bahnen320 können aus Kupfer, Aluminium, Titan, Wolfram oder dergleichen gebildet werden. Die leitenden Bahnen320 können mehrere Schichten umfassen, die in Kombination die PCB300 durchdringen. Die leitenden Bahnen320 können aktive Bahnen320A zum Routen von Signalen, Strom, Masse usw. umfassen, die mit den Bondinseln314 elektrisch verbunden sein können. Die leitenden Bahnen320 können auch die Bahnen320B umfassen, die keine elektrische Funktion aufweisen und von allen Vorrichtungen und Schaltungen in den Package-Komponenten100 und200 in dem endgültigen Package elektrisch getrennt sind. Die Bahnen320B können gemäß einigen Ausführungsformen der vorliegenden Offenbarung elektrisch potenzialfrei sein und werden als Dummy-Bahnen bezeichnet. Die leitenden Bahnen320B werden zum Leiten von in den Package-Komponenten100 und200 erzeugter Wärme zur Unterseite der PCB300 verwendet. Die PCB300 kann einseitig sein, wobei leitende Bahnen an der Oberseite, aber nicht an der Unterseite, gebildet sind. Die PCB300 kann auch beidseitig gebildet werden, wie es in6 veranschaulicht ist, wobei leitende Bahnen sowohl an der Oberseite als auch an der Unterseite gebildet werden. - Die
7A und7B veranschaulichen entsprechend eine Querschnittansicht und eine Draufsicht beim Anhaften des Packages20 an die PCB300 . Das Anhaften wird beispielsweise durch das TIM308 und den Klebstoff310 erreicht. Der entsprechende Prozess ist als Prozess410 in dem in26 gezeigten Prozessablauf veranschaulicht. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist das Package20 in der Aussparung302 (6 ) angeordnet. Die obere Fläche der Package-Komponente200 kann auf gleichem Niveau mit der oberen Fläche der PCB300 sein und sie kann höher oder niedriger als diese sein. Wie in7B gezeigt, passen die Größe und die Form des Packages20 zur entsprechenden Größe und Form der Aussparung302 , sodass das Package20 auf der PCB300 befestigt ist. -
8 veranschaulicht die elektrische Verbindung des Packages20 mit der PCB300 . Der entsprechende Prozess ist als Prozess412 in dem in26 gezeigten Prozessablauf veranschaulicht. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird Drahtbonden ausgeführt, um Drahtbonds26 auf den Bondinseln214 und314 zu bilden, sodass die Bondinseln214 mit den Bondinseln314 elektrisch verbunden sind. Dementsprechend ist das Package20 mit den elektrischen Anschlüssen316 elektrisch verbunden. - Unter Bezugnahme auf
9 wird das TIM28 oben auf das Package20 beschichtet oder darauf angeordnet und werden die mechanische Auflage30 und das Kühlsystem32 auf der PCB300 angebracht. Die entsprechenden Prozesse sind entsprechend als die Prozesse414 und416 in dem in26 gezeigten Prozessablauf veranschaulicht. Die mechanische Auflage30 kann beispielsweise ein Metallrahmen sein. Das Kühlsystem32 kann eine Metallplatte mit Finnen, eine Metallplatte mit einem Rohr darin zum Leiten eines Kühlmittels (wie Wasser, Öl oder kalte Luft) oder dergleichen umfassen. Das Package34 ist daher gebildet. Das Package34 kann auch eine Elektronikkarte sein. Das Package34 kann durch Einsetzen des Endes mit elektrischen Anschlüssen316 in einen Slot eines Racks verwendet werden, wobei die Anschlüsse316 die elektrischen Anschlüsse des Racks kontaktieren. Alternativ können die Stifte (nicht gezeigt) als die Anschlüsse des Packages34 angebracht sein. Der entsprechende Prozess ist als Prozess418 in dem in26 gezeigten Prozessablauf veranschaulicht. - Die
10 bis13 veranschaulichen die Querschnittansichten von Zwischenstadien bei der Bildung eines Packages gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Sofern nicht anders angegeben, sind die Materialien und die Bildungsverfahren der Komponenten bei diesen Ausführungsformen im Wesentlichen die Gleichen wie die ähnlichen Komponenten, die durch ähnliche Bezugsnummern in den Ausführungsformen, die in den1 bis9 gezeigt sind, bezeichnet sind. Die Details bezüglich des Bildungsprozesses und der Materialien der Komponenten, die in den10 bis13 (und in den14 bis23 ) gezeigt sind, sind daher in der Beschreibung der Ausführungsformen, die in den1 bis9 gezeigt sind, zu finden. -
10 veranschaulicht die PCB300 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die PCB300 ist wie gezeigt in10 der PCB300 in6 ähnlich, außer dass die Aussparung330 als sich von der unteren Fläche der PCB300 zu dem Zwischenniveau erstreckend gebildet ist, zu dem sich die Aussparung302 erstreckt. Die Aussparung330 verbindet mit der Aussparung302 , um eine durchgehende Aussparung zu bilden, die durch die PCB300 dringt. Die Aussparung330 ist von der Oberseite oder Unterseite her gesehen kleiner als die Aussparung302 . Die Unteransichtsform der Aussparung330 kann kreisförmig oder rechteckig sein oder andere Formen aufweisen. Der Klebstoff310 ist in der Aussparung302 verteilt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst die PCB300 in10 aktiv leitende Bahnen320 und kann leitende Dummy-Bahnen umfassen oder nicht. - Unter Bezugnahme auf
11 wird das Package20 an der PCB300 beispielsweise durch Klebstoff310 angehaftet. Das Bilden des Packages20 wurde unter Bezugnahme auf die1 bis5A /5B und24 beschrieben und die Details werden hierin nicht wiederholt. Wenn die Aussparung302 (10 ) gebildet ist, erstreckt sich mindestens ein unterer Teil des Packages20 in die Aussparung302 . Beispielsweise kann sich die Package-Komponente200 vollständig oder teilweise in der Aussparung302 befinden. Dann wird ein Drahtbonden an den Bondinseln214 und314 ausgeführt, sodass die Bondinseln214 und314 durch die Bonddrähte26 elektrisch verbunden sind. Die Unterseite des Packages20 ist zur Aussparung330 offengelegt. Das TIM28 ist oben auf dem Package20 verteilt. -
12 veranschaulicht das Befestigen der mechanischen Auflage30 und des Kühlsystems32 . Das Kühlsystem32 ist in Kontakt mit dem TIM28 , das oben auf dem Package20 verteilt oder angeordnet ist. Dann wird wie gezeigt in13 das Kühlsystem36 an dem Package20 beispielsweise durch das TIM28 angebracht. Es kann zusätzlicher Klebstoff verteilt werden, um die Seitenwände des Kühlsystems38 mit den Seitenwänden der PCB300 zu verbinden, die der Aussparung330 zugewandt sind. Das Kühlsystem36 kann auch Finnen oder Rohre darin zum Leiten eines Kühlmittels umfassen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird das Stützsystem40 an der Unterseite des Kühlsystems36 angebracht. Das Stützsystem40 wird verwendet, wenn das resultierende Package34 während seiner Verwendung horizontal angeordnet wird, da das Package34 eine große Größe aufweist und daher Unterstützung benötigt, um die Probleme aufgrund seines Gewichts zu vermeiden. Das Stützsystem40 wird nicht angebracht, wenn das Package34 verwendet wird, wenn es sich in einer vertikalen Richtung befindet. - Die
14 bis20 veranschaulichen das Bilden des Packages34 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Diese Ausführungsformen sind den Ausführungsformen ähnlich, die in den1 bis9 gezeigt sind, außer dass die Package-Komponente200 keine Vorrichtungs-Dies (und Package-Komponenten, die Vorrichtungs-Dies umfassen) umfasst.14 veranschaulicht die Ausrichtung der Package-Komponente100 zur Package-Komponente200 .15 veranschaulicht eine Draufsicht der Package-Komponente100 , die beispielsweise unter Verwendung von im Wesentlichen dem gleichen Verfahren und Material wie gezeigt in3 gebildet ist.24 veranschaulicht einige Details der Package-Komponente100 gemäß einigen Ausführungsformen der vorliegenden Offenbarung, wobei die RDLs110 und die entsprechenden Dielektrikumschichten109 veranschaulicht sind. -
16 veranschaulicht eine Draufsicht der Package-Komponente200 gemäß einigen Ausführungsformen der vorliegenden Offenbarung, die Bondinseln214 zeigt, die in der Umfangsregion der Package-Komponente200 gebildet sind. Die von der Umfangsregion umgegebene innere Region umfasst RDLs darin.25 veranschaulicht einige Details von einigen Teilen der Package-Komponente200 . Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst die Package-Komponente200 die RDLs110 (einschließlich110A und110B ) und die entsprechenden Dielektrikumschichten109 (einschließlich109A und109B ), die über dem leeren Substrat220 gebildet sind. Die Dielektrikumschicht222 kann über dem leeren Substrat220 gebildet sein, wobei die RDLs110 über der Dielektrikumschicht222 gebildet sind. Die Details der RDLs110 und der Dielektrikumschichten109 können die Gleichen sein, wie sie unter Bezugnahme auf24 beschrieben sind, und werden daher hierin nicht wiederholt. - Gemäß einigen Ausführungsformen werden keine aktiven Vorrichtungen wie Transistoren und Dioden auf dem leeren Substrat
220 gebildet. Des Weiteren kann die Package-Komponente200 gemäß einigen Ausführungsformen frei von passiven Vorrichtungen wie Widerständen, Kondensatoren, Induktoren oder dergleichen in den Dielektrikumschichten109 sein oder kann diese umfassen. Das leere Substrat220 kann aus einem homogenen Material gebildet sein, das beispielsweise Silizium sein kann. Alternativ kann das leere Substrat220 ein Dielektrikumsubstrat sein, das beispielsweise aus Siliziumoxid gebildet sein kann. Die Package-Komponente200 wird für elektrisches Routing verwendet. - Dann wird die Package-Komponente
100 an die Package-Komponente200 gebondet, was in dem Package20 wie gezeigt in17 resultiert. Die Unterfüllung24 wird in die Spalte zwischen den Package-Komponenten100 und200 verteilt. Die Draufsicht des Packages20 ist auch in18 gezeigt. - Unter Bezugnahme auf
18 wird das Package20 an der PCB300 angehaftet, die im Wesentlichen die Gleiche wie in6 gezeigt sein kann.19A veranschaulicht eine Querschnittansicht der in18 gezeigten Struktur. Das TIM304 und308 und die Metallplatte306 können in die Aussparung302 (6 ) in der PCB300 ähnlich dem, was in6 gezeigt ist, angeordnet werden. Das Package20 wird an der PCB300 durch den Klebstoff310 (6 ) und das TIM308 angehaftet. - Als Nächstes werden die Drahtbonds
26 gebildet, um das Package20 mit der PCB300 wie auch in einer Draufsicht in19A gezeigt elektrisch zu verbinden.20 veranschaulicht das Befestigen der mechanischen Auflage30 und des Kühlsystems32 . Die Strukturen, Materialien und das Befestigungsverfahren können im Wesentlichen gleich wie unter Bezugnahme auf9 beschrieben sein. Das Package (die Elektronikkarte) 34 ist daher gebildet. In anschließenden Schritten können Stifte (nicht gezeigt) angebracht werden, um gegebenenfalls mit den elektrischen Anschlüssen316 zu verbinden, oder das Package34 kann in einen Slot eines Racks eingesetzt werden, wobei die elektrischen Anschlüsse316 als die elektrische Verbindung verwendet werden. - Die
21 bis23 veranschaulichen das Bilden des Packages34 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Diese Ausführungsformen sind den Ausführungsformen ähnlich, die in den1 bis9 gezeigt sind, außer dass die Package-Komponente200 die in25 gezeigte Struktur aufweist und frei von Vorrichtungs-Dies und aktiven Transistoren darin ist, und die Öffnung330 (23 ) ist in der PCB300 gebildet. Unter Bezugnahme auf21 wird die Package-Komponente100 beispielsweise unter Verwendung von im Wesentlichen dem gleichen Verfahren und Material wie gezeigt in3 gebildet. Die Package-Komponente100 wird mit der Package-Komponente200 ausgerichtet, die unter Bezugnahme auf die16 und25 beschrieben und veranschaulicht ist. Die Package-Komponente100 wird an die Package-Komponente200 gebondet, was das Package20 wie gezeigt in22 bildet. - Unter weiterer Bezugnahme auf
22 wird die Package-Komponente300 bereitgestellt. Die Struktur der Package-Komponente300 ist dem ähnlich, was in10 gezeigt ist und beschrieben wurde. Die Details werden daher hierin nicht wiederholt. Das Package20 wird an der PCB300 beispielsweise durch den Klebstoff310 angehaftet. Dann wird ein Drahtbondenprozess an den Bondinseln214 und314 ausgeführt, sodass die Bondinseln214 und314 durch die Bonddrähte26 elektrisch verbunden sind. Die Unterseite des Packages20 wird durch die Aussparung330 in der PCB300 offengelegt. Die mechanische Auflage30 und das Kühlsystem32 werden dann auf der PCB300 beispielsweise durch das TIM28 angebracht. Das Kühlsystem32 ist in Kontakt mit dem TIM28 , das oben auf dem Package20 verteilt ist. Dann wird das Kühlsystem36 an dem Package20 beispielsweise durch das TIM28 angebracht. Es kann zusätzlicher Klebstoff (nicht gezeigt) verteilt werden, um die Seitenwände des Kühlsystems38 mit den Seitenwänden der PCB300 zu verbinden, die der Aussparung330 zugewandt sind. Das Kühlsystem36 kann Finnen oder Rohre darin zum Leiten eines Kühlmittels umfassen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird das Stützsystem40 an der Unterseite des Kühlsystems36 angebracht. Gemäß anderen Ausführungsformen der vorliegenden Offenbarung wird das Stützsystem40 nicht angebracht, wenn das resultierende Package34 vertikal anzubringen ist.23 veranschaulicht das Package34 , nachdem die Komponenten wie gezeigt in22 integriert wurden. - In den vorstehend veranschaulichten Ausführungsformen sind einige Prozesse und Merkmale gemäß einigen Ausführungsformen der vorliegenden Offenbarung beschrieben. Andere Merkmale und Prozesse können auch umfasst sein. Es können beispielsweise Prüfstrukturen umfasst sein, um bei der Verifizierungsprüfung des 3D-Packagings oder der 3DIC-Vorrichtungen zu unterstützen. Die Prüfstrukturen können beispielsweise Prüfkontaktstellen umfassen, die in einer Umverdrahtungsschicht oder auf einem Substrat gebildet sind, was das Prüfen des 3D-Packagings oder der 3DIC, den Gebrauch von Sonden und/oder Sondenkarten und dergleichen ermöglicht. Die Verifizierungsprüfung kann an Zwischenstrukturen sowie an der endgültigen Struktur ausgeführt werden. Des Weiteren können die hierin offenbarten Strukturen und Verfahren in Verbindung mit Prüfmethodiken verwendet werden, die eine Zwischenverifizierung von bekannten guten Dies beinhalten, um den Ertrag zu erhöhen und die Kosten zu verringern.
- Die Ausführungsformen der vorliegenden Offenbarung weisen einige vorteilhafte Merkmale auf. Indem mehrere Package-Komponenten in rekonstruierte Wafer integriert werden, können die Integrationsstufen verbessert werden und ein System kann durch Bonden von rekonstruierten Wafern integriert werden. Die Verbindungsleitungen der mehreren Package-Komponenten sind kurz und daher weist das entsprechende System eine verbesserte Leistung auf. Dies ermöglicht, dass das System in einigen leistungsfordernden Anwendungen wie künstliche Intelligenz-Anwendungen verwendet werden kann, die mehrere unterschiedliche Arten von Chips für paralleles Computing erfordern. Der Gebrauch einer ausgesparten PCB verbessert die Stabilität des Packages und reduziert die Dicke des resultierenden Packages. Außerdem ermöglicht die Rückseitenöffnung in der PCB eine Wärmeabführung von beiden Seiten.
- Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren das Bonden eines ersten Packages an ein zweites Package, um ein drittes Package zu bilden, wobei das erste Package ein InFO-Package ist, das erste mehrere Package-Komponenten umfasst, wobei die ersten mehreren Package-Komponenten Vorrichtungs-Dies umfassen; und ein erstes Einkapselungsmaterial, das die ersten mehreren Package-Komponenten darin kapselt; das Anordnen von mindestens einem Abschnitt des dritten Packages in eine erste Aussparung in einer PCB, wobei sich die erste Aussparung von einer oberen Fläche der PCB zu einem Zwischenniveau zwischen der oberen Fläche und einer unteren Fläche der PCB erstreckt; und das Ausführen von Drahtbonden, um das dritte Package mit der PCB elektrisch zu verbinden. Bei einer Ausführungsform umfasst das Verfahren ferner das Bilden des zweiten Packages, umfassend: das Bilden mehrerer Umverteilungsleitungen über einem leeren Substrat, wobei sich die mehreren Umverteilungsleitungen zwischen dem leeren Siliziumsubstrat und dem ersten Package befinden. Bei einer Ausführungsform umfasst das Verfahren ferner das Bilden des zweiten Packages, umfassend: das Kapseln von zweiten mehreren Package-Komponenten in einem zweiten Einkapselungsmaterial; und das Bilden mehrerer Umverteilungsleitungen über den zweiten mehreren Package-Komponenten und elektrisch damit verbindend, wobei die zweiten mehreren Package-Komponenten zusätzliche Vorrichtungs-Dies umfassen. Bei einer Ausführungsform ist das zweite Package ein ungesägter Wafer. Bei einer Ausführungsform umfasst das Bilden des ersten Packages: das Kapseln der ersten mehreren Package-Komponenten in dem ersten Einkapselungsmaterial; und Zuschneiden von Randabschnitten des ersten Einkapselungsmaterials. Bei einer Ausführungsform umfasst die PCB ferner eine zweite Aussparung, die sich von der unteren Fläche der PCB zum Zwischenniveau erstreckt, und wobei das Verfahren ferner umfasst: das Befestigen eines Kühlsystems an dem dritten Package, wobei sich das Kühlsystem in die zweite Aussparung erstreckt. Bei einer Ausführungsform umfasst das Verfahren ferner das Anhaften einer Metallplatte an der PCB durch ein TIM, wobei die PCB ein Dummy-Metallmerkmal umfasst, das durch die PCB dringt, und das TIM das Dummy-Metallmerkmal überlappt.
- Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren das Rekonstruieren eines ersten Wafers umfassend: das Kapseln erster mehrerer Package-Komponenten in einem ersten Einkapselungsmaterial, wobei die ersten mehreren Package-Komponenten unterschiedliche Arten von Vorrichtungs-Dies umfassen; das Bilden erster mehrerer RDLs, die das erste Einkapselungsmaterial und die ersten mehreren Package-Komponenten überlappen; und das Bilden erster elektrischer Anschlüsse über den ersten mehreren RDLs und elektrisch damit verbindend; das Rekonstruieren eines zweiten Wafers; das Bonden des ersten Wafers an den zweiten Wafer, um ein Package zu bilden; das Anhaften des Packages an einer Leiterplatte; und das elektrische Verbinden erster leitender Merkmale auf dem Package mit zweiten leitenden Merkmalen auf der Leiterplatte. Bei einer Ausführungsform umfasst das Rekonstruieren des zweiten Wafers: das Kapseln von zweiten mehreren Package-Komponenten in einem zweiten Einkapselungsmaterial; und das Bilden zweiter mehrerer RDLs, die mit den zweiten mehreren Package-Komponenten verbinden. Bei einer Ausführungsform umfasst das Verfahren ferner das Zuschneiden von Randabschnitten des ersten Wafers vor dem Bonden des ersten Wafers an den zweiten Wafer. Bei einer Ausführungsform verbleiben nach dem Zuschneiden alle durch das erste Einkapselungsmaterial gekapselten Vorrichtungs-Dies in dem ersten Wafer und alle Vorrichtungs-Dies befinden sich in dem Package, wenn sie an der Leiterplatte angebracht sind. Bei einer Ausführungsform umfasst das Rekonstruieren des zweiten Wafers: das Bilden zweiter mehrerer RDLs über einem leeren Siliziumsubstrat, wobei sich die zweiten mehreren RDLs zwischen dem leeren Siliziumsubstrat und dem ersten Wafer befinden. Bei einer Ausführungsform umfasst das Rekonstruieren des zweiten Wafers: das Kapseln von zweiten mehreren Package-Komponenten in einem zweiten Einkapselungsmaterial; und das Bilden zweiter mehrerer RDLs über den zweiten mehreren Package-Komponenten und elektrisch damit verbindend. Bei einer Ausführungsform umfasst das Verfahren ferner das Verteilen einer Unterfüllung zwischen dem ersten Wafer und dem zweiten Wafer. Bei einer Ausführungsform umfasst das Verfahren ferner das Befestigen eines Kühlsystems von einer Unterseite des Packages, wobei sich ein Abschnitt des Kühlsystems in die Leiterplatte erstreckt.
- Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Package einen ersten Wafer, der erste mehrere Package-Komponenten umfasst, die erste Vorrichtungs-Dies umfassen; ein erstes Vergussmaterial, das die ersten mehreren Package-Komponenten darin kapselt; und erste Umverteilungsleitungen, welche die ersten mehreren Package-Komponenten miteinander verbinden; einen zweiten Wafer, der an den ersten Wafer gebondet ist, wobei der zweite Wafer umfasst: zweite mehrere Package-Komponenten, die zweite Vorrichtungs-Dies umfassen; ein zweites Vergussmaterial, das die zweiten mehreren Package-Komponenten darin kapselt; und zweite Umverteilungsleitungen, welche die zweiten mehreren Package-Komponenten miteinander verbinden; eine Leiterplatte, wobei der zweite Wafer an der Leiterplatte angehaftet ist; und elektrische Verbindungen, welche erste Bondinseln auf dem zweiten Wafer mit Bondinseln auf der Leiterplatte verbinden. Bei einer Ausführungsform erstreckt sich der zweite Wafer in die Leiterplatte. Bei einer Ausführungsform befindet sich im Wesentlichen eine Gesamtheit des zweiten Wafers innerhalb der Leiterplatte. Bei einer Ausführungsform umfasst das Package ferner elektrische Anschlüsse auf einer Seite der Leiterplatte, wobei die elektrischen Anschlüsse konfiguriert sind, in eine Buchse eingeführt zu werden. Bei einer Ausführungsform umfasst das Package ferner ein Kühlsystem, das sich in die Leiterplatte erstreckt, wobei das Kühlsystem an einer Rückseite des zweiten Wafers angebracht ist. Das Package umfasst einen ersten Wafer, der erste mehrere Package-Komponenten umfasst, die erste Vorrichtungs-Dies umfassen; ein erstes Vergussmaterial, das die ersten mehreren Package-Komponenten darin kapselt; und erste Umverteilungsleitungen, welche die ersten mehreren Package-Komponenten miteinander verbinden; einen zweiten Wafer, der an den ersten Wafer gebondet ist, wobei der zweite Wafer umfasst: zweite mehrere Package-Komponenten, die zweite Vorrichtungs-Dies umfassen; ein zweites Vergussmaterial, das die zweiten mehreren Package-Komponenten darin kapselt; und zweite Umverteilungsleitungen, welche die zweiten mehreren Package-Komponenten miteinander verbinden; eine Leiterplatte, wobei der zweite Wafer an der Leiterplatte angehaftet ist; und elektrische Verbindungen, welche erste Bondinseln auf dem zweiten Wafer mit Bondinseln auf der Leiterplatte verbinden. Bei einer Ausführungsform erstreckt sich der zweite Wafer in die Leiterplatte. Bei einer Ausführungsform befindet sich im Wesentlichen eine Gesamtheit des zweiten Wafers innerhalb der Leiterplatte. Bei einer Ausführungsform umfasst das Package ferner elektrische Anschlüsse auf einer Seite der Leiterplatte, wobei die elektrischen Anschlüsse konfiguriert sind, in einen Sockel eingesetzt zu werden. Bei einer Ausführungsform umfasst das Package ferner ein Kühlsystem, das sich in die Leiterplatte erstreckt, wobei das Kühlsystem an einer Rückseite des zweiten Wafers angebracht ist.
- Das vorhergehende beschreibt Merkmale von mehreren Ausführungsformen, sodass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann sollte offensichtlich sein, dass er ohne Weiteres die vorliegende Offenbarung als eine Basis verwenden kann, um andere Prozesse und Strukturen zu konzipieren oder zu modifizieren, um die gleichen Zwecke auszuführen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu erreichen. Der Fachmann sollte auch realisieren, dass solche äquivalenten Aufbauten nicht vom Sinn und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hierin vornehmen kann, ohne vom Sinn und Umfang der vorliegenden Offenbarung abzuweichen.
Claims (20)
- Verfahren, umfassend: Bonden eines ersten Packages an ein zweites Package, um ein drittes Package zu bilden, wobei das erste Package ein integriertes Fan-Out (InFO) -Package ist, das umfasst: erste mehrere Package-Komponenten, wobei die ersten mehreren Package-Komponenten Vorrichtungs-Dies umfassen; und ein erstes Einkapselungsmaterial, das die ersten mehreren Package-Komponenten darin kapselt; Anordnen von mindestens einem Abschnitt des dritten Packages in eine erste Aussparung in einer Leiterplatte (PCB), wobei sich die erste Aussparung von einer oberen Fläche der PCB zu einem Zwischenniveau zwischen der oberen Fläche und einer unteren Fläche der PCB erstreckt; und Ausführen von Drahtbonden, um das dritte Package mit der PCB elektrisch zu verbinden.
- Verfahren nach
Anspruch 1 , ferner umfassend das Bilden des zweiten Packages, umfassend: Bilden mehrerer Umverteilungsleitungen über einem Substrat, wobei sich die mehreren Umverteilungsleitungen zwischen dem Substrat und dem ersten Package befinden. - Verfahren nach
Anspruch 1 oder2 , ferner umfassend das Bilden des zweiten Packages, umfassend: Kapseln von zweiten mehreren Package-Komponenten in einem zweiten Einkapselungsmaterial; und Bilden mehrerer Umverteilungsleitungen über den zweiten mehreren Package-Komponenten und elektrisch damit verbindend, wobei die zweiten mehreren Package-Komponenten zusätzliche Vorrichtungs-Dies umfassen. - Verfahren nach
Anspruch 3 , wobei das zweite Package ein ungesägter Wafer ist. - Verfahren nach einem der vorstehenden
Ansprüche 1 , ferner umfassend das Bilden des ersten Packages, umfassend: Kapseln der ersten mehreren Package-Komponenten in dem ersten Einkapselungsmaterial; und Zuschneiden von Randabschnitten des ersten Einkapselungsmaterials. - Verfahren nach einem der vorstehenden Ansprüche, wobei die PCB ferner eine zweite Aussparung umfasst, die sich von der unteren Fläche der PCB zum Zwischenniveau erstreckt, und das Verfahren ferner umfasst: Anbringen eines Kühlsystems an dem dritten Package, wobei sich das Kühlsystem in die zweite Aussparung erstreckt.
- Verfahren nach einem der vorstehenden Ansprüche, ferner umfassend das Anhaften einer Metallplatte an der PCB durch ein Wärmeleitmaterial (TIM), wobei die PCB ein Dummy-Metallmerkmal umfasst, das durch die PCB dringt, wobei das TIM das Dummy-Metallmerkmal überlappt.
- Verfahren, umfassend: Rekonstruieren eines ersten Wafers, umfassend: Kapseln erster mehrerer Package-Komponenten in einem ersten Einkapselungsmaterial, wobei die ersten mehreren Package-Komponenten unterschiedliche Arten von Vorrichtungs-Dies umfassen; Bilden von ersten mehreren Umverteilungsleitungen (RDLs), die das erste Einkapselungsmaterial und die ersten mehreren Package-Komponenten überlappen; und Bilden erster elektrischer Anschlüsse über den ersten mehreren RDLs und elektrisch damit verbindend; Rekonstruieren eines zweiten Wafers; Bonden des ersten Wafers an den zweiten Wafer, um ein Package zu bilden; Anhaften des Packages an einer Leiterplatte; und elektrisches Verbinden erster leitender Merkmale auf dem Package mit zweiten leitenden Merkmalen auf der Leiterplatte.
- Verfahren nach
Anspruch 8 , wobei das Rekonstruieren des zweiten Wafers umfasst: Kapseln von zweiten mehreren Package-Komponenten in einem zweiten Einkapselungsmaterial; und Bilden zweiter mehrerer RDLs, die mit den zweiten mehreren Package-Komponenten verbinden. - Verfahren nach
Anspruch 8 oder9 , ferner umfassend das Zuschneiden von Randabschnitten des ersten Wafers vor dem Bonden des ersten Wafers an den zweiten Wafer. - Verfahren nach
Anspruch 10 , wobei nach dem Zuschneiden alle durch das erste Einkapselungsmaterial gekapselten Vorrichtungs-Dies in dem ersten Wafer verbleiben und alle Vorrichtungs-Dies sich in dem Package befinden, wenn sie an der Leiterplatte angebracht sind. - Verfahren nach einem der vorstehenden
Ansprüche 8 bis11 , wobei das Rekonstruieren des zweiten Wafers umfasst: Bilden zweiter mehrerer RDLs über einem Siliziumsubstrat, wobei sich die zweiten mehreren RDLs zwischen dem Siliziumsubstrat und dem ersten Wafer befinden. - Verfahren nach einem der vorstehenden
Ansprüche 8 bis12 , wobei das Rekonstruieren des zweiten Wafers umfasst: Kapseln von zweiten mehreren Package-Komponenten in einem zweiten Einkapselungsmaterial; und Bilden zweiter mehrerer RDLs über den zweiten mehreren Package-Komponenten und elektrisch damit verbindend. - Verfahren nach einem der vorstehenden
Ansprüche 8 bis13 , ferner umfassend das Verteilen einer Unterfüllung zwischen dem ersten Wafer und dem zweiten Wafer. - Verfahren nach einem der vorstehenden
Ansprüche 8 bis14 , ferner umfassend das Anbringen eines Kühlsystems von einer Unterseite des Packages, wobei sich ein Abschnitt des Kühlsystems in die Leiterplatte erstreckt. - Package umfassend: einen erster Wafer, umfassend: erste mehrere Package-Komponenten, welche die ersten Vorrichtungs-Dies umfassen; ein erstes Vergussmaterial, das die ersten mehreren Package-Komponenten darin kapselt; und erste Umverteilungsleitungen, welche die ersten mehreren Package-Komponenten miteinander verbinden; einen zweiten Wafer, der an den ersten Wafer gebondet ist, wobei der zweite Wafer umfasst: zweite mehrere Package-Komponenten, die zweite Vorrichtungs-Dies umfassen; ein zweites Vergussmaterial, das die zweiten mehreren Package-Komponenten darin kapselt; und zweite Umverteilungsleitungen, welche die zweiten mehreren Package-Komponenten miteinander verbinden; eine Leiterplatte, wobei der zweite Wafer an der Leiterplatte angehaftet ist; und elektrische Verbindungen, welche die ersten Bondinseln auf dem zweiten Wafer mit Bondinseln auf der Leiterplatte verbinden.
- Package nach
Anspruch 16 , wobei sich der zweite Wafer in die Leiterplatte erstreckt. - Package nach
Anspruch 16 oder17 , wobei sich im Wesentlichen eine Gesamtheit des zweiten Wafers in der Leiterplatte befindet. - Package nach einem der vorstehenden
Ansprüche 16 bis18 , ferner umfassend elektrische Anschlüsse auf einer Seite der Leiterplatte, wobei die elektrischen Anschlüsse konfiguriert sind, in einen Sockel eingesetzt zu werden. - Package nach einem der vorstehenden
Ansprüche 16 bis19 , ferner umfassend ein Kühlsystem, das sich in die Leiterplatte erstreckt, wobei das Kühlsystem an einer Rückseite des zweiten Wafers angebracht ist.
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201862649772P | 2018-03-29 | 2018-03-29 | |
US62/649,772 | 2018-03-29 | ||
US16/160,516 | 2018-10-15 | ||
US16/160,516 US10916529B2 (en) | 2018-03-29 | 2018-10-15 | Electronics card including multi-chip module |
Publications (1)
Publication Number | Publication Date |
---|---|
DE102018127067A1 true DE102018127067A1 (de) | 2019-10-02 |
Family
ID=67909714
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102018127067.4A Pending DE102018127067A1 (de) | 2018-03-29 | 2018-10-30 | Elektronikkarte einschließlich Multi-Chip-Modul |
Country Status (5)
Country | Link |
---|---|
US (3) | US10916529B2 (de) |
KR (1) | KR102192014B1 (de) |
CN (1) | CN110323143B (de) |
DE (1) | DE102018127067A1 (de) |
TW (1) | TWI736866B (de) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11217563B2 (en) | 2019-10-24 | 2022-01-04 | Apple Inc. | Fully interconnected heterogeneous multi-layer reconstructed silicon device |
US11201127B2 (en) * | 2020-03-09 | 2021-12-14 | Qualcomm Incorporated | Device comprising contact to contact coupling of packages |
US11594498B2 (en) | 2020-04-27 | 2023-02-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor package and method |
EP4305667A1 (de) * | 2021-03-08 | 2024-01-17 | Tesla, Inc. | Gekühltes system auf wafer mit mitteln zur verringerung der effekte von elektrostatischer entladung und/oder elektromagnetischer interferenz |
US12051650B2 (en) | 2021-08-26 | 2024-07-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor package and method |
US11935761B2 (en) | 2021-08-27 | 2024-03-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor package and method of forming thereof |
CN114759012B (zh) * | 2022-06-14 | 2022-08-26 | 之江实验室 | 基于tsv工艺晶上系统与pcb板互连结构及制造方法 |
US11705437B1 (en) * | 2023-01-19 | 2023-07-18 | Zhejiang Lab | Interconnection structure of system on wafer and PCB base on TSV process and method for manufacturing the same |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3292798B2 (ja) | 1995-10-04 | 2002-06-17 | 三菱電機株式会社 | 半導体装置 |
US6887769B2 (en) * | 2002-02-06 | 2005-05-03 | Intel Corporation | Dielectric recess for wafer-to-wafer and die-to-die metal bonding and method of fabricating the same |
JP2004296613A (ja) | 2003-03-26 | 2004-10-21 | Renesas Technology Corp | 半導体装置 |
US7763963B2 (en) * | 2005-05-04 | 2010-07-27 | Stats Chippac Ltd. | Stacked package semiconductor module having packages stacked in a cavity in the module substrate |
US7834464B2 (en) * | 2007-10-09 | 2010-11-16 | Infineon Technologies Ag | Semiconductor chip package, semiconductor chip assembly, and method for fabricating a device |
CN102169875B (zh) | 2010-02-26 | 2013-04-17 | 台湾积体电路制造股份有限公司 | 半导体装置及其制造方法 |
US8519537B2 (en) * | 2010-02-26 | 2013-08-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | 3D semiconductor package interposer with die cavity |
US8535989B2 (en) * | 2010-04-02 | 2013-09-17 | Intel Corporation | Embedded semiconductive chips in reconstituted wafers, and systems containing same |
EP2535926A3 (de) * | 2011-06-17 | 2015-08-05 | BIOTRONIK SE & Co. KG | Halbleiterpaket |
KR101849223B1 (ko) | 2012-01-17 | 2018-04-17 | 삼성전자주식회사 | 반도체 패키지 및 그 제조 방법 |
US9721920B2 (en) | 2012-10-19 | 2017-08-01 | Infineon Technologies Ag | Embedded chip packages and methods for manufacturing an embedded chip package |
KR102134133B1 (ko) * | 2013-09-23 | 2020-07-16 | 삼성전자주식회사 | 반도체 패키지 및 이의 제조 방법 |
US9935090B2 (en) | 2014-02-14 | 2018-04-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Substrate design for semiconductor packages and method of forming same |
US9527723B2 (en) * | 2014-03-13 | 2016-12-27 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming microelectromechanical systems (MEMS) package |
US9881908B2 (en) | 2016-01-15 | 2018-01-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated fan-out package on package structure and methods of forming same |
US9773757B2 (en) * | 2016-01-19 | 2017-09-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Devices, packaged semiconductor devices, and semiconductor device packaging methods |
US10062648B2 (en) * | 2016-02-26 | 2018-08-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor package and method of forming the same |
-
2018
- 2018-10-15 US US16/160,516 patent/US10916529B2/en active Active
- 2018-10-30 DE DE102018127067.4A patent/DE102018127067A1/de active Pending
- 2018-12-14 KR KR1020180162248A patent/KR102192014B1/ko active IP Right Grant
-
2019
- 2019-03-28 CN CN201910245042.4A patent/CN110323143B/zh active Active
- 2019-03-28 TW TW108110867A patent/TWI736866B/zh active
-
2021
- 2021-02-08 US US17/170,224 patent/US11658164B2/en active Active
-
2023
- 2023-04-18 US US18/302,165 patent/US20230253378A1/en active Pending
Also Published As
Publication number | Publication date |
---|---|
US11658164B2 (en) | 2023-05-23 |
KR102192014B1 (ko) | 2020-12-17 |
US20210167051A1 (en) | 2021-06-03 |
TWI736866B (zh) | 2021-08-21 |
CN110323143A (zh) | 2019-10-11 |
KR20190114723A (ko) | 2019-10-10 |
US10916529B2 (en) | 2021-02-09 |
US20230253378A1 (en) | 2023-08-10 |
US20190304959A1 (en) | 2019-10-03 |
TW201942986A (zh) | 2019-11-01 |
CN110323143B (zh) | 2021-05-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102019103993B4 (de) | Package mit Dummy-Dies zum reduzieren von Wölbungen im Package und Herstellungsverfahren dafür | |
DE102018108051B4 (de) | Integrierte Fan-Out-Packages und Verfahren zu deren Herstellung | |
DE102018127067A1 (de) | Elektronikkarte einschließlich Multi-Chip-Modul | |
DE102018116743B4 (de) | Halbleiter-Bauelement und Verfahren | |
DE102020101431B4 (de) | Halbleitervorrichtung und Herstellungsverfahren | |
DE102019115952B4 (de) | Halbleiter-packages | |
DE102015105952B4 (de) | Halbleitereinrichtung und Verfahren | |
DE102016101685B4 (de) | Verfahren zur herstellung eines integrierten fan-out-packages | |
DE102019118492B4 (de) | Eingebettete Spannungsreglerstruktur und Verfahren zum Bilden derselben und Verfahren zum Betrieb derselben | |
DE102019103952A1 (de) | Kreuzwafer-RDLs in konstruierten Wafern | |
DE102016119033A1 (de) | Integriertes Passivvorrichtungs-Package und Verfahren zum Ausbilden von diesem | |
DE102020100002B4 (de) | Fan-out-packages und verfahren zu deren herstellung | |
DE102019109592B4 (de) | Die-stapel und deren ausbildungsverfahren | |
DE102019130466B4 (de) | Dreidimensionale integration grosser systeme und verfahren zu deren herstellung | |
DE102018130035A1 (de) | Integrierter schaltkreis-package und verfahren | |
DE102019120381A1 (de) | Integriertes schaltungs-package und verfahren | |
DE102018127314B4 (de) | Integriertes Schaltkreis-Package und Verfahren | |
DE102019117199A1 (de) | Fan-out-packages und verfahren zu deren herstellung | |
DE102021107792A1 (de) | Halbleiter-packages und verfahren | |
DE102021102227A1 (de) | Wärmeableitung bei Halbleiter-Packages und Verfahren zum Ausbilden derselben | |
DE102017122831B4 (de) | Gehäusestrukturen und Ausbildungsverfahren | |
DE102020124229A1 (de) | Halbleitervorrichtung und verfahren | |
DE102018102086A1 (de) | Halbleiter-packages und verfahren zu deren herstellung | |
DE102019126582A1 (de) | Ipd-module mit flexiblem verbindungsschema bei der kapselung | |
DE102019114984A1 (de) | Package für integrierte schaltungen und verfahren |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R012 | Request for examination validly filed | ||
R016 | Response to examination communication |