DE102019130466B4 - Dreidimensionale integration grosser systeme und verfahren zu deren herstellung - Google Patents

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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/24195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
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    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
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    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
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    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
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    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1076—Shape of the containers
    • H01L2225/1082—Shape of the containers for improving alignment between containers, e.g. interlocking features
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    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1094—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/40—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs
    • H01L23/4006—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs with bolts or screws
    • H—ELECTRICITY
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Abstract

Package aufweisend:einen Baustein aufweisend:einen Vorrichtungs-Die (40);einen Interposer (22), der mit dem Vorrichtungs-Die (40) verbunden ist; undein erstes Verkapselungsmaterial (46), welches der Vorrichtungs-Die (40) darin einkapselt;ein zweites Verkapselungsmaterial (80), das den Baustein (66) darin einkapselt;eine Verbindungsstruktur (86) über dem zweiten Verkapselungsmaterial (80), wobei die Verbindungsstruktur (86) Umverteilungsleitungen umfasst, die elektrisch mit dem Vorrichtungs-Die (40) verbunden sind undein Energiemodul (112) über der Verbindungsstruktur (86), wobei das Energiemodul (112) durch die Verbindungsstruktur (86) elektrisch mit dem Baustein (66) verbunden ist,wobei das Package mehrere Bausteine in dem zweiten Verkapselungsmaterial (80) aufweist, wobei die mehreren Bausteine ein Array bilden,wobei das Package ferner mehrere Energiemodule (112) auf einem gleichen Niveau wie das Energiemodul (112) aufweist, und wobei die mehreren Energiemodule (112) in einer Eins-zu-eins-Entsprechung elektrisch mit den mehreren Bausteinen (66) verbunden sind.

Description

  • ALLGEMEINER STAND DER TECHNIK
  • In einigen dreidimensionalen integrierten Schaltkreisen (3DIC) werden Vorrichtungs-Dies zuerst mit einem Interposer verbunden, die ferner durch Lötbereiche mit einem Package-Substrat verbunden werden, um ein Package zu bilden, wie aus DE 10 2018 125 372 A1 und US 2015 / 0 048 503 A1 bekannt ist. Das sich ergebende Package wird mit einer gedruckten Leiterplatte verbunden. Diese Struktur weist jedoch eine hohe Latenz auf und ist nicht für Hochgeschwindigkeit-Datenkommunikation geeignet.
  • Die Erfindung sieht ein Package nach Anspruch 1 und ein Verfahren nach Anspruch 12 vor. Ausgestaltungen sind in den abhängigen Ansprüchen angegeben.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden ausführlichen Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 bis 7 illustrieren die Querschnittsansichten von Zwischenstufen bei der Bildung von Bausteinen nach einigen Ausführungsformen.
    • 8 bis 15 illustrieren die Auslegungen der Bestandteile in Bausteinen nach einigen Ausführungsformen.
    • 16 bis 24 illustrieren die Querschnittsansichten von Zwischenstufen bei der Bildung eines System-Packages, das Bausteine und Nackt-Vorrichtungs-Dies enthält, nach einigen Ausführungsformen.
    • 25 bis 29 illustrieren die Auslegungen der Bestandteile in System-Packages nach einigen Ausführungsformen.
    • 30 illustriert einen Prozessablauf zum Formen eines System-Packages nach einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Umsetzen unterschiedlicher Merkmale der Erfindung bereit. Spezifische Beispiele von Bestandteilen und Anordnungen werden unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich nur Beispiele und sind nicht als beschränkend vorgesehen. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der Beschreibung, die folgt, Ausführungsformen enthalten, in denen das erste und das zweite Merkmal in unmittelbarer Berührung geformt werden, und kann ebenfalls Ausführungsformen enthalten, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal geformt werden können, so dass sich das erste und das zweite Merkmal nicht mehr in unmittelbarer Berührung befinden können. Außerdem kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck von Einfachheit und Klarheit und bestimmt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen.
  • Ferner können räumlich relative Begriffe, wie beispielsweise „darunterliegend“, „unterhalb“, „unterer“, „darüberliegend“, „oberer“ und dergleichen hierin der Leichtigkeit der Beschreibung halber verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en), wie in den Figuren illustriert, zu beschreiben. Die räumlich relativen Begriffe sind dafür vorgesehen, unterschiedliche Ausrichtungen der Vorrichtung bei Anwendung oder im Betrieb zusätzlich zu der in den FIG. Figuren abgebildeten Ausrichtung zu umfassen. Die Vorrichtung kann anders ausgerichtet (um 90 Grad oder mit anderen Ausrichtungen gedreht) sein, und die räumlich relativen können gleichermaßen entsprechend ausgelegt werden.
  • Es werden ein Package und das Verfahren zum Formen desselben nach einigen Ausführungsformen bereitgestellt. Die Struktur des Packages ist zum Formen übergroßer Packages geeignet, wie beispielsweise derjenigen, die für Anwendungen der Künstlichen Intelligenz (KI), 5G-Anwendungen oder dergleichen verwendet werden, die eine herausfordernden Anforderung an die Geschwindigkeit der Datenkommunikation aufweisen. Die Zwischenstufen bei der Bildung des Packages werden nach einigen Ausführungsformen illustriert. Es werden einige Variationen einiger Ausführungsformen erörtert. Ausführungsformen, die hierin erörtert werden, dienen dazu, Beispiele bereitzustellen, um das Herstellen oder Verwenden des Gegenstandes dieser Offenbarung zu ermöglichen, und eine Durchschnittsperson vom Fach wird leicht Modifikationen verstehen, die vorgenommen werden können während sie innerhalb vorgesehener Schutzbereiche unterschiedlicher Ausführungsformen verbleiben. Durch die gesamten verschiedenen Ansichten und veranschaulichenden Ausführungsformen werden gleiche Bezugszahlen verwendet, um gleiche Elemente zu bezeichnen. Obwohl Verfahrensausführungsformen so erörtert werden können, dass sie in einer bestimmten Reihenfolge durchgeführt werden, können andere Verfahrensausführungsformen in einer beliebigen logischen Reihenfolge durchgeführt werden.
  • Nach einigen Ausführungsformen der vorliegenden Offenbarung enthält ein System-Package mehrere Bausteine (Basiskomponenten, Baueinheiten, Baublöcke, Baumodule) und nackte (Vorrichtungs-) Dies ein, die durch Umverteilungsleitungen verbunden sind. Die Umverteilungsleitungen, die Bausteine und die Nacktdies bilden Fan-Out-Packages. Energiemodule sind mit den Fan-Out-Packages verbunden und sind auf der entgegengesetzten Seite der Umverteilungsleitungen als die Bausteine und die Nackt-Dies angeordnet. Nach einigen Ausführungsformen werden in dem System-Package kein Package-Substrat und/oder keine gedruckte Leiterplatte verwendet.
  • 1 bis 7 illustrieren die Querschnittsansichten von Zwischenstufen bei der Bildung von Bausteinen nach einigen Ausführungsformen. Die in 1 bis 7 gezeigten Prozesse werden ebenfalls schematisch in dem in 30 gezeigten Prozessablauf 200 wiedergespiegelt.
  • 1 illustriert eine Querschnittsansicht einer Package-Komponente 20, der einen Interposer-Wafer, ein Package-Substratstreifen, ein Vorrichtungs-Die-Wafer oder ein Package sein kann. Die Package-Komponente 20 enthält mehrere Package-Komponenten 22, die zueinander identisch sein können. Nach einigen Ausführungsformen sind die Package-Komponenten 22 Interposer, die frei von aktiven Vorrichtungen (wie beispielsweise Transistoren und Dioden) und passiven Vorrichtungen darin sind. Durch die gesamte Beschreibung werden die Package-Komponenten 22 hiernach alternativ als Interposern 22 bezeichnet, während Package-Komponenten 22 ebenfalls andere Arten von Package-Komponenten sein können, einschließlich von Vorrichtungs-Dies (was aktive Vorrichtungen und/oder passive Vorrichtungen darin einschließt), Package-Substraten, Packages oder dergleichen und nicht darauf beschränkt.
  • Nach einigen Ausführungsformen der vorliegenden Offenbarung enthält die Package-Komponente 20 ein Substrat 23, das ein Halbleitersubstrat, wie beispielsweise ein Siliziumsubstrat, sein kann. Das Substrat 23 kann ebenfalls aus anderen Halbleitermaterialien, wie beispielsweise Silizium-Germanium, Silizium-Kohlenstoff oder dergleichen geformt sein. Nach alternativen Ausführungsformen der vorliegenden Offenbarung ist das Substrat 23 ein dielektrisches Substrat. Nach diesen Ausführungsformen kann die Interposer 20 passive Bauelemente, die darin geformt sind, enthalten oder nicht.
  • Durchkontaktierungen (through-vias - TV) 24 sind so geformt, dass sie sich von der oberen Fläche des Substrats 23 aus in das Substrat 23 erstrecken. Die Durchkontaktierungen 24 werden manchmal auch als Substrat-Durchkontaktierungen oder Silizium-Durchkontaktierungen, wenn das Substrat 23 ein Siliziumsubstrat ist, bezeichnet. Isolationsschichten 25 sind geformt, um die Durchkontaktierungen 24 elektrisch von dem Substrat 23 zu isolieren. Eine Verbindungsstruktur 28 ist über dem Substrat 23 geformt und wird verwendet, um die integrierten Schaltungsvorrichtungen (falls vorhanden) miteinander zu verbinden, und ist mit den Durchkontaktierungen 24 verbunden. Die Verbindungsstruktur 28 kann mehrere dielektrische Schichten 30 enthalten. Nach einigen Ausführungsformen der vorliegenden Offenbarung sind die dielektrischen Schichten 30 aus Siliziumoxid, Siliziumnitrid, Siliziumcarbid, Siliziumoxynitrid, Kombinationen davon und/oder Mehrfachlagen davon geformt. Alternativ können die dielektrischen Schichten 30 eine oder mehrere dielektrische Schichten mit niedrigem k enthalten, die (eine/n) niedrige/n Dielektrizitätskonstante(n) (k-Wert(e)) aufweisen. Die k-Werte der dielektrischen Materialien mit niedrigem k in den dielektrischen Schichten 30 können zum Beispiel niedriger als etwa 3,0 oder niedriger als etwa 2,5 sein. Metall-Leiterbahnen 32 sind in den dielektrischen Schichten 30 geformt. Durchkontaktierungen 34 sind zwischen den darüberliegenden und den darunterliegenden Metallleitungen 32 geformt und verbinden sie miteinander.
  • Nach einigen Ausführungsformen sind die Metall-Leiterbahnen 32 und die Durchkontaktierungen 34 unter Verwendung von Damascene-Prozessen geformt, die das Bilden von Gräben und Durchkontaktierungsöffnungen in den dielektrischen Schichten 30, das Absetzen einer leitfähigen Sperrschicht (wie beispielsweise TiN, Ti, TaN, Ta oder dergleichen) und das Auffüllen eines metallischen Materials (wie beispielsweise Kupfer), um den Rest der Gräben und Durchkontaktierungsöffnungen zu füllen, umfassen. Ein Planarisierungsprozess, wie beispielsweise ein Prozess des chemisch-mechanischen Polierens (CMP) oder ein mechanischer Schleifprozess, wird danach durchgeführt, um überschüssige Anteile der leitfähigen Sperrschicht und des metallischen Materials zu entfernen, was die Metall-Leiterbahnen 32 und die Durchkontaktierungen 34 hinterlässt. Durch die Verwendung der Damascene-Prozesse können die Metall-Leiterbahnen sehr schmal geformt werden, zum Beispiel mit Abständen (gesehen von der Oberseite der Struktur), die kleiner sind als etwa 1 µm. Dies ermöglicht eine angemessene Anzahl von örtlichen elektrischen Verbindungen innerhalb der Bausteine.
  • Elektrische Verbinder 38 sind an der oberen Fläche der Package-Komponente 20 Nach einigen Ausführungsformen der vorliegenden Offenbarung schließen die elektrischen Verbinder 38 metallische Pfeiler (Höcker) ein, wobei Lotkappen auf den oberen Flächen der metallischen Pfeiler geformt sein können oder nicht. Nach alternativen Ausführungsformen der vorliegenden Offenbarung schließen die elektrischen Verbinder 38 Lotbereiche ein. Nach noch anderen Ausführungsformen vorliegenden Offenbarung schließen die elektrischen Verbinder 38 Kupferpfeiler ein, die mit Nickellagen, chemisch Nickel/Sudgold (Electro-less Nickel Immersion Gold - ENIG), chemisch Nickel/chemisch Palladium/Sudgold (Electro-less Nickel Electro-less Palladium Immersion Gold - ENEPIG) und/oder dergleichen und/oder einer Kombination davon überzogen sind.
  • Unter Bezugnahme auf 2 werden Package-Komponenten 40 bestückt und werden, zum Beispiel durch Flip-Chip-Montage, mit der Package-Komponente 20 verbunden. Der betreffende Prozess wird als Prozess 202 in dem Prozessablauf 200 illustriert, wie in 30 gezeigt. Die elektrischen Verbinder 38 verbinden die Schaltkreise in den Package-Komponenten 40 mit den Metall-Leiterbahnen 32 und den Durchkontaktierungen 24 in der Package-Komponente 20. Nach einigen Ausführungsformen umfassen die Package-Komponenten 40 Vorrichtungs-Dies, die Logik-Dies, Speicher-Dies, Eingabe-Ausgabe- (I/A-) Dies oder derglei-chen. Die Vorrichtungs-Dies können Central-Processing-Unit- (CPU-) Dies, Graphic-Processing-Unit- (GPU-) Dies, Dies anwendungsspezifischer integrierter Schaltkreise (ASIC), Field-Programmable-Gate-Array- (FPGA-) Dies, Dies für mobile Anwendungen, Parallel-Serien-Umsetzer/Serin-Parallel-Umsetzer- (SerDes-) Dies, Peripheral-Component-Interconnect-Express- (PCiE-) Dies, Serial Advanced Technology Attachment (SATA) dies, Micro Control Unit (MCU) dies, Anwendungsprozessor- (AP) Dies oder dergleichen umfassen. Die Speicher-Dies können Dynamic-Random-Access-Memory- (DRAM-) Dies, Static-Random-Access-Memory- (SRAM-) Dies oder dergleichen umfassen. Die Package-Komponenten 40 können ebenfalls System-on-Chip- (SoC-) Dies, Speicherblocks (wie beispielsweise High-Bandwidth-Memory- (HBM-) Würfel) oder dergleichen umfassen. Die Package-Komponenten 40 können ebenfalls Independent-Passive-Device- (IPD-) Dies umfassen, die diskrete Vorrichtungs-Dies sind, die (ein) passive(s) Vorrichtung(en) darin enthalten und frei von aktiven Vorrichtungen darin sind. Zum Beispiel können die IPD-Dies Kondensatordies, Widerstandsdies, Spulendies oder dergleichen sein. Die Kondensatordies können als ein Beispiel Multiplayer-Ceramic-Chip-Capacitors (MLCC) sein. Es wird ein Aufschmelzen durchgeführt, um Lotbereiche 42 aufzuschmelzen, so dass die Package-Komponenten 40 mit den Interposern 22 verbunden werden. Auf jeder der Interposer 22 kann es mehrere Package-Komponenten 40 geben, die darauf montiert sind. Zum Beispiel können, wie in 8 bis 15 gezeigt, die Package-Komponenten 40, die mit der gleichen Package-Komponente 20 verbunden sind, mehrere unterschiedliche Arten von Dies 40A, 40B und 40C enthalten, wie unter Bezugnahme auf 8 bis 15 als Beispiele beschrieben.
  • Als Nächstes werden, unter Bezugnahme auf 3, die Lücken zwischen den Package-Komponenten 40 und der Package-Komponente 20 mit einer Unterfüllung 44 gefüllt. Die Unterfüllung 44 kann ein Polymer oder ein Epoxidharz enthalten und kann Füllstoffteilchen darin enthalten. Der betreffende Prozess wird als Prozess 204 in dem Prozessablauf 220 illustriert, wie in 30 gezeigt. Ein Verkapselungsmaterial 46 wird, zum Beispiel unter Verwendung von Freilegungsformen, auf den Package-Komponenten 40 vergossen. Nach einigen Ausführungsformen der vorliegenden Offenbarung enthält das Verkapselungsmaterial 46 eine Formmasse, die ein Grundmaterial und in das Grundmaterial eingemischte Füllstoffe enthält. Das Grundmaterial kann ein Polymer, ein Harz, ein Epoxidharz und/oder dergleichen enthalten. Die Füllstoffe können aus kugelförmigen Teilchen aus Kieselerde, Aluminiumoxid, Siliziumoxid oder dergleichen geformt sein. Es wird ein Aushärtungsprozess durchgeführt, um das Verkapselungsmaterial 46 auszuhärten und erstarren zu lassen. Nach einigen Ausführungsformen werden die Package-Komponenten 40 in dem Verkapselungsmaterial 46 eingebettet.
  • Nach dem Aushärten des Verkapselungsmaterials 46 kann ein Planarisierungsprozess, wie beispielsweise ein Prozess des chemisch-mechanischen Polierens (CMP) oder ein mechanischer Schleifprozess, durchgeführt werden, um überschüssige Anteile des Verkapselungsmaterials 46 zu entfernen, wobei sich die überschüssigen Anteile über den oberen Flächen der Package-Komponenten 40 befinden. Die polierte Struktur wird in 4 gezeigt. Nach einigen Ausführungsformen der vorliegenden Offenbarung sind die Substrate (wie beispielsweise Siliziumsubstrate) einiger oder aller der Package-Komponenten 40 im Ergebnis des Planarisierungsprozesses freigelegt.
  • 4 bis 6 illustrieren die Bildung der rückseitigen Struktur auf der Rückseite der Package-Komponente 20. Unter Bezugnahme auf 4 wird ein Träger 48 bereitgestellt, und eine Trennfolie 50 ist auf den Träger 48 aufgebracht. Der Träger 48 ist aus einem transparenten Material geformt und kann ein Glasträger, ein keramischer Träger, ein organischer Träger oder dergleichen sein. Die Trennfolie 50 befindet sich in physischer Berührung mit der oberen Fläche des Trägers 48. Die Trennfolie 50 kann aus einem Licht-zu-Wärme-Umwandlungs-(Light-To-Heat-Conversion - LTHC-) Überzugsmaterial geformt sein. Die Trennfolie 50 kann durch Überziehen auf den Träger 48 aufgebracht werden. Nach einigen Ausführungsformen der vorliegenden Offenbarung ist das LTHC-Überzugsmaterial dazu in der Lage, unter der Wärme von Licht/Strahlung (wie beispielsweise eines Laserstrahls) zersetzt zu werden, und kann den Träger 48 von der darauf angeordneten und geformten Struktur lösen.
  • Nach einigen Ausführungsformen ist die Struktur, wie in 3 gezeigt, zum Beispiel durch eine Die-Befestigungsfolie (Die-Attach Film - DAF) 52, die eine klebende Folie ist, an/mit der Trennfolie 50 befestigt/verbunden. Der betreffende Prozess wird als Prozess 206 in dem Prozessablauf 200 illustriert, wie in 30 gezeigt. Einige oder alle der Package-Komponenten 40 können sich in Berührung mit der DAF 52 befinden, und die hintere Fläche des Substrats 23 ist freigelegt.
  • Als Nächstes wird, wie in 5 gezeigt, ein Rückseiten-Schleifprozess durchgeführt, um das Substrat 23 dünner zu machen, bis die Durchkontaktierungen 24 freigelegt sind. Der betreffende Prozess wird als Prozess 208 in dem Prozessablauf 200 illustriert, wie in 30 gezeigt. Das Substrat 23 kann dann leicht geätzt werden, so dass die oberen Abschnitte der Durchkontaktierungen 24 aus dem verbleibenden Substrat 23 heraus vorspringen. In nachfolgenden Prozessen wird, wie in 6 gezeigt, eine dielektrische Schicht 54 auf der Rückseite des Halbleitersubstrats 23 gebildet. Die Bildung der dielektrischen Schicht 54 kann das Absetzen eines dielektrischen Materials, wie beispielsweise Siliziumoxid, und das Durchführen eines Planarisierungsprozesses, um die Anteile des dielektrischen Materials zu entfernen, die höher sind als die oberen Flächen der Durchkontaktierungen 24, umfassen. Der verbleibende Anteil des dielektrischen Materials ist die dielektrische Schicht 54.
  • In nachfolgenden Prozessen können Metallinseln 56 und dielektrische Schichten 58 gebildet werden. Der betreffende Prozess wird als Prozess 210 in dem Prozessablauf 200 illustriert, wie in 30 gezeigt. Die Metallinseln 56 können aus Aluminium, Aluminium-Kupfer oder dergleichen gebildet werden. Nach einigen Ausführungsformen der vorliegenden Offenbarung ist/sind dielektrische(n) Schicht(en) 58 geformt, um die Kantenabschnitt der Metallinseln 56 abzudecken, während die Mittelabschnitte der Metallinseln 56 freigelegt gelassen werden. Die dielektrische(n) Schicht(en) 58 können aus anorganischen und/oder organischen Materialien, wie beispielsweise Siliziumoxid, Siliziumnitrid, Polyimid, Polybenzoxazol (PBO) oder dergleichen gebildet werden.
  • Elektrische Verbinder 60 werden geformt, um elektrisch mit den Durchkontaktierungen 24 zu verbinden. Der betreffende Prozess wird ebenfalls als Prozess 210 in dem Prozessablauf 200 illustriert, wie in 30 gezeigt. Nach einigen Ausführungsformen sind die elektrischen Verbinder 60 Metallpfeiler, die durch Metallisieren geformt werden. Nach anderen Ausführungsformen sind die elektrischen Verbinder 60 Lotbereiche. Eine Schutzschicht 62 kann geformt werden, um die elektrischen Verbinder 60 abzudecken. Nach einigen Ausführungsformen wird die Schutzschicht 62 aus einem Polymer, wie beispielsweise Polyimid, PBO oder dergleichen, geformt. Durch die gesamte Beschreibung wird die Struktur über der DAF 52 als rekonstruierter Wafer 64 bezeichnet.
  • Der rekonstruierte Wafer 64 wird danach von dem Träger 48 abgelöst, zum Beispiel durch Projizieren von Licht auf die Trennfolie 50, und das Licht (wie beispielsweise ein Laserstrahl) dringt durch den transparenten Träger 48 hindurch. Der betreffende Prozess wird als Prozess 212 in dem Prozessablauf 200 illustriert, wie in 30 gezeigt. Die Trennfolie 50 wird folglich zersetzt, und der rekonstruierte Wafer 64 wird von dem Träger 48 abgelöst. Die DAF 52 kann in einem Reinigungsprozess entfernt werden.
  • Als Nächstes wird ein Vereinzelungs- (Dicing-) Prozess an dem rekonstruierten Wafer 64 durchgeführt, um den rekonstruierten Wafer 64 in mehrere Bausteine 66 zu sägen, die in 7 gezeigt werden. Der betreffende Prozess wird ebenfalls als Prozess 212 in dem Prozessablauf 200 illustriert, wie in 30 gezeigt. Jeder der Bausteine 66 enthält eine der Interposer 22 (1) und die entsprechenden Package-Komponenten 40 die darauf verbunden sind. Nach einigen Ausführungsformen sind die Bausteine 66 große Packages, die Grö-ßen aufweisen können, die von etwa 2500 mm2 bis etwa 14400 mm2 reichen.
  • Es ist zu erkennen, dass 1 bi 7 die Bildung einiger Bausteine 66 illustrieren, die auf Grundlage von Interposern geformt werden, auf denen Vorrichtungs-Dies verbunden werden. Nach einigen Ausführungsformen der vorliegenden Offenbarung können die Bausteine 66 Chip-on-Wafer-on-Substrate- (CoWoS-) Packages, Integrated-Fan-out- (InFO-) Packages oder andere Arten von 3DIC-Strukturen sein.
  • 8 bis 15 illustrieren die beispielhaften Auslegungen von Bausteinen 66 nach einigen Ausführungsformen der vorliegenden Offenbarung. 8 illustriert einen Baustein 66 nach einigen Ausführungsformen, in denen der Baustein 66 ein Logik-Die 40A und ein oder mehrere Speicher- oder E/A- (im Folgenden bezeichnet als Speicher-/E/A-) Dies 40B, angeordnet neben dem Logik-Die 40A, enthält. Durch die gesamte Beschreibung werden das Logik-Die 40A, die Speicher-/E/A-Dies 40B und IPD-Dies 40C gemeinsam als Vorrichtungs-Dies 40 oder Package-Komponenten 40 bezeichnet. Das Speicher-/E/A-Die 40B kann auf einer Seite des Logik-Dies 40A angeordnet sein. 9 illustriert einen Baustein 66 nach alternativen Ausführungsformen, in denen der Baustein 66 ein Logik-Die 40A und Speicher-/E/A-Dies 40B, die auf den gegenüberliegenden Seiten des Logik-Dies 40A angeordnet sind, enthält.
  • 10 illustriert einen Baustein 66 nach einigen Ausführungsformen, in denen der Baustein 66 zwei oder mehr Logik-Dies 40A und Speicher-/E/A-Dies 40B, die zu einem Ring ausgerichtet sind, der die Logik-Dies 40A umschließt, enthält. Das Speicher-/E/A-Die 40B kann entlang des Umfangs des Bausteins 66 angeordnet sein. 11 illustriert einen Baustein 66 nach einigen Ausführungsformen, in denen der Baustein 66 vier Logik-Dies 40A enthält, wobei jedes der Logik-Dies 40A durch die untergeordneten Speicher-/E/A-Dies 40B begleitet wird und elektrisch und signalmäßig damit verbunden ist. Die Speicher-/E/A-Dies 40B sind ebenfalls zu einem Ring ausgerichtet, der die Logik-Dies 40A umschließt, die ein Array bilden können.
  • 12 illustriert einen Baustein 66 nach einigen Ausführungsformen, in denen der Baustein 66 ein Logik-Die 40A und einen oder mehrere Speicher-/E/A-Dies 40B auf einer Seite des Logik-Dies 40A enthält. Mehrere IPD-Dies 40C sind zu einem Ring ausgerichtet, der den/die Logik-Die(s) 40A und den/die Speicher-/E/A-Die(s) 40B umschließt. 13 zeigt eine Struktur, ähnlich der Struktur in 12, außer, dass sich die Speicher-/E/A-Dies 40B auf gegenüberliegenden Seiten des Logik-Dies 40A befinden.
  • 14 illustriert einen Baustein 66 nach einigen Ausführungsformen, in denen der Baustein 66 zwei oder mehr Logik-Dies 40A und Speicher-/E/A-Dies 40B, die zu einem Ring ausgerichtet sind, der die Logik-Dies 40A umschließt, enthält. IPD-Dies 40C sind ferner zu einem Ring entlang des Umfangs des Bausteins 66 ausgerichtet und umschließen das Speicher-/E/A-Die 40B. 15 illustriert einen Baustein 66 nach einigen Ausführungsformen, in denen der Baustein 66 mehrere Logik-Die 40A, die ein Array bilden, enthält, wobei jedes der Logik-Dies 40A durch untergeordnete Speicher-/E/A-Dies 40B begleitet wird und elektrisch und signalmäßig damit verbunden ist. IPD-Dies 40C sind ferner zu einem Ring entlang des Umfangs des Bausteins 66 ausgerichtet und umschließen die Speicher-/E/A-Dies 40B.
  • 16 bis 24 illustrieren die Zwischenstufen bei der Bildung eines System-Packages nach einigen Ausführungsformen der vorliegenden Offenbarung . Unter Bezugnahme auf 16 wird ein Träger 68 bereitgestellt, und eine Trennfolie 70 ist auf den Träger 68 aufgebracht. Nach einigen Ausführungsformen wird eine dielektrische Pufferschicht 72 auf der Trennfolie 70 gebildet. Nach alternativen Ausführungsformen wird die dielektrische Pufferschicht 72 weggelassen. Die Materialien von Träger 68, Trennfolie 70 und dielektrischer Pufferschicht 72 können aus der gleichen Gruppe von Materialkandidaten zum Formen jeweils des Trägers 48, der Trennfolie 50 beziehungsweise der DAF 52, wie in 4 gezeigt, ausgewählt werden und werden hierin nicht wiederholt.
  • 16 illustriert ferner die Platzierung/Befestigung von Bausteinen 66, nackten Dies 76 und IPD-Dies 78. Der betreffende Prozess wird als Prozess 214 in dem Prozessablauf 200 illustriert, wie in 30 gezeigt. Nackte Dies können Vorrichtungs-Dies sein, die von den jeweiligen Wafers gesägt werden und nicht weiter gepackt werden. Nach einigen Ausführungsformen schließen nackte Dies Logik-Dies, Speicher-Dies, SoC-Dies oder dergleichen ein. Die Bausteine 66, nackten Dies 76 und IPD-Dies 78 werden durch DAF 74 an der dielektrischen Pufferschicht 72 befestigt. Nach einigen Ausführungsformen der vorliegenden Offenbarung befinden sich die DAF 74 in physischer Berührung mit den Halbleitersubstraten einiger oder aller der Bausteine 66, nackten Dies 76 und IPD-Dies 78. Es kann mehrere Gruppen von Bausteinen 66, nackten Dies 76 und IPD-Dies 78 geben, die auf der dielektrischen Pufferschicht 72 platziert werden. Die Bausteine 66 können identisch zueinander sein oder können sich voneinander unterscheiden. Zum Beispiel können die Anzahlen von Dies 40 in unterschiedlichen der Bausteine 66 zueinander gleich sein oder sich voneinander unterscheiden. Die Arten von Dies 40 in unterschiedlichen der Bausteine 66 können ebenfalls zueinander gleich sein oder sich voneinander unterscheiden.
  • Als Nächstes wird in Verkapselungsmaterial 80 abgegeben, um die Bausteine 66, nackten Dies 76 und IPD-Dies 78 einzukapseln, wie in 17 gezeigt. Danach wird das Verkapselungsmaterial 80 ausgehärtet. Der betreffende Prozess wird als Prozess 216 in dem Prozessablauf 200 illustriert, wie in 30 gezeigt. Das Verkapselungsmaterial 80 füllt die Lücken zwischen den Bausteinen 66, den nackten Dies 76 und den IPD-Dies 78. Das Verkapselungsmaterial 80 kann eine Formmasse, eine Formunterfüllung, ein Epoxidharz und/oder ein Harz enthalten. Da das Verkapselungsmaterial 46 in den Bausteinen in dem Vereinzelungsprozess (7) gesägt worden ist, gibt es unterscheidbare Grenzflächen zwischen dem Verkapselungsmaterial 46 und dem Verkapselungsmaterial 80. Zum Beispiel werden die kugelförmigen Füllstoffteilchen in dem Verkapselungsmaterial 46 teilweise Teilchen werden, wenn sie gesägt werden, was die Grenzfläche zwischen dem Verkapselungsmaterial 46 und dem Verkapselungsmaterial 80 unterscheidbar macht.
  • Das Verkapselungsmaterial 80 wird bis zu einem solchen Niveau abgegeben, dass die obere Fläche des Verkapselungsmaterials 80 höher ist als die oberen Enden der elektrischen Verbinder 60 und der Schutzschicht 62 in den Bausteinen 66. Wenn es aus Formmasse oder Formunterfüllung gebildet ist, kann das Verkapselungsmaterial 80 ein Grundmaterial, das ein Polymer, ein Harz, ein Epoxidharz oder dergleichen sein kann, und Füllstoffteilchen (nicht gezeigt) in dem Grundmaterial enthalten. Die Füllstoffteilchen können dielektrische Teilchen aus SiO2, Al2O3, Kieselerde oder dergleichen sein, die kugelförmige Gestalten aufweisen können. Außerdem können die kugelförmigen Füllstoffteilchen gleiche oder unterschiedliche Durchmesser aufweisen.
  • Anschließend an das Abgeben des Verkapselungsmaterials 80 wird ein Planarisierungsprozess, wie beispielsweise ein CMP-Prozess oder ein mechanischer Schleifprozess, durchgeführt, um das Verkapselungsmaterial 80, die Schutzschicht 62 und die elektrischen Verbinder 60 der Bausteine 66 zu planarisieren. Der betreffende Prozess wird als Prozess 218 in dem Prozessablauf 200 illustriert, wie in 30 gezeigt.
  • In nachfolgenden Prozessen wird eine Verbindungsstruktur 86 über dem Verkapselungsmaterial 80 geformt. 19 und 20 illustrieren jeweils die Bildung der ersten Teile beziehungsweise der zweiten Teile der Verbindungsstruktur 86. Die betreffenden Prozesse werden jeweils als Prozesse 220 beziehungsweise 222 in dem Prozessablauf 200 illustriert, wie in 30 gezeigt. Nach einigen Ausführungsformen der vorliegenden Offenbarung enthält die Verbindungsstruktur 86 dielektrische Schichten 82A und dielektrische Schichten 82B über der dielektrischen Schicht 82A. Jede der dielektrischen Schichten 82B kann dicker sein als eine beliebige der dielektrischen Schichten 82A. Nach einigen Ausführungsformen der vorliegenden Offenbarung werden die dielektrischen Schichten 82A aus (einem) lichtempfindlichen Material(ien), wie beispielsweise PBO, Polyimid, BCB oder dergleichen, geformt, und die dielektrischen Schichten 82B werden aus einem nicht lichtempfindlichen Material, wie beispielsweise Formmasse, Formunterfüllung, Siliziumoxid, Siliziumnitrid oder dergleichen, geformt. Nach alternativen Ausführungsformen werden sowohl die dielektrischen Schichten 82A als auch 82B aus (einem) lichtempfindlichen Material(ien) geformt.
  • RDL 84A werden in den dielektrischen Schichten 82A geformt, und RDL 84B werden in den dielektrischen Schichten 82B geformt. Nach einigen Ausführungsformen sind die RDL 84B dicker und/oder breiter als die RDL 84A und können für elektrische Langstrecken-Leitungsführung verwendet werden, während die RDL 84A für elektrische Kurzstrecken-Leitungsführung verwendet werden können. Elektrische Verbinder 88 werden auf der Oberfläche der Verbindungsstruktur 86 geformt. Die elektrischen Verbinder 88 und die RDL 84A und 84B sind elektrisch mit den Bausteinen 66, den nackten Dies 76 und den IPD-Dies 78 verbunden. Durch die gesamte Beschreibung wird die Struktur über der dielektrischen Pufferschicht 72 (oder der Trennfolie 70, falls eine dielektrische Pufferschicht 72 nicht gebildet wird) als InFO-Package 92 bezeichnet, was ebenfalls ein rekonstruierter Wafer ist.
  • In einem nachfolgenden Prozess wird der Träger 68 von dem InFO-Package 92 abgelöst. Nach einigen Ausführungsformen der vorliegenden Offenbarung werden die DAF 74 entfernt, zum Beispiel in einem Reinigungsprozess oder einem Schleifprozess. Der betreffende Prozess wird als Prozess 224 in dem Prozessablauf 200 illustriert, wie in 30 gezeigt. Das sich ergebende InFO-Package 92 wird in 21 gezeigt. Durchgangslöcher 98 können geformt werden, um durch das InFO-Package 92 hindurchzudringen. Der betreffende Prozess wird ebenfalls als Prozess 224 in dem Prozessablauf 200 illustriert, wie in 30 gezeigt. Die Durchgangslöcher 98 können durch Laserbohren, Bohren unter Verwendung einer Bohrspitze oder dergleichen geformt werden Nach einigen Ausführungsformen werden die Bausteine 66 als ein Array verteilt, die mehrere Zeilen und mehrere Spalten enthält, wie in 5 bis 29 gezeigt. Mehrere horizontale Abstände und mehrere vertikale Abstände trennen jeweils die Zeilen beziehungsweise die Spalten voneinander. Die Durchgangslöcher 98 können an den überlappenden Bereichen der horizontalen Abstände und der vertikalen Abstände angeordnet werden. Danach wird das InFO-Package 92 an einem Band 94 befestigt, das ferner an einem Rahmen 96 befestigt ist, wie in 21 gezeigt.
  • 22 illustriert das Verbinden von Sockelteilen 104 und Verbinder(n) 106 mit dem InFO-Package 92, zum Beispiel durch Lotbereiche 102. Der betreffende Prozess wird als Prozess 226 in dem Prozessablauf 200 illustriert, wie in 30 gezeigt. Nach einigen Ausführungsformen weisen die Sockelteile 104 Stiftlöcher 108 auf, und die (aufnehmenden) elektrischen Verbinder in den Stiftlöchern 108 sind elektrisch mit den Lotbereichen 102 und den darunterliegenden RDL, Dies und Bausteinen verbunden. Die Verbinder 106, die für die Signalverbindung zwischen dem sich ergebenden System-Package 110 (24) und anderen Systemen verwendet werden, werden ebenfalls mit dem InFO-Package 92 verbunden. Die Verbinder 106 können Adapter, Fassungen oder dergleichen umfassen. Die Verbinder 106 können mehrere Signalwege, wie beispielsweise mehrere Stifte, Stiftlöcher oder dergleichen, enthalten und können als Bus(se) für parallele oder serielle Signalübertragungen zwischen dem System-Package 110 und anderen Systemen verwendet werden. Zum Beispiel sind Drähte 107, die schematisch gezeigt werden, mit den Verbindern 106 verbunden und werden verwendet, um das System-Package 110 mit anderen Systemen zu verbinden. Obwohl sie nicht illustriert wird, kann eine Unterfüllung zwischen den Sockelteilen 104 und dem InFO-Package 92 und zwischen den Verbindern 106 und dem InFO-Package 92 angeordnet werden, um die Lotbereiche 102 zu schützen.
  • Durch die gesamte Beschreibung werden die Bestandteile über dem Band 94 gemeinsam als System-Package 110 bezeichnet. In einem nachfolgenden Prozess wird das System-Package 110 von dem Band 94 gelöst, und das sich ergebende System-Package 110 wird in 23 gezeigt. Der betreffende Prozess wird als Prozess 228 in dem Prozessablauf 200 illustriert, wie in 30 gezeigt.
  • Als Nächstes werden Energiemodule 112 mit den Sockelteilen 104 verbunden, um das System-Package 110 zu erweitern. Der betreffende Prozess wird als Prozess 230 in dem Prozessablauf 200 illustriert, wie in 30 gezeigt. Zum Beispiel enthalten die Energiemodule 112 Stifte 114, die in die Stiftlöcher 108 (23) in den Sockelteilen 104 gesteckt werden. Die Energiemodule 112 können Pulsweitenmodulations- (PWM-) Schaltkreise zum Regulieren der Leistung und/oder andere Arten von Energieverwaltungsschaltkreisen enthalten. Die Energiemodule 112 stellen die regulierte Energie für die darunterliegenden Bausteine 66, nackten Dies 76 und IPD-Dies 78 bereit. Die Energiemodule 112 werden ebenfalls für Energieverwaltung und Energiespeicherung mit den IPD-Dies verbunden. Die Energiemodule 112 nehmen Energiequellen (wie beispielsweise eine WS-Energiequelle) zum Beispiel durch Verbindungsleitungen (wobei die Verbindungsleitungen über den Energiemodulen 112 liegen und mit denselben verbunden sein können) auf. Die Energiequellen und die Verbindungsleitungen werden nicht illustriert.
  • Nach einigen Ausführungsformen der vorliegenden Offenbarung können die Energiemodule 112 und Bausteine 66 eine Eins-zu-eins-Entsprechung aufweisen, wobei jedes der Energiemodule 112 einem (und nur einem) Baustein 66 entspricht (und ihn überlappen kann) und jeder der Bausteine 66 einem (und nur einem) der Energiemodule 112 entspricht. Nach alternativen Ausführungsformen der vorliegenden Offenbarung können die Energiemodule 112 und die Bausteine 66 eine N-zu-eins-Entsprechung aufweisen, wobei mehrere Energiemodule 112 dem gleichen Baustein 66 entsprechen und Energie bereitstellen. Nach weiteren alternativen Ausführungsformen der vorliegenden Offenbarung können die Energiemodule 112 und die Bausteine eine Eins-zu-N-Entsprechung aufweisen, wobei ein Energiemodul 112 mehreren Bausteinen 66 entspricht und Energie bereitstellt.
  • 24 illustriert ferner die Installation einer Kühlplatte (Wärmeableitungsplatte) 120, einer Strebe 124 und eines Rings 130, um das System-Package 110 weiter zu erweitern. Der betreffende Prozess wird als Prozess 232 in dem Prozessablauf 200 illustriert, wie in 30 gezeigt. Die Kühlplatte 120 wird durch Wärmeleitmaterial (Thermal Interface Material - TIM) 122, das eine Klebefolie ist, die eine gute Wärmeleitfähigkeit aufweist, an dem InFO-Package 92 befestigt. Die Kühlplatte 120 kann aus einem metallischen Material, wie beispielsweise Kupfer, Aluminium, rostfreiem Stahl, Nickel oder dergleichen geformt werden. Die Strebe 124 wird durch Schrauben 126 und Bolzen 128 installiert. Nach einigen Ausführungsformen befindet sich die untere Fläche der Strebe 124 in Berührung mit den oberen Flächen des Sockelteils 104. Die Strebe 124 kann aus einem metallischen Material, wie beispielsweise Kupfer, rostfreiem Stahl oder dergleichen geformt werden. In einer Draufsicht des System-Packages 110 kann die Strebe 124 ein Gitter (Netz) bilden, das mehrere horizontale Streifen und mehrere vertikale Streifen umfasst, die den Abstand zwischen den Zeilen und den Spalten der Bausteine 66 (25 bis 34) überlappen, und die horizontalen Streifen und die vertikalen Streifen werden miteinander verbunden, um das Gitter zu bilden. Die Strebe 124, die Schrauben 126 und die Bolzen 128 werden in Kombination zum Befestigen der Sockelteile 104 mit dem InFO-Package 92 und der Kühlplatte 120 verwendet. Außerdem wird ein Metallring 130, der ein auf die Umfangsbereiche des InFO-Packages 92 gepresster Ring ist, verwendet, um das InFO-Package 92 und die Kühlplatte 120 unter Verwendung von Schrauben 132 und Bolzen 134 aneinander zu befestigen. Das sich ergebende System-Package 110 ist ebenfalls ein Systemmodul, das in einem größeren System installiert werden kann.
  • 25 bis 34 illustrieren die Auslegungen von Bausteinen 66, nackten Dies 76 und IPD-Dies 78 in dem InFO-Package 92 nach einigen Ausführungsformen der vorliegenden Offenbarung. Es ist zu erkennen, dass die Bausteine 66 in jedem der InFO-Packages 92 zueinander gleiche Strukturen aufweisen können oder unterschiedliche Strukturen und Auslegungen aufweisen können, die von 8 bis 15 als Beispiele ausgewählt werden können. Nach einigen Ausführungsformen sind die InFO-Packages 92 übergroße Packages, die eine Größe von mehr als etwa 10 000 mm2 aufweisen können. Darüber hinaus kann, in Abhängigkeit von der Größe der Bausteine 66, die Größe der InFO-Packages 92 bedeutend größer als 10 000 mm2, zum Beispiel in dem Bereich zwischen etwa 50 000 mm2 und 100 000 mm2, oder größer sein.
  • 25 illustriert ein InFO-Package 92, in dem mehrere Bausteine 66 ein Array bilden, wobei keine IPD-Dies und nackten Dies zwischen den Bausteinen 66 angeordnet sind. Nackte Dies 76, die E/A-Dies oder andere Arten von Vorrichtungs-Dies sein können, sind in Randbereichen des Arrays angeordnet, und keine IPD-Dies und nackten Dies sind so angeordnet, dass sie das Array umschließen. 26 illustriert ein InFO-Package 92, in dem mehrere Bausteine 66 ein Array bilden, wobei nackte Dies 76 zwischen den Bausteinen 66 angeordnet sind. Nackte Dies 76 sind ebenfalls in Randbereichen des Arrays angeordnet. 27 illustriert ein InFO-Package 92, in dem mehrere Bausteine 66 ein Array bilden und keine E/A-Dies und nackten Dies in dem Array angeordnet sind. Nackte Dies 76 sind zu einem Ring ausgerichtet angeordnet, der das Array von Bausteinen 66 umschließt. Mehrere IPD-Dies 78 sind ebenfalls entlang eines Rings angeordnet, der das Array von Bausteinen 66 umschließt. 28 illustriert ein InFO-Package 92, ähnlich dem in 25 gezeigten InFO-Package 92, außer, dass IPD-Dies 78 innerhalb des Arrays von Bausteinen 66 angeordnet sind. 29 illustriert ein InFO-Package 92, ähnlich dem in 25 gezeigten InFO-Package 92, außer, dass sowohl IPD-Dies 78 als auch nackte Dies 76 innerhalb des Arrays von Bausteinen 66 angeordnet sind.
  • Nach einigen Ausführungsformen der vorliegenden Offenbarung befinden sich, wie in 25, 26, 27, 28 und 29 gezeigt, InFO-Packages 92 auf Waferniveau und weisen runde Draufsichtformen auf. Die InFO-Packages 92, die wie in den in 16 bis 21 gezeigten Prozessen geformt sind, sind nicht gesägt und werden nach diesen Ausführungsformen in der Waferform verwendet. Nach anderen Ausführungsformen werden die runden Kanten der InFO-Packages 92 in 25, 26, 27, 28 und 29 geschnitten, um die Größen des sich ergebenden System-Packages zu verringern. Gestrichelte Linien 142 stellen die geraden Kanten dar, die durch das Schneiden geformt werden. Nach weiteren alternativen Ausführungsformen können die InFO-Packages 92 rechteckige Draufsichtformen aufweisen. Nach diesen Ausführungsformen können mehrere identische InFO-Packages 92 gleichzeitig als ein Teil eines gro-ßen rekonstruierten Wafers geformt werden und werden danach von dem großen rekonstruierten Wafer abgesägt.
  • In den oben illustrierten Ausführungsformen werden einige Prozesse und Merkmale nach einigen Ausführungsformen der vorliegenden Offenbarung zum Formen eines dreidimensionalen (3D-) Packages erörtert. Andere Merkmale und Prozesse können ebenfalls eingeschlossen werden. Zum Beispiel können Prüfstrukturen eingeschlossen werden, um bei der Kontrollprüfung der 3D-Packages oder 3DIC zu unterstützen. Die Prüfstrukturen können zum Beispiel in einer Umverteilungsschicht oder auf einem Substrat geformte Prüfinseln, die das Prüfen der 3D-Packages oder 3DIC, die Verwendung von Sonden und/oder Sondenkarten und dergleichen enthalten. Die Kontrollprüfung kann an Zwischenstrukturen sowie der fertigen Struktur durchgeführt werden. Außerdem können die hierin offenbarten Strukturen und Verfahren in Verbindung mit Prüfmethodologien verwendet werden, die eine Zwischenprüfung bekannter guter Dies einbeziehen, um die Ausbeute zu steigern und die Kosten zu mindern.
  • Die Ausführungsformen der vorliegenden Offenbarung weisen einige vorteilhafte Merkmale auf. In herkömmlichen Packages wurden Vorrichtungs-Dies mit einem Interposer-Wafer verbunden, um eine Chip-on-Wafer- (CoW-) Struktur zu bilden, die danach gesägt wird, um die Interposer in dem Wafer zu trennen. Die sich ergebenden getrennten CoW-Strukturen werden danach mit Package-Substraten verbunden, um Chip-on-Wafer-on Substrate-(CoWoS-) Strukturen zu bilden, um ein System-Package zu bilden. Es ist zu erkennen, dass die Vorrichtungs-Dies in dem sich ergebenden System-Package nicht dazu in der Lage sind, durch die Package-Substrate zu kommunizieren, da die Package-Substrate in dem fertigen Package voneinander getrennt sind. Dementsprechend werden die CoWoS-Strukturen ferner mit einer gedruckten Leiterplatte (Printed Circuits Board - PCB) verbunden, und die Kommunikation zwischen den CoWoS-Strukturen muss folglich durch mehrere Bestandteile einschließlich der Interposer, der Package-Substrate und der PCB hindurchgehen. Die sich ergebenden Kommunikationswege sind lang, was die Latenz in dem Signal verursacht. Dies macht die Hochgeschwindigkeitskommunikation schwierig, insbesondere für übergroße Packages. In den Ausführungsformen der vorliegenden Anmeldung kann die Verbindungsstruktur 86 (wie beispielsweise die RDL 84A) für seitliche Kommunikation zwischen Bausteinen verwendet werden, und die Signalwege, die durch weniger Bestandteile hindurchgehen, sind sehr kurz, was eine Hochgeschwindigkeitskommunikation möglich macht.
  • Außerdem werden in herkömmlichen Strukturen Energiemodule mit PCB verbunden und befinden sich auf dem gleichen Niveau wie die CoWoS-Strukturen. Wenn übergroße System-Packages gebildet werden, können die seitlichen Energiezufuhrwege sehr lang, manchmal bis zu Zehnermillimetern, werden. Dies vergrößert die Energiezufuhrwege bedeutend, und für die Anwendungen, die in kurzer Zeit große Ströme ziehen, ist die Energiezufuhr nicht schnell genug. In den Ausführungsformen der vorliegenden Offenbarung befinden sich die Energiemodule auf den gegenüberliegenden Seiten einer Verbindungsstruktur zu Bausteinen und Vorrichtungs-Dies, und die Energiezufuhrwege sind nicht viel länger als die Dicke der Verbindungsstruktur zuzüglich der Höhe von Lotbereichen, wobei die Energiezufuhrwege nur 1 oder 2 Millimeter klein oder kürzer sein können. Die Energiezufuhrfähigkeit wird folglich bedeutend verbessert.
  • Nach einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Package einen Baustein, der einen Vorrichtungs-Die, einen Interposer, die mit dem Vorrichtungs-Die verbunden ist, und ein erstes Verkapselungsmaterial, welches der Vorrichtungs-Die darin einkapselt, enthält. Das Package umfasst ferner ein zweites Verkapselungsmaterial, das den Baustein darin einkapselt, eine Verbindungsstruktur über dem zweiten Verkapselungsmaterial, wobei die Verbindungsstruktur Umverteilungsleitungen umfasst, die elektrisch mit dem Vorrichtungs-Die verbinden, und ein Energiemodul über der Verbindungsstruktur, wobei das Energiemodul durch die Verbindungsstruktur elektrisch mit dem Baustein verbunden ist. In einer Ausführungsform umfasst der Baustein mehrere dielektrische Schichten, und eine dielektrische Schicht in den mehrere dielektrischen Schichten befindet sich in physischer Berührung mit dem zweiten Verkapselungsmaterial und dem Vorrichtungs-Die. In einer Ausführungsform ist der Vorrichtungs-Die ein Logik-Die, und der Baustein umfasst ferner einen Speicherblock, der in dem ersten Verkapselungsmaterial eingekapselt ist. In einer Ausführungsform umfasst das Package ferner eine Kühlplatte, ein Wärmeleitmaterial, das eine erste Oberfläche, die eine Oberfläche eines Halbleitersubstrats des Vorrichtungs-Dies kontaktiert, und eine zweite Oberfläche, welche die Kühlplatte kontaktiert, umfasst, und eine Schraube, die durch das zweite Verkapselungsmaterial, die Kühlplatte und das Wärmeleitmaterial hindurchdringt. In einer Ausführungsform umfasst das Package ferner mehrere Bausteine in dem zweiten Verkapselungsmaterial, wobei die mehreren Bausteine ein Array bilden. In einer Ausführungsform umfasst das Package ferner mehrere Energiemodule auf einem gleichen Niveau wie das Energiemodul, wobei die mehreren Energiemodule in einer Eins-zu-eins-Entsprechung elektrisch mit den mehreren Bausteinen verbunden sind. In einer Ausführungsform umfasst das Package ferner eine Metallstrebe, die ein Netz bildet, und mehrere Schrauben und Bolzen, welche die Metallstrebe an der Verbindungsstruktur und dem zweiten Verkapselungsmaterial befestigen. In einer Ausführungsform umfasst das Package ferner einen Sockelteil, der mit der Verbindungsstruktur verbunden ist, wobei das Energiemodul mit dem Sockelteil verbunden ist, wobei die Metallstrebe den Sockelteil kontaktiert. In einer Ausführungsform umfasst das Package ferner mehrere unabhängige passive Vorrichtungs-Dies, die in dem zweiten Verkapselungsmaterial eingekapselt sind. In einer Ausführungsform umfasst das Package ferner mehrere nackte Dies, die in dem zweiten Verkapselungsmaterial eingekapselt sind.
  • Nach einigen Ausführungsformen der vorliegenden Offenbarung enthält ein Package ein Array von Bausteinen, die ein Array bilden, wobei jeder Baustein in dem Array von Bausteinen eine erste Formmasse, ein Logik-Die in der ersten Formmasse und ein Speicher-Die in der ersten Formmasse umfasst, eine zweite Formmasse, wobei sich das Array von Bausteinen in der zweiten Formmasse befindet, eine Verbindungsstruktur, die sich seitlich über das Array hinaus erweitert, wobei die Verbindungsstruktur mehrere dielektrische Schichten umfasst, und mehrere Umverteilungsleitungen in den mehreren dielektrischen Schichten und elektrisch mit dem Array verbindend, und ein Energiemodul außerhalb der zweiten Formmasse, wobei das Energiemodul elektrisch mit dem Array verbunden ist. In einer Ausführungsform befindet sich das Energiemodul über der Verbindungsstruktur. In einer Ausführungsform umfasst das Package ferner mehrere Energiemodule, wobei das Energiemodul eines der mehreren Energiemodule ist, wobei die mehreren Energiemodule das Array überlappen. In einer Ausführungsform umfasst das Package ferner einen Verbinder über der Verbindungsstruktur und durch Lotbereiche mit derselben verbunden, wobei der Verbinder eingerichtet ist, elektrische Signale an das Array zu liefern.
  • Nach einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren das Verbinden mehrerer Vorrichtungs-Dies mit einem Interposer-Wafer, das Einkapseln der mehreren Vorrichtungs-Dies in einem ersten Verkapselungsmaterial, das Polieren des Interposer-Wafers, um Durchkontaktierungen in einem Substrat des Interposer-Wafers freizulegen, das Formen elektrischer Verbinder, die mit den Durchkontaktierungen verbinden, das Vereinzeln des Interposer-Wafers und des ersten Verkapselungsmaterials, um einen Baustein zu bilden, das Einkapseln des Bausteins in einem zweiten Verkapselungsmaterial, das Bilden einer Fan-Out-Verbindungsstruktur über dem zweiten Verkapselungsmaterial und in Berührung mit demselben und das Befestigen eines Energiemoduls über der Fan-Out-Verbindungsstruktur. In einer Ausführungsform umfasst das Verfahren ferner das Einkapseln eines Arrays von Bausteinen in dem zweiten Verkapselungsmaterial, wobei das Array von Bausteinen den Baustein umfasst. In einer Ausführungsform umfasst das Verfahren ferner das Befestigen mehrerer Energiemodule über der Fan-Out-Verbindungsstruktur, wobei jedes der mehreren Energiemodule elektrisch mit einem des Arrays von Bausteinen verbunden ist. In einer Ausführungsform umfasst das Verfahren ferner das Einkapseln mehrerer nackter Dies in dem zweiten Verkapselungsmaterial. In einer Ausführungsform umfasst das Verfahren ferner das Einkapseln mehrerer unabhängiger passiver Vorrichtungs-Dies in dem zweiten Verkapselungsmaterial. In einer Ausführungsform umfasst das Verfahren ferner das Verbinden eines Verbinders, der mehrere Signalwege umfasst, über der Fan-Out-Verbindungsstruktur.

Claims (17)

  1. Package aufweisend: einen Baustein aufweisend: einen Vorrichtungs-Die (40); einen Interposer (22), der mit dem Vorrichtungs-Die (40) verbunden ist; und ein erstes Verkapselungsmaterial (46), welches der Vorrichtungs-Die (40) darin einkapselt; ein zweites Verkapselungsmaterial (80), das den Baustein (66) darin einkapselt; eine Verbindungsstruktur (86) über dem zweiten Verkapselungsmaterial (80), wobei die Verbindungsstruktur (86) Umverteilungsleitungen umfasst, die elektrisch mit dem Vorrichtungs-Die (40) verbunden sind und ein Energiemodul (112) über der Verbindungsstruktur (86), wobei das Energiemodul (112) durch die Verbindungsstruktur (86) elektrisch mit dem Baustein (66) verbunden ist, wobei das Package mehrere Bausteine in dem zweiten Verkapselungsmaterial (80) aufweist, wobei die mehreren Bausteine ein Array bilden, wobei das Package ferner mehrere Energiemodule (112) auf einem gleichen Niveau wie das Energiemodul (112) aufweist, und wobei die mehreren Energiemodule (112) in einer Eins-zu-eins-Entsprechung elektrisch mit den mehreren Bausteinen (66) verbunden sind.
  2. Package nach Anspruch 1, wobei der Verbindungsstruktur (86) mehrere dielektrische Schichten (82A, 82B) aufweist, und eine untere dielektrische Schicht in den mehreren dielektrischen Schichten (82A, 82B) in physischem Kontakt mit dem zweiten Verkapselungsmaterial (80) und dem Vorrichtungs-Die (40) steht.
  3. Package nach Anspruch 1 oder 2, wobei der Vorrichtungs-Die (40) ein Logik-Die (40A) ist, und der Baustein (66) ferner einen Speicherblock (40B) aufweist, der in dem ersten Verkapselungsmaterial (46) eingekapselt ist.
  4. Package nach einem der vorhergehenden Ansprüche, ferner aufweisend: eine Kühlplatte (120), ein Wärmeleitmaterial (122), das eine erste Oberfläche, welche eine Oberfläche eines Halbleitersubstrats des Vorrichtungs-Dies (40) kontaktiert, und eine zweite Oberfläche aufweist, welche die Kühlplatte (120) kontaktiert, und eine Schraube (126), die durch das zweite Verkapselungsmaterial (80), die Kühlplatte (120) und das Wärmeleitmaterial (122) hindurchdringt.
  5. Package nach einem der vorhergehenden Ansprüche, ferner aufweisend: eine Metallstrebe (124), die ein Netz bildet, und mehrere Schrauben (126) und Bolzen (128), welche die Metallstrebe (124) an der Verbindungsstruktur (86) und dem zweiten Verkapselungsmaterial (80) befestigen.
  6. Package nach Anspruch 5, ferner aufweisend einen Sockelteil (104), der mit der Verbindungsstruktur (86) verbunden ist, wobei das Energiemodul (112) mit dem Sockelteil (104) verbunden ist, wobei die Metallstrebe den Sockelteil (104) kontaktiert.
  7. Package nach einem der vorhergehenden Ansprüche, ferner aufweisend mehrere unabhängige passive Vorrichtungs-Dies (78), die in dem zweiten Verkapselungsmaterial (80) eingekapselt sind.
  8. Package nach einem der vorhergehenden Ansprüche, ferner aufweisend mehrere nackte Dies (76), die in dem zweiten Verkapselungsmaterial (80) eingekapselt sind.
  9. Package, das Folgendes umfasst: ein Array von Bausteinen (66), die ein Array bilden, wobei jeder Baustein (66) in dem Array von Bausteinen Folgendes aufweist: - eine erste Formmasse (46); - einen Logik-Die (40A) in der ersten Formmasse (46); und - einen Speicher-Die (40B) in der ersten Formmasse (46); eine zweite Formmasse (80), wobei das Array von Bausteinen (66) in der zweiten Formmasse ist, eine Verbindungsstruktur (86), die sich seitlich über das Array von Bausteinen hinaus erweitert, wobei die Verbindungsstruktur (86) Folgendes aufweist: - mehrere dielektrische Schichten (82A, 82B); und - mehrere Umverteilungsleitungen (84A, 84B) in den mehreren dielektrischen Schichten (82A, 82B) und mit dem Array elektrisch verbindend; und ein Energiemodul (112) außerhalb der zweiten Formmasse (80), wobei das Energiemodul (112) elektrisch mit dem Array verbunden ist, wobei das Package mehrere Energiemodule umfasst, wobei das Energiemodul (112) eines der mehreren Energiemodule ist, wobei die mehreren Energiemodule (112) das Array von Bausteinen (66) überlappen.
  10. Package nach Anspruch 9, wobei das Energiemodul (112) über der Verbindungsstruktur (86) liegt.
  11. Package nach Anspruch 9 oder 10, das ferner einen Verbinder (106) aufweist, der über der Verbindungsstruktur (86) liegt und durch Lotbereiche (102) mit derselben verbunden ist, wobei der Verbinder (106) eingerichtet ist, elektrische Signale an das Array zu liefern.
  12. Verfahren umfassend: Verbinden mehrerer Vorrichtungs-Dies (40) mit einem Interposer-Wafer (22); Einkapseln der mehreren Vorrichtungs-Dies (40) in einem ersten Verkapselungsmaterial (46); Polieren des Interposer-Wafers, um Durchkontaktierungen (24) in einem Substrat des Interposer-Wafers (22) freizulegen, Bilden elektrischer Verbinder (60), die mit den Durchkontaktierungen (24) verbinden; Vereinzeln des Interposer-Wafers (22) und des ersten Verkapselungsmaterials (46), um einen Baustein (66) zu bilden; Einkapseln des Bausteins (66) in einem zweiten Verkapselungsmaterial (80); Bilden einer Fan-Out-Verbindungsstruktur (86) über und in Kontakt mit dem zweiten Verkapselungsmaterial (80); und Befestigen eines Energiemoduls (112) über der Fan-Out-Verbindungsstruktur (86).
  13. Verfahren nach Anspruch 12, ferner umfassend Einkapseln eines Arrays von Bausteinen (66) in dem zweiten Verkapselungsmaterial (80), wobei das Array von Bausteinen (66) den Baustein (66) enthält.
  14. Verfahren nach Anspruch 13, ferner umfassend Befestigen mehrerer Energiemodule (112) über der Fan-Out-Verbindungsstruktur (86), wobei jedes der mehreren Energiemodule (112) elektrisch mit einem aus dem Array von Bausteinen (66) verbunden ist.
  15. Verfahren nach einem der vorhergehenden Ansprüche 12 bis 14, ferner umfassend Einkapseln mehrerer nackter Dies (76) in dem zweiten Verkapselungsmaterial (80).
  16. Verfahren nach einem der vorhergehenden Ansprüche 12 bis 15, ferner umfassend Einkapseln mehrerer unabhängiger passiver Vorrichtungs-Dies (78) in dem zweiten Verkapselungsmaterial (80).
  17. Verfahren nach einem der vorhergehenden Ansprüche 12 bis 16, ferner umfassend Verbinden eines Verbinders (106), der mehrere Signalwege umfasst, über der Fan-Out-Verbindungsstruktur (86).
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