DE102019126582A1 - Ipd-module mit flexiblem verbindungsschema bei der kapselung - Google Patents
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- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
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- H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
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- H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
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- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
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- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/40—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs
- H01L23/4006—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs with bolts or screws
- H01L2023/4075—Mechanical elements
- H01L2023/4087—Mounting accessories, interposers, clamping or screwing parts
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- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
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- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0237—Disposition of the redistribution layers
- H01L2224/02379—Fan-out arrangement
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
- H01L2224/24147—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect not connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted, e.g. the upper semiconductor or solid-state body being mounted in a cavity or on a protrusion of the lower semiconductor or solid-state body
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
- H01L2224/251—Disposition
- H01L2224/2512—Layout
- H01L2224/25171—Fan-out arrangements
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
- H01L2224/251—Disposition
- H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73209—Bump and HDI connectors
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/19—Manufacturing methods of high density interconnect preforms
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
- H01L24/92—Specific sequence of method steps
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1205—Capacitor
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- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
- H01L2924/143—Digital devices
- H01L2924/1431—Logic devices
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- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
- H01L2924/143—Digital devices
- H01L2924/1434—Memory
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
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Abstract
Eine Verkapselung enthält eine erste Verkapselung und eine zweite Verkapselung auf der ersten Verkapselung, die an die erste Verkapselung gebondet ist. Die erste Verkapselung weist einen ersten Bauelement-Die und einen ersten Verkapselungsstoff auf, der den ersten Bauelement-Die verkapselt. Die zweite Verkapselung weist einen Independent-Passive-Device-Die (IPD-Die) und einen zweiten Verkapselungsstoff auf, der den IPD-Die verkapselt. Die Verkapselung weist ferner ein Leistungsmodul auf der zweiten Verkapselung auf, das an die zweite Verkapselung gebondet ist.
Description
- ALLGEMEINER STAND DER TECHNIK
- Die Verkapselung integrierter Schaltungen wird immer komplizierter, da zum Bilden eines Systems mit mehr Funktionen mehr Bauelement-Dies in der gleichen Verkapselung verkapselt werden. In den Verkapselungen werden oft unabhängige passive Bauelemente (IPD - Independent Passive Device) verwendet, bei denen es sich um diskrete Bauelemente handelt. Die IPD sind oft an die Vorderseite von Integrated-Fan-Out-Verkapselungen (InFO-Verkapselungen) gebondet und in der gleichen Höhe ausgebildet wie Leistungsmodule. Dementsprechend belegen die IPD die Fläche, die sonst zum Bilden der Leistungsmodule benutzt werden kann, so dass die Lotkugeln zum Bonden der Leistungsmodule kleiner ausgebildet werden müssen. Dies führt auch dazu, dass sich die Stromdichte in den Lotkugeln nachteilig erhöht.
- Figurenliste
- Aspekte der vorliegenden Offenbarung lassen sich am besten nachvollziehen, wenn die nachfolgende ausführliche Beschreibung zusammen mit den beiliegenden Figuren studiert wird. Es sei angemerkt, dass diverse Merkmale der in der Branche üblichen Praxis entsprechend nicht maßstabsgerecht dargestellt sind. Die Maße für die diversen Merkmale können zum Zwecke der Veranschaulichung vielmehr beliebig vergrößert oder verringert sein.
- Die
1 bis6 stellen die Querschnittsansichten zu Zwischenstufen beim Bilden von Modulen mit unabhängigen passiven Bauelementen (IPD - Independent Passive Device; IPD-Modulen) gemäß einigen Ausführungsformen dar. - Die
7 bis12 stellen die flexible IPD-Gestaltung gemäß einigen Ausführungsformen dar. - Die
13 bis21 stellen die Querschnittsansichten zu Zwischenstufen beim Kapseln einer IPD enthaltenden Integrated-Fan-Out-Verkapselung (InFO-Verkapselung) gemäß einigen Ausführungsformen dar. -
22 stellt eine Draufsicht auf eine InFO-Verkapselung mit einem IPD-Bauelement gemäß einigen Ausführungsformen dar. - Die
23 bis28 stellen die Querschnittsansichten zu Zwischenstufen beim Bilden eines Systems mit einer oder mehreren IPD enthaltenden InFO-Verkapselungen gemäß einigen Ausführungsformen dar. - Die
29 und30 stellen die Querschnittsansichten von IPD enthaltenden InFO-Verkapselungen gemäß einigen Ausführungsformen dar. -
31 stellt eine Draufsicht auf einen wiederhergestellten Wafer mit IPD enthaltenden InFO-Verkapselungen gemäß einigen Ausführungsformen dar. -
32 stellt eine Draufsicht auf ein beispielhaftes Layout eines wiederhergestellten Wafers gemäß einigen Ausführungsformen dar. -
33 stellt eine schematische Querschnittsansicht einiger Komponenten eines Systems mit einer IPD enthaltenden InFO-Verkapselung gemäß einigen Ausführungsformen dar. -
34 stellt einen Prozessablauf für das Bilden einer Verkapselung gemäß einigen Ausführungsformen dar. - AUSFÜHRLICHE BESCHREIBUNG
- Die nachfolgende Offenbarung bietet viele verschiedene Ausführungsformen oder Beispiele für das Umsetzen verschiedener Merkmale der Erfindung. Nachfolgend werden zur Vereinfachung der vorliegenden Offenbarung bestimmte Beispiele für Komponenten und Anordnungen beschrieben. Dabei handelt es sich natürlich lediglich um Beispiele, die keine Einschränkung darstellen sollen. In der nachfolgenden Beschreibung können zum Ausbilden eines ersten Merkmals auf oder an einem zweiten Merkmal beispielsweise Ausführungsformen gehören, bei denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, sowie Ausführungsformen, bei denen zwischen dem ersten und dem zweiten Merkmal zusätzliche Merkmale ausgebildet sein können, so dass sich das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt befinden. Zusätzlich dazu können sich bei der vorliegenden Offenbarung Bezugszahlen und/oder Bezugszeichen in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Vereinfachung und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erläuterten Ausführungsformen und/oder Konfigurationen vor.
- Begriffe mit räumlichem Bezug, wie „darunterliegend“, „unter“, „untere/r“, „darüberliegend“, „obere/r“ und dergleichen, können hier ferner zum Vereinfachen der Beschreibung zwecks Beschreibens der Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen verwendet werden, wie in den Figuren dargestellt ist. Die Begriffe mit räumlichem Bezug sollen zusätzlich zu der in den Figuren abgebildeten Ausrichtung andere Ausrichtungen des Bauelements im Gebrauch oder Betrieb mit erfassen. Die Vorrichtung kann anders (um 90 Grad gedreht oder in anderer Ausrichtung) ausgerichtet sein, und die hier verwendeten Deskriptoren mit räumlichem Bezug können ebenso dementsprechend interpretiert werden.
- Gemäß einigen Ausführungsformen wird eine Verkapselung, die unabhängige passive Bauelemente (IPD - Independent Passive Device) enthält, und das Verfahren zum Bilden einer solchen bereitgestellt. Die Zwischenstufen beim Bilden der Verkapselung sind gemäß einigen Ausführungsformen dargestellt. Es werden einige Variationen einiger Ausführungsformen erläutert. Hier erläuterte Ausführungsformen sollen als Beispiele dienen, die das Herstellen oder Benutzen des Gegenstandes dieser Offenbarung ermöglichen, und Fachleuten mit üblichem Kenntnisstand werden sich ohne Weiteres mögliche Änderungen erschließen, die trotzdem im beabsichtigten Schutzumfang der verschiedenen Ausführungsformen liegen. In den verschiedenen Ansichten und Ausführungsbeispielen werden zum Bezeichnen ähnlicher Elemente ähnliche Bezugszeichen benutzt. Ausführungsformen von Verfahren können zwar so beschrieben sein, dass sie in einer bestimmten Reihenfolge ausgeführt werden, andere können jedoch in beliebiger sinnvoller Reihenfolge ausgeführt werden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird eine IPD-Verkapselung, bei der es sich um eine Integrated-Fan-Out-Verkapselung (InFO-Verkapselung) handelt, durch Verkapseln von IPD darin gebildet. Die IPD-Verkapselung wird dann an eine Bauelementverkapselung gebondet, die Bauelement-Dies enthält, und kann zwischen ein Leistungsmodul und die Bauelementverkapselung gebondet werden.
- Die
1 bis6 stellen die Querschnittsansichten zu Zwischenstufen beim Ausbilden von IPD-Modulen gemäß einigen Ausführungsformen dar. In1 wird ein IPD-Wafer100 gebildet. Der jeweilige Prozess ist in dem Prozessablauf200 in34 als Prozess202 dargestellt. Der IPD-Wafer100 enthält eine Vielzahl von IPD-Dies20 (5 ), wobei6 schematisch die Querschnittsansicht der beispielhaften IPD-Dies20 gemäß einigen Ausführungsformen darstellt. Wie in6 gezeigt ist, enthält der IPD-Die20 ein passives Bauelement22 . Bei dem passiven Bauelement22 kann es sich um einen Kondensator, einen Widerstand, einen Induktor oder dergleichen handeln. Das passive Bauelement22 kann auf dem Substrat21 ausgebildet sein, bei dem es sich gemäß einigen Ausführungsformen um ein Halbleitersubstrat wie ein Siliziumsubstrat handeln kann. Auf dem Substrat21 wird eine Leiterbahnstruktur24 ausgebildet. Ein IPD-Die20 kann einen einzigen Typ passives Bauelement (wie Kondensator, Widerstand, Induktor oder dergleichen) enthalten und muss keine aktiven Bauelemente aufweisen. Das passive Bauelement22 kann wie bei der Leiterbahnstruktur24 , die mehrere Dielektrikumschichten aufweist, in oder auf dem Substrat21 ausgebildet werden. Das passive Bauelement22 ist mit Anschlüssen26 verbunden, bei denen es sich um Metallsäulen, Metallkontaktflächen oder dergleichen handeln kann. Gemäß einigen Ausführungsformen weist ein IPD-Die20 nur zwei Anschlüsse26 auf, die jeweils mit einem Ende des passiven Bauelements22 verbunden sind. Gemäß einigen Ausführungsformen weist ein IPD-Die20 mehr als zwei Anschlüsse auf. Es wird eine Schutzschicht28 zum Abdecken der Anschlüsse26 ausgebildet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Schutzschicht28 aus einem Polymer wie Polyimid, Polybenzoxazol (PBO) oder dergleichen gebildet. - In
2 wird ein IPD-Wafer100 über die Schutzschicht102 zum Schutz der vorderen Oberfläche des Wafers100 auf ein Rückseitenschleifband (BG - Backside Grinding; BG-Band)104 geklebt. Als Nächstes wird, wie in3 gezeigt, zum Dünnen des IPD-Wafers100 die Rückseite geschliffen, wobei die Schleifvorrichtung106 schematisch dargestellt ist. In einem nachfolgenden Prozess wird, wie in4 gezeigt, eine Die-Anbringfolie (DAF, nicht gezeigt, siehe DAF46 in16 ) auf die Rückseite des IPD-Wafers100 und auf die DAF ein Chipvereinzelungsband110 geklebt. Das Chipvereinzelungsband110 und das BG-Band104 befinden sich auf entgegengesetzten Seiten des IPD-Wafers100 . Der Rahmen108 wird zum Halten des Chipvereinzelungsbands110 benutzt. Dann werden das BG-Band104 und die Schutzschicht102 entfernt. - In
5 wird der IPD-Wafer100 in eine Vielzahl IPD-Module120 zersägt (vereinzelt). Der jeweilige Prozess ist in dem Prozessablauf200 in34 als Prozess204 dargestellt. Jedes der Vielzahl IPD-Module120 kann einen einzelnen oder mehrere IPD-Dies enthalten. Wenn die IPD-Module120 mehrere unzersägte IPD-Dies20 enthalten, sind die Schichten in den mehreren IPD-Dies20 durchgängig so verbunden, dass sie durchgängige Schichten bilden. Die Halbleitersubstrate21 der mehreren IPD-Dies20 sind zum Beispiel durchgängig miteinander verbunden und bilden so ein durchgängiges Halbleitersubstrat. Die Leiterbahnstrukturen24 der mehreren IPD-Dies20 sind ebenfalls durchgängig so miteinander verbunden, dass sie eine durchgängige Leiterbahnstruktur bilden. -
7 stellt einen Abschnitt des IPD-Wafers100 dar, der eine Vielzahl als Array angeordneter IPD-Dies20 aufweist. Die IPD-Module120 mit einer unterschiedlichen Anzahl IPD-Dies20 können aus dem IPD-Wafer100 gesägt werden. Das IPD-Modul120A weist zum Beispiel ein Array von 4×5 IPD-Dies20 auf. Das IPD-Modul120B weist ein Array von 2×2 IPD-Dies20 auf. Das IPD-Modul120C weist einen einzigen IPD-Die20 auf. Die Anzahl IPD-Dies im IPD-Modul120 ist von verschiedenen Faktoren wie der Größe des Bauelement-Dies80 (28 ) und dem Sollwert für Kapazität, Widerstand oder Induktivität des IPD-Moduls120 oder dergleichen abhängig. Wenn zum Beispiel eine höhere Kapazität erforderlich ist, kann das IPD-Modul120 mehr IPD-Dies20 (Kondensator-Dies) enthalten, die parallelgeschaltet sein können, damit die gewünschte Kapazität erzielt wird.8 stellt ein beispielhaftes IPD-Modul120 gemäß einigen Ausführungsformen dar. - Die Ausführungsformen der vorliegenden Offenbarung bieten Flexibilität beim Verbinden von IPD-Dies
20 , wenn ein IPD-Modul120 mehrere IPD-Dies20 enthält. So stellt9 ein beispielhaftes Verbindungsschema für das Verbinden von acht IPD-Dies20 zu vier IPD-Bauelementen dar, die überdies zu weniger IPD-Bauelementen verbunden werden können, oder jedes der vier IPD-Bauelemente kann in der Endkonstruktion separat verwendet werden. Bei dem in9 gezeigten Beispiel werden die Anschlüsse26 zweier benachbarter IPD-Dies20 über Umverdrahtungsleitungen (oder Kontaktflächen)52 verbunden. Wenn es sich bei den IPD-Dies20 um Kondensator-Dies handelt, wird dementsprechend über die Verbindung mithilfe der Umverdrahtungsleitungen52 die Kapazität mindestens verdoppelt. - Gemäß einigen Ausführungsformen können die IPD-Dies
20 , wie in8 gezeigt, eine in Draufsicht quadratische Form aufweisen. Gemäß alternativen Ausführungsformen können die IPD-Dies20 , wie in12 gezeigt, eine längliche Form aufweisen. Gemäß einigen Ausführungsformen liegt die Länge und die Breite von IPD-Dies20 im Bereich zwischen etwa 50 µm und etwa 2.000 µm. - Die
13 bis21 stellen die Querschnittsansichten zu Zwischenstufen beim Ausbilden einer InFO-Verkapselung mit IPD-Modulen120 gemäß einigen Ausführungsformen der vorliegenden Offenbarung dar. Die entsprechenden Prozesse sind in dem in34 gezeigten Prozessablauf200 auch schematisch wiedergegeben. - In
13 wird ein Träger30 bereitgestellt und eine Ablösefolie32 auf den Träger30 aufgebracht. Der jeweilige Prozess ist in dem Prozessablauf200 in34 als Prozess206 dargestellt. Der Träger30 ist aus einem lichtdurchlässigen Material gebildet, und es kann sich um einen gläsernen, einen keramischen, einen organischen Träger oder dergleichen handeln. Die Ablösefolie32 befindet sich in physischem Kontakt mit der oberen Oberfläche des Trägers30 . Die Ablösefolie32 kann aus einem Licht in Wärme umwandelnden Beschichtungsmaterial (LTHC-Beschichtungsmaterial - Light-To-Heat Conversion) gebildet sein. Die Ablösefolie32 kann durch Beschichten auf den Träger30 aufgebracht werden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung kann sich das LTHC-Beschichtungsmaterial unter Einwirkung der Wärme von Licht/Strahlung (wie von einem Laserstrahl) zersetzen und somit den Träger30 von der darauf ausgebildeten Struktur ablösen. - Gemäß einigen Ausführungsformen wird eine dielektrische Pufferschicht
34 auf dem LTHC-Beschichtungsmaterial32 ausgebildet. Die dielektrische Pufferschicht34 kann aus einem Polymer wie PBO, Polyimid, Benzocyclobuten (BCB) oder einem anderen geeigneten Polymer gebildet werden. - In
14 werden Rückseiten-Umverdrahtungsschichten (RDL - Redistribution Layer; und Metallkontaktflächen) 36 ausgebildet. Der jeweilige Prozess ist in dem Prozessablauf200 in34 als Prozess208 dargestellt. Zu dem Ausbildungsprozess kann das Abscheiden einer (nicht gezeigten) Metallkeimschicht, das Ausbilden und Strukturieren einer Plattiermaske (wie eines Fotolacks, nicht gezeigt) auf der Metallkeimschicht und das Aufplattieren eines Metallmaterials wie Kupfer und/oder Aluminium auf die Metallkeimschicht gehören. Zur Metallkeimschicht kann eine Titanschicht und eine Kupferschicht auf der Titanschicht gehören, und sie kann zum Beispiel mithilfe physikalischer Gasphasenabscheidung (PVD) ausgebildet werden. Die Metallkeimschicht und das aufplattierte Metallmaterial können aus dem gleichen oder unterschiedlichem Material gebildet werden. Dann wird die strukturierte Plattiermaske entfernt, woraufhin ein Ätzen der Abschnitte der Metallkeimschicht erfolgt, die zuvor von der strukturierten Plattiermaske bedeckt waren. Bei den übrigen Abschnitten der Metallkeimschicht und des aufplattierten Metallmaterials handelt es sich um RDL36 . Dann wird auf den RDL36 eine Dielektrikumschicht38 gebildet. Der jeweilige Prozess ist in dem Prozessablauf200 in34 als Prozess210 dargestellt. Die Dielektrikumschicht38 kann aus PBO, Polyimid oder dergleichen gebildet werden. Dann wird zum Ausbilden von Öffnungen40 , über die die Metallkontaktflächen/RDL36 freigelegt werden, ein Strukturierprozess durchgeführt. Zu dem Strukturierprozess kann ein Belichtungs- und ein Entwicklungsprozess gehören. -
15 stellt das Ausbilden von Metallpfosten42 dar. Der jeweilige Prozess ist in dem Prozessablauf200 in34 als Prozess212 dargestellt. In der Beschreibung werden die Metallpfosten42 auch als Durchkontaktierungen42 bezeichnet, da sie durch das nachfolgend verteilte Verkapselungsmaterial hindurch verlaufen. Das Ausbilden der Metallpfosten42 kann dem Ausbilden der RDL36 ähneln, nur ist das aufplattierte Metallmaterial der Metallpfosten42 wesentlich höher als bei den RDL36 . Wenn die Metallpfosten42 ausgebildet werden, werden in den Öffnungen40 gleichzeitig Durchkontaktierungen44 ausgebildet (14 ). -
16 stellt das Platzieren/Anbringen von IPD-Modulen120 dar. Der jeweilige Prozess ist in dem Prozessablauf200 in34 als Prozess214 dargestellt. Die IPD-Module120 werden über DAF46 an der Dielektrikumschicht38 angebracht. Es können mehrere IPD-Module120 auf der Dielektrikumschicht38 platziert werden. Die IPD-Module120 können sich gleichen oder sich voneinander unterscheiden, zum Beispiel jeweils eine andere Anzahl IPD-Dies20 aufweisen. Die passiven Bauelemente22 in den IPD-Modulen120 sind schematisch dargestellt. Die IPD-Module120 können den gleichen Typ passives Bauelement oder verschiedene Bauelementtypen aufweisen. So kann zum Beispiel eines der IPD-Module120 Kondensator-Dies enthalten, während ein anderes IPD-Modul120 Widerstand-Dies aufweisen kann. - Als Nächstes wird wie in
17 gezeigt ein Verkapselungsstoff48 zum Verkapseln des IPD-Moduls120 und der Metallpfosten42 verteilt und dann ausgehärtet. Der jeweilige Prozess ist in dem Prozessablauf200 in34 als Prozess216 dargestellt. Der Verkapselungsstoff48 füllt die Spalte zwischen benachbarten Metallpfosten42 sowie zwischen Metallpfosten42 und IPD-Modulen120 . Der Verkapselungsstoff48 kann eine Formmasse, eine Formunterfüllung, ein Epoxidharz und/oder ein Harz enthalten. Der Verkapselungsstoff48 wird in einer solchen Höhe verteilt, dass seine obere Oberfläche höher liegt als die oberen Enden der Anschlüsse26 und der Dielektrikumschicht28 . Wenn der Verkapselungsstoff48 aus Formmasse oder Formunterfüllung gebildet wird, kann er ein Grundmaterial enthalten, bei dem es sich um ein Polymer, ein Harz, ein Epoxidharz oder dergleichen handeln kann, und (nicht gezeigte) Füllstoffpartikel im Grundmaterial. Bei den Füllstoffpartikeln kann es sich um dielektrische Partikel aus Si02, Al2O3, Siliziumdioxid oder dergleichen handeln, und sie können Kugelform aufweisen. Die kugelförmigen Füllstoffpartikel können zudem den gleichen oder unterschiedliche Durchmesser aufweisen. - Nach dem Verteilen von Verkapselungsstoff
48 wird, wie ebenfalls in17 gezeigt, zum Planarisieren des Verkapselungsstoffs48 und der Dielektrikumschichten28 ein Planarisierungsprozess wie chemisch-mechanisches Polieren (CMP) oder ein mechanischer Schleifprozess durchgeführt, bis die Metallpfosten42 und die Anschlüsse26 alle freigelegt sind. Aufgrund des Planarisierungsprozesses sind die oberen Enden der Metallpfosten42 im Wesentlichen genau so hoch (koplanar) wie die oberen Oberflächen der Anschlüsse26 und im Wesentlichen koplanar mit der oberen Oberfläche des Verkapselungsstoffs48 . Die Metallpfosten42 werden nachfolgend auch als Durchkontaktierungen42 bezeichnet, da sie durch den Verkapselungsstoff48 hindurch verlaufen. -
18 stellt das Ausbilden einer vorderseitigen Umverdrahtungskonstruktion dar, die mehrere RDL und die entsprechenden Dielektrikumschichten aufweist. Der jeweilige Prozess ist in dem Prozessablauf200 in34 als Prozess218 dargestellt. Die Ausbildungsprozesse werden nachfolgend kurz erläutert. In18 wird zunächst eine Dielektrikumschicht50 ausgebildet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Dielektrikumschicht50 aus einem Polymer wie PBO, Polyimid oder dergleichen gebildet. Zum Ausbildungsprozess gehört das Auftragen der Dielektrikumschicht50 in fließfähiger Form, das Aushärten der Dielektrikumschicht50 und das Durchführen eines Belichtungs- und eines Entwicklungsprozesses zwecks Strukturierens der Dielektrikumschicht50 . Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung wird die Dielektrikumschicht50 aus einem anorganischen dielektrischen Material wie Siliziumnitrid, Siliziumoxid oder dergleichen gebildet. Zum Ausbildungsverfahren können chemische Gasphasenabscheidung (CVD - Chemical Vapor Deposition), Atomlagenabscheidung (ALD - Atomic Layer Deposition), plasmaunterstützte chemische Gasphasenabscheidung (PECVD - Plasma-Enhanced Chemical Vapor Deposition) oder andere geeignete Abscheidungsverfahren gehören. Dann werden zum Beispiel über einen Ätzprozess (von RDL52 belegte) Öffnungen ausgebildet. Die Durchkontaktierungen42 und die Anschlüsse26 werden über die Öffnungen in der strukturierten Dielektrikumschicht50 freigelegt. - Als Nächstes werden die RDL
52 ausgebildet. Die RDL52 weisen Durchkontaktierungen52A , die so in der Dielektrikumschicht50 ausgebildet sind, dass sie mit den Anschlüssen26 und den Durchkontaktierungen42 verbunden sind, und Metallbahnen (Metallleitungen)52B auf der Dielektrikumschicht50 auf. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die RDL52 mithilfe eines Plattierprozesses ausgebildet, bei dem es sich im Wesentlichen um den gleichen Prozess handeln kann wie den zum Ausbilden der RDL36 . Es ist zwar nur eine Schicht RDL52 dargestellt, es können jedoch weitere RDL ausgebildet werden. Dann werden die Dielektrikumschichten60 und62 und die RDL64 ausgebildet. Die Dielektrikumschichten60 und62 können aus einem oder mehreren Materialien ausgebildet werden, die aus der gleichen Gruppe möglicher Materialien ausgewählt werden wie die Dielektrikumschicht50 . So können die Dielektrikumschichten60 und62 zum Beispiel unter Verwendung von PBO, Polyimid oder BCB ausgebildet werden. Die RDL64 können auch einige Under-Bump-Metallisierungen (UBM) aufweisen, die ebenfalls als RDL64 gekennzeichnet sind. Gemäß einiger Ausführungsformen der vorliegenden Offenbarung werden die RDL64 aus Nickel, Kupfer, Titan oder mehreren Schichten davon gebildet. Gemäß einigen Ausführungsformen weisen die RDL64 eine Titanschicht und eine Kupferschicht auf der Titanschicht auf. Es sind zwar zwei Schichten RDL52 und64 dargestellt, zu den vorderseitigen RDL können jedoch eine einzige RDL-Schicht oder mehr als zwei RDL-Schichten gehören. -
18 stellt auch das Ausbilden von elektrischen Verbindern66 gemäß einigen Ausführungsformen dar. Der jeweilige Prozess ist in dem Prozessablauf200 in34 als Prozess220 dargestellt. Das Ausbilden von elektrischen Verbindern66 kann das Platzieren von Lotkugeln auf den freiliegenden Abschnitten der RDL64 und das darauf folgende Aufschmelzen (Reflow) der Lotkugeln umfassen, und daher handelt es sich bei den elektrischen Verbindern66 um Lotgebiete. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung umfasst das Ausbilden von elektrischen Verbindern66 das Durchführen eines Plattierschritts zum Ausbilden von Lotschichten auf den RDL64 und das darauf folgende Aufschmelzen der Lotschichten. Die elektrischen Verbinder66 können auch nicht aus Lot bestehende Metallsäulen oder Metallsäulen und Lotkappen auf den nicht aus Lot bestehenden Metallsäulen aufweisen, die ebenfalls durch Plattieren gebildet werden können. In der Beschreibung wird die Konstruktion einschließlich der Dielektrikumschicht34 und der darüberliegenden Konstruktion insgesamt als Verbundkapselung65 oder wiederhergestellter Wafer65 bezeichnet. - In
19 wird der wiederhergestellte Wafer65 als Nächstes auf dem Band68 platziert, das an einem Rahmen70 angebracht ist. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung befinden sich die elektrischen Verbinder66 in Kontakt mit dem Band68 . Als Nächstes wird ein Lichtstrahl auf das LTHC-Beschichtungsmaterial32 gerichtet, und der Lichtstrahl dringt durch den lichtdurchlässigen Träger30 hindurch. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung handelt es sich bei dem Lichtstrahl um einen Laserstrahl, der das gesamte LTHC-Beschichtungsmaterial32 durchleuchtet. - Infolge der Belichtung (wie der Durchleuchtung mit Laser) kann sich der Träger
30 von dem LTHC-Beschichtungsmaterial32 ablösen, und somit wird der wiederhergestellte Wafer65 von dem Träger30 entbondet (abmontiert). Der jeweilige Prozess ist in dem Prozessablauf200 in34 als Prozess222 dargestellt. Bei der Belichtung zersetzt sich das LTHC-Beschichtungsmaterial32 als Reaktion auf die von dem Lichtstrahl eingebrachte Wärme, so dass der Träger30 von dem wiederhergestellten Wafer65 abgetrennt werden kann. Das restliche LTHC-Beschichtungsmaterial32 wird dann zum Beispiel über eine Plasmareinigung entfernt. Der resultierende wiederhergestellte Wafer65 ist in20 gezeigt. - Nach dem Entbonden des Trägers
30 liegt die dielektrische Pufferschicht34 als Oberflächenabschnitt des wiederhergestellten Wafers65 frei. In20 wird die dielektrische Pufferschicht34 zwecks Bildens von Öffnungen74 strukturiert, über die die Metallkontaktflächen der RDL36 freigelegt werden. Der jeweilige Prozess ist in dem Prozessablauf200 in34 als Prozess224 dargestellt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung erfolgt das Strukturieren per Laserbohrer. In einem nachfolgenden Prozess werden das Band68 und der Rahmen70 von dem wiederhergestellten Wafer65 entfernt, und der resultierende wiederhergestellte Wafer65 ist in21 dargestellt. Der wiederhergestellte Wafer65 wird dann in eine Vielzahl gleicher IPD-Verkapselungen65' vereinzelt, die in den21 und22 dargestellt sind. Der jeweilige Prozess ist in dem Prozessablauf200 in34 als Prozess226 dargestellt. -
22 stellt eine Draufsicht (von oben oder unten) auf die IPD-Verkapselung65' dar. Die mehreren elektrischen Verbinder66 sind ebenfalls dargestellt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die Ecken der IPD-Verkapselung65' beschnitten. Dies kann Platz für die nachfolgend eingeführten Schrauben138 schaffen (28 ). - Die
23 bis28 stellen die Querschnittsansichten zu Zwischenstufen beim Ausbilden einer Systemverkapselung mit IPD-Verkapselungen darin gemäß einigen Ausführungsformen der vorliegenden Offenbarung dar. Die entsprechenden Prozesse sind in dem in34 gezeigten Prozessablauf200 auch schematisch wiedergegeben. - In
23 werden ein Träger76 und eine Ablösefolie78 bereitgestellt. Der Träger76 und die Ablösefolie78 können im Wesentlichen aus dem gleichen Material wie der Träger30 beziehungsweise die Ablösefolie32 gebildet sein (14 ). Der Träger76 kann auch eine in Draufsicht runde Form aufweisen. Es kann eine (nicht gezeigte) zusätzliche Pufferschicht auf der Ablösefolie78 geben, und die zusätzliche Pufferschicht kann (sofern sie ausgebildet ist) aus PBO, Polyimid, BCB oder dergleichen ausgebildet sein. - Dann werden zum Beispiel über DAF
82 Bauelement-Dies80 (einschließlich 80A und 80B) auf der Ablösefolie78 platziert. Die Bauelement-Dies80 können Halbleitersubstrate und integrierte Schaltungsbauelemente (wie aktive Bauelemente, zu denen zum Beispiel Transistoren gehören; nicht gezeigt) an der vorderen Oberfläche (der nach oben weisenden Oberfläche) der jeweiligen Halbleitersubstrate aufweisen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung können zu den Bauelement-Dies80 Logik-Dies gehören, zu denen Zentraleinheit-Dies (CPU-Dies), Grafikverarbeitungseinheit-Dies (GPU-Dies), Mobilanwendungs-Dies, Mikrosteuereinheit-Dies (MCU-Dies), BaseBand-Dies (BB-Dies), Anwendungsprozessor-Dies (AP-Dies), Field-Programmable-Gate-Array-Dies (FPGA-Dies), Application-Specific-Integrated-Circuit-Dies (ASIC-Dies) oder dergleichen gehören können. Zu den Bauelement-Dies80 können auch Speicher-Dies, Input-Output-Dies (IO-Dies) oder dergleichen gehören. Zu den Speicher-Dies können High-Bandwidth-Memory-Stapel (HBM-Stapel), Speicherwürfel (HMC - Hybrid Memory Cubes), Dynamic-Random-Access-Memory-Dies (DRAM-Dies), Static-Random-Access-Memory-Dies (SRAM-Dies) oder dergleichen gehören. - Gemäß einigen Ausführungsformen repräsentieren die Bauelement-Dies
80A und80B mehrere Bauelement-Dies von unterschiedlicher Größe, Konstruktion und/oder Funktion und können einige oder alle der oben genannten Die-Typen in beliebiger Kombination enthalten.32 stellt zum Beispiel ein beispielhaftes Layout von Bauelement-Dies80 dar, die auf dem gleichen Träger76 platziert sind. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung, kann das Bauelement80 , wie in32 gezeigt, Rechenlogik-Dies80-1 , Speicher-Dies80-2 und IO-Dies80-3 enthalten. Gemäß einigen Ausführungsformen werden sämtliche Bauelement-Dies80 im gleichen System wie beispielsweise einem KI-System (KI - künstliche Intelligenz) benutzt, und die Bauelement-Dies80 werden nicht auf verschiedene Verkapselungen aufgeteilt und bleiben alle in der gleichen Endverkapselung. Gemäß alternativen Ausführungsformen können alle der dargestellten Bauelement-Dies80-1 ,80-2 und80-3 eine Bauelement-Die-Gruppe repräsentieren, die als System fungiert, und es können mehrere gleiche Systeme auf dem gleichen Träger76 platziert werden. Gemäß diesen Ausführungsformen werden die mehreren Systeme in einem nachfolgenden Vereinzelungsprozess getrennt. - In
23 werden die Bauelement-Dies80 in Verkapselungsstoff85 verkapselt. Der jeweilige Prozess ist in dem Prozessablauf200 in34 als Prozess228 dargestellt. Gemäß einigen Ausführungsformen enthält der Verkapselungsstoff85 eine Formmasse, eine Formunterfüllung, ein Epoxidharz, ein Harz oder dergleichen. Wenn der Verkapselungsstoff85 aus Formmasse oder Formunterfüllung gebildet wird, kann er ein Grundmaterial enthalten, bei dem es sich um ein Polymer, ein Harz, ein Epoxidharz oder dergleichen handeln kann, und (nicht gezeigte) Füllstoffpartikel im Grundmaterial. Es wird ein Planarisierungsprozess durchgeführt, bis die elektrischen Verbinder (wie Metallsäulen oder Metallkontaktflächen; nicht gezeigt) der Bauelement-Dies80 freigelegt sind. In nachfolgenden Prozessen wird eine Leiterbahnstruktur88 auf dem Verkapselungsstoff85 und den Bauelement-Dies80 ausgebildet. Der jeweilige Prozess ist in dem Prozessablauf200 in34 als Prozess230 dargestellt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weist die Leiterbahnstruktur88 Dielektrikumschichten86A und Dielektrikumschichten86B auf dem Dielektrikum86A auf. Jede der Dielektrikumschichten86B kann dicker sein als jede der Dielektrikumschichten86A . Die Dielektrikumschichten86A können aus einem oder mehreren lichtempfindlichen Materialien wie PBO, Polyimid oder dergleichen gebildet werden. Die Dielektrikumschichten86B können aus einem nicht lichtempfindlichen Material wie Formmasse oder Formunterfüllung gebildet werden. - In den Dielektrikumschichten
86A werden RDL84A und in den Dielektrikumschichten86B RDL84B ausgebildet. Gemäß einigen Ausführungsformen sind die RDL84B dicker und/oder breiter als die RDL84A und können für längere elektrische Leitungen benutzt werden, während die RDL84A für kürzere elektrische Leitungen verwendet werden können. Auf der Oberfläche der Leiterbahnstruktur88 werden elektrische Verbinder90 ausgebildet. Die elektrischen Verbinder90 und die RDL84A und84B sind elektrisch mit den Bauelement-Dies80 verbunden. In der gesamten Beschreibung wird die Konstruktion auf der Ablösefolie78 als InFO-Verkapselung92 bezeichnet, bei der es sich auch um einen wiederhergestellten Wafer handelt. - In einem nachfolgenden Prozess wird der Träger
76 von der InFO-Verkapselung92 entbondet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die DAF82 (23 ) zum Beispiel mithilfe eines CMP-Prozesses oder eines mechanischen Schleifprozesses entfernt. Gemäß alternativen Ausführungsformen werden die DAF82 nicht entfernt, und sie werden an dem Band94 angebracht. Dann wird die InFO-Verkapselung92 an dem Band94 angebracht, das wiederum wie in24 gezeigt an dem Rahmen96 angebracht wird. Gemäß einigen Ausführungsformen werden Durchgangslöcher130 ausgebildet, die durch die InFO-Verkapselung92 hindurch verlaufen. Der jeweilige Prozess ist in dem Prozessablauf200 in34 als Prozess232 dargestellt. Die Durchgangslöcher130 können per Laserbohrer, Bohren mit einem Bohrer oder dergleichen ausgebildet werden.31 stellt eine beispielhafte Verteilung von Durchgangslöchern130 dar. Die Bauelement-Dies80 (und die nachfolgend gebondeten IPD-Verkapselungen65' ) können als Array zugeordnet werden, und die Durchgangslöcher130 können sich an den Ecken der Bauelement-Dies80 und der IPD-Verkapselungen65' befinden. Gemäß anderen Ausführungsformen werden keine Durchgangslöcher ausgebildet. - In
25 werden die IPD-Verkapselungen65' zum Beispiel über Lotgebiete66 und möglicherweise etwas Vorlot in Form von Teilen der elektrischen Verbinder90 an die InFO-Verkapselung92 gebondet. Der jeweilige Prozess ist in dem Prozessablauf200 in34 als Prozess234 dargestellt. Dann wird, wie in26 dargestellt, zum Schutz der Lotgebiete66 eine Unterfüllung132 zwischen den IPD-Verkapselungen65' und der InFO-Verkapselung92 verteilt. In einem nachfolgenden Prozess kann ein Reinigungsprozess durchgeführt werden, und die Titanschichten (sofern ausgebildet) in den RDL36 können geätzt werden, um die Kupferabschnitte der RDL36 freizulegen. Als Nächstes wird, wie ebenfalls in26 gezeigt, die Unterfüllung132 in den Spalten zwischen den IPD-Verkapselungen65' und der InFO-Verkapselung92 verteilt. -
27 stellt das Bonden der Leistungsmodule134 , beispielsweise über Lotgebiete136 , an die IPD-Verkapselungen65' dar. Der jeweilige Prozess ist in dem Prozessablauf200 in34 als Prozess236 dargestellt. Zum Schutz der Lotgebiete136 wird dann eine Unterfüllung139 zwischen den Leistungsmodulen134 und den IPD-Verkapselungen65' verteilt. In der gesamten Beschreibung werden die Komponenten auf dem Band94 insgesamt als Verbundkapselung135 oder wiederhergestellter Wafer135 bezeichnet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung enthalten die Leistungsmodule134 Pulsweitenmodulationsschaltungen (PWM-Schaltungen) zum Regeln der Leistung. Die Leistungsmodule134 stellen die geregelte Leistung zum Beispiel über die Durchkontaktierungen42 und die Leiterbahnstruktur88 für die darunterliegenden Bauelement-Dies80 bereit. Die Leistungsmodule134 sind auch zur Stromüberwachung und -speicherung mit den passiven Bauelementen im IPD-Modul120 verbunden. -
28 stellt die Installation einer Kühlplatte (wärmeableitenden Platte)146 auf dem wiederhergestellten Wafer135 über Wärmeleitpaste (TIM - Thermal Interface Material)144 dar, bei der es sich um ein Haftmittel von guter thermischer Leitfähigkeit handelt. Der jeweilige Prozess ist in dem Prozessablauf200 in34 als Prozess238 dargestellt. Über Schrauben138 und Bolzen140 wird eine Strebe142 installiert. Der jeweilige Prozess ist ebenfalls in dem Prozessablauf200 in34 als Prozess238 dargestellt. Gemäß einigen Ausführungsformen befindet sich die untere Oberfläche der Strebe142 in Kontakt mit den oberen Oberflächen der IPD-Verkapselungen65' . Die Strebe142 kann aus einem Metallmaterial wie Kupfer, Edelstahl oder dergleichen gebildet sein. In einer in31 gezeigten Draufsicht kann die Strebe142 ein Raster aus mehreren miteinander verbundenen horizontalen Streifen142A und vertikalen Streifen142B bilden. Die Strebe142 , die Schrauben138 und die Bolzen140 werden zusammen zum Befestigen des wiederhergestellten Wafers135 und der Kühlplatte146 sowie zum Reduzieren der Verwölbung bei dem wiederhergestellten Wafer135 benutzt. -
29 stellt den wiederhergestellten Wafer135 gemäß alternativen Ausführungsformen dar. Diese Ausführungsformen ähneln den in28 gezeigten Ausführungsformen, nur sind weder Streben noch Schrauben und Bolzen installiert.30 stellt den wiederhergestellten Wafer135 gemäß anderen alternativen Ausführungsformen dar. Diese Ausführungsformen ähneln den in29 gezeigten Ausführungsformen, nur ist keine Kühlplatte installiert. - Die
10 und11 stellen eine schematische Draufsicht auf das IPD-Modul120 und das Lotgebiet136 (siehe27 ) gemäß einigen Ausführungsformen dar. Es sei angemerkt, dass die Verbindung mit den Anschlüssen26 (10 und11 ), da sich die Lotgebiete136 (siehe auch28 ,29 oder30 ) auf dem IPD-Modul120 befinden, während die Anschlüsse26 auf der Unterseite des IPD-Moduls120 liegen, flexibel ist, und die Verbindung (wie die RDL52 ) kann in einer beliebigen gewünschten Position platziert werden, ohne die Position der Lotgebiete136 zu stören. Die IPD-Dies20 im IPD-Modul120 können daher über die RDL52 in beliebiger Kombination so gruppiert werden, dass über Parallelschaltung, Reihenschaltung oder Kombinationen davon eine gewünschte Anzahl passive Bauelemente (wie Kondensatoren) vorhanden sind. -
32 stellt eine Draufsicht auf einen beispielhaften wiederhergestellten Wafer135 dar. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung können die Logikrechen-Dies80-1 , die IPD-Verkapselungen65' und die Leistungsmodule134 so gestapelt werden, dass sie mehrere Gruppen bilden, und die Gruppen von Stapeln werden als Array mit mehreren Zeilen und Spalten angeordnet. Die Speicher-Dies80-2 und die IO-Dies80-3 können in den Randbereichen des Arrays gebildet werden. Zum Verbinden des wiederhergestellten Wafers135 mit externen Bauelementen zwecks Signal- und/oder Stromverbindung werden Verbinder148 benutzt. Bei den Verbindern148 kann es sich gemäß einigen Ausführungsformen um Sockel handeln. -
33 stellt schematisch die relativen vertikalen Positionen der Logikrechen-Dies80-1 , der Speicher-Dies80-2 , der IO-Dies80-3 , der IPD-Verkapselung65' , des Leistungsmoduls134 und des Verbinders148 dar. Sie zeigt, dass die Verbinder148 auf der Leiterbahnstruktur88 ausgebildet sind, die sich auf den Bauelement-Dies80 befindet. - Bei oben dargestellten Ausführungsformen werden manche Prozesse und Merkmale gemäß einigen Ausführungsformen der vorliegenden Offenbarung so erläutert, dass eine dreidimensionale (3D-) Verkapselung entsteht. Es können auch andere Merkmale und Prozesse dazugehören. So können beispielsweise Prüfstrukturen dazugehören, die an der Verifikationsprüfung des 3D-Packaging oder der 3DIC-Bauelemente beteiligt sind. Zu den Prüfstrukturen können beispielsweise Prüf-Pads gehören, die in einer Umverdrahtungsschicht oder auf einem Substrat ausgebildet sind, das das Prüfen des 3D-Packaging oder 3DIC, die Verwendung von Sonden und/oder Sondenkarten und dergleichen ermöglicht. Die Verifikationsprüfung kann an halbfertigen Konstruktionen sowie an der Endkonstruktion erfolgen. Zusätzlich dazu können die hier offenbarten Konstruktionen und Verfahren im Zusammenhang mit Prüfmethodiken verwendet werden, zu denen eine Zwischenverifikation von erwiesenermaßen fehlerfreien Dies gehört, damit sich die Ausbeute erhöht und Kosten gesenkt werden.
- Die Ausführungsformen der vorliegenden Offenbarung weisen einige vorteilhafte Merkmale auf. IPD-Dies wurden üblicherweise an die Vorderseite von InFO-Verkapselungen gebondet und waren genau so hoch wie Leistungsmodule. Dementsprechend konkurrieren die IPD-Dies mit elektrischen Verbindern (wie Lotgebieten) um Chipfläche. Dies kann dazu führen, dass die Größe der Lotgebiete in unerwünschtem Maße verringert werden muss und die Stromdichte in den Lotgebieten in unerwünschtem Maße steigt. Zudem ist zum lateralen Verbinden der IPD-Dies und der Leistungsmodule ein lateraler Leitungsweg für den Strom erforderlich, und die lateralen Leitungswege sind lang, was zu Leistungsverlust führt. Bei den Ausführungsformen der vorliegenden Offenbarung werden IPD-Dies in IPD-Verkapselungen gekapselt, so dass sie direkt unter die Leistungsmodule gestapelt werden können und somit Platz gespart wird. Außerdem verringert sich aufgrund des kurzen vertikalen Abstands zwischen den IPD-Dies und den Leistungsmodulen der Stromleitungsweg. Darüber hinaus ist die Verbindung der IPD-Dies flexibel, so dass es möglich ist, passive Bauelemente mit den gewünschten Werten für Kapazität, Widerstand und/oder Induktivität zu bilden.
- Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst eine Verkapselung Folgendes: eine erste Verkapselung, die Folgendes umfasst: einen ersten Bauelement-Die und einen ersten Verkapselungsstoff, der den ersten Bauelement-Die verkapselt, eine zweite Verkapselung auf der ersten Verkapselung, die an die erste Verkapselung gebondet ist, wobei die zweite Verkapselung Folgendes umfasst: einen IPD-Die und einen zweiten Verkapselungsstoff, der den IPD-Die verkapselt, und ein Leistungsmodul auf der zweiten Verkapselung, das an die zweite Verkapselung gebondet ist. Bei einer Ausführungsform ist der IPD-Die Bestandteil eines IPD-Moduls, das mehrere IPD-Dies umfasst, die dem IPD-Die gleichen. Bei einer Ausführungsform sind der IPD-Die und die mehreren IPD-Dies elektrisch miteinander verbunden. Bei einer Ausführungsform umfasst der IPD-Die ein passives Bauelement und weist keine aktiven und zusätzlichen passiven Bauelemente auf. Bei einer Ausführungsform bilden die zweite Verkapselung und das Leistungsmodul einen Verkapselungsstapel, und die Verkapselung umfasst ferner mehrere Verkapselungsstapel, die dem Verkapselungsstapel auf der ersten Verkapselung gleichen, der an die erste Verkapselung gebondet ist. Bei einer Ausführungsform bilden der Verkapselungsstapel und die mehreren Verkapselungsstapel zusammen einen Array. Bei einer Ausführungsform umfasst die Verkapselung ferner eine metallene Strebe auf der zweiten Verkapselung, der sich mit der zweiten Verkapselung in Kontakt befindet, eine Schraube, die durch die erste Verkapselung hindurch verläuft, und einen Bolzen, wobei der Bolzen und die Schraube die metallene Strebe an der ersten Verkapselung befestigen. Bei einer Ausführungsform umfasst die Verkapselung ferner mehrere erste Lotgebiete, die die erste Verkapselung an die zweite Verkapselung bonden, und mehrere zweite Lotgebiete, die die zweite Verkapselung an das Leistungsmodul bonden. Bei einer Ausführungsform umfasst die Verkapselung ferner einen zweiten Bauelement-Die, der in dem ersten Verkapselungsstoff verkapselt ist, wobei der erste Bauelement-Die Bestandteil eines Die-Arrays ist, der mehrere Bauelement-Dies umfasst, die dem ersten Bauelement-Die gleichen, und sich der zweite Bauelement-Die in einem Randbereich des Die-Arrays befindet.
- Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst eine Verkapselung Folgendes: eine IPD-Verkapselung, die Folgendes umfasst: ein IPD-Die-Modul, das mehrere IPD-Dies enthält, wobei jeder der mehreren IPD-Dies ein passives Bauelement umfasst, eine erste Formmasse, die das IPD-Modul darin formt, mehrere erste Umverdrahtungsleitungen, die unter der ersten Formmasse liegen, wobei die mehreren ersten Umverdrahtungsleitungen passive Bauelemente in den mehreren IPD-Dies als zusätzliches passives Bauelement miteinander verbinden, und mehrere zweite Umverdrahtungsleitungen auf einer den ersten Umverdrahtungsleitungen entgegengesetzten Seite der ersten Formmasse, wobei die mehreren ersten und zweiten Umverdrahtungsleitungen elektrisch miteinander verbunden sind, und ein Leistungsmodul auf der IPD-Verkapselung, das an die IPD-Verkapselung gebondet ist. Bei einer Ausführungsform umfasst die Verkapselung ferner eine zusätzliche Verkapselung unter der IPD-Verkapselung, die an die IPD-Verkapselung gebondet ist, wobei die zusätzliche Verkapselung Folgendes umfasst: einen Logikrechen-Die, einen Speicher-Die und einen IO-Die und eine zweite Formmasse, die den Logikrechen-Die, den Speicher-Die und den IO-Die darin formt. Bei einer Ausführungsform umfasst die Verkapselung ferner eine Durchkontaktierung in der ersten Formmasse, wobei die Durchkontaktierung die mehreren ersten und zweiten Umverdrahtungsleitungen elektrisch miteinander verbindet.
- Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren Folgendes: Bilden einer ersten Verkapselung, was Folgendes umfasst: Verkapseln eines IPD-Die und eines Metallpfostens in einer Formmasse und Bilden erster Umverdrahtungsleitungen auf entgegengesetzten Seiten der Formmasse zum Verbinden mit dem IPD-Die und dem Metallpfosten, Bonden der ersten Verkapselung an eine zweite Verkapselung und Bonden eines Leistungsmoduls an die erste Verkapselung, wobei sich das Leistungsmodul und die zweite Verkapselung auf entgegengesetzten Seiten der ersten Verkapselung befinden. Bei einer Ausführungsform umfasst das Verkapseln des IPD-Die das Verkapseln eines ersten IPD-Moduls mit mehreren gleichen IPD-Dies, wobei die mehreren gleichen IPD-Dies nicht auseinandergesägt werden. Bei einer Ausführungsform verbinden die ersten Umverdrahtungsleitungen die mehreren gleichen IPD-Dies miteinander. Bei einer Ausführungsform wird beim Verkapseln ein zweites IPD-Modul, das dem ersten IPD-Modul gleicht, in der Formmasse verkapselt und das erste IPD-Modul durch die Formmasse von dem zweiten IPD-Modul getrennt. Bei einer Ausführungsform umfasst das Verfahren ferner das Anbringen einer Kühlplatte oder eines Verbinders an der zweiten Verkapselung, wobei sich sowohl das erste als auch das zweite IPD-Modul, wenn die Kühlplatte oder der Verbinder angebracht ist, im gleichen durchgängigen Formmassegebiet befinden. Bei einer Ausführungsform umfasst der IPD-Die einen einzigen Kondensator und enthält keine aktiven oder anderen passiven Bauelemente. Bei einer Ausführungsform umfasst das Verfahren ferner das Bilden der zweiten Verkapselung, was Folgendes umfasst: Verkapseln eines ersten Bauelement-Die in einem Verkapselungsstoff und Bilden von zweiten Umverdrahtungsleitungen, die elektrisch mit dem ersten Bauelement-Die verbunden sind. Bei einer Ausführungsform umfasst das Verfahren ferner das Verkapseln eines zweiten und eines dritten Bauelement-Die in dem Verkapselungsstoff, wobei der erste Bauelement-Die einen Logikrechen-Die, der zweite Bauelement-Die einen Speicher-Die und der dritte Bauelement-Die einen IO-Die umfasst.
- Der obige Text gibt einen Überblick über Merkmale mehrerer Ausführungsformen, damit die Aspekte der vorliegenden Offenbarung für Fachleute besser verständlich werden. Fachleuten dürfte klar sein, dass sie die vorliegende Offenbarung problemlos als Ausgangspunkt für die Konzipierung oder Modifizierung anderer Prozesse und Konstruktionen für die gleichen Zwecke und/oder zum Erzielen der gleichen Vorteile wie die hier vorgestellten Ausführungsformen verwenden können. Fachleuten dürfte ebenfalls klar sein, dass derartige äquivalente Konstruktionen nicht vom Gedanken und Schutzumfang der vorliegenden Offenbarung abweichen und dass sie daran diverse Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne vom Gedanken und Schutzumfang der vorliegenden Offenbarung abzuweichen.
Claims (20)
- Verkapselung, die Folgendes umfasst: eine erste Verkapselung, die Folgendes umfasst: einen ersten Bauelement-Die und einen ersten Verkapselungsstoff, der den ersten Bauelement-Die verkapselt, eine zweite Verkapselung auf der ersten Verkapselung, die an die erste Verkapselung gebondet ist, wobei die zweite Verkapselung Folgendes umfasst: einen Independent-Passive-Device-Die (IPD-Die) und einen zweiten Verkapselungsstoff, der den IPD-Die verkapselt, und ein Leistungsmodul auf der zweiten Verkapselung, das an die zweite Verkapselung gebondet ist.
- Verkapselung nach
Anspruch 1 , wobei der IPD-Die Bestandteil eines IPD-Moduls ist, das mehrere IPD-Dies umfasst, die dem IPD-Die gleichen. - Verkapselung nach
Anspruch 2 , wobei der IPD-Die und die mehreren IPD-Dies elektrisch miteinander verbunden sind. - Verkapselung nach einem der vorhergehenden Ansprüche, wobei der IPD-Die ein passives Bauelement umfasst und keine aktiven und zusätzlichen passiven Bauelemente aufweist.
- Verkapselung nach einem der vorhergehenden Ansprüche, wobei die zweite Verkapselung und das Leistungsmodul einen Verkapselungsstapel bilden und die Verkapselung ferner mehrere Verkapselungsstapel umfasst, die dem Verkapselungsstapel auf der ersten Verkapselung gleichen, der an die erste Verkapselung gebondet ist.
- Verkapselung nach
Anspruch 5 , wobei der Verkapselungsstapel und die mehreren Verkapselungsstapel zusammen einen Array bilden. - Verkapselung nach einem der vorhergehenden Ansprüche, die ferner Folgendes umfasst: eine metallene Strebe auf der zweiten Verkapselung, dir sich mit der zweiten Verkapselung in Kontakt befindet, eine Schraube, die durch die erste Verkapselung hindurch verläuft, und einen Bolzen, wobei der Bolzen und die Schraube die metallene Strebe an der ersten Verkapselung befestigen.
- Verkapselung nach einem der vorhergehenden Ansprüche, die ferner Folgendes umfasst: mehrere erste Lotgebiete, die die erste Verkapselung an die zweite Verkapselung bonden, und mehrere zweite Lotgebiete, die die zweite Verkapselung an das Leistungsmodul bonden.
- Verkapselung nach
Anspruch 8 , die ferner Folgendes umfasst: einen zweiten Bauelement-Die, der in dem ersten Verkapselungsstoff verkapselt ist, wobei der erste Bauelement-Die Bestandteil eines Die-Arrays ist, der mehrere Bauelement-Dies umfasst, die dem ersten Bauelement-Die gleichen, und sich der zweite Bauelement-Die in einem Randbereich des Die-Arrays befindet. - Verkapselung, die Folgendes umfasst: eine Independent-Passive-Device-Verkapselung (IPD-Verkapselung), die Folgendes umfasst: ein Independent-Passive-Device-Modul (IPD-Modul), das mehrere IPD-Dies enthält, wobei jeder der mehreren IPD-Dies ein passives Bauelement umfasst, eine erste Formmasse, die das IPD-Modul darin formt, mehrere erste Umverdrahtungsleitungen, die unter der ersten Formmasse liegen, wobei die mehreren ersten Umverdrahtungsleitungen passive Bauelemente in den mehreren IPD-Dies als zusätzliches passives Bauelement miteinander verbinden, und mehrere zweite Umverdrahtungsleitungen auf einer den ersten Umverdrahtungsleitungen entgegengesetzten Seite der ersten Formmasse, wobei die mehreren ersten und zweiten Umverdrahtungsleitungen elektrisch miteinander verbunden sind, und ein Leistungsmodul auf der IPD-Verkapselung, das an die IPD-Verkapselung gebondet ist.
- Verkapselung nach
Anspruch 10 , die ferner Folgendes umfasst: eine zusätzliche Verkapselung unter der IPD-Verkapselung, die an die IPD-Verkapselung gebondet ist, wobei die zusätzliche Verkapselung Folgendes umfasst: einen Logikrechen-Die, einen Speicher-Die und einen Input-Output-Die (IO-Die) und eine zweite Formmasse, die den Logikrechen-Die, den Speicher-Die und den IO-Die darin formt. - Verkapselung nach
Anspruch 10 oder11 , die ferner eine Durchkontaktierung in der ersten Formmasse umfasst, wobei die Durchkontaktierung die mehreren ersten und zweiten Umverdrahtungsleitungen elektrisch miteinander verbindet. - Verfahren, das Folgendes umfasst: Bilden einer ersten Verkapselung, was Folgendes umfasst: Verkapseln eines Independent-Passive-Device-Die (IPD-Die) und eines Metallpfostens in einer Formmasse und Bilden erster Umverdrahtungsleitungen auf entgegengesetzten Seiten der Formmasse zum Verbinden mit dem IPD-Die und dem Metallpfosten, Bonden der ersten Verkapselung an eine zweite Verkapselung und Bonden eines Leistungsmoduls an die erste Verkapselung, wobei sich das Leistungsmodul und die zweite Verkapselung auf entgegengesetzten Seiten der ersten Verkapselung befinden.
- Verfahren nach
Anspruch 13 , wobei das Verkapseln des IPD-Die das Verkapseln eines ersten IPD-Moduls mit mehreren gleichen IPD-Dies umfasst, wobei die mehreren gleichen IPD-Dies nicht auseinandergesägt werden. - Verfahren nach
Anspruch 14 , wobei die ersten Umverdrahtungsleitungen die mehreren gleichen IPD-Dies miteinander verbinden. - Verfahren nach
Anspruch 14 oder15 , wobei beim Verkapseln ein zweites IPD-Modul, das dem ersten IPD-Modul gleicht, in der Formmasse verkapselt und das erste IPD-Modul durch die Formmasse von dem zweiten IPD-Modul getrennt wird. - Verfahren nach
Anspruch 16 , das ferner das Anbringen einer Kühlplatte oder eines Verbinders an der zweiten Verkapselung umfasst, wobei sich sowohl das erste als auch das zweite IPD-Modul, wenn die Kühlplatte oder der Verbinder angebracht ist, im gleichen durchgängigen Formmassegebiet befinden. - Verfahren nach einem der vorhergehenden
Ansprüche 13 bis17 , wobei der IPD-Die einen einzigen Kondensator umfasst und keine aktiven oder weiteren passiven Bauelemente enthält. - Verfahren nach einem der vorhergehenden
Ansprüche 13 bis18 , das ferner das Bilden der zweiten Verkapselung umfasst, was Folgendes umfasst: Verkapseln eines ersten Bauelement-Die in einem Verkapselungsstoff und Bilden von zweiten Umverdrahtungsleitungen, die elektrisch mit dem ersten Bauelement-Die verbunden sind. - Verfahren nach
Anspruch 19 , das ferner Folgendes umfasst: Verkapseln eines zweiten und eines dritten Bauelement-Die in dem Verkapselungsstoff, wobei der erste Bauelement-Die einen Logikrechen-Die, der zweite Bauelement-Die einen Speicher-Die und der dritte Bauelement-Die einen Input-Output-Die (IO-Die) umfasst.
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