KR20160088233A - 개선된 인터커넥트 대역폭을 갖는 적층된 반도체 디바이스 패키지 - Google Patents

개선된 인터커넥트 대역폭을 갖는 적층된 반도체 디바이스 패키지 Download PDF

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KR20160088233A
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semiconductor device
substrate
package
coupled
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KR1020157032896A
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크리스티안 게이슬러
조지 세이데만
클라우스 레인그루버
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인텔 아이피 코포레이션
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Abstract

본 개시는 적층된 반도체 디바이스 패키지 및 연관 기술들 및 구성들의 실시예들을 설명한다. 패키지는, 인터커넥트들, 및 일 측면에 부착되는 제 1 반도체 디바이스 및 대향 측면에 부착되는 제 2 반도체 디바이스를 갖는 패키징 기판을 포함할 수 있다. 디바이스들은, 패드 측면들이 기판의 대향하는 측면들 상에서 서로를 향하는 플립 칩 구성으로 부착될 수 있다. 디바이스들은 인터커넥트들에 의해 전기적으로 커플링될 수 있다. 디바이스들은 기판 상의 팬아웃 패드들에 전기적으로 커플링될 수 있다. 유전체 층은 기판의 제 2 측면에 커플링되고 제 2 디바이스를 캡슐화할 수 있다. 비아들은 전기 신호들을, 유전체 층을 통해 팬아웃 영역으로부터 그리고 유전체 층에 커플링된 재분배 층으로 라우팅할 수 있다. 다른 실시예들이 설명 및/또는 주장될 수 있다.

Description

개선된 인터커넥트 대역폭을 갖는 적층된 반도체 디바이스 패키지{STACKED SEMICONDUCTOR DEVICE PACKAGE WITH IMPROVED INTERCONNECT BANDWIDTH}
본 개시의 실시예들은 일반적으로, 반도체 디바이스들에 대한 패키징 분야에 관한 것이고, 더 상세하게는, 개선된 인터커넥트 대역폭을 갖는 적층된 반도체 디바이스 패키지에 관한 것이다.
웨어러블(wearable) 및 모바일 애플리케이션들을 위한 감소된 폼 팩터(평면 및 z-방향), 더 낮은 전력 및 더 낮은 비용을 갖는 반도체 디바이스 패키지는 다양한 난제들을 발생시킨다. 예를 들어, 3D 칩 적층 및 패키지 온 패키지 적층은 통상적으로 평면(x, y-방향) 폼 팩터를 감소시키기 위한 솔루션들이다. 그러나, 이러한 적층 접근법들은 물품 설계에 대한 z-방향 난제들을 초래할 수 있다. 다른 예로, 표준 메모리 접근법들을 이용하는 것에 비해 최상부 패키지로 구성되는 와이드 입력-출력 메모리들에 의해, 감소된 전력 소모가 획득될 수 있다. 이러한 적층 접근법은 일반적으로, 최상부 패키지와 바닥부 패키지 사이에 높은 인터커넥트 대역폭을 요구한다. 대역폭을 달성하는 것은, 다이 적층 접근법들을 위한 쓰루 실리콘 비아들(TSV들), 또는 패키지 온 패키지 접근법들을 위한 쓰루 몰드 비아들(TMV들) 및 비아 바(bar)들을 이용하여 달성될 수 있다. 그러나, TSV들은 일반적으로 고가이고, TMV들 및 비아 바들은 팬아웃 영역에서 일반적으로 제한된 인터커넥트 대역폭을 갖는다. 따라서, 인쇄 회로 보드(PCB)에 접속하기 위한 이용가능한 많은 수의 인터커넥트를 유지하면서, 비용들, z-높이, 전력 소모 및 평면 풋프린트를 감소시키는 적층된 반도체 패키징에 대한 접근법들이 바람직할 수 있다.
실시예들은, 첨부된 도면들과 함께 하기 상세한 설명에 의해 쉽게 이해될 것이다. 이러한 설명을 용이하게 하기 위해, 유사한 참조 부호들은 유사한 구조적 요소들을 지정한다. 실시예들은, 첨부된 도면들의 도면들에서 제한의 방식이 아닌 예시의 방식으로 예시된다.
도 1은 몇몇 실시예들에 따라, 예시적인 적층된 반도체 디바이스 패키지의 측단면도를 개략적으로 예시한다.
도 2는 몇몇 실시예들에 따라, 집적 회로(IC) 어셈블리로서 예시적인 적층된 반도체 디바이스 패키지의 측단면도를 개략적으로 예시한다.
도 3은 몇몇 실시예들에 따라, 제 3 반도체 디바이스를 갖는 예시적인 적층된 반도체 디바이스 패키지의 측단면도를 개략적으로 예시한다.
도 4는 몇몇 실시예들에 따라, 비아들에 의해 접속되는 추가적인 플립 칩 다이 및 적층된 패키지 온 패키지를 갖는 예시적인 적층된 반도체 디바이스 패키지의 측단면도를 개략적으로 예시한다.
도 5는 몇몇 실시예들에 따라, 제 1 패키지 디바이스로서 웨이퍼 레벨 칩 스케일 패키지를 갖는 예시적인 적층된 반도체 디바이스 패키지의 측단면도를 개략적으로 예시한다.
도 6은 몇몇 실시예들에 따라, 적층된 반도체 디바이스 패키지를 제조하는 방법을 개략적으로 예시한다.
도 7은 몇몇 실시예들에 따라, 다양한 제조 스테이지들 동안 적층된 반도체 디바이스 패키지의 측단면도를 개략적으로 예시한다.
도 8은 몇몇 실시예들에 따라, 본 명세서에 설명되는 적층된 반도체 디바이스 패키지를 포함하는 컴퓨팅 디바이스를 개략적으로 예시한다.
본 개시의 실시예들은 적층된 반도체 디바이스 패키지 및 연관 기술들 및 구성들을 설명한다. 하기 설명에서, 예시적인 구현들의 다양한 양상들은, 다른 당업자들에게 자신들의 작업의 실체를 전달하기 위해 당업자들에 의해 통상적으로 이용되는 용어들을 사용하여 설명된다. 그러나, 본 개시의 실시예들은 설명된 양상들 중 오직 일부만으로도 실시될 수 있음은 당업자들에게 자명할 것이다. 설명을 위해, 예시적인 구현들의 철저한 이해를 제공하기 위해, 특정한 수치들, 재료들 및 구성들이 기술된다. 그러나, 본 개시의 실시예들이 특정 세부사항들 없이도 실시될 수 있음은 당업자들에게 자명할 것이다. 다른 예들에서, 예시적인 구현들을 모호하게 하지 않도록 주지의 특징들은 생략되거나 단순화된다.
하기 상세한 설명에서, 상세한 설명의 일부를 형성하는 첨부된 도면들이 참조되며, 도면들에서, 유사한 수치들은 전반에 걸쳐 유사한 부분들을 지정하고, 본 개시의 요지가 실시될 수 있는 실시예들이 예시의 방식으로 도시된다. 본 개시의 범주를 벗어남이 없이 다른 실시예들이 활용될 수 있고 구조적 또는 논리적 변화들이 행해질 수 있음을 이해해야 한다. 따라서, 하기 상세한 설명은 제한적인 관점에서 고려되어서는 안되며, 실시예들의 범주는 첨부된 청구항들 및 이들의 균등물들에 의해 정의된다.
본 개시의 목적들을 위해, 구 "A 및/또는 B"는 (A), (B) 또는 (A 및 B)를 의미한다. 본 개시의 목적들을 위해, 구 "A, B 및/또는 C"는 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C) 또는 (A, B 및 C)를 의미한다.
설명은, 최상부/바닥부, 내부/외부, 위/아래 등과 같은 관점-기반 설명들을 이용할 수 있다. 이러한 설명들은 단지 논의를 용이하게 하기 위해 이용되며, 본 명세서에서 설명되는 실시예들의 적용을 임의의 특정 배향에 제한하려는 의도가 아니다.
설명은 구 "실시예에서" 또는 "실시예들에서"를 이용할 수 있고, 이들 각각은 동일하거나 상이한 실시예들 중 하나 이상을 지칭할 수 있다. 게다가, 본 개시의 실시예들에 대해 사용되는 용어들 "포함하는", "구비하는", "갖는" 등은 동의어이다.
용어 "~와 커플링된"은 그에 대한 파생어들과 함께 본 명세서에서 사용될 수 있다. "커플링된"은 다음 중 하나 이상을 의미할 수 있다. "커플링된"은, 둘 이상의 요소들이 직접 물리적으로 또는 전기적으로 접촉함을 의미할 수 있다. 그러나, "커플링된"은 또한, 둘 이상의 요소들이 서로 간접적으로 접촉하지만, 또한 여전히 서로 협력 또는 상호작용함을 의미할 수 있고, 하나 이상의 다른 요소들이, 서로 커플링된 것으로 지칭되는 요소들 사이에 커플링 또는 접속됨을 의미할 수 있다.
다양한 실시예들에서, 구 "제 2 피쳐 상에 형성, 증착 또는 그렇지 않으면 배치되는 제 1 피쳐"는, 제 1 피쳐가 제 2 피쳐 위에 형성, 증착 또는 배치되고, 제 1 피쳐의 적어도 일부가 제 2 피쳐의 적어도 일부와 직접 접촉(예를 들어, 직접 물리적 및/또는 전기적 접촉) 또는 간접 접촉(예를 들어, 제 1 피쳐와 제 2 피쳐 사이에 하나 이상의 다른 피쳐들을 가짐)할 수 있음을 의미할 수 있다.
본 명세서에서 사용되는 바와 같이, 용어 "모듈"은, 주문형 집적 회로(ASIC), 전자 회로, 시스템-온-칩(SoC), 프로세서(공유되거나, 전용이거나 그룹화됨), MEMS 디바이스, 집적된 수동 디바이스, 및/또는 하나 이상의 소프트웨어 또는 펌웨어 프로그램들을 실행하는 메모리(공유되거나, 전용이거나 그룹화됨), 결합 로직 회로, 및/또는 설명된 기능을 제공하는 다른 적절한 구성요소들을 지칭하거나, 그 일부일 수 있거나, 이를 포함할 수 있다.
도 1은, 몇몇 실시예들에 따라, 예시적인 적층된 반도체 디바이스 패키지(패키지)(100)의 측단면도를 개략적으로 예시한다. 몇몇 실시예들에서, 패키지(100)는, 기판(102)의 제 1 측면(102a) 상의 제 1 반도체 디바이스(104)의 제 1 측면(104f) 및 기판(102)의 제 2 측면(102b) 상의 제 2 반도체 디바이스(106)의 제 1 측면(106f)과 전기적으로 및/또는 물리적으로 커플링되는 기판(102)을 포함할 수 있다. 제 1 측면(102a) 및 제 2 측면(102b)은 기판(102)의 대향하는 측면들 상에 있을 수 있다. 유전체 층(108)의 제 1 측면(108a)은 기판(102)의 제 2 측면(102b)에 커플링될 수 있고, 제 2 반도체 디바이스(106)를 캡슐화할 수 있다. 유전체 층(108)은 제 2 반도체 디바이스(106)의 제 2 측면(106c)과 접촉할 수 있다. 유전체 층은, 유전체 층(108)의 제 1 측면(108a)으로부터의 전기 신호들을 유전체 층의 제 2 측면(108b)으로 라우팅하기 위한 전기 라우팅 피쳐들(108c)을 가질 수 있고, 제 1 반도체 디바이스(104), 제 2 반도체 디바이스(106) 및 유전체 층(108)의 제 2 측면(108b) 사이에서 전기 신호들을 라우팅하기 위해 이용될 수 있다.
몇몇 실시예들에서, 기판(102)은, 코어, 얇은 코어를 갖거나 코어를 갖지 않는(코어리스 기판) 다중층 반도체 합성 기판, 또는 반도체 디바이스들을 패키징하기 위한 임의의 적합한 기판으로 구성될 수 있다. 몇몇 실시예들에서, 플립 칩 패키지들에 적합한 임의의 기판 타입이 기판(102)에 이용될 수 있다. 몇몇 실시예들에서, 기판(102)은, 다중층 기판 중 1.5 및 그 초과의 층들을 갖는다. 몇몇 실시예들에서, 기판(102)은, 제한없이, 순차적인 구축 및 Z-적층 방법들을 포함하는 임의의 산업 표준 방법으로 제조될 수 있다.
기판(102)은, 제 1 표면(102a) 상의 전기 라우팅 피쳐들(102c) 및 전기 접속 포인트들(102e), 및 제 2 표면(102b) 상의 전기 접속 포인트들(102f)을 가질 수 있다. 기판은, 제 2 표면(102b) 상에 팬아웃 영역(102g)을 가질 수 있고, 제 1 표면(102a) 상에 팬아웃 영역(102d)을 가질 수 있다. 기판(102)의 전기 라우팅 피쳐들(102c)은, 팬아웃 영역들(102d 및 102g)을 포함하여, 제 1 반도체 디바이스(104), 제 2 반도체 디바이스(106) 및 접속 포인트들(102e, 102f) 사이에 전기 통신을 제공할 수 있다. 전기 접속 포인트들(102e 및 102f)는, 범프들, 패드들, 필라들, 및 전술한 것들의 조합들을 포함하여, 반도체 디바이스들을 기판에 접속시키기 위한 임의의 다른 적절한 커넥터일 수 있다. 유전체 층(108)의 전기 라우팅 피쳐들(108c)은 기판(102)의 팬아웃 영역(102g)의 전기 접속 포인트들(102f)과 접촉할 수 있다. 몇몇 실시예들에서, 기판(102)은, 제한없이, 무선 통신을 포함하여, 집적된 구성요소들을 갖는 다중층 패키지 어셈블리를 포함할 수 있다. 기판(102)은, 예를 들어, 트레이스들, 패드들, 쓰루-홀들, 비아들, 또는 기판(102)에 커플링된 반도체 디바이스들로 또는 반도체 디바이스들로부터 전기 신호들을 라우팅하도록 구성되는 라인들과 같은 전기 라우팅 피쳐들(도 1에는 미도시)을 포함할 수 있다.
제 1 반도체 디바이스(104)는 다이(104d)로 구성될 수 있고, 다이(104d)는 몰드 화합물(104e) 또는 유사한 타입의 화합물로 캡슐화될 수 있다. 다이(104d)는, 상보적 금속-산화물-반도체(CMOS) 디바이스들을 형성하는 것과 관련하여 이용되는 박막 증착, 리소그래피, 에칭 등과 같은 반도체 제조 기술들을 이용하여 반도체 재료(예를 들어, 실리콘)로부터 제조되는 이산적 물품을 표현할 수 있다. 몇몇 실시예들에서, 다이(104d)는, 무선 주파수(RF) 다이일 수 있거나, 이를 포함하거나 그 일부일 수 있다. 다른 실시예들에서, 다이는, 프로세서, 메모리, 시스템 온 칩(SoC), 또는 주문형 집적 회로(ASIC)일 수 있거나, 이를 포함하거나 그 일부일 수 있다.
몇몇 실시예들에서, 언더필(underfill) 재료(104g)(때때로 "인캡슐런트"로 지칭됨)가 다이(104d)와 기판(102) 사이에 배치되어, 접착을 증진시키고 그리고/또는 다이(104d) 및 기판(102)의 피쳐들을 보호할 수 있다. 언더필 재료(104g)는 전기적 절연 재료로 구성될 수 있고, 볼 수 있는 바와 같이, 다이(104d)의 적어도 일부 및/또는 다이-레벨 인터커넥트 구조들(104h)을 캡슐화할 수 있다. 몇몇 실시예들에서, 언더필 재료(104g)는 다이-레벨 인터커넥트 구조들(104h)과 직접 접촉한다. 몇몇 실시예들에서, 언더필 재료(104g)는, 제 1 표면(102a) 상에서 기판(102)과 직접 접촉하는 측면(104a)을 갖는다.
다이(104d)는, 예를 들어, 도시된 바와 같이, 플립-칩 구성으로 기판(102)과 집적 커플링되는 것을 포함하는 광범위한 적절한 구성들에 따라 기판(102)에 부착될 수 있다. 플립-칩 구성에서, 제 1 측면(104f)은 다이(104d)의 능동 측면이고, 능동 회로(미도시)를 포함한다. 제 1 측면(104f)은, 범프들, 필라들, 또는 다이(104d)를 기판(102)에 또한 전기적으로 커플링시킬 수 있는 다른 적절한 구조들과 같은 다이-레벨 인터커넥트 구조들(104h)을 이용하여 기판(102)의 표면(102a)에 부착된다. 적절한 구조들은, 제한없이, 마이크로 솔더 볼들, 구리 필라들, 도전성 접착제들, 및 비도전성 접착제들 및 이들의 조합들을 포함한다. 몇몇 실시예들에서, 캐필러리 언더필 또는 몰딩된 언더필이 후속하는 접속들을 행하기 위해 리플로우가 수행될 수 있다. 몇몇 실시예들에서, 열 압축 본딩 또는 열 소닉 본딩이 이용될 수 있다. 다이(104d)의 제 1 측면(104f)은 트랜지스터 디바이스들을 포함할 수 있고, 볼 수 있는 바와 같이, 수동 측면/제 2 측면(104c)이 제 1 측면/능동 측면(104f)에 대향하여 배치될 수 있다.
다이(104d)는 일반적으로, 반도체 기판(104d.1), 하나 이상의 디바이스 층들(이하, "디바이스 층(104d.2)"), 및 하나 이상의 인터커넥트 층들(이하, "인터커넥트 층(104d.3)")을 포함할 수 있다. 몇몇 실시예들에서, 반도체 기판(104d.1)은 실질적으로, 예를 들어, 실리콘과 같은 벌크 반도체 재료로 구성될 수 있다. 디바이스 층(104d.2)은, 트랜지스터 디바이스들과 같은 능동 디바이스들이 반도체 기판(104d.1) 상에 형성되는 영역을 표현할 수 있다. 디바이스 층(104d.2)은, 예를 들어, 채널 본체들 및/또는 트랜지스터 디바이스들의 소스/드레인 영역들과 같은 구조들을 포함할 수 있다. 인터커넥트 층(104d.3)은, 디바이스 층(104d.2)의 능동 디바이스들로 또는 능동 디바이스들로부터 전기 신호들을 라우팅하도록 구성되는 인터커넥트 구조들을 포함할 수 있다. 예를 들어, 인터커넥트 층(104d.3)은, 전기 라우팅 및/또는 콘택트들을 제공하기 위한 트렌치들 및/또는 비아들을 포함할 수 있다.
몇몇 실시예들에서, 다이-레벨 인터커넥트 구조들(104h)은, 다이(104d)와 다른 전기 디바이스들 사이에서 전기 신호들을 라우팅하도록 구성될 수 있다. 전기 신호들은, 예를 들어, 다이(104d)의 동작과 관련하여 이용되는 입력/출력(I/O) 신호들 및/또는 전력/접지 신호들을 포함할 수 있다.
제 2 반도체 디바이스(106)는 다이(106d)로 구성될 수 있다. 다이(106d)는, CMOS 디바이스들을 형성하는 것과 관련하여 이용되는 박막 증착, 리소그래피, 에칭 등과 같은 반도체 제조 기술들을 이용하여 반도체 재료로부터 제조되는 이산적 물품을 표현할 수 있다. 몇몇 실시예들에서, 다이(104d)는, RF 다이일 수 있거나, 이를 포함하거나 그 일부일 수 있다. 다른 실시예들에서, 다이는, 프로세서, 메모리, SoC, MEMS, IPD들 또는 ASIC일 수 있거나, 이를 포함하거나 그 일부일 수 있다.
몇몇 실시예들에서, 언더필 재료(106g)는 다이(106d)와 기판(102) 사이에 배치되어, 접착을 증진시키고 그리고/또는 다이(106d) 및 기판(102)의 피쳐들을 보호할 수 있다. 언더필 재료(106g)는 전기적 절연 재료로 구성될 수 있고, 볼 수 있는 바와 같이, 다이(106d)의 적어도 일부 및/또는 다이-레벨 인터커넥트 구조들(106h)을 캡슐화할 수 있다. 몇몇 실시예들에서, 언더필 재료(106g)는 다이-레벨 인터커넥트 구조들(106h)과 직접 접촉한다. 몇몇 실시예들에서, 언더필 재료(106g)는, 제 2 표면(102b) 상에서 기판(102)과 직접 접촉한다(106a).
다이(106d)는, 예를 들어, 도시된 바와 같이, 플립-칩 구성으로 기판(102)과 집적 커플링되는 것을 포함하는 광범위한 적절한 구성들에 따라 기판(102)에 부착될 수 있다. 플립-칩 구성에서, 제 1 측면(106f)은 다이(106d)의 능동 측면이고, 능동 회로를 포함한다. 제 1 측면(106f)은, 범프들, 필라들, 또는 다이(106d)를 기판(102)에 또한 전기적으로 커플링시킬 수 있는 다른 적절한 구조들과 같은 다이-레벨 인터커넥트 구조들(106h)을 이용하여 기판(102)의 표면(102b)에 부착된다. 적절한 구조들은, 제한없이, 마이크로 솔더 볼들, 구리 필라들, 도전성 접착제들, 및 비도전성 접착제들 및 이들의 조합들을 포함한다. 몇몇 실시예들에서, 캐필러리 언더필 또는 몰딩된 언더필이 후속하는 접속들을 행하기 위해 리플로우가 수행될 수 있다. 몇몇 실시예들에서, 열 압축 본딩 또는 열 소닉 본딩이 이용될 수 있다. 다이(106d)의 제 1 측면(106f)은 트랜지스터 디바이스들을 포함할 수 있고, 볼 수 있는 바와 같이, 수동 측면/제 2 측면(106c)이 제 1 측면/능동 측면(106f)에 대향하여 배치될 수 있다.
다이(106d)는 일반적으로, 반도체 기판(106d.1), 하나 이상의 디바이스 층들(106d.2), 및 하나 이상의 인터커넥트 층들(106d.3)을 포함할 수 있다. 몇몇 실시예들에서, 반도체 기판(106d.1)은 실질적으로, 예를 들어, 실리콘과 같은 벌크 반도체 재료로 구성될 수 있다. 디바이스 층(106d.2)은, 트랜지스터 디바이스들과 같은 능동 디바이스들이 반도체 기판(106d.1) 상에 형성되는 영역을 표현할 수 있다. 디바이스 층(106d.2)은, 예를 들어, 채널 본체들 및/또는 트랜지스터 디바이스들의 소스/드레인 영역들과 같은 구조들을 포함할 수 있다. 인터커넥트 층(106d.3)은, 디바이스 층(106d.2)의 능동 디바이스들로 또는 능동 디바이스들로부터 전기 신호들을 라우팅하도록 구성되는 인터커넥트 구조들을 포함할 수 있다. 예를 들어, 인터커넥트 층(106d.3)은, 전기 라우팅 및/또는 콘택트들을 제공하기 위한 트렌치들 및/또는 비아들을 포함할 수 있다.
몇몇 실시예들에서, 다이-레벨 인터커넥트 구조들(106h)은, 다이(106d)와 다른 전기 디바이스들 사이에서 전기 신호들을 라우팅하도록 구성될 수 있다. 전기 신호들은, 예를 들어, 다이(106d)의 동작과 관련하여 이용되는 입력/출력(I/O) 신호들 및/또는 전력/접지 신호들을 포함할 수 있다.
몇몇 실시예들에서, 제 1 반도체 디바이스(104)는 다이(104d)에 대해 설명된 것과 동일하거나 유사한 특징들을 갖는 둘 이상의 다이로 구성될 수 있다. 몇몇 실시예들에서, 제 2 반도체 디바이스(106)는 다이(106d)에 대해 설명된 것과 동일하거나 유사한 특징들을 갖는 둘 이상의 다이로 구성될 수 있다. 몇몇 실시예들에서, 둘 이상의 다이들은 적층된다. 몇몇 실시예들에서, 둘 이상의 다이들은 나란히 존재한다. 몇몇 실시예들에서, 둘 이상의 다이는 적층되고 나란히 존재한다. 제 2 반도체 디바이스(106)가 둘 이상의 다이들로 구성되는 몇몇 실시예들에서, 유전체 층(108)은 둘 이상의 다이들을 캡슐화한다.
몇몇 실시예들에서, 제 1 반도체 디바이스(104) 및 제 2 반도체 디바이스(106)는 하나 이상의 다이들, 패키지들, 시스템 인 패키지, 표면 장착 디바이스들(SMD), 집적된 능동 디바이스들(IAD), 및/또는 집적된 수동 디바이스들(IPD)일 수 있다. 능동 및 수동 디바이스들은 커패시터들, 인덕터들, 커넥터들, 스위치들, 중계기들, 트랜지스터들, op 앰프들, 다이오드들, 오실레이터들, 센서들, MEMS 디바이스들, 통신 및 네트워킹 모듈들, 메모리 모듈들, 전력 모듈들, 인터페이스 모듈들, RF 모듈들 및/또는 RFID 모듈들을 포함할 수 있다.
몇몇 실시예들에서, 제 1 반도체 디바이스(104) 및 기판(102)은, 재분배층을 갖는 웨이퍼 레벨 칩 스케일 패키지(WLCSP), 재분배층을 갖는 팬아웃 웨이퍼 레벨 패키지(FOWLP), 내장된 웨이퍼 레벨 볼 그리드 어레이 패키지(eWLBGA) 또는 웨이퍼 레벨 팬아웃 패널 레벨 패키지(WFOP)이다.
몇몇 실시예들에서, 유전체 층(108)은 다수의 유전체 층들로 구성된다. 몇몇 실시예들에서, 유전체 층(108)은 유전체 재료의 하나 이상의 라미네이트된 층들로 구성된다. 몇몇 실시예들에서, 유전체 층(108)은 하나 이상의 코팅들로 구성된 코팅된 유전체 재료이다. 몇몇 실시예들에서, 유전체 층(108)은 몰딩된다. 몇몇 실시예들에서, 유전체 층(108)은 ABF(Ajinomoto Build-up Film), 난연제 FR4 재료들, 난연제 FR2 재료들, RCC(resin coated copper) 막, 폴리이미드(PI), PBO(poly-(p-phenylene-2,6-benzobisoxazole), BCB(bisbenzocyclobutene), 패시베이션 막, 및 몰드 화합물(액체, 시트 및 분말), 및 이들의 조합들 중 하나 이상의 층들이다. 몇몇 실시예들에서, 패시베이션 막은 JSR Corporation에 의해 제조된 WPR® 막이다. WPR은 일본 Tokyo Minato-ku Higashi-Shinbashi 1-chome 105-8640 에 소재한 JSR Corporation의 등록 상표이다. 몇몇 실시예들에서, 유전체 층(108)은 레이저 드릴링되어, 전기 라우팅 피쳐들(108c)을 생성하기 위한 개구부들을 생성한다. 몇몇 실시예들에서, 전기 라우팅 피쳐들(108c)은, 무전해 및/또는 전기도금 프로세스들을 포함하는 금속 도금 프로세스에 의해 개구부들에 생성된다.
도 2는, 몇몇 실시예들에 따라, 집적 회로(IC) 어셈블리(200)(IC 어셈블리(200))로서의 예시적인 적층된 반도체 디바이스 패키지의 측단면도를 개략적으로 예시한다. 도 2의 실시예는, 재분배 층(202), 인터커넥트 구조들(204) 및 회로 보드(206)의 추가로, 도 1의 적층된 반도체 디바이스 패키지(100)의 실시예들과 함께 동작할 수 있다. 따라서, 도 1의 적층된 반도체 디바이스 패키지(100)에 대해 앞서 제공된 구성요소들, 재료들 및 방법들의 설명은 도 2의 IC 어셈블리(200)에 적용될 수 있다.
몇몇 실시예들에서, 재분배 층(202)은 전기 신호 라우팅 층(202a) 및 유전체 층(202b)으로 구성될 수 있다. 몇몇 실시예들에서, 재분배 층(202)은 전기 신호 라우팅 층들(202a) 및 유전체 층들(202b)의 다수의 교번하는 층들로 구성될 수 있다. 몇몇 실시예들에서, 유전체 층(202b)은 솔더 마스크 층이다. 몇몇 실시예들에서, 전기 신호 라우팅 층들은, 기판(102) 및 회로 보드(206)와 커플링된 반도체 디바이스들로 또는 반도체 디바이스들로부터 전기 신호들을 라우팅하도록 구성되는 트레이스들, 패드들, 쓰루-홀들, 비아들, 또는 라인들로 구성될 수 있다.
몇몇 실시예들에서, 회로 보드(206)는, 에폭시 라미네이트와 같은 전기적 절연 재료로 구성되는 인쇄 회로 보드(PCB)일 수 있다. 예를 들어, 회로 보드(206)는, 예를 들어, 폴리테트라플루오로에틸렌, 페놀릭 코튼 페이퍼 재료들, 예를 들어, FR(Flame Retardant)-4, FR-1, 코튼 페이퍼, 및 에폭시 재료들, 예를 들어, CEM-1 또는 CEM-3, 또는 에폭시 수지 프리프레그 재료를 이용하여 함께 라미네이트되는 우븐 글래스(woven glass) 재료들과 같은 재료들로 구성되는 전기 절연 층들을 포함할 수 있다. 트레이스들, 트렌치들 또는 비아들과 같은 인터커넥트 구조들(미도시)은 전기 절연 층들을 통해 형성되어, 회로 보드(206)를 통해 기판(102)에 부착된 반도체 디바이스들(104d 및 106d)의 전기 신호들을 라우팅할 수 있다. 회로 보드(206)는, 다른 실시예들에서는 다른 적절한 재료들로 구성될 수 있다. 몇몇 실시예들에서, 회로 보드(206)는 마더보드(예를 들어, 도 8의 마더보드(802))이다.
몇몇 실시예들에서, 인터커넥트 구조들(204)은 범프들, 필라들 및/또는 패드들로 구성될 수 있다. 몇몇 실시예들에서, 인터커넥트 구조들(204)은 솔더 볼들을 포함할 수 있다. 인터커넥트 구조들(204)은 기판(102) 및/또는 회로 보드(206)와 커플링되어, 기판(102)과 회로 보드(206) 사이에서 전기 신호들을 추가로 라우팅하도록 구성되는 대응하는 솔더 조인트들을 형성할 수 있다. 다른 실시예들에서는, 기판(102)을 회로 보드(206)와 물리적으로 및/또는 전기적으로 커플링시키기 위한 다른 적절한 기술들이 이용될 수 있다.
IC 어셈블리(200)는, 다른 실시예들에서는, 예를 들어, 플립-칩 및/또는 와이어-본딩 구성들, 인터포저(interposer)들, 시스템-인-패키지(SiP) 및/또는 패키지-온-패키지(PoP) 구성들을 포함하는 다중-칩 패키지구성들의 적절한 조합들을 포함하는 광범위한 다른 적절한 구성들을 포함할 수 있다. 몇몇 실시예들에서, 다이(102)와 IC 어셈블리(200)의 다른 구성요소들 사이에서 전기 신호들을 라우팅하기 위한 다른 적절한 기술들이 이용될 수 있다.
도 3은, 몇몇 실시예들에 따라, 제 3 반도체 디바이스(300)를 갖는 예시적인 적층된 반도체 디바이스 패키지(패키지(300))의 측단면도를 개략적으로 예시한다. 도 3의 실시예는, 제 3 반도체 디바이스(302)를 추가하지만 명확화를 위해 기판(206)이 제거되어, 도 2의 IC 어셈블리(200)의 실시예들과 함께 동작할 수 있다. 따라서, 도 1의 적층된 반도체 디바이스 패키지(100) 및 IC 어셈블리(200)에 대해 앞서 제공된 구성요소들, 재료들 및 방법들의 설명은 도 3의 패키지(300)에 적용될 수 있다.
몇몇 실시예들에서, 제 3 반도체 디바이스(302)는, 각각 앞서 설명된 바와 같이, 다이 레벨 인터커넥트 구조들(302c)에 의해 재분배 층(202)에 커플링되는 능동 표면(302b)을 갖는 플립 칩 다이(302a)로 구성될 수 있다. 몇몇 실시예들에서, 제 3 반도체 디바이스(302)는 둘 이상의 반도체 디바이스들로 구성될 수 있다. 몇몇 실시예들에서, 제 3 반도체 디바이스(302)는 하나 이상의 다이들, 패키지들, 시스템 인 패키지, 표면 장착 디바이스들(SMD), 집적된 능동 디바이스들(IAD), 및/또는 집적된 수동 디바이스들(IPD)로 구성될 수 있다. 몇몇 실시예들에서, 제 3 반도체 디바이스(302)는 WLCSP, WLP 또는 미가공 다이일 수 있다.
도 4는, 몇몇 실시예들에 따라, 비아들(400)에 의해 접속되는 추가적인 플립 칩 다이 및 적층된 패키지 온 패키지를 갖는 예시적인 적층된 반도체 디바이스 패키지(패키지(400))의 측단면도를 개략적으로 예시한다. 도 4의 실시예는, 제 1 반도체 디바이스(104) 상에 적층된 제 4 반도체 디바이스(402)의 추가로 도 3의 패키지(300)의 실시예들과 함께 동작할 수 있다. 따라서, 도 3의 패키지(300)에 대해 앞서 제공된 구성요소들, 재료들 및 방법들의 설명은 도 4의 패키지(400)에 적용될 수 있다. 몇몇 실시예들에서, 도 4의 패키지(400)는 제 3 반도체 디바이스(302)를 갖지 않는다.
몇몇 실시예들에서, 제 4 반도체 디바이스(402)는 기판(102)의 팬아웃 영역(102d)의 접속 포인트들(102e)에 커플링되는 비아들(404)을 이용하여 제 1 반도체 디바이스(104)에 커플링된다. 몇몇 실시예들에서, 인터커넥트들(404a)은 비아들(404)을 제 4 반도체 디바이스(402)의 기판(406)에 접속시킨다. 기판(406)의 전기 라우팅 피쳐들은 도 4에 예시되지 않는다. 몇몇 실시예들에서, 제 4 반도체 디바이스(402)은 다이(408)를 캡슐화하는 몰드 화합물(412) 및 인터커넥트들(410)과 기판(406) 상의 플립 칩 다이(408)로 구성된다. 몇몇 실시예들에서, 제 4 반도체 디바이스는 WLCSP 또는 eWLBGA이다. 몇몇 실시예들에서, 제 4 반도체 디바이스(402)는 쓰루 실리콘 비아들 또는 쓰루 몰드 비아들 또는 이들의 조합에 의해 제 1 반도체 디바이스(104)에 커플링된다. 몇몇 실시예들에서, 제 4 반도체 디바이스는, 하나 이상의 다이들, 패키지들, 시스템 인 패키지, SMD, IAD, 및/또는 IPD들로 구성된다. 몇몇 실시예들에서, 디바이스(402)를 커플링시키기 위해 솔더 볼들이 이용될 수 있다.
도 5는, 몇몇 실시예들에 따라, 제 1 패키지 디바이스(500)(패키지(500))로서의 웨이퍼 레벨 칩 스케일 패키지를 갖는 예시적인 적층된 반도체 디바이스 패키지의 측단면도를 개략적으로 예시한다. 도 5의 실시예는, 회로 보드(206)의 제거, 및 다이(504a) 및 기판(502)을 갖는 WLCSP(504)로 반도체 디바이스(104) 및 기판(102)을 대체하여, 도 2의 IC 어셈블리(200)의 실시예들과 함께 동작할 수 있다. 따라서, 도 3의 IC 어셈블리(200)에 대해 앞서 제공된 구성요소들, 재료들 및 방법들의 설명은 도 5의 패키지(500)에 적용될 수 있다.
몇몇 실시예들에서, 도 5의 패키지(500)는 웨이퍼 레벨 프로세스들을 이용하여 제조된다. 몇몇 실시예들에서, 제 2 반도체 디바이스(106d)는 웨이퍼 레벨 프로세스들을 이용하여 WLCSP(504)의 기판(502)에 커플링된다. 몇몇 실시예들에서, 디바이스(106d)는, 솔더 볼들, 도금된 마이크로 범프들, 솔더 온 패드 프린팅, 또는 구리 필라들 또는 다른 적절한 커플링 구조들 및 방법들에 의해 기판(502)에 커플링된다. 몇몇 실시예들에서, 디바이스(106d)를 커플링시키기 위해 리플로우 프로세싱이 이용된다. 몇몇 실시예들에서, 유전체 층은, 예를 들어, PI, 패시베이션 막 및/또는 PBO의 스핀 온 코팅과 같은 웨이퍼 레벨 프로세스들을 이용하여 기판(502)에 커플링된다.
몇몇 실시예들에서, 도 1 내지 도 3에 도시된 제 1 반도체 디바이스(104)는 FOWLP이다. 몇몇 실시예들에서, RDL은, 내장된 실리콘 다이들을 갖는 인공 웨이퍼 또는 패널 상에 있고, 솔더 볼들, 도금된 마이크로 범프들, 솔더 온 패드 프린팅, 또는 구리 필라들 또는 다른 적절한 커플링 구조들 및 방법들을 이용하여 RDL의 최상부 상에 행잉 다이를 부착하는 것이 후속된다. 몇몇 실시예들에서, 디바이스(106d)를 커플링시키기 위해 리플로우 프로세싱이 이용된다. 몇몇 실시예들에서, 유전체 층은, 예를 들어, PI, 패시베이션 막 및/또는 PBO의 스핀 온 코팅과 같은 웨이퍼 레벨 프로세스들을 이용하여 기판(102)에 커플링된다. 몇몇 실시예들에서, 인공 패널 기판 기술은 ABF의 라미네이션과 함께 이용되거나 또는 유전체 층(108)을 기판(102)에 커플링하기 위해 유사한 유전체 막이 이용된다.
도 6은, 몇몇 실시예들에 따라, 적층된 반도체 디바이스 패키지를 제조하는 방법(600)을 개략적으로 예시한다. 방법(600)은, 도 2에 도시된 회로 보드(206)에 실시예들의 부착을 위해, 도 1 내지 도 5에 예시된 실시예들을 제조하기 위해 이용될 수 있다. 사용되는 참조 번호들은 도 1 내지 도 5에서 사용된 참조 번호들이다.
602에서, 방법(600)은, 제 1 측면(102a, 502a)에 커플링되는 제 1 반도체 디바이스(104, 504), 및 기판(102, 502)의 제 2/대향 측면(102b, 502b)에 커플링되는 제 2 반도체 디바이스(106)를 갖는 기판(102, 502)을 제공하는 단계를 포함할 수 있다. 몇몇 실시예들에서, 반도체 디바이스들(104, 504 및 106)은, 예를 들어, 플립 칩 구성으로 기판을 향하는 능동 측면들과 커플링될 수 있다. 몇몇 실시예들에서, 예를 들어, WLCSP, eWLBGA 또는 FOWLP 등을 포함하는 웨이퍼 레벨 프로세싱이 602에서 이용될 수 있고, 여기서 실리콘 다이는 시작 포인트일 수 있고, 그 다음, RDL-층들이 추가될 수 있고 기판이 될 수 있다.
604에서, 방법(600)은 제 2 측면(102b, 502b) 상에 유전체 층(108)을 형성하는 단계를 포함할 수 있고, 유전체 층은 제 2 반도체 디바이스(106)를 캡슐화한다. 몇몇 실시예들에서, 유전체 층(108)을 형성하기 위해 웨이퍼 레벨 프로세싱이 이용될 수 있다. 몇몇 실시예들에서, 유전체 층은 라미네이션 또는 스핀 코팅 또는 이들의 조합에 의해 형성될 수 있다. 몇몇 실시예들에서, 도전성 비아들을 제조하기 위해 레이저 드릴링 또는 다른 적절한 방법이 이용되어 유전체 층(108)에 개구부들을 형성할 수 있다. 몇몇 실시예들에서, 도전성 비아들은 무전해 또는 전기도금 프로세스들 또는 이들의 조합에 의해 형성될 수 있다.
608에서, 방법(600)은, 재분배 층(RDL)(202)을 유전체 층(108)에 커플링시킬 수 있다. 몇몇 실시예들에서, RDL 층(202)은 도전성 층 및 유전체 층으로 구성된 둘 이상의 층들일 수 있고, 라미네이션 또는 코팅 또는 이들의 조합에 의해 형성될 수 있다. 몇몇 실시예들에서, 적층된 반도체 디바이스 패키지는 회로 보드(206)에 커플링될 수 있다.
610에서, 방법(600)은 하나 이상의 추가적인 반도체 디바이스들(302)을 RDL(202)에 커플링시킬 수 있다. 몇몇 실시예들에서, 하나 이상의 추가적인 반도체 디바이스들(402)은 제 1 반도체 디바이스(104)에 커플링될 수 있다. 몇몇 실시예들에서, 회로 보드(206)에 커플링하기 위한 커플링 영역은, 팬아웃 영역(102g)이 아닌 제 2 반도체 디바이스(106) 아래의 영역을 포함하는 RDL(202)의 영역 모두를 포함할 수 있다.
도 7은, 몇몇 실시예들에 따라, 그리고 도 1 내지 도 5에 도시된 예들 및 도 6의 방법에 의해 예시된 바와 같이, 다양한 제조 스테이지들 동안 적층된 반도체 디바이스 패키지의 측단면도를 개략적으로 예시한다. 도 7의 구조들은 도 1 내지 도 5와 유사한 참조 마킹들을 가질 수 있고, 달리 표시된 경우를 제외하고는 유사한 구조들을 표현하도록 의도된다. 구조(702)는 방법(600)의 602에 대응한다. 구조(702)는 기판(722)에 커플링된 제 1 반도체 디바이스(720) 및 기판(722)에 커플링된 제 2 반도체 디바이스(726)를 도시한다. 구조(704)는 방법(600)의 602에 대응한다. 구조(704)에서, 구조(702)는, 기판(722)에 커플링되고 제 2 반도체 디바이스(726)을 캡슐화하는 유전체 층(724)을 가질 수 있다. 구조(706)는 방법(600)의 606에 대응한다. 구조(706)에서, 유전체 층(724)은, 유전체 층(724b)을 형성하기 위해 유전체 층(724)을 통해 형성된 도전성 비아들을 가질 수 있다. 구조(708)는 방법(600)의 608에 대응한다. 구조(708)에서, 적어도 하나의 도전성 층(728) 및 하나의 유전체 층(730)으로 구성된 재분배 층이 존재할 수 있다. 구조(708)는, RDL 상에 있고 도 8의 마더 보드와 같은 회로 보드에 커플링되는 솔더 볼들 또는 다른 커플링 구조들을 가질 수 있다. 구조(710)는 방법(600)의 610에 대응한다. 구조(710)에서, 추가적인 반도체 디바이스(732)가 RDL에 커플링될 수 있다. 구조(712)는 방법(600)의 610에 대응한다. 구조(712)에서, 추가적인 반도체 디바이스(730)는 비아들(734)에 의해 디바이스(720)에 커플링될 수 있다. 구조(714)는 방법(600)의 610에 대응한다. 구조(714)에서, 추가적인 반도체 디바이스(730)는 비아들(734)에 의해 디바이스(720)에 커플링될 수 있고, 다른 추가적인 반도체 디바이스(732)가 RDL에 커플링될 수 있다.
다음으로, 청구된 요지를 이해하는데 가장 도움이 되는 방식으로, 다양한 동작들이 다수의 이산 동작들로서 설명된다. 그러나, 설명의 순서는, 이러한 동작들이 반드시 순서 의존적인 것을 의미하는 것으로 해석되어서는 안된다.
본 개시의 실시예들은, 원하는 바와 같이 구성하기 위한 임의의 적절한 하드웨어 및/또는 소프트웨어를 이용하여 시스템으로 구현될 수 있다. 도 8은, 도 1 내지 도 5에 도시된 바와 같이 그리고 앞서 설명된 바와 같이, 몇몇 실시예들에 따라, 본 명세서에 설명되는 적층된 반도체 디바이스 패키지를 포함하는 컴퓨팅 디바이스를 개략적으로 예시한다. 컴퓨팅 디바이스(800)는 마더보드(802)와 같은 보드를 (예를 들어, 하우징(808) 내에) 하우징할 수 있다. 마더보드(802)는 프로세서(804) 및 적어도 하나의 통신 칩(806)을 포함하지만 이에 제한되는 것은 아닌 다수의 구성요소들을 포함할 수 있다. 프로세서(804)는 물리적으로 및 전기적으로 마더보드(802)에 커플링될 수 있다. 몇몇 구현들에서, 적어도 하나의 통신 칩(806)은 또한 물리적으로 및 전기적으로 마더보드(802)에 커플링될 수 있다. 추가적인 구현들에서, 통신 칩(806)은 프로세서(804)의 일부일 수 있다.
컴퓨팅 디바이스(800)의 적용들에 따라, 컴퓨팅 디바이스(800)는, 마더보드(802)에 물리적으로 및 전기적으로 커플링될 수 있거나 커플링되지 않을 수 있는 다른 구성요소들을 포함할 수 있다. 이러한 다른 구성요소들은, 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래쉬 메모리, 그래픽스 프로세서, 디지털 신호 프로세서, 암호화 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 글로벌 포지셔닝 시스템(GPS) 디바이스, 콤파스, MEMS 센서들, Geiger 카운터, 가속도계, 자이로스코프, 스피커, 카메라 및 대량 저장 디바이스(예를 들어, 하드 디스크 드라이브, 컴팩트 디스크(CD), 디지털 다기능 디스크(DVD) 등)를 포함할 수 있지만 이에 제한되는 것은 아니다.
통신 칩(806)은, 컴퓨팅 디바이스(800)로 및 컴퓨팅 디바이스(800)로부터 데이터의 전송을 위한 무선 통신들을 가능하게 할 수 있다. 용어 "무선" 및 그 파생어들은, 비고체 매체를 통해 변조된 전자기 방사의 이용을 통해 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하기 위해 사용될 수 있다. 이 용어는, 연관 디바이스들이 어떠한 와이어들도 포함하지 않는 것을 의미하지는 않지만, 몇몇 실시예들에서는 그렇지 않을 수 있다. 통신 칩(806)은, 임의의 수정들, 업데이트들 및/또는 개정들(예를 들어, 어드밴스드 LTE 프로젝트, 울트라 모바일 브로드밴드(UMB) 프로젝트(또한 "3GPP2"로 지칭됨) 등)과 함께, WiGig, Wi-Fi(IEEE 802.11 군), IEEE 802.16 표준들(예를 들어, IEEE 802.16-2005 수정), 롱-텀 에볼루션(LTE) 프로젝트를 포함하는 IEEE(Institute for Electrical and Electronic Engineers) 표준들을 포함하지만 이에 제한되는 것은 아닌 임의의 다수의 무선 표준들 또는 프로토콜들을 구현할 수 있다. IEEE 802.16 호환가능한 브로드밴드 무선 액세스(BWA) 네트워크들은 일반적으로, Worldwide Interoperability for Microwave Access를 나타내는 두문자어인 WiMAX 네트워크들로 지칭되고, 이는, IEEE 802.16 표준들을 위한 준수 및 상호운용 테스트들을 통과한 물품들에 대한 인증 마크이다. 통신 칩(806)은, GSM(Global System for Mobile Communication), GPRS(General Packet Radio Service), UMTS(Universal Mobile Telecommunications System), HSPA(High Speed Packet Access), E-HSPA(Evolved HSPA) 또는 LTE 네트워크에 따라 동작할 수 있다. 통신 칩(806)은, EDGE(Enhanced Data for GSM Evolution), GERAN(GSM EDGE Radio Access Network), UTRAN(Universal Terrestrial Radio Access Network), 또는 이볼브드 UTRAN(E-UTRAN)에 따라 동작할 수 있다. 통신 칩(806)은, 코드 분할 다중 액세스(CDMA), 시분할 다중 액세스(TDMA), DECT(Digital Enhanced Cordless Telecommunications), EV-DO(Evolution-Data Optimized), 이들의 파생들, 뿐만 아니라, 3G, 4G, 5G 및 그 이상으로 지정되는 임의의 다른 무선 프로토콜들에 따라 동작할 수 있다. 다른 실시예들에서, 통신 칩(806)은 다른 무선 프로토콜들에 따라 동작할 수 있다.
컴퓨팅 디바이스(800)는 복수의 통신 칩들(806)을 포함할 수 있다. 예를 들어, 제 1 통신 칩(806)은 WiGig, Wi-Fi 및 블루투스와 같은 단거리 무선 통신들에 전용될 수 있고, 제 2 통신 칩(806)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, EV-DO 및 다른 것들과 같은 장거리 무선 통신들에 전용될 수 있다.
컴퓨팅 디바이스(800)의 프로세서(804)는, 본 명세서에서 설명되고 도 1 내지 도 5에 예시된 바와 같은 적층된 반도체 디바이스 패키지로 패키지될 수 있다. 예를 들어, 도 2의 회로 보드(206)는 마더보드(802)일 수 있고, 프로세서(804)는 도 1 내지 도 5에 설명된 바와 같은 적층된 반도체 디바이스 패키지에 장착되는 다이(104d, 106d, 408, 504a)일 수 있다. 적층된 반도체 디바이스 패키지 및 마더보드(802)는, 패키지-레벨 인터커넥트 솔더 볼들, 패드들, 범프들 또는 필라들 또는 다른 적절한 인터커넥트들을 이용하여 함께 커플링될 수 있다. 본 명세서에 설명되는 실시예들에 따라 다른 적절한 구성들이 구현될 수 있다. 용어 "프로세서"는, 레지스터들 및/또는 메모리로부터의 전자 데이터를 프로세싱하여, 전자 데이터를, 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(806)은 또한, 본 명세서에 설명된 바와 같이, 도 1 내지 도 5의 적층된 반도체 디바이스 패키지에 패키지될 수 있는 다이(예를 들어, RF 다이)를 포함할 수 있다. 추가적인 구현들에서, 컴퓨팅 디바이스(800) 내에 하우징되는 다른 구성요소(예를 들어, 메모리 디바이스 또는 다른 집적 회로 디바이스)가, 본 명세서에 설명된 바와 같이, 도 1 내지 도 5의 적층된 반도체 디바이스 패키지에 패키지될 수 있는 다이를 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(800)는 랩탑, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, 개인 휴대 정보 단말(PDA), 울트라 모바일 PC, 모바일 폰, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋탑 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 레코더일 수 있다. 컴퓨팅 디바이스(800)는 몇몇 실시예들에서 모바일 컴퓨팅 디바이스일 수 있다. 추가적인 구현들에서, 컴퓨팅 디바이스(800)는 데이터를 프로세싱하는 임의의 다른 전자 디바이스일 수 있다.
예들
다양한 실시예들에 따르면, 본 개시는 적층된 반도체 디바이스 패키지를 설명한다. 적층된 반도체 디바이스 패키지(패키지)의 예 1은 제 1 측면 및 제 1 측면에 대향하는 제 2 측면을 갖는 기판 ―제 1 측면은 복수의 패드들을 갖고, 제 2 측면은, 제 2 측면의 팬아웃 영역의 패드들을 포함하는 복수의 패드들을 갖고, 기판은, 제 1 측면 상의 복수의 패드들 중의 패드들을, 제 2 측면의 팬아웃 영역의 패드들을 포함하는 제 2 측면 상의 복수의 패드들 중의 패드들과 전기적으로 커플링시키도록 구성되는 전기적 라우팅 피쳐들을 가짐―; 기판의 제 1 측면 상의 복수의 패드들 중의 패드와 커플링되는 제 1 디바이스 패드 측면을 갖는 제 1 반도체 디바이스; 기판의 제 2 측면 상의 복수의 패드들 중의 패드와 커플링되는 제 2 디바이스 패드 측면을 갖는 제 2 반도체 디바이스 ―제 1 반도체 디바이스 및 제 2 반도체 디바이스는 전기적 라우팅 피쳐들에 의해 기판을 통해 함께 전기적으로 커플링됨―; 및 기판의 제 2 측면과 커플링되는 제 1 측면을 갖고 제 2 반도체 디바이스를 캡슐화하는 유전체 층을 포함할 수 있고, 유전체 층은, 제 2 측면의 팬아웃 영역의 패드들과 전기적으로 커플링되고 유전체 층의 제 1 측면과 유전체 층의 제 2 측면 사이에서 제 1 반도체 디바이스 및 제 2 반도체 디바이스의 전기 신호들을 라우팅하도록 구성되는 복수의 도전성 비아들을 갖고, 유전체 층의 제 2 측면은 유전체 층의 제 1 측면에 대향한다.
예 2는 예 1의 패키지를 포함할 수 있고, 제 1 반도체 디바이스는 플립 칩 다이이다.
예 3은 예 1의 패키지를 포함할 수 있고, 제 1 반도체 디바이스 및 기판은, 하나 이상의 반도체 다이들을 포함하는 결합된 반도체 패키지이다.
예 4는 예 3의 패키지를 포함할 수 있고, 결합된 반도체 패키지는 웨이퍼 레벨 칩 스케일 패키지, 내장된 팬아웃 웨이퍼 레벨 패키지 또는 팬인 웨이퍼 레벨 패키지를 포함한다.
예 5는 예 1의 패키지를 포함할 수 있고, 기판의 제 1 측면 상의 복수의 패드들 중의 패드에 커플링되는 복수의 패드들을 각각 갖는 하나 이상의 추가적인 반도체 디바이스들; 및 기판의 제 2 측면 상의 복수의 패드들 중의 패드에 커플링되는 복수의 패드들을 각각 갖는 하나 이상의 추가적인 반도체 디바이스들 중 적어도 하나를 더 포함하고, 유전체 층은 하나 이상의 추가적인 반도체 디바이스들을 캡슐화한다.
예 6은 예 1의 패키지를 포함할 수 있고, 제 1 반도체 디바이스를 캡슐화하는 몰드 화합물을 더 포함한다.
예 7은 예 1 내지 예 6 중 임의의 패키지를 포함할 수 있고, 제 2 반도체 디바이스는 플립 칩 다이, 웨이퍼 레벨 칩 스케일 패키지, 웨이퍼 레벨 패키지, 내장된 웨이퍼 레벨 패키지 또는 패널 레벨 패키지이다.
예 8은 예 1의 패키지를 포함할 수 있고, 유전체 층의 제 2 측면과 커플링되는 제 1 측면을 갖는 재분배 층을 더 포함하고, 재분배 층은, 복수의 도전성 비아들을 재분배 층의 제 2 측면 상의 복수의 패드들에 전기적으로 커플링하는 복수의 도전성 경로들을 갖고, 재분배 층의 제 2 측면은 재분배 층의 제 1 측면에 대향하고, 재분배 층의 제 2 측면 상의 복수의 패드들은 제 2 반도체 디바이스의 영역 아래의 패드들을 포함한다.
예 9는 예 8의 패키지를 포함할 수 있고, 재분배 층의 제 2 측면 상의 복수의 패드들 중의 패드에 커플링되는 복수의 패드들을 각각 갖는 하나 이상의 추가적인 반도체 디바이스들; 및 복수의 패드들을 각각 갖는 추가적인 반도체 디바이스들의 하나 이상의 제 2 세트 ―패드들 중 적어도 하나는 제 1 반도체 디바이스의 제 2 측면 상의 복수의 패드들 중의 패드에 커플링되고, 제 2 측면은 제 1 디바이스 패드 측면에 대향하고, 제 1 반도체 디바이스의 제 2 측면 상의 복수의 패드들은 제 1 디바이스의 복수의 도전성 경로들에 의해 기판에 커플링됨― 중 적어도 하나를 더 포함한다.
예 10은 예 1의 패키지를 포함할 수 있고, 제 1 반도체 디바이스 및 제 2 반도체 디바이스는 각각, 반도체 다이들, 수동 반도체 디바이스들, 능동 반도체 디바이스들, 반도체 패키지들, 반도체 모듈들, 표면 장착 반도체 디바이스들 및 집적된 수동 디바이스들 및 이들의 조합들로 구성된 그룹으로부터 선택된 하나 이상의 디바이스들이다.
예 11은 예 1의 패키지를 포함할 수 있고, 유전체 층은, 중합체 또는 중합체 복합 재료들의 하나 이상의 층들로 구성된다.
예 12는 예 11의 패키지를 포함할 수 있고, 중합체 또는 중합체 복합 재료들은, ABF(Ajinomoto Build-up Film), 난연제 FR2, 난연제 FR4, RCC(resin coated copper) 포일, 폴리이미드, 패시베이션 막, PBZT(poly benzthiazole), PBO(poly benzoxazole) 및 몰드 화합물 및 이들의 조합들로 구성되는 그룹으로부터 선택된다.
적층된 반도체 디바이스 패키지를 제조하는 방법(방법)의 예 13은 제 1 측면 및 제 1 측면에 대향하는 제 2 측면을 갖는 기판 ―제 1 측면은 복수의 패드들을 갖고, 제 2 측면은 복수의 패드들을 가짐―, 및 기판의 제 1 측면 상의 복수의 패드들에 커플링되는 패드를 갖는 제 1 디바이스 패드 측면을 갖는 제 1 반도체 디바이스, 및 기판의 제 2 측면 상의 복수의 패드들에 커플링되는 패드를 갖는 제 2 디바이스 패드 측면을 갖는 제 2 반도체 디바이스를 제공하는 단계; 및 기판의 제 2 측면 상에 유전체 층을 형성하는 단계를 포함할 수 있고, 유전체 층은 제 2 반도체 디바이스를 캡슐화하고, 형성하는 단계는, 하나 이상의 중합체 또는 중합체 복합 재료들의 라미네이팅, 코팅, 또는 라미네이팅과 코팅의 조합을 더 포함한다.
예 14는 예 13의 방법을 포함할 수 있고, 중합체 또는 중합체 복합 재료들은, ABF(Ajinomoto Build-up Film), 난연제 FR2, 난연제 FR4, RCC(resin coated copper) 포일, 폴리이미드, 패시베이션 막, PBZT(poly benzthiazole), PBO(poly benzoxazole) 및 몰드 화합물 및 이들의 조합들로 구성되는 그룹으로부터 선택된다.
예 15는 예 13의 방법을 포함할 수 있고, 유전체 층의 제 1 측면은 기판의 제 2 측면과 커플링되고, 방법은, 기판의 제 2 측면 상의 복수의 패드들 중 적어도 하나를 유전체 층의 제 2 측면 상의 복수의 패드들 중 적어도 하나에 접속시키기 위해 유전체 층을 통해 도전성 비아들을 형성하는 단계를 더 포함하고, 유전체 층의 제 2 측면은 유전체 층의 제 1 측면에 대향한다.
예 16은 예 13의 방법을 포함할 수 있고, 유전체 층의 제 2 측면에 커플링되는 재분배 층을 형성하는 단계를 더 포함한다.
예 17은 예 13의 방법을 포함할 수 있고, 패드 측면들을 각각 갖는 하나 이상의 추가적인 반도체 디바이스들을 재분배 층 상의 복수의 패드들 중의 패드에 커플링하는 단계; 및 복수의 패드들을 각각 갖는 추가적인 반도체 디바이스들의 하나 이상의 제 2 세트를 커플링하는 단계 중 적어도 하나를 더 포함하고, 패드들 중 적어도 하나는 제 1 반도체 디바이스의 제 2 측면 상의 복수의 패드들 중의 패드에 커플링되고, 제 2 측면은 제 1 디바이스 패드 측면에 대향하고, 제 1 반도체 디바이스의 제 2 측면 상의 복수의 패드들은 제 1 디바이스의 복수의 도전성 경로들에 의해 기판에 커플링된다.
컴퓨팅 디바이스(디바이스)의 예 18은 회로 보드; 및 적층된 반도체 디바이스 패키지를 포함할 수 있고, 적층된 반도체 디바이스 패키지는, 제 1 측면 및 제 1 측면에 대향하는 제 2 측면을 갖는 기판 ―제 1 측면은 복수의 패드들을 갖고, 제 2 측면은, 제 2 측면의 팬아웃 영역의 패드들을 포함하는 복수의 패드들을 갖고, 기판은, 제 1 측면 상의 복수의 패드들 중의 패드들을, 제 2 측면의 팬아웃 영역의 패드들을 포함하는 제 2 측면 상의 복수의 패드들 중의 패드들과 전기적으로 커플링시키도록 구성되는 전기적 라우팅 피쳐들을 가짐―; 기판의 제 1 측면 상의 복수의 패드들 중의 패드와 커플링되는 제 1 디바이스 패드 측면을 갖는 제 1 반도체 디바이스; 기판의 제 2 측면 상의 복수의 패드들 중의 패드와 커플링되는 제 2 디바이스 패드 측면을 갖는 제 2 반도체 디바이스 ―제 1 반도체 디바이스 및 제 2 반도체 디바이스는 전기적 라우팅 피쳐들에 의해 기판을 통해 함께 전기적으로 커플링됨―; 기판의 제 2 측면과 커플링되는 제 1 측면을 갖고 제 2 반도체 디바이스를 캡슐화하는 유전체 층 ―유전체 층은, 제 2 측면의 팬아웃 영역의 패드들과 전기적으로 커플링되고 유전체 층의 제 1 측면과 유전체 층의 제 2 측면 사이에서 제 1 반도체 디바이스 및 제 2 반도체 디바이스의 전기 신호들을 라우팅하도록 구성되는 복수의 도전성 비아들을 갖고, 유전체 층의 제 2 측면은 유전체 층의 제 1 측면에 대향함―; 및 유전체 층의 제 2 측면과 커플링되는 제 1 측면을 갖는 재분배 층을 포함하고, 재분배 층은, 복수의 도전성 비아들을 재분배 층의 제 2 측면 상의 복수의 패드들에 전기적으로 커플링하는 복수의 도전성 경로들을 갖고, 재분배 층의 제 2 측면은 재분배 층의 제 1 측면에 대향하고, 재분배 층의 제 2 측면은 회로 보드에 전기적으로 커플링되고, 재분배 층의 제 2 측면 상의 복수의 패드들은 제 2 반도체 디바이스의 영역 아래의 패드들을 포함한다.
예 19는 예 18의 디바이스를 포함할 수 있고, 제 1 반도체 디바이스는 몰드 화합물에서 캡슐화되는 플립 칩 다이이다.
예 20은 예 18의 디바이스를 포함할 수 있고, 제 1 반도체 디바이스 및 기판은 하나 이상의 반도체 다이들을 포함하는 결합된 반도체 패키지이다.
예 21은 예 20의 디바이스를 포함할 수 있고, 결합된 반도체 패키지는, 웨이퍼 레벨 칩 스케일 패키지, 내장된 팬아웃 웨이퍼 레벨 패키지 또는 팬인 웨이퍼 레벨 패키지를 포함한다.
예 22는 예 18의 디바이스를 포함할 수 있고, 복수의 패드들을 각각 갖는 하나 이상의 추가적인 반도체 디바이스들 ―패드들 중 적어도 하나는 기판의 제 1 측면 상의 복수의 패드들 중의 패드에 커플링됨― 및 복수의 패드들을 각각 갖는 하나 이상의 추가적인 반도체 디바이스들 ―패드들 중 적어도 하나는 기판의 제 2 측면 상의 복수의 패드들 중의 패드에 커플링되고, 유전체 층은 하나 이상의 추가적인 반도체 디바이스들을 캡슐화함― 중 적어도 하나를 더 포함한다.
예 23은 예 18의 디바이스를 포함할 수 있고, 제 1 반도체 디바이스를 캡슐화하는 몰드 화합물을 더 포함한다.
예 24는 예 18 내지 예 23 중 임의의 디바이스를 포함할 수 있고, 제 2 반도체 디바이스는 플립 칩 다이, 웨이퍼 레벨 칩 스케일 패키지, 웨이퍼 레벨 패키지, 내장된 웨이퍼 레벨 패키지 또는 패널 레벨 패키지이다.
예 25는 예 18의 디바이스를 포함할 수 있고, 복수의 패드들을 각각 갖는 하나 이상의 추가적인 반도체 디바이스들 ―패드들 중 적어도 하나는 재분배 층의 제 2 측면 상의 복수의 패드들 중의 패드에 커플링됨―; 및 복수의 패드들을 각각 갖는 추가적인 반도체 디바이스들의 하나 이상의 제 2 세트 ―패드들 중 적어도 하나는 제 1 반도체 디바이스의 제 2 측면 상의 복수의 패드들 중의 패드에 커플링되고, 제 2 측면은 제 1 디바이스 패드 측면에 대향하고, 제 1 반도체 디바이스의 제 2 측면 상의 복수의 패드들은 제 1 디바이스의 복수의 도전성 경로들에 의해 기판에 커플링됨― 중 적어도 하나를 더 포함한다.
예 26은 예 18의 디바이스를 포함할 수 있고, 제 1 반도체 디바이스 및 제 2 반도체 디바이스는 각각, 반도체 다이들, 수동 반도체 디바이스들, 능동 반도체 디바이스들, 반도체 패키지들, 반도체 모듈들, 표면 장착 반도체 디바이스들 및 집적된 수동 디바이스들 및 이들의 조합들로 구성된 그룹으로부터 선택된 하나 이상의 디바이스들이다.
예 27은 예 18의 디바이스를 포함할 수 있고, 유전체 층은 중합체 또는 중합체 복합 재료들의 하나 이상의 층들로 구성된다.
예 28은 예 27의 디바이스를 포함할 수 있고, 재료들은, ABF(Ajinomoto Build-up Film), FR2, FR4, RCC(resin coated copper) 포일, 폴리이미드, WPR, PBZT(poly benzthiazole), PBO(poly benzoxazole) 및 몰드 화합물 및 이들의 조합들로 구성되는 그룹으로부터 선택된다.
예 29는 예 18의 디바이스를 포함할 수 있고, 컴퓨팅 디바이스는 웨어러블 디바이스 또는 모바일 컴퓨팅 디바이스이고, 웨어러블 디바이스 또는 모바일 컴퓨팅 디바이스는, 회로 보드와 커플링되는 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 글로벌 포지셔닝 시스템(GPS) 디바이스, 콤파스, Geiger 카운터, 가속도계, 자이로스코프, 스피커 또는 카메라 중 하나 이상을 포함한다.
예 30은 예 18의 디바이스를 포함할 수 있고, 회로 보드는 플렉서블 재료로 구성된다.

Claims (25)

  1. 적층된 반도체 디바이스 패키지로서,
    제 1 측면 및 상기 제 1 측면에 대향하는 제 2 측면을 갖는 기판 ―상기 제 1 측면은 복수의 패드를 갖고, 상기 제 2 측면은, 제 2 측면 팬아웃 영역의 패드들을 포함하는 복수의 패드를 갖고, 상기 기판은, 상기 제 1 측면 상의 상기 복수의 패드 중의 패드들을, 상기 제 2 측면 팬아웃 영역의 패드들을 포함하는 상기 제 2 측면 상의 복수의 패드 중의 패드들과 전기적으로 커플링시키도록 구성되는 전기적 라우팅 피쳐들을 가짐― 과,
    상기 기판의 상기 제 1 측면 상의 상기 복수의 패드 중의 한 패드와 커플링되는 제 1 디바이스 패드 측면을 갖는 제 1 반도체 디바이스와,
    상기 기판의 상기 제 2 측면 상의 상기 복수의 패드 중의 한 패드와 커플링되는 제 2 디바이스 패드 측면을 갖는 제 2 반도체 디바이스 ―상기 제 1 반도체 디바이스 및 상기 제 2 반도체 디바이스는 상기 전기적 라우팅 피쳐들에 의해 상기 기판을 통해 함께 전기적으로 커플링됨― 와,
    상기 기판의 상기 제 2 측면과 커플링되는 제 1 측면을 갖고 상기 제 2 반도체 디바이스를 캡슐화하는 유전체 층을 포함하되,
    상기 유전체 층은, 상기 제 2 측면 팬아웃 영역의 패드들과 전기적으로 커플링되고 상기 유전체 층의 제 1 측면과 상기 유전체 층의 제 2 측면 사이에서 상기 제 1 반도체 디바이스 및 상기 제 2 반도체 디바이스의 전기 신호들을 라우팅하도록 구성되는 복수의 도전성 비아를 갖고, 상기 유전체 층의 제 2 측면은 상기 유전체 층의 제 1 측면에 대향하는
    적층된 반도체 디바이스 패키지.
  2. 제 1 항에 있어서,
    상기 제 1 반도체 디바이스는 플립 칩 다이인
    적층된 반도체 디바이스 패키지.
  3. 제 1 항에 있어서,
    상기 제 1 반도체 디바이스 및 상기 기판은, 하나 이상의 반도체 다이를 포함하는 결합된 반도체 패키지인
    적층된 반도체 디바이스 패키지.
  4. 제 3 항에 있어서,
    상기 결합된 반도체 패키지는 웨이퍼 레벨 칩 스케일 패키지, 내장된 팬아웃(fan out) 웨이퍼 레벨 패키지 또는 팬인(fan in) 웨이퍼 레벨 패키지를 포함하는
    적층된 반도체 디바이스 패키지.
  5. 제 1 항에 있어서,
    상기 기판의 제 1 측면 상의 상기 복수의 패드 중의 한 패드에 커플링되는 복수의 패드를 각각 갖는 하나 이상의 추가적인 반도체 디바이스와,
    상기 기판의 제 2 측면 상의 상기 복수의 패드 중의 한 패드에 커플링되는 복수의 패드를 각각 갖는 하나 이상의 추가적인 반도체 디바이스
    중 적어도 하나를 더 포함하고,
    상기 유전체 층은 상기 하나 이상의 추가적인 반도체 디바이스를 캡슐화하는
    적층된 반도체 디바이스 패키지.
  6. 제 1 항에 있어서,
    상기 제 1 반도체 디바이스를 캡슐화하는 몰드 화합물을 더 포함하는
    적층된 반도체 디바이스 패키지.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제 2 반도체 디바이스는 플립 칩 다이, 웨이퍼 레벨 칩 스케일 패키지, 웨이퍼 레벨 패키지, 내장된 웨이퍼 레벨 패키지 또는 패널 레벨 패키지인
    적층된 반도체 디바이스 패키지.
  8. 제 1 항에 있어서,
    상기 유전체 층의 제 2 측면과 커플링되는 제 1 측면을 갖는 재분배 층을 더 포함하되,
    상기 재분배 층은, 상기 복수의 도전성 비아를 상기 재분배 층의 제 2 측면 상의 복수의 패드에 전기적으로 커플링하는 복수의 도전성 경로를 갖고, 상기 재분배 층의 제 2 측면은 상기 재분배 층의 제 1 측면에 대향하고, 상기 재분배 층의 제 2 측면 상의 복수의 패드는 상기 제 2 반도체 디바이스의 영역 아래의 패드들을 포함하는
    적층된 반도체 디바이스 패키지.
  9. 제 8 항에 있어서,
    상기 재분배 층의 제 2 측면 상의 복수의 패드 중의 한 패드에 커플링되는 복수의 패드를 각각 갖는 하나 이상의 추가적인 반도체 디바이스와,
    복수의 패드를 각각 갖는 추가적인 반도체 디바이스들의 하나 이상의 제 2 세트 ―상기 복수의 패드 중 적어도 하나는 상기 제 1 반도체 디바이스의 제 2 측면 상의 복수의 패드 중의 한 패드에 커플링되고, 상기 제 2 측면은 상기 제 1 디바이스 패드 측면에 대향하고, 상기 제 1 반도체 디바이스의 제 2 측면 상의 복수의 패드는 상기 제 1 디바이스의 복수의 도전성 경로에 의해 상기 기판에 커플링됨―
    중 적어도 하나를 더 포함하는
    적층된 반도체 디바이스 패키지.
  10. 제 1 항에 있어서,
    상기 제 1 반도체 디바이스 및 상기 제 2 반도체 디바이스는 각각, 반도체 다이들, 수동 반도체 디바이스들, 능동 반도체 디바이스들, 반도체 패키지들, 반도체 모듈들, 표면 장착 반도체 디바이스들, 집적된 수동 디바이스들, 및 이들의 조합으로 구성된 그룹으로부터 선택된 하나 이상의 디바이스인
    적층된 반도체 디바이스 패키지.
  11. 제 1 항에 있어서,
    상기 유전체 층은, 중합체 또는 중합체 복합 재료의 하나 이상의 층으로 구성되는
    적층된 반도체 디바이스 패키지.
  12. 제 11 항에 있어서,
    상기 중합체 또는 중합체 복합 재료는, ABF(Ajinomoto Build-up Film), 난연제 FR2, 난연제 FR4, RCC(resin coated copper) 포일, 폴리이미드, 패시베이션 막, PBZT(poly benzthiazole), PBO(poly benzoxazole), 몰드 화합물, 및 이들의 조합으로 구성되는 그룹으로부터 선택되는
    적층된 반도체 디바이스 패키지.
  13. 적층된 반도체 디바이스 패키지를 제조하는 방법으로서,
    제 1 측면 및 상기 제 1 측면에 대향하는 제 2 측면을 갖는 기판 ―상기 제 1 측면은 복수의 패드를 갖고, 상기 제 2 측면은 복수의 패드를 가짐―, 상기 기판의 제 1 측면 상의 복수의 패드에 커플링되는 패드를 갖는 제 1 디바이스 패드 측면을 갖는 제 1 반도체 디바이스, 및 상기 기판의 제 2 측면 상의 복수의 패드에 커플링되는 패드를 갖는 제 2 디바이스 패드 측면을 갖는 제 2 반도체 디바이스를 제공하는 단계와,
    상기 기판의 제 2 측면 상에 유전체 층을 형성하는 단계를 포함하되,
    상기 유전체 층은 상기 제 2 반도체 디바이스를 캡슐화하고, 상기 형성하는 것은, 하나 이상의 중합체 또는 중합체 복합 재료를 라미네이팅하는 것, 코팅하는 것 또는 라미네이팅하는 것과 코팅하는 것의 조합을 더 포함하는
    적층된 반도체 디바이스 패키지를 제조하는 방법.
  14. 제 13 항에 있어서,
    상기 중합체 또는 중합체 복합 재료는, ABF(Ajinomoto Build-up Film), 난연제 FR2, 난연제 FR4, RCC(resin coated copper) 포일, 폴리이미드, 패시베이션 막, PBZT(poly benzthiazole), PBO(poly benzoxazole), 몰드 화합물, 및 이들의 조합으로 구성되는 그룹으로부터 선택되는
    적층된 반도체 디바이스 패키지를 제조하는 방법.
  15. 제 13 항에 있어서,
    상기 유전체 층의 제 1 측면은 상기 기판의 제 2 측면과 커플링되고,
    상기 방법은,
    상기 기판의 제 2 측면 상의 상기 복수의 패드 중 적어도 하나를 상기 유전체 층의 제 2 측면 상의 복수의 패드 중 적어도 하나에 접속시키기 위해 상기 유전체 층을 통해 도전성 비아들을 형성하는 단계를 더 포함하고,
    상기 유전체 층의 제 2 측면은 상기 유전체 층의 제 1 측면에 대향하는
    적층된 반도체 디바이스 패키지를 제조하는 방법.
  16. 제 13 항에 있어서,
    상기 유전체 층의 제 2 측면에 커플링되는 재분배 층을 형성하는 단계를 더 포함하는
    적층된 반도체 디바이스 패키지를 제조하는 방법.
  17. 제 13 항에 있어서,
    패드 측면들을 각각 갖는 하나 이상의 추가적인 반도체 디바이스를 재분배 층 상의 복수의 패드 중의 한 패드에 커플링하는 단계와,
    복수의 패드를 각각 갖는 추가적인 반도체 디바이스들의 하나 이상의 제 2 세트를 커플링하는 단계 ―상기 복수의 패드 중 적어도 하나는 상기 제 1 반도체 디바이스의 제 2 측면 상의 복수의 패드 중의 한 패드에 커플링되고, 상기 제 2 측면은 상기 제 1 디바이스 패드 측면에 대향하고, 상기 제 1 반도체 디바이스의 제 2 측면 상의 복수의 패드는 상기 제 1 디바이스의 복수의 도전성 경로에 의해 상기 기판에 커플링됨―
    중 적어도 하나를 더 포함하는
    적층된 반도체 디바이스 패키지를 제조하는 방법.
  18. 컴퓨팅 디바이스로서,
    회로 보드와,
    적층된 반도체 디바이스 패키지를 포함하되,
    상기 적층된 반도체 디바이스 패키지는,
    제 1 측면 및 상기 제 1 측면에 대향하는 제 2 측면을 갖는 기판 ―상기 제 1 측면은 복수의 패드를 갖고, 상기 제 2 측면은, 제 2 측면 팬아웃 영역의 패드들을 포함하는 복수의 패드를 갖고, 상기 기판은, 상기 제 1 측면 상의 상기 복수의 패드 중의 패드들을, 상기 제 2 측면 팬아웃 영역의 패드들을 포함하는 상기 제 2 측면 상의 복수의 패드 중의 패드들과 전기적으로 커플링시키도록 구성되는 전기적 라우팅 피쳐들을 가짐― 과,
    상기 기판의 상기 제 1 측면 상의 상기 복수의 패드 중의 한 패드와 커플링되는 제 1 디바이스 패드 측면을 갖는 제 1 반도체 디바이스와,
    상기 기판의 상기 제 2 측면 상의 상기 복수의 패드 중의 한 패드와 커플링되는 제 2 디바이스 패드 측면을 갖는 제 2 반도체 디바이스 ―상기 제 1 반도체 디바이스 및 상기 제 2 반도체 디바이스는 상기 전기적 라우팅 피쳐들에 의해 상기 기판을 통해 함께 전기적으로 커플링됨― 와,
    상기 기판의 상기 제 2 측면과 커플링되는 제 1 측면을 갖고 상기 제 2 반도체 디바이스를 캡슐화하는 유전체 층 ―상기 유전체 층은, 상기 제 2 측면 팬아웃 영역의 패드들과 전기적으로 커플링되고 상기 유전체 층의 제 1 측면과 상기 유전체 층의 제 2 측면 사이에서 상기 제 1 반도체 디바이스 및 상기 제 2 반도체 디바이스의 전기 신호들을 라우팅하도록 구성되는 복수의 도전성 비아를 갖고, 상기 유전체 층의 제 2 측면은 상기 유전체 층의 제 1 측면에 대향함― 과,
    상기 유전체 층의 제 2 측면과 커플링되는 제 1 측면을 갖는 재분배 층을 포함하고,
    상기 재분배 층은, 상기 복수의 도전성 비아를 상기 재분배 층의 제 2 측면 상의 복수의 패드에 전기적으로 커플링하는 복수의 도전성 경로를 갖고, 상기 재분배 층의 제 2 측면은 상기 재분배 층의 제 1 측면에 대향하고, 상기 재분배 층의 제 2 측면은 상기 회로 보드에 전기적으로 커플링되고, 상기 재분배 층의 제 2 측면 상의 복수의 패드는 상기 제 2 반도체 디바이스의 영역 아래의 패드들을 포함하는
    컴퓨팅 디바이스.
  19. 제 18 항에 있어서,
    상기 제 1 반도체 디바이스는 몰드 화합물에서 캡슐화되는 플립 칩 다이인
    컴퓨팅 디바이스.
  20. 제 18 항에 있어서,
    상기 제 1 반도체 디바이스 및 상기 기판은 하나 이상의 반도체 다이를 포함하는 결합된 반도체 패키지인
    컴퓨팅 디바이스.
  21. 제 18 항에 있어서,
    복수의 패드를 각각 갖는 하나 이상의 추가적인 반도체 디바이스 ―상기 복수의 패드 중 적어도 하나는 상기 기판의 제 1 측면 상의 복수의 패드 중의 한 패드에 커플링됨― 와,
    복수의 패드를 각각 갖는 하나 이상의 추가적인 반도체 디바이스 ―상기 복수의 패드 중 적어도 하나는 상기 기판의 제 2 측면 상의 복수의 패드 중의 한 패드에 커플링되고, 상기 유전체 층은 상기 하나 이상의 추가적인 반도체 디바이스를 캡슐화함―
    중 적어도 하나를 더 포함하는
    컴퓨팅 디바이스.
  22. 제 18 항 내지 제 21 항 중 어느 한 항에 있어서,
    상기 제 2 반도체 디바이스는 플립 칩 다이, 웨이퍼 레벨 칩 스케일 패키지, 웨이퍼 레벨 패키지, 내장된 웨이퍼 레벨 패키지 또는 패널 레벨 패키지인
    컴퓨팅 디바이스.
  23. 제 18 항에 있어서,
    복수의 패드를 각각 갖는 하나 이상의 추가적인 반도체 디바이스 ―상기 복수의 패드 중 적어도 하나는 상기 재분배 층의 제 2 측면 상의 복수의 패드 중의 한 패드에 커플링됨― 와,
    복수의 패드를 각각 갖는 추가적인 반도체 디바이스의 하나 이상의 제 2 세트 ―상기 복수의 패드 중 적어도 하나는 상기 제 1 반도체 디바이스의 제 2 측면 상의 복수의 패드 중의 한 패드에 커플링되고, 상기 제 2 측면은 상기 제 1 디바이스 패드 측면에 대향하고, 상기 제 1 반도체 디바이스의 제 2 측면 상의 복수의 패드는 상기 제 1 디바이스의 복수의 도전성 경로에 의해 상기 기판에 커플링됨―
    중 적어도 하나를 더 포함하는
    컴퓨팅 디바이스.
  24. 제 18 항에 있어서,
    상기 제 1 반도체 디바이스 및 상기 제 2 반도체 디바이스는 각각, 반도체 다이들, 수동 반도체 디바이스들, 능동 반도체 디바이스들, 반도체 패키지들, 반도체 모듈들, 표면 장착 반도체 디바이스들, 집적된 수동 디바이스들, 및 이들의 조합으로 구성된 그룹으로부터 선택된 하나 이상의 디바이스인
    컴퓨팅 디바이스.
  25. 제 18 항에 있어서,
    상기 컴퓨팅 디바이스는 웨어러블 디바이스 또는 모바일 컴퓨팅 디바이스이고, 상기 웨어러블 디바이스 또는 상기 모바일 컴퓨팅 디바이스는, 상기 회로 보드와 커플링되는, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 글로벌 포지셔닝 시스템(GPS) 디바이스, 콤파스, 가이거(Geiger) 카운터, 가속도계, 자이로스코프, 스피커 또는 카메라 중 하나 이상을 포함하는
    컴퓨팅 디바이스.
KR1020157032896A 2014-12-19 2014-12-19 개선된 인터커넥트 대역폭을 갖는 적층된 반도체 디바이스 패키지 KR20160088233A (ko)

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