TW201929107A - 半導體封裝及堆疊型被動組件模組 - Google Patents

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passive
semiconductor package
components
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白龍浩
許榮植
鄭注奐
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南韓商三星電機股份有限公司
南韓商三星電子股份有限公司
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Abstract

一種半導體封裝包括：核心構件，具有貫穿第一表面及第二表面的空腔；半導體晶片，配置於空腔中且具有主動面，所述主動面具有連接；被動組件模組，配置於空腔中，包括多個被動組件及包封所述多個被動組件的樹脂部分，且具有使所述被動組件的連接端子暴露出的安裝表面；連接構件，位於第二表面上且包括重佈線層，所述重佈線層連接至半導體晶片的連接墊及所述多個被動組件中的一些被動組件的連接端子，所述多個被動組件中的其他被動組件的連接端子不連接至所述重佈線層。

Description

半導體封裝
本揭露是有關於一種半導體封裝。 [相關申請案的交叉參照]
本申請案主張2017年12月19日在韓國智慧財產局中申請的韓國專利申請案第10-2017-0175275號的優先權的權益，所述韓國專利申請案的揭露內容以全文引用的方式併入本文中。
隨著行動設備顯示器尺寸的增大，對於增大電池容量的必要性也隨之增加。隨著電池容量的增大，電池在行動設備中所佔用的區域增大，且因此需要減小印刷電路板（printed circuit board，PCB）的尺寸。因此，組件所安裝的區域已減小，進而使得對模組化的關注（interest）不斷增加。
同時，安裝多個組件的相關技術的實例可包括板上晶片（chip-on-board，COB）技術。板上晶片是一種使用表面安裝技術（surface mount technology，SMT）將個別的被動元件及半導體封裝安裝於印刷電路板上的方法。然而，在此種方法中，為維持組件之間的最小間隔需要較大的安裝區域，組件之間的電磁干擾（electromagnetic interference，EMI）較大，且特別是，半導體晶片與被動組件之間的距離較大，進而使得電氣雜訊（electric noise）增加。
本揭露的態樣可提供一種可提前將多個被動組件模組化而加以使用且可應用於各種電路的半導體封裝。
本揭露的態樣亦可提供一種能夠進一步改善封裝的安裝性質且使用背側重佈線層的堆疊型被動組件模組、以及一種包括所述堆疊型被動組件模組的半導體封裝。
根據本揭露的態樣，可提供一種半導體封裝，在所述半導體封裝中多個被動組件被提前模組化以改善安裝性質及減小尺寸且可被配置成可調整成適宜於各種類型的封裝或者可使用堆疊結構而最佳化。
根據本揭露的態樣，一種半導體封裝可包括：核心構件，具有彼此相對的第一表面與第二表面且具有貫穿所述第一表面及所述第二表面的空腔；半導體晶片，配置於所述核心構件的所述空腔中且具有主動面，所述主動面上配置有連接墊；被動組件模組，配置於所述核心構件的所述空腔中，包括多個被動組件及包封所述多個被動組件的樹脂部分，且具有使所述多個被動組件的連接端子暴露出的安裝表面；連接構件，配置於所述核心構件的所述第二表面上且包括重佈線層，所述重佈線層連接至所述半導體晶片的所述連接墊及所述多個被動組件中的一些被動組件的連接端子，所述多個被動組件中的其他被動組件的連接端子不連接至所述重佈線層；以及包封體，包封配置於所述空腔中的所述被動組件模組及所述半導體晶片。
根據本揭露的另一態樣，一種堆疊型被動組件模組可包括：第一被動組件模組及第二被動組件模組，所述第一被動組件模組及所述第二被動組件模組分別包括多個被動組件及包封所述多個被動組件的樹脂部分且分別具有使所述多個被動組件的連接端子暴露出的第一表面及與所述第一表面相對的第二表面。所述第一被動組件模組的所述第二表面與所述第二被動組件模組的所述第二表面可彼此面對，且所述第一被動組件模組的所述第一表面與所述第二被動組件模組的所述第一表面可分別被設置成上表面及下表面。
根據本揭露的另一態樣，一種半導體封裝可包括：核心構件，具有彼此相對的第一表面與第二表面，具有貫穿所述第一表面及所述第二表面的空腔，且包括將所述第一表面與所述第二表面彼此連接的配線結構；半導體晶片，配置於所述核心構件的所述空腔中且具有主動面，所述主動面上配置有連接墊；如上所述的堆疊型被動組件模組，配置於所述核心構件的所述空腔中；連接構件，配置於所述核心構件的所述第二表面上且包括第一重佈線層，所述第一重佈線層連接至所述半導體晶片的所述連接墊及配置於所述堆疊型被動組件模組的下表面上的連接端子；包封體，覆蓋所述核心構件的所述第一表面且包封所述堆疊型被動組件模組及所述半導體晶片；以及第二重佈線層，配置於所述包封體上且連接至所述核心構件的所述配線結構及配置於所述堆疊型被動組件模組的上表面上的所述連接端子。
在下文中，將參照所附圖式闡述本揭露中的各例示性實施例。在所附圖式中，為清晰起見，可誇大或縮小各組件的形狀、尺寸等。
在本文中，下側、下部分、下表面等是用來指涉相對於圖式的剖面的朝向扇出型半導體封裝之安裝表面的方向，而上側、上部分、上表面等是用來指涉與所述方向相反的方向。然而，定義這些方向是為了方便闡釋，且本申請專利範圍並不受上述定義之方向特別限制。
在說明中，組件與另一組件的「連接」的意義包括經由黏合層的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」的概念包括物理連接及物理斷接。可理解，當以例如「第一」及「第二」等用語來指代元件時，所述元件並不因此受到限制。使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，並不限制所述元件的順序或重要性。在一些情形中，在不背離本文中所提出的申請專利範圍的範圍的條件下，第一元件可被稱作第二元件。相似地，第二元件亦可被稱作第一元件。
本文中所使用的用語「例示性實施例」並非指稱同一例示性實施例，而是為強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的例示性實施例被視為能夠藉由彼此整體組合或部分組合而實施。舉例而言，即使並未在另一例示性實施例中闡述在特定例示性實施例中闡述的一個元件，除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。
使用本文中所使用的用語僅為了闡述例示性實施例而非限制本揭露。在此種情形中，除非在上下文中另有解釋，否則單數形式包括多數形式。電子裝置
圖1為示出電子裝置系統的實例的方塊示意圖。
參照圖1，電子裝置1000中可容置主板1010。主板1010可包括物理連接或電性連接至主板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。這些組件可連接至以下將闡述的其他組件以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器晶片，例如中央處理器（例如中央處理單元（central processing unit，CPU））、圖形處理器（例如圖形處理單元（graphics processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等；以及邏輯晶片，例如類比至數位轉換器（analog-to-digital converter，ADC）、應用專用積體電路（application-specific integrated circuit，ASIC）等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定、及5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與以上所述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器（power inductor）、鐵氧體珠粒（ferrite beads）、低溫共燒陶瓷（low temperature co-fired ceramic，LTCC）、電磁干擾（electromagnetic interference，EMI）濾波器、多層陶瓷電容器（multilayer ceramic capacitor，MLCC）等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與以上所述的晶片相關組件1020或網路相關組件1030一起彼此組合。
視電子裝置1000的類型而定，電子裝置1000可包括可物理連接至或電性連接至主板1010的其他組件，或可不物理連接至或不電性連接至主板1010的其他組件。這些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器（未示出）、視訊編解碼器（未示出）、功率放大器（未示出）、羅盤（未示出）、加速度計（未示出）、陀螺儀（未示出）、揚聲器（未示出）、大容量儲存單元（例如硬碟驅動機）（未示出）、光碟（compact disk，CD）驅動機（未示出）、數位多功能光碟（digital versatile disk，DVD）驅動機（未示出）等。然而，這些其他組件並非僅限於此，而是視電子裝置1000的類型等而定亦可包括用於各種目的的其他組件。
電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦（tablet PC）、筆記型個人電腦（laptop PC）、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶、汽車組件等。然而，電子裝置1000並非僅限於此，而是亦可為處理資料的任何其他電子裝置。
圖2為示出電子裝置的實例的立體示意圖。
參照圖2，半導體封裝可於如上所述的各種電子裝置1000中使用於各種目的。舉例而言，母板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至母板1110。另外，可物理連接至或電性連接至主板1010或可不物理連接至或不電性連接至主板1010的其他組件（例如照相機模組1130）可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，且半導體封裝100可為例如所述晶片相關組件中的應用處理器，但並非僅限於此。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。半導體封裝
一般而言，半導體晶片中整合了諸多精密的電路。然而，半導體晶片自身不能充當半導體成品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片不被單獨使用，而是封裝於電子裝置等中且在電子裝置等中以封裝狀態使用。
之所以需要半導體封裝是因為半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差異。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的尺寸及主板的組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，而需要用於緩衝半導體與主板之間的電路寬度差異的封裝技術。
視半導體封裝的結構及目的而定，由封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
在下文中，將參照隨附圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。扇入型 半導體封裝
圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖，且圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。
參照圖3A至圖4，半導體晶片2220可例如是處於裸露狀態下的積體電路（integrated circuit，IC），半導體晶片2220包括：本體2221，包括矽（Si）、鍺（Ge）、砷化鎵（GaAs）等；連接墊2222，形成於本體2221的一個表面上且包括例如鋁（Al）等導電材料；以及鈍化層2223，其例如是氧化物膜、氮化物膜等，且形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此種情形中，由於連接墊2222可能為顯著小的，因此可能難以將積體電路（IC）安裝於中級印刷電路板（printed circuit board，PCB）上以及電子裝置的主板等上。
因此，可視半導體晶片2220的尺寸而定，在半導體晶片2220上形成連接構件2240以對連接墊2222進行重佈線。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電（photoimagable dielectric，PID）樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成敞露連接墊2222的通孔孔洞2243h，並接著形成配線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，可形成開口2251，並可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有半導體晶片的所有連接墊（例如輸入/輸出（input/output，I/O）端子）均配置於半導體晶片內的一種封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，已以扇入型半導體封裝的形式製造諸多安裝於智慧型電話中的元件。詳言之，已開發出諸多安裝於智慧型電話中的元件以進行快速的訊號傳送並同時具有小型尺寸。
然而，由於在扇入型半導體封裝中所有輸入/輸出端子皆需要配置於半導體晶片內，因此扇入型半導體封裝的空間限制顯著。因此，難以將此種結構應用於具有大量輸入/輸出端子的半導體晶片或具有小型尺寸的半導體晶片。另外，由於以上所述的缺點，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝並使用。原因在於，即使在藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔的情形中，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔仍可能不足以讓扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為示出扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖，且圖6為示出扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖5，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（即，輸入/輸出端子）可藉由中介基板2301再次進行重佈線，且扇入型半導體封裝2200可在其安裝於中介基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側可利用包封體2290等覆蓋。或者，如圖6中所示，扇入型半導體封裝2200可嵌入單獨的中介基板2302中，半導體晶片2220的連接墊2222（即，輸入/輸出端子）可在扇入型半導體封裝2200嵌入中介基板2302中的狀態下，由中介基板2302再次重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以在電子裝置的主板上直接安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的中介基板上，並接著藉由封裝製程安裝於電子裝置的主板上，或者扇入型半導體封裝可在扇入型半導體封裝嵌入中介基板中的狀態下在電子裝置的主板上安裝並使用。扇出型 半導體封裝
圖7為示出扇出型半導體封裝的剖面示意圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝半導體晶片2120之外進行重佈線。在此種情形中，在連接構件2140上可進一步形成鈍化層2150，且在鈍化層2150的開口中可進一步形成凸塊下金屬層2160。在凸塊下金屬層2160上可進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層（未示出）等的積體電路（IC）。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
在本製造製程中，可在半導體晶片2120之外形成包封體2130之後形成連接構件2140。在此種情形中，自將重佈線層與半導體晶片2120的連接墊2122彼此連接的通孔以及所述重佈線層對連接構件2140執行製程，且因此通孔2143可具有隨著通孔2143變為半導體晶片而變小的寬度（參見放大區）。
如上所述，扇出型半導體封裝可具有一種形式，其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件而朝半導體晶片之外進行重佈線並朝半導體晶片之外進行配置。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子皆需要配置於半導體晶片內。因此，當半導體晶片的尺寸減小時，須減小球的尺寸及間距，進而使得標準化球佈局（standardized ball layout）無法在扇入型半導體封裝中使用。另一方面，扇出型半導體封裝具有一種形式，其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件而朝半導體晶片之外進行重佈線並朝半導體晶片之外進行配置，如上所述。因此，即使在半導體晶片的尺寸減小的情形中，標準化球佈局亦可照樣用於扇出型半導體封裝中，進而使得扇出型半導體封裝無須使用單獨的中介基板即可安裝於電子裝置的主板上，如下所述。
圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖8，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的尺寸之外的扇出區，進而使得標準化球佈局可照樣用於扇出型半導體封裝2100中。因此，扇出型半導體封裝2100無須使用單獨的中介基板等即可安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝無須使用單獨的中介基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可在厚度小於使用中介基板的扇入型半導體封裝的厚度的情況下實施。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型半導體封裝具有優異的熱特性及電性特性，進而使得扇出型半導體封裝尤其適宜用於行動產品。因此，扇出型半導體封裝可被實施成較使用印刷電路板（PCB）的一般疊層封裝（package-on-package，POP）類型更小型的形式，且可解決因翹曲（warpage）現象出現而產生的問題。
同時，扇出型半導體封裝意指一種封裝技術，如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響，且其與例如中介基板等的印刷電路板（PCB）在概念上是不同的，印刷電路板具有與扇出型半導體封裝的規格、目的不同的規格、目的等，且有扇入型半導體封裝嵌入其中。
在下文中，將參照所附圖式詳細闡述本揭露的各種例示性實施例。
圖9為示出根據本揭露中的例示性實施例的半導體封裝的平面示意圖。圖10為沿圖9的半導體封裝的線I-I’所截取的剖面圖。圖11為示出圖9中所示半導體封裝的局部區（區A）的放大剖面圖。圖12為示出圖9的半導體封裝中使用的被動組件模組的立體示意圖。圖13為示出圖12的被動組件模組的仰視圖。
參照圖式，根據本例示性實施例的半導體封裝100可包括：核心構件110，具有彼此相對的第一表面110A與第二表面110B且具有至第三空腔110HA、110HB、及110HC；半導體晶片120，配置於核心構件110的第一空腔110HA中；多個被動組件221、222、223、224、及225，配置於核心構件110的第二空腔110HB及第三空腔110HC中；連接構件140，配置於核心構件110的第二表面110B上；以及包封體130，包封所述多個被動組件221、222、223、224、及225以及半導體晶片120。
半導體晶片120可具有上面配置有連接墊120P的主動面。連接構件140可具有連接至半導體晶片120的連接墊120P的重佈線層142。
本例示性實施例中使用的所述多個被動組件221至225可具有不同的尺寸及高度。舉例而言，所述多個被動組件221至225可為例如多層陶瓷電容器（MLCC）及低電感晶片電容器（low inductance chip capacitor，LICC）等電容器、電感器、珠粒、各種其他種類的濾波器等，且半導體封裝100可視其功能而定包括各種被動組件221至225的組合。舉例而言，一個半導體封裝中可安裝數十個被動組件。
所述多個被動組件221至225可視其效能、電容等而定具有各種尺寸及高度。在本例示性實施例中，所述多個被動組件221至225可按照尺寸及高度自小到大的順序劃分成第一被動組件221至第五被動組件225。作為實例，第一被動組件221、第二被動組件222、及第三被動組件223可具有相對較小的尺寸，且第四被動組件224及第五被動組件225可具有相對較大的尺寸。
在本例示性實施例中，第一被動組件221、第二被動組件222、及第三被動組件223可被設置成第一被動組件模組200A、第二被動組件模組200B、及第三被動組件模組200C，其中第一被動組件221、第二被動組件222、及第三被動組件223視其所安裝的區而成群。第一被動組件模組200A、第二被動組件模組200B、及第三被動組件模組200C可包括多個第一被動組件221、第二被動組件222、及第三被動組件223以及對所述多個第一被動組件221、第二被動組件222、及第三被動組件223進行封裝以黏結所述多個第一被動組件221、第二被動組件222、及第三被動組件223的樹脂部分230。
在具有相對較小的尺寸的被動組件中，因較小的安裝區域而造成的不充分密切黏合可能導致出現脫層現象（delamination phenomenon），或者在形成包封體130的模製製程中，具有相對較大的尺寸及高度的被動組件之間的空間中的快速模製流速（rapid molding flow velocity）可能導致具有相對較小的尺寸及高度的被動組件出現嚴重的對齊缺陷（alignment defect）。
為防止這些缺陷，具有較小的尺寸的被動組件可視其所安裝的區而成群以使操作單元（handling unit）變大，進而使得所述被動組件可被設置成被動組件模組200A、被動組件模組200B、及被動組件模組200C。
在本例示性實施例中，第一被動組件模組200A、第二被動組件模組200B、及第三被動組件模組200C可包括所述多個被動組件221、222、及223以及對所述多個被動組件221、222、及223進行封裝的樹脂部分230。
第一被動組件模組200A、第二被動組件模組200B、及第三被動組件模組200C可配置於不同空腔中，且可與具有相對較大的尺寸的被動組件一起安裝。另外，第一被動組件模組200A及第二被動組件模組200B可與其他第四被動組件224及第五被動組件225一起安裝於第二空腔110HB中，且第三被動組件模組200C可與具有相對較大的尺寸的其他第四被動組件224一起安裝於第三空腔110HC中。
在本例示性實施例中，第一被動組件模組200A可包括具有不同尺寸及高度的第一被動組件221、第二被動組件222、及第三被動組件223。相似地，第二被動組件模組200B亦可包括具有不同尺寸及高度的第二被動組件222與第三被動組件223。相反地，第三被動組件模組200C可僅包括具有相同尺寸及高度的第三被動組件223。
第一被動組件模組200A、第二被動組件模組200B、及第三被動組件模組200C的整體結構可藉由樹脂部分230的形狀來決定，且可為矩形結構（參見圖12）。然而，第一被動組件模組200A、第二被動組件模組200B、及第三被動組件模組200C的整體結構的尺寸及形狀並非僅限於此，可考量位於第一被動組件模組200A、第二被動組件模組200B、及第三被動組件模組200C附近或第一被動組件模組200A、第二被動組件模組200B、及第三被動組件模組200C所將安裝的空腔附近的較大被動組件的尺寸而多樣化地決定。
在第一被動組件模組200A、第二被動組件模組200B、及第三被動組件模組200C中的每一者中，第一被動組件221、第二被動組件222、及第三被動組件223藉由樹脂部分230彼此耦合，且因此可相較於其被個別地安裝的情形而言配置得更緊密。因此，隨著組件之間的距離增大而增大的電磁波的影響可減小。
具體而言，隨著行動設備顯示器尺寸的增大，對於增大電池容量的必要性也隨之增加。由於電池在行動設備中所佔用的區域隨著電池容量的增大而增大，因此可藉由利用以上所述被動組件的模組化減小組件安裝區域來減小印刷電路板（PCB）的尺寸。
在本例示性實施例中，第一被動組件模組200A、第二被動組件模組200B、及第三被動組件模組200C的一表面可被設置成安裝表面，且所述多個被動組件221、222、及223的連接端子221T、222T、及223T可自第一被動組件模組200A、第二被動組件模組200B、及第三被動組件模組200C的安裝表面暴露出（參見圖13）。這些連接端子可經由通孔143連接至連接構件140的重佈線層142。
然而，本例示性實施例中使用的第一被動組件模組200A可為可藉由通孔143的選擇性地連接來進行調整的模組。
詳言之，如圖11中所示，在第一被動組件模組200A中，第一被動組件221的連接端子221T及第三被動組件223的連接端子223T可經由通孔143連接至連接構件140的重佈線層142，而第二被動組件222的連接端子222T不連接至連接構件140的重佈線層142，進而使得第二被動組件222無法用作半導體封裝的電路。或者，儘管未示出，然而第二被動組件222的連接端子222T可連接至連接構件140的重佈線層142，進而使得第二被動組件222亦可用作半導體封裝的電路。
如上所述，根據本例示性實施例的第一被動組件模組200A可被配置成用作各種封裝中的電路的一部分，而非被設計成依特定封裝而訂製。為此，第一被動組件模組200A可包括若干種被動組件的組合及陣列。
如圖11中所示，在第一被動組件模組200A中，可僅選擇性使用連接至重佈線層142及通孔143的第一被動組件221及第三被動組件223，第二被動組件222可不連接至重佈線層142，且不連接至重佈線層142的第二被動組件222可不被配置成半導體封裝的電路。
如上所述，所述多個被動組件中的一些被動組件的連接端子可經由通孔連接至重佈線層，而所述多個被動組件中的其他被動組件的連接端子可不連接至重佈線層。藉由通孔的選擇性地連接，第一被動組件模組200A可被調整成使得半導體封裝的電路中僅涉及一些被動組件221及223。
連接構件140的下表面上可配置鈍化層150，且鈍化層150的開口中可配置電性連接至重佈線層142的凸塊下金屬層160。電性連接結構170可藉由凸塊下金屬層160電性連接至重佈線層142。
在下文中，將更詳細闡述根據本例示性實施例的半導體封裝100中所包括的各個組件。
核心構件110可視特定材料而定改善半導體封裝100的剛性，且可用於確保包封體130的厚度均勻性。作為實例，本例示性實施例中使用的核心構件110可具有第一空腔110HA、第二空腔110HB、及第三空腔110HC。半導體晶片120可配置於第一空腔110HA中，且第一被動組件模組200A、第二被動組件模組200B、及第三被動組件模組200C可與所述多個被動組件224及225一起配置於第二空腔110HB及第三空腔110HC中。半導體晶片120可以核心構件110的側壁的距離與其他被動組件224及225以及被動組件模組200A、被動組件模組200B、及被動組件模組200C間隔開。必要時，空腔的數量及形狀可以各種方式加以修改。
核心構件110的材料不受特別限制。舉例而言，可使用絕緣材料作為核心構件110的材料。在此種情形中，可使用以下材料作為所述絕緣材料：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維等的核心材料中的樹脂，例如預浸體（prepreg）、味之素增層膜（Ajinomoto Build up Film，ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）等。或者，亦可使用感光成像介電樹脂作為所述絕緣材料。
根據本例示性實施例的半導體封裝100可更包括用於阻擋電磁波及散熱的金屬層181、背側金屬層182、及背側通孔183。金屬層181可配置於核心構件110的第二空腔110HB及第三空腔110HC的內側壁上，且可被配置成環繞被動組件224及被動組件225以及被動組件模組200A、被動組件模組200B、及被動組件模組200C。金屬層可不形成於第一空腔110HA的側壁上。
金屬層181可以板形狀延伸至核心構件110的上表面及下表面。背側金屬層182可以板形狀形成於包封體130上以阻擋半導體封裝100的上部分。背側通孔183可貫穿包封體130以將金屬層181與背側金屬層182彼此連接。金屬層181、背側金屬層182、及通孔183可包括例如銅（Cu）等的導電材料，且可藉由任何習知鍍敷方法等形成。必要時，金屬層181及背側金屬層182可連接至連接構件140的重佈線層142的接地，藉以用作接地。背側金屬層182中可形成用於排放水分、氣體等的除氣孔洞（degassing hole）。
同時，連接構件140中亦可實施連接構件140的重佈線層142的電磁干擾阻擋結構。
半導體晶片120可為以數百至數百萬個或更多數量的元件整合於單一晶片中提供的積體電路（IC）。在此種情形中，積體電路可例如為電源管理積體電路（PMIC），但並非僅限於此。同時，半導體晶片120可為處於裸露狀態下的積體電路，其中未形成單獨的凸塊或重佈線層。積體電路可以主動晶圓為基礎而形成。在此種情形中，半導體晶片120的本體的基礎材料（base material）可為矽（Si）、鍺（Ge）、砷化鎵（GaAs）等。在本體上可形成各種電路。連接墊120P可將半導體晶片120電性連接至其他組件。連接墊120P中的每一者的材料可為例如鋁（Al）等的導電材料。在本體上可形成暴露出連接墊120P的鈍化層（未示出），且所述鈍化層可為氧化物膜、氮化物膜等或氧化物層與氮化物層所構成的雙層。亦可在其他需要的位置中進一步配置絕緣層等。
包封體130可包封核心構件110、半導體晶片120、所述多個被動組件224及225、以及被動組件模組200A、被動組件模組200B及被動組件模組200C的至少部分。另外，包封體130可填充第一空腔110HA、第二空腔110HB、及第三空腔110HC的至少部分。包封體130可包括絕緣材料。所述絕緣材料可為包括無機填料及絕緣樹脂的材料，舉例而言，熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；具有浸入熱固性樹脂及熱塑性樹脂中的強化材料（例如無機填料）的樹脂，例如味之素增層膜、FR-4、雙馬來醯亞胺三嗪等。另外，可使用任何習知模製材料，例如環氧模製化合物（epoxy molding compound，EMC）等，且必要時可使用感光成像包封體（photoimagable encapsulant，PIE）。
或者，亦可使用將例如熱固性樹脂或熱塑性樹脂等絕緣樹脂浸入無機填料中及/或例如玻璃纖維等核心材料中的材料作為絕緣材料。
半導體晶片120的連接墊120P可利用連接構件140的重佈線層142進行延伸及重佈線，且半導體晶片120及被動組件221至被動組件225可藉由重佈線層142彼此電性連接。具有各種功能的半導體晶片120的數十至數百個連接墊120P可藉由連接構件140進行重佈線，且可視功能而定，藉由電性連接結構170與外部進行物理連接或電性連接。連接構件140可包括絕緣層141、配置於絕緣層141上的重佈線層142以及貫穿絕緣層141並將各重佈線層142彼此連接的通孔143。連接構件140可由單層形成，或可由數量較圖式中所示數量大的層形成。
絕緣層141中的每一者的材料可為絕緣材料。在此種情形中，亦可使用例如感光成像介電樹脂等感光絕緣材料作為絕緣材料。亦即，絕緣層141可為感光絕緣層。當絕緣層141具有感光性質時，絕緣層141可形成為具有較小的厚度，且可更容易達成通孔143的精密間距。絕緣層141可由包括絕緣樹脂及無機填料的感光絕緣樹脂形成。當絕緣層141為多層時，絕緣層141的材料可為彼此相同，且必要時亦可為彼此不同。當絕緣層141為多層時，絕緣層141可視製程而定彼此整合，進而使得各絕緣層之間的邊界亦可為不明顯。
重佈線層142可用於對連接墊120P實質上進行重佈線。舉例而言，重佈線層142中的每一者可包括導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。重佈線層142可視對應層的設計而定執行各種功能。舉例而言，重佈線層142可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號（S）圖案可包括除接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層142可包括通孔接墊、連接端子接墊等。
通孔143可將形成於不同層上的重佈線層142、連接墊120P、被動組件221至被動組件225的連接端子等彼此電性連接，從而在半導體封裝100中重新配置電性通路（electrical path）。舉例而言，通孔143可包括導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。通孔143中的每一者可利用導電材料完全填充，且可具有例如錐形及圓柱形等的各種形狀。
連接構件140可包括配置於半導體晶片120的主動面上的散熱結構（未示出）。散熱結構可具有堆疊通孔形式，但並非僅限於此。散熱結構可藉由電性連接結構170連接至主板以有效地耗散自半導體晶片120產生的熱量。
鈍化層150可保護連接構件140免受外部物理性或化學性損傷。鈍化層150可具有開口以暴露出連接構件140的重佈線層142的至少部分。在鈍化層150中形成的開口的數量可為數十至數千個。鈍化層150可包括絕緣樹脂及無機填料，但可不包括玻璃纖維。舉例而言，鈍化層150可由味之素增層膜或阻焊劑（solder resist）形成，但並非僅限於此。
凸塊下金屬層160可改善電子連接結構170的連接可靠性，從而改善半導體封裝100的板級可靠性。凸塊下金屬層160可連接至經由鈍化層150的開口而暴露出的連接構件140的重佈線層142。可藉由任何習知金屬化方法，使用任何習知導電材料（例如金屬）以在鈍化層150的開口中形成凸塊下金屬層160，但並非僅限於此。
電性連接結構170可另外配置以在外部物理連接或電性連接半導體封裝100。舉例而言，半導體封裝100可藉由電性連接結構170安裝於電子裝置的主板上。電性連接結構170中的每一者可由導電材料形成，所述導電材料例如是低熔點金屬（例如Sn-Al-Cu合金）。電性連接結構170中的每一者可為接腳（land）、球、引腳等。電性連接結構170可形成為多層結構或單層結構。當電性連接結構170形成為多層結構時，電性連接結構170可包括銅（Cu）柱及由低熔點金屬形成的球。當電性連接結構170形成為單層結構時，電性連接結構170可包括錫-銀焊料或銅（Cu）。然而，電性連接結構170並非僅限於此。電性連接結構170的數量、間隔、配置形式等不受特別限制。舉例而言，電性連接結構170可根據連接墊120P的數量而設置為數十至數千的數量，亦或可設置為數十至數千或更多的數量或是數十至數千或更少的數量。
電性連接結構170中的至少一些電性連接結構可配置於扇出區中。此處，扇出區指代半導體晶片120所配置的區之外的區。扇出型封裝相較於扇入型封裝而言可具有優異的可靠性，可實施多個輸入/輸出（I/O）端子，且可有利於三維內連（3D interconnection）。另外，相較於球柵陣列（ball grid array，BGA）封裝、接腳柵陣列（land grid array，LGA）封裝等而言，扇出型封裝可被製造成具有較小的厚度。
在下文中，將闡述製造根據本例示性實施例的半導體封裝中使用的被動組件模組的方法。
圖14A至圖14D是闡述製造圖9中所示半導體封裝中使用的被動組件模組的方法的主要製程的剖面圖。所述製造根據本例示性實施例的被動組件模組的方法可被理解為製造圖12及圖13中所示第一被動組件模組200A的方法。
首先，參照圖14A，可在載體基板200上將第一被動組件221、第二被動組件222、及第三被動組件223對齊。
本製程可例如為製造兩個模組的製程，且相較於表面安裝技術（SMT）製程而言，第一被動組件221、第二被動組件222、及第三被動組件223可排列得更緊密，且因此相較於在印刷電路板上個別地安裝被動組件的相同組合的情形而言，被動組件的安裝區域可顯著減小。載體基板200可包括支撐層201及形成於支撐層201的至少一表面上的金屬箔202。支撐層201可由預浸體形成，且金屬箔202可為多個線圈箔部分。然而，支撐層201及金屬箔202並非僅限於此。
接著，參照圖14B及圖14C，可執行形成樹脂部分230以環繞第一被動組件221、第二被動組件222、及第三被動組件223的製程。
在本製程中，如圖14B中所示，可藉由以下方式形成樹脂部分230：配置第一樹脂本體230a，第一樹脂本體230a是環繞相應被動組件的陣列區的側壁結構；以及在第一樹脂本體230a上配置第二樹脂本體230b，以包封相應被動組件的陣列區。
可提前在載體基板200上設置作為側壁結構的第一樹脂本體230a以抑制第一被動組件221、第二被動組件222、及第三被動組件223在形成樹脂部分的製程中分離。舉例而言，第一樹脂本體230a可為例如預浸體等絕緣樹脂本體，被動組件的陣列區在所述絕緣樹脂本體中進行衝壓。舉例而言，可使用預浸體、味之素增層膜、或感光成像介電樹脂形成第二樹脂本體230b。
如圖14B中所示，可藉由層壓製程執行使用第二樹脂本體230b的包封製程。必要時，第一樹脂本體230a及第二樹脂本體230b中的至少一者可由與包封體130的材料相同的材料形成。
接著，參照圖14D，可移除載體基板200，可在連接端子的暴露出的表面上形成連接電極層235，且可接著以個別模組單元對被動組件模組進行切割。
可使用金屬箔202移除載體基板200的支撐層201。可藉由蝕刻移除剩餘的金屬箔202。在移除載體基板200之後，可在連接端子的暴露出的表面上形成連接電極層235以有利於將被動組件模組與重佈線層彼此連接的製程。舉例而言，連接電極層235可由Sn、Cu、及其合金形成，且可藉由濺鍍製程、使用遮罩形成連接電極層235。
圖15為示出根據本揭露中的例示性實施例的堆疊型被動組件模組的剖面示意圖。
參照圖15，根據本例示性實施例的堆疊型被動組件模組200’可包括第一被動組件模組200’A及第二被動組件模組200’B，第一被動組件模組200’A及第二被動組件模組200’B分別包括多個被動組件221、222、及223以及包封所述多個被動組件221、222、及223的樹脂部分230a及230b。第一被動組件模組200’A及第二被動組件模組200’B可分別具有使所述多個被動組件221、222、及223的連接端子221T、222T、及223T暴露出的第一表面200’A-1及200’B-1以及與第一表面200’A-1及200’B-1相對的第二表面200’A-2及200’B-2。
在根據本例示性實施例的堆疊型被動組件模組200’中，可將第一被動組件模組200’A的第二表面200’A-2與第二被動組件模組200’B的第二表面200’B-2彼此接合成彼此面對，進而使得可將第一被動組件模組200’A的第一表面200’A-1及第二被動組件模組200’B的第一表面200’B-1分別設置成上表面及下表面。
如圖15中所示，可藉由例如晶粒貼附膜（die attach film，DAF）等黏合層240將第一被動組件模組200’A的第二表面200’A-2與第二被動組件模組200’B的第二表面200’B-2彼此接合。如參照圖14D所述的實例中一樣，本例示性實施例中使用的第一被動組件模組200’A及第二被動組件模組200’B可更包括連接電極層（未示出，但相似於圖14D中所示連接電極層235），所述連接電極層配置於自第一表面200’A-1及200’B-1暴露出且自第一表面200’A-1及200’B-1突出的連接端子221T、222T、及223T上。
圖16為示出使用圖15中所示堆疊型被動組件模組的半導體封裝的剖面圖。可理解，儘管圖16中未示出半導體晶片且示出安裝有被動組件的空腔110H（例如，第二空腔110HB）的剖面，然而圖16中所示半導體封裝相似於圖9及圖10中所示半導體封裝。
參照圖16，可理解，除形成有堆疊型被動組件模組200’、具有配線結構115的核心構件110、以及第二重佈線層152及通孔153以外，根據本例示性實施例的半導體封裝100A具有與圖9及圖10中所示結構相似的結構。除非明確進行相反的闡述，否則可參照對圖9及圖10中所示半導體封裝100的相同或相似組件的說明來理解根據本例示性實施例的組件。
核心構件110可包括介電層111及將介電層110的上表面與下表面彼此連接的配線結構115。配線結構115可包括分別配置於介電層111的相對兩表面上的第一配線層112a與第二配線層112b以及貫穿介電層111且將第一配線層112a與第二配線層112b彼此連接的貫穿孔113。核心構件110的第二配線層112b可連接至配置於核心構件110的第二表面110B上的連接構件140的第一重佈線層142。根據本例示性實施例的半導體封裝100A可用作為疊層封裝（PoP）的封裝。
在堆疊型被動組件模組200’中，第二被動組件模組200’B的第一表面200’B-1可設置成與連接構件140接觸的安裝表面。連接構件140的第一重佈線層142可經由通孔143連接至堆疊型被動組件模組200’的第二被動組件模組200’B的連接端子221T、222T、及223T中的一些連接端子以及半導體晶片的連接墊（未示出），且連接構件140的第一重佈線層142可不連接至第二被動組件模組200’B的連接端子221T、222T、及223T中的一者。或者，連接構件140的第一重佈線層142可經由通孔143連接至堆疊型被動組件模組200’的第二被動組件模組200’B的連接端子221T、222T、及223T中的所有者以及半導體晶片的連接墊（未示出）。
包封體130可覆蓋核心構件110的第一表面110A，且包封堆疊型被動組件模組200’及所述半導體晶片（未示出）。包封體130的表面上可配置第二重佈線層152，且第二重佈線層152可經由通孔153連接至第二被動組件模組200’A的連接端子221T、222T、及223T中的一些連接端子，且第二重佈線層152可不連接至第二被動組件模組200’A的連接端子221T、222T、及223T中的一者。或者，第二重佈線層152可連接至堆疊型被動組件模組200’的第一被動組件模組200’A的連接端子221T、222T、及223T中的所有者。如在本例示性實施例中一樣，必要時，其他被動組件224’亦可連接至第一重佈線層142與第二重佈線層152二者。
第一鈍化層171及第二鈍化層172可被配置成分別保護連接構件140及第二重佈線層152免受外部物理性或化學性損傷等。第二鈍化層172可具有開口以暴露出第一配線層112a的至少部分。
第一鈍化層171及第二鈍化層172中的每一者的材料並不受特別限制。舉例而言，可使用阻焊劑作為第一鈍化層171及第二鈍化層172中的每一者的材料。在一些例示性實施例中，可使用與用作核心構件110及/或連接構件140的材料的絕緣材料相同或相似的材料（例如，感光成像介電樹脂、味之素增層膜等）來作為鈍化層171及鈍化層172中的每一者的材料。
如上所述，根據本揭露中的例示性實施例，所述多個被動組件可被提前模組化且藉由通孔的選擇性地連接來進行調整，藉以用作適合用於各種封裝電路的模組。同時，配置成使得連接端子自彼此相對的相對兩表面暴露出的堆疊型被動組件模組可被提供用於進一步改善安裝性質且有用地用於包括背側重佈線層的封裝。
儘管以上已示出並闡述例示性實施例，然而對於熟習此項技術者而言應顯而易見，在不背離由隨附申請專利範圍所界定的本發明的範圍的條件下，可作出潤飾及變動。
100、100A‧‧‧半導體封裝
110‧‧‧核心構件
110A‧‧‧第一表面
110B‧‧‧第二表面
110H‧‧‧空腔
110HA‧‧‧第一空腔
110HB‧‧‧第二空腔
110HC‧‧‧第三空腔
111‧‧‧介電層
112a‧‧‧第一配線層
112b‧‧‧第二配線層
113‧‧‧貫穿孔
115‧‧‧配線結構
120、2120、2220‧‧‧半導體晶片
120P、2122、2222‧‧‧連接墊
130、2130、2290‧‧‧包封體
140、2140、2240‧‧‧連接構件
141、2141、2241‧‧‧絕緣層
142‧‧‧重佈線層/第一重佈線層
143、153、2143、2243‧‧‧通孔
150、2150、2223、2250‧‧‧鈍化層
152‧‧‧第二重佈線層
160、2160、2260‧‧‧凸塊下金屬層
170‧‧‧電性連接結構
171‧‧‧鈍化層/第一鈍化層
172‧‧‧鈍化層/第二鈍化層
181‧‧‧金屬層
182‧‧‧背側金屬層
183‧‧‧通孔/背側通孔
200‧‧‧載體基板
200’‧‧‧堆疊型被動組件模組
200’A‧‧‧第一被動組件模組
200’A-1、200’B-1‧‧‧第一表面
200’A-2、200’B-2‧‧‧第二表面
200’B‧‧‧第二被動組件模組
200A‧‧‧被動組件模組/第一被動組件模組
200B‧‧‧被動組件模組/第二被動組件模組
200C‧‧‧被動組件模組/第三被動組件模組
201‧‧‧支撐層
202‧‧‧金屬箔
221‧‧‧被動組件/第一被動組件
221T、222T、223T‧‧‧連接端子
222‧‧‧被動組件/第二被動組件
223‧‧‧被動組件/第三被動組件
224‧‧‧被動組件/第四被動組件
224’‧‧‧其他被動組件
225‧‧‧被動組件/第五被動組件
230‧‧‧樹脂部分
230a‧‧‧樹脂部分/第一樹脂本體
230b‧‧‧樹脂部分/第二樹脂本體
235‧‧‧連接電極層
240‧‧‧黏合層
1000‧‧‧電子裝置
1010、2500‧‧‧主板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050、1130‧‧‧照相機模組
1060‧‧‧天線
1070‧‧‧顯示器裝置
1080‧‧‧電池
1090‧‧‧訊號線
1100‧‧‧智慧型電話
1101、2121、2221‧‧‧本體
1110‧‧‧母板
1120‧‧‧電子組件
2100‧‧‧扇出型半導體封裝
2142‧‧‧重佈線層
2170、2270‧‧‧焊球
2200‧‧‧扇入型半導體封裝
2242‧‧‧配線圖案
2243h‧‧‧通孔孔洞
2251‧‧‧開口
2280‧‧‧底部填充樹脂
2301、2302‧‧‧中介基板
A‧‧‧區
I-I’‧‧‧線
藉由結合所附圖式閱讀以下詳細說明，將更清楚地理解本揭露的上述及其他樣態、特徵及優點，在附圖中： 圖1為示出電子裝置系統的實例的方塊示意圖。 圖2為示出電子裝置的實例的立體示意圖。 圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。 圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。 圖5為示出扇入型半導體封裝安裝於中介基板（interposer substrate）上且最終安裝於電子裝置的主板上之情形的剖面示意圖。 圖6為示出扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。 圖7為示出扇出型半導體封裝的剖面示意圖。 圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。 圖9為示出根據本揭露中的例示性實施例的半導體封裝的平面圖。 圖10為沿圖9的半導體封裝的線I-I’所截取的剖面圖。 圖11為示出圖9中所示半導體封裝的局部區（區A）的放大剖面圖。 圖12為示出圖9的半導體封裝中使用的被動組件模組的立體示意圖。 圖13為示出圖12的被動組件模組的仰視圖。 圖14A至圖14D為闡述製造圖9中所示半導體封裝中使用的被動組件模組的方法的主要製程的剖面圖。 圖15為示出根據本揭露中的例示性實施例的堆疊型被動組件模組的剖面示意圖。 圖16為示出使用圖15中所示堆疊型被動組件模組的半導體封裝的剖面圖。

Claims (15)

  1. 一種半導體封裝，包括： 核心構件，具有彼此相對的第一表面與第二表面且具有貫穿所述第一表面及所述第二表面的空腔； 半導體晶片，配置於所述核心構件的所述空腔中且具有主動面，所述主動面上配置有連接墊； 被動組件模組，配置於所述核心構件的所述空腔中，包括多個被動組件及包封所述多個被動組件的樹脂部分，且具有使所述多個被動組件的連接端子暴露出的安裝表面； 連接構件，配置於所述核心構件的所述第二表面上且包括重佈線層，所述重佈線層連接至所述半導體晶片的所述連接墊及所述多個被動組件中的一些被動組件的連接端子，所述多個被動組件中的其他被動組件的連接端子不連接至所述重佈線層；以及 包封體，包封配置於所述空腔中的所述被動組件模組及所述半導體晶片。
  2. 如申請專利範圍第1項所述的半導體封裝，其中所述多個被動組件的尺寸及高度中的至少一者彼此不同。
  3. 如申請專利範圍第1項所述的半導體封裝，其中所述空腔包括至少第一空腔及第二空腔，且 所述半導體晶片配置於所述第一空腔中，且所述被動組件模組配置於所述第二空腔中。
  4. 如申請專利範圍第3項所述的半導體封裝，其中所述第二空腔包括多個第二空腔，且 所述被動組件模組包括分別配置於所述多個第二空腔中的多個被動組件模組。
  5. 如申請專利範圍第1項所述的半導體封裝，更包括配置於所述核心構件的所述空腔中且具有的尺寸或高度大於所述被動組件模組的所述多個被動組件的尺寸或高度的至少一個被動組件。
  6. 如申請專利範圍第1項所述的半導體封裝，其中所述核心構件包括將所述第一表面與所述第二表面彼此連接的配線結構。
  7. 如申請專利範圍第6項所述的半導體封裝，更包括在所述核心構件的所述第一表面上連接至所述配線結構且配置於所述包封體的表面上的附加重佈線層。
  8. 如申請專利範圍第7項所述的半導體封裝，其中所述被動組件模組包括堆疊型被動組件模組，所述堆疊型被動組件模組包括第一被動組件模組及第二被動組件模組，所述第一被動組件模組及所述第二被動組件模組分別包括多個被動組件及包封所述多個被動組件的樹脂部分且分別具有使所述多個被動組件的連接端子暴露出的第一表面及與所述第一表面相對的第二表面，所述第一被動組件模組的所述第二表面與所述第二被動組件模組的所述第二表面彼此面對，且 在所述堆疊型被動組件模組中，所述第二被動組件模組的所述第一表面被設置成所述安裝表面。
  9. 如申請專利範圍第8項所述的半導體封裝，其中自所述第一被動組件模組的所述第一表面暴露出的所述連接端子電性連接至所述附加重佈線層。
  10. 如申請專利範圍第9項所述的半導體封裝，其中所述第一被動組件模組的所述多個被動組件中的一些被動組件的連接端子連接至所述附加重佈線層，且所述第一被動組件模組的所述多個被動組件中的其他被動組件的連接端子不連接至所述附加重佈線層。
  11. 如申請專利範圍第1項所述的半導體封裝，其中所述被動組件模組更包括連接電極層，所述連接電極層配置於自所述安裝表面暴露出的所述連接端子上且自所述安裝表面突出。
  12. 一種堆疊型被動組件模組，包括： 第一被動組件模組及第二被動組件模組，分別包括多個被動組件及包封所述多個被動組件的樹脂部分且分別具有使所述多個被動組件的連接端子暴露出的第一表面及與所述第一表面相對的第二表面， 其中所述第一被動組件的所述第二表面與所述第二被動組件的所述第二表面彼此面對，且所述第一被動組件模組的所述第一表面及所述第二被動組件模組的所述第一表面分別被設置成上表面及下表面。
  13. 如申請專利範圍第12項所述的堆疊型被動組件模組，其中所述第一被動組件模組的所述第二表面與所述第二被動組件模組的所述第二表面藉由黏合層彼此接合。
  14. 如申請專利範圍第12項所述的堆疊型被動組件模組，其中所述第一被動組件模組及所述第二被動組件模組中的每一者更包括連接電極層，所述連接電極層配置於自所述第一表面暴露出的所述連接端子上且自所述第一表面突出。
  15. 一種半導體封裝，包括： 核心構件，具有彼此相對的第一表面與第二表面，具有貫穿所述第一表面及所述第二表面的空腔，且包括將所述第一表面與所述第二表面彼此連接的配線結構； 半導體晶片，配置於所述核心構件的所述空腔中且具有主動面，所述主動面上配置有連接墊； 如申請專利範圍第12項所述的堆疊型被動組件模組，配置於所述核心構件的所述空腔中； 連接構件，配置於所述核心構件的所述第二表面上且包括第一重佈線層，所述第一重佈線層連接至所述半導體晶片的所述連接墊及配置於所述堆疊型被動組件模組的所述下表面上的所述被動組件中的一些被動組件的所述連接端子，配置於所述堆疊型被動組件模組的所述下表面上的所述被動組件中的其他被動組件的所述連接端子不連接至所述第一重佈線層； 包封體，覆蓋所述核心構件的所述第一表面且包封所述堆疊型被動組件模組及所述半導體晶片；以及 第二重佈線層，配置於所述包封體上且連接至所述核心構件的所述配線結構及配置於所述堆疊型被動組件模組的所述上表面上的所述被動組件中的一些被動組件的所述連接端子，配置於所述堆疊型被動組件模組的所述上表面上的所述被動組件中的其他被動組件的所述連接端子不連接至所述第二重佈線層。
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