TWI698965B - 扇出型半導體封裝模組 - Google Patents

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Abstract

一種扇出型半導體封裝模組包括：核心構件，具有彼此間隔開的第一貫穿孔與第二貫穿孔以及一或多個狹縫；半導體晶片，設置於第一貫穿孔中；一或多個第一被動組件，設置於第二貫穿孔中；包封體，包封核心構件、半導體晶片的非主動面及所述一或多個第一被動組件中的每一者的至少部分；連接構件，設置於核心構件、半導體晶片的主動面及所述一或多個第一被動組件上且包括重佈線層，重佈線層電性連接至連接墊及所述一或多個第一被動組件；以及第一金屬層，填充所述一或多個狹縫。所述一或多個狹縫中的至少一者形成於第一貫穿孔與第二貫穿孔之間。

Description

扇出型半導體封裝模組
本揭露是有關於一種將至少一個半導體晶片及多個被動組件包封於單個封裝中的扇出型半導體封裝模組。
[ 相關申請案的交叉參考 ]
本申請案主張於2017年9月27日在韓國智慧財產局提出申請的韓國專利申請案第10-2017-0125282號的優先權，所述韓國專利申請案的揭露內容全文併入本案供參考。
隨著用於行動設備的顯示器的大小增大，增加了增大電池容量的必要性。隨著電池容量的增大，行動設備的電池所佔用的面積增大了，且因此需要減小印刷電路板（printed circuit board，PCB）的大小。因此，由於安裝組件的面積減小了，因而使得對模組化的興趣不斷增加。
同時，安裝多個組件的相關技術的實例可包括板上晶片（chip-on-board，COB）技術。板上晶片是一種利用表面安裝技術（surface mount technology，SMT）將個別被動元件及半導體封裝安裝於印刷電路板上的方法。此種方式在成本方面具有優點，但需要廣大的安裝面積來維持各組件之間的最小間隔，各組件之間的電磁干擾（electromagnetic interference，EMI）大，且半導體晶片與組件之間的距離大，因而使得電性雜訊增加。
本揭露的態樣可提供一種扇出型半導體封裝模組，在所述扇出型半導體封裝模組中藉由將多個被動組件連同半導體晶片一起設置並模組化於單個封裝中，安裝面積可顯著減小，半導體晶片與所述多個被動組件之間的電性通路可顯著縮短，且電磁干擾（EMI）可易於藉由鍍覆來阻擋。
根據本揭露的態樣，可提供一種扇出型半導體封裝模組，在所述扇出型半導體封裝模組中引入有具有多個貫穿孔的核心構件，多個被動組件及半導體晶片設置於相應貫穿孔中且模組化於單個封裝中，並且填充有金屬層的一或多個狹縫形成於相應貫穿孔中以阻擋電磁干擾。
根據本揭露的態樣，一種扇出型半導體封裝模組可包括：核心構件，具有第一貫穿孔及第二貫穿孔以及一或多個狹縫，所述第一貫穿孔與所述第二貫穿孔彼此間隔開；半導體晶片，設置於所述第一貫穿孔中且具有主動面及非主動面，所述主動面上設置有連接墊，所述非主動面與所述主動面相對；一或多個第一被動組件，設置於所述第二貫穿孔中；包封體，包封所述核心構件、所述半導體晶片的所述非主動面、及所述一或多個第一被動組件中的每一者的至少部分；連接構件，設置於所述核心構件、所述半導體晶片的所述主動面及所述一或多個第一被動組件上，且包括重佈線層，所述重佈線層電性連接至所述連接墊及所述一或多個第一被動組件；以及第一金屬層，填充所述一或多個狹縫，其中所述一或多個狹縫中的至少一者形成於所述第一貫穿孔與所述第二貫穿孔之間。
以下，將參照附圖闡述本揭露中的各例示性實施例。在所述附圖中，為清晰起見，可將各組件的形狀、大小等誇大或風格化。
在本文中，下側、下部部分、下表面等用於指代相對於圖式的橫截面朝向扇出型半導體封裝的安裝表面的方向，而上側、上部部分、上表面等用於指代與所述方向相反的方向。然而，該些方向是出於解釋方便而進行界定的，且申請專利範圍並非特別受限於上述所界定的方向。
在說明中組件與另一組件的「連接（connection）」的意義包括經由黏合層的間接連接以及兩個組件之間的直接連接。另外，「電性連接（electrically connected）」在概念上包括實體連接及實體斷開（disconnection）。應理解，當以例如「第一（first）」及「第二（second）」等用語來指代元件時，所述元件並非由此受到限制。使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，且可不限制所述元件的順序或重要性。在一些情形中，在不背離本文中所提出的申請專利範圍的條件下，第一元件可被稱作第二元件。相似地，第二元件亦可被稱作第一元件。
本文中所使用的用語「例示性實施例」並不指代同一例示性實施例，而是為強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的例示性實施例被視為能夠藉由彼此整體地或部分地組合而實作。舉例而言，即使並未在另一例示性實施例中闡述在特定例示性實施例中闡述的一個元件，然而除非在本文中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。
使用本文中所使用的用語僅是為了闡述例示性實施例而非限制本揭露。在此種情形中，除非在上下文中另有解釋，否則單數形式包括複數形式。電子裝置
圖1是示出電子裝置系統的實例的示意性方塊圖。
參照圖1，電子裝置1000中可容置有主板1010。主板1010可包括實體連接至或電性連接至主板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。該些組件可連接至以下將闡述的其他組件，以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如，動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如，唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器晶片，例如中央處理器（例如，中央處理單元（central processing unit，CPU））、圖形處理器（例如，圖形處理單元（graphics processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等；及邏輯晶片，例如類比至數位轉換器（analog-to-digital converter，ADC）、應用專用積體電路（application-specific integrated circuit，ASIC）等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關元件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定及5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括各種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上述晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器、鐵氧體珠粒、低溫共燒陶瓷（low temperature co-fired ceramic，LTCC）、電磁干擾（electromagnetic interference，EMI）濾波器、多層陶瓷電容器（multilayer ceramic capacitor，MLCC）等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上述晶片相關組件1020或網路相關組件1030一起相互組合。
端視電子裝置1000的類型而定，電子裝置1000可包括可實體地連接至或電性地連接至主板1010或可不實體地連接至或不電性地連接至主板1010的其他組件。該些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器（圖中未示出）、視訊編解碼器（圖中未示出）、功率放大器（圖中未示出）、羅盤（圖中未示出）、加速度計（圖中未示出）、陀螺儀（圖中未示出）、揚聲器（圖中未示出）、大容量儲存單元（例如，硬碟驅動機）（圖中未示出）、光碟（compact disk，CD）驅動機（圖中未示出）、數位多功能光碟（digital versatile disk，DVD）驅動機（圖中未示出）等。然而，該些其他組件並非僅限於此，而是端視電子裝置1000等的類型等亦可包括用於各種目的之其他組件。
電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦（tablet PC）、膝上型個人電腦、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶、汽車組件等。然而，電子裝置1000並非僅限於此，且可為處理資料的任何其他電子裝置。
圖2是示出電子裝置的實例的示意性立體圖。
參照圖2，半導體封裝可出於各種目的而在如上所述的各種電子裝置1000中使用。舉例而言，母板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可實體地連接至或電性地連接至母板1110。另外，可實體地連接至或電性地連接至母板1110或可不實體地連接至或不電性地連接至母板1110的其他組件（例如照相機模組1130）可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，且晶片相關組件中的一些晶片相關組件可為半導體封裝或下文將闡述的半導體封裝模組100。所述電子裝置未必僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。半導體封裝
一般而言，在半導體晶片中整合有諸多精細的電路。然而，半導體晶片本身可能無法用作成品的半導體產品，且可因外部物理衝擊或化學衝擊而被損壞。因此，半導體晶片可能無法單獨使用，而是可被封裝於電子裝置等中且在電子裝置等中以封裝狀態使用。
此處，需要進行半導體封裝，乃因於電性連接方面，半導體晶片與電子裝置的主板之間存在電路寬度差。詳細而言，半導體晶片的連接墊的大小及半導體晶片的各連接墊之間的間隔是非常精細的，但在電子裝置中使用的主板的組件安裝接墊的大小及主板的各組件安裝接墊之間的間隔顯著地大於半導體晶片的連接墊的大小及各連接墊之間的間隔。因此，可能難以將半導體晶片直接安裝於主板上，且需要用於緩衝半導體晶片與主板之間的電路寬度差的封裝技術。
利用封裝技術製造的半導體封裝可端視半導體封裝的結構及目的而被劃分成扇入型半導體封裝或扇出型半導體封裝。
以下將參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。扇入型 半導體封裝
圖3A及圖3B是示出扇入型半導體封裝在被封裝之前及被封裝之後的狀態的示意性剖視圖。
圖4是示出扇入型半導體封裝的封裝製程的示意性剖視圖。
參照圖3及圖4，半導體晶片2220可為例如處於裸露狀態的積體電路（integrated circuit，IC），半導體晶片2220包括：本體2221，包含矽（Si）、鍺（Ge）、砷化鎵（GaAs）等；連接墊2222，形成於本體2221的一個表面上且包含例如鋁（Al）等導電材料；以及例如氧化物膜、氮化物膜等鈍化層2223，形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此種情形中，由於連接墊2222可為顯著小的，因此可能難以將積體電路（IC）安裝於中級的印刷電路板（printed circuit board，PCB）上以及電子裝置的主板上等。
因此，端視半導體晶片2220的大小而定，連接構件2240可形成於半導體晶片2220上以對連接墊2222進行重佈線。可藉由以下步驟來形成連接構件2240：利用例如感光成像介電（photoimagable dielectric，PID）樹脂等的絕緣材料在半導體晶片2220上形成絕緣層2241；形成使連接墊2222敞露的通孔孔洞2243h；且接著形成配線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250、可形成開口2251、及可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有其中半導體晶片的所有連接墊（例如，輸入/輸出（input/output，I/O）端子）皆設置於半導體晶片內部的封裝形式，並且可具有優異的電性特性且可以低成本進行生產。因此，已以扇入型半導體封裝形式製造出安裝於智慧型電話中的諸多元件。詳細而言，已開發出安裝於智慧型電話中的諸多元件以在具有緊湊大小的同時實施快速訊號轉移。
然而，由於所有的輸入/輸出端子皆需要設置於扇入型半導體封裝中的半導體晶片內，因此扇入型半導體封裝具有顯著的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有緊湊大小的半導體晶片。另外，由於上述缺點，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝及使用。原因在於即使在其中藉由重佈線製程增大了半導體晶片的輸入/輸出端子的大小及半導體晶片的各輸入/輸出端子之間的間隔的情形中，半導體晶片的輸入/輸出端子的大小及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以將扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5是示出其中扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上的情形的示意性剖視圖。
圖6是示出其中扇入型半導體封裝嵌入於中介基板中且最終安裝於電子裝置的主板上的情形的示意性剖視圖。
參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（即，輸入/輸出端子）可經由中介基板2301進行重佈線，且扇入型半導體封裝2200可在扇入型半導體封裝2200安裝於中介基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側可以模製材料2290等覆蓋。作為另一選擇，扇入型半導體封裝2200可嵌入於單獨的中介基板2302中，半導體晶片2220的連接墊2222（即，輸入/輸出端子）可在其中扇入型半導體封裝2200嵌入於中介基板2302中的狀態下藉由中介基板2302進行重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以在電子裝置的主板上直接安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的中介基板上且接著藉由封裝製程安裝於電子裝置的主板上，或者可在其中扇入型半導體封裝嵌入於中介基板中的狀態下在電子裝置的主板上安裝及使用。扇出型 半導體封裝
圖7是示出扇出型半導體封裝的示意性剖視圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側可受到包封體2130的保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而被重佈線至半導體晶片2120之外。在此種情形中，可在連接構件2140上進一步形成鈍化層2150，且可在鈍化層2150的開口中進一步形成凸塊下金屬層2160。可在凸塊下金屬層2160上進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層（圖中未示出）等的積體電路（IC）。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
如上所述，所述扇出型半導體封裝可具有其中半導體晶片的輸入/輸出端子藉由形成於所述半導體晶片上的連接構件被重佈線及設置至所述半導體晶片之外的形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子皆需要設置於半導體晶片內。因此，當半導體晶片的大小減小時，需要減小球的大小及節距，進而使得可能無法在扇入型半導體封裝中使用標準化球佈局。另一方面，扇出型半導體封裝具有其中半導體晶片的輸入/輸出端子藉由如上所述的形成於所述半導體晶片上的連接構件而被重佈線並安置至所述半導體晶片之外的形式。因此，即使在半導體晶片的大小減小的情形中，仍可照樣在扇出型半導體封裝中使用標準化球佈局，進而使得所述扇出型半導體封裝無需使用單獨的中介基板便可安裝於電子裝置的主板上，如以下所闡述。
圖8是示出其中扇出型半導體封裝安裝於電子裝置的主板上的情形的示意性剖視圖。
參照圖8，可藉由焊球2170或類似組件而將扇出型半導體封裝2100安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的大小之外的扇出區域，進而使得可照樣在扇出型半導體封裝2100中使用標準化球佈局。因此，扇出型半導體封裝2100無需使用單獨的中介基板等便可安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝無需使用單獨的中介基板便可安裝於電子裝置的主板上，因此扇出型半導體封裝可以較使用中介基板的扇入型半導體封裝的厚度小的厚度實施。因此，扇出型半導體封裝可進行微型化及薄化。另外，扇出型半導體封裝具有優異的熱特性及電性特性，進而使得扇出型半導體封裝尤其適合用於行動產品。因此，扇出型半導體封裝可以較使用印刷電路板（PCB）的一般疊層封裝（package-on-package，POP）型的形式更為緊湊的形式實施，且可解決因出現翹曲（warpage）現象而產生的問題。
同時，扇出型半導體封裝指代用於如上所述將半導體晶片安裝於電子裝置等的主板上且保護所述半導體晶片不受外部衝擊的封裝技術，且是與例如中介基板或類似基板等印刷電路板（PCB）的概念不同的概念，所述印刷電路板具有與扇出型半導體封裝的規格、目的等不同的規格、目的等，且所述印刷電路板中嵌入有扇入型半導體封裝。半導體封裝模組
圖9是示出扇出型半導體封裝模組的實例的示意性立體圖。
圖10是圖9所示扇出型半導體封裝模組的示意性剖視圖。
圖11是沿圖10所示扇出型半導體封裝模組的線I-I'截取的示意性平面圖。
圖12是示出在圖9所示扇出型半導體封裝模組的核心構件中形成金屬層的製程的示意圖。
參照圖9至圖12，根據本揭露中的例示性實施例的扇出型半導體封裝模組100可包括：核心構件110，具有第一貫穿孔110HA、第二貫穿孔110HB及第三貫穿孔110HC；半導體晶片120，設置於第一貫穿孔110HA中且具有主動面及非主動面，所述主動面上設置有連接墊120P，所述非主動面與所述主動面相對；一或多個第一被動組件125A，設置於第二貫穿孔110HB中；一或多個第二被動組件125B，設置於第三貫穿孔110HC中；包封體130，包封核心構件110、半導體晶片120的非主動面、第一被動組件125A及第二被動組件125B中的每一者的至少部分，且填充第一貫穿孔110HA、第二貫穿孔110HB及第三貫穿孔110HC中的每一者的至少部分；以及連接構件140，設置於核心構件110、半導體晶片120的主動面、第一被動組件125A及第二被動組件125B上，且包括重佈線層142，重佈線層142電性連接至連接墊120P、第一被動組件125A及第二被動組件125B。若需要，則扇出型半導體封裝模組100可更包括：鈍化層150，設置於連接構件140上；凸塊下金屬層160，形成於鈍化層150的開口中且電性連接至重佈線層142；以及電性連接結構170，經由凸塊下金屬層160電性連接至重佈線層142。
核心構件110可包括設置於第一貫穿孔110HA與第二貫穿孔110HB之間的一或多個狹縫110V。所述一或多個狹縫110V可貫穿核心構件110。每一狹縫110V可為切口，在平面圖（例如，於圖11所示沿線I-I'的視圖）中所述切口的長度L對所述切口的寬度W的比率大於預定值（例如1、5或10或者更大）。每一狹縫110V可具有沿核心構件110的主表面延伸的兩個直邊緣或兩個彎曲的邊緣。所述兩個直邊緣或所述兩個彎曲的邊緣可彼此平行。每一狹縫110V可平行於第一貫穿孔110HA的壁延伸。可在所述一或多個狹縫110V中設置第一金屬層112a。可在第二貫穿孔110HB的壁及第三貫穿孔110HC的壁上設置第二金屬層112b。可分別在核心構件110的上表面及下表面上設置第三金屬層112c及第四金屬層112d。第一金屬層112a可連接至形成於第三貫穿孔110HC的壁上的第二金屬層112b。第三金屬層112c及第四金屬層112d可連接至第一金屬層112a及第二金屬層112b。可在包封體130上設置背側金屬層132。背側金屬層132可經由貫穿包封體130的至少部分的背側通孔133連接至第三金屬層112c。可在背側金屬層132上設置鈍化層180。
近來，隨著用於行動設備的顯示器的大小增大，增加了增大電池容量的必要性。隨著電池容量的增大，行動設備中的電池所佔用的面積增大了，且因此需要減小印刷電路板的大小。因此，由於安裝組件的面積減小了，因而使得對模組化的興趣不斷增加。安裝多個組件的相關技術的實例可包括板上晶片（COB）技術。板上晶片是一種利用表面安裝技術（SMT）將個別被動元件及半導體封裝安裝於印刷電路板上的方法。此種方式在成本方面具有優點，但需要廣大的安裝面積來維持各組件之間的最小間隔，各組件之間的電磁干擾（EMI）高，且半導體晶片與組件之間的距離大，因而使得電性雜訊增加。
另一方面，在根據例示性實施例的扇出型半導體封裝模組100中，可在單個封裝中設置多個被動組件125A及125B以及半導體晶片120。因此，可顯著減小各組件之間的間隔，且因此可顯著減小印刷電路板等上的組件的安裝面積。另外，可顯著縮短半導體晶片120與被動組件125A及被動組件125B之間的電性通路以抑制雜訊。具體而言，半導體晶片120與所述多個被動組件125A及125B可分別設置於單獨的貫穿孔110HA、貫穿孔110HB及貫穿孔110HC中，且狹縫110V可形成於特定貫穿孔110HA與貫穿孔110HB之間並接著利用金屬層112a來填充以阻擋與半導體晶片120相關的電磁干擾。另外，由於金屬層112b可設置於其中設置有所述多個被動組件125A及125B的貫穿孔110HB及貫穿孔110HC的壁上，因此亦可阻擋與所述多個被動組件125A及125B相關的電磁干擾。另外，形成於核心構件110的上表面上的金屬層112c可經由背側通孔133連接至背側金屬層132。因此，亦可阻擋半導體晶片120及所述多個被動組件125A及125B上方的電磁干擾。
同時，可不在其中設置有半導體晶片120的第一貫穿孔110HA的壁上執行金屬層鍍覆。亦即，第一貫穿孔110HA的壁可接觸包封體130。此可藉由以下方式來實施：形成第二貫穿孔110HB及第三貫穿孔110HC，執行鍍覆以形成第一金屬層112a、第二金屬層112b、第三金屬層112c及第四金屬層112d，設置所述多個被動組件125A及125B，形成無缺陷的第一貫穿孔110HA且接著設置半導體晶片120。作為另一選擇，此可藉由以下方式來實施：形成第一貫穿孔110HA、第二貫穿孔110HB及第三貫穿孔110HC，在其中第一貫穿孔110HA被乾膜等封閉的狀態下執行鍍覆以形成第一金屬層112a、第二金屬層112b、第三金屬層112c及第四金屬層112d，設置所述多個被動組件125A及125B，打開無缺陷的第一貫穿孔110HA且接著設置半導體晶片120。此亦可藉由各種其他方法來實施。在為被動組件125A及125B的情形中，表面安裝製程相對容易，但在為半導體晶片120的情形中，表面安裝製程相對困難。舉例而言，半導體晶片120的表面安裝製程需要高精確度及無塵環境。因此，當安裝及包封被動組件125A及125B的製程與安裝及包封半導體晶片120的製程單獨執行時，被動組件125A及125B以及半導體晶片120的安裝良率，被動組件125A及125B與半導體晶片120之間的異物的影響等可顯著減小。具體而言，相對昂貴的半導體晶片120可在安裝被動組件125A及125B之後藉由精確製程僅安裝於單獨的良好單元上，因而使得可提高良率。
以下將更詳細地闡述包含於根據例示性實施例的扇出型半導體封裝模組100中的相應組件。
核心構件110可端視某些材料而提高扇出型半導體封裝模組100的剛性，且用於確保包封體130的厚度的均勻性。核心構件110可具有多個貫穿孔110HA、110HB及110HC。半導體晶片120、一或多個被動組件125A以及一或多個被動組件125B可分別設置於所述多個貫穿孔110HA、110HB及110HC中。半導體晶片120、一或多個被動組件125A以及一或多個被動組件125B可與貫穿孔110HA、貫穿孔110HB及貫穿孔110HC的壁間隔開預定距離，且可被貫穿孔110HA、貫穿孔110HB及貫穿孔110HC的壁環繞。然而，若需要，則可對核心構件進行修改。若需要，則可在核心構件中僅形成第一貫穿孔110HA及第二貫穿孔110HB。
核心構件110的材料無特別限制。舉例而言，可使用絕緣材料作為核心構件110的材料。在此種情形中，所述絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料一起浸入於例如玻璃纖維（或玻璃布或玻璃織物）等核心材料中的樹脂，例如預浸體（prepreg）、味之素構成膜（Ajinomoto Build up Film，ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）等。作為另一選擇，亦可使用感光成像介電樹脂作為所述絕緣材料。
核心構件110可包括設置於第一貫穿孔110HA與第二貫穿孔110HB之間且連接至第三貫穿孔110HC的一或多個狹縫110V。狹縫110V可利用第一金屬層112a來填充，且第一金屬層112a可被設置成環繞半導體晶片120的側表面的至少部分。第二金屬層112b可設置於核心構件110的第二貫穿孔110HB及第三貫穿孔110HC的壁上，且可被設置成環繞被動組件125A及125B。第三金屬層112c與第四金屬層112d可分別設置於核心構件110的上表面及下表面上，且可連接至第一金屬層112a及第二金屬層112b。半導體晶片120及被動組件125A及125B的電磁干擾可藉由第一金屬層112a、第二金屬層112b、第三金屬層112c及第四金屬層112d來阻擋。第一金屬層112a、第二金屬層112b、第三金屬層112c及第四金屬層112d可為接地（GND）圖案。在此種情形中，第一金屬層112a、第二金屬層112b、第三金屬層112c及第四金屬層112d可連接至連接構件140的重佈線層142的接地圖案。第一金屬層112a、第二金屬層112b、第三金屬層112c及第四金屬層112d中的每一者的材料可為例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金等導電材料。第一金屬層112a、第二金屬層112b、第三金屬層112c及第四金屬層112d可藉由鍍覆製程來形成。
若需要，則可在核心構件110中形成重佈線層及通孔。在此種情形中，絕緣層可為多層。亦即，核心構件110的形式可進行各種不同的修改。舉例而言，核心構件110可包括：第一絕緣層；第一重佈線層，嵌入於第一絕緣層中且接觸連接構件140；第二重佈線層，設置於第一絕緣層的與第一絕緣層的設置有第一重佈線層的一個表面相對的另一表面上；第二絕緣層，設置於第一絕緣層上且覆蓋第二重佈線層的至少部分；第三重佈線層，設置於第二絕緣層上；第一通孔，貫穿第一絕緣層且將第一重佈線層與第二重佈線層彼此電性連接；以及第二通孔，貫穿第二絕緣層且將第二重佈線層與第三重佈線層彼此電性連接。作為另一選擇，核心構件110可包括：第一絕緣層；第一重佈線層及第二重佈線層，分別設置於第一絕緣層的相對表面上；第二絕緣層，設置於第一絕緣層上且覆蓋第一重佈線層的至少部分；第三絕緣層，設置於第一絕緣層的與第一絕緣層的設置有第二絕緣層的一個表面相對的另一表面上，且覆蓋第二重佈線層的至少部分；第三重佈線層，設置於第二絕緣層上且接觸連接構件140；第四重佈線層，設置於第三絕緣層上；第一通孔，貫穿第一絕緣層且將第一重佈線層與第二重佈線層彼此電性連接；第二通孔，貫穿第二絕緣層且將第一重佈線層與第三重佈線層彼此電性連接；以及第三通孔，貫穿第三絕緣層且將第二重佈線層與第四重佈線層彼此電性連接。同時，如上所述的核心構件110的重佈線層可具有較連接構件140的重佈線層142的厚度大的厚度。具有此種形式的核心構件110可使得扇出型半導體封裝模組能夠容易地作為疊層封裝（PoP）型使用。
半導體晶片120可為被設置成將數百個至數百萬個數量的元件或更多元件整合於單個晶片中的積體電路（IC）。在此種情形中，積體電路可為例如電源管理積體電路（power management IC，PMIC），但並非僅限於此。同時，半導體晶片可為處於其中不形成單獨的凸塊或重佈線層的裸露狀態的積體電路。積體電路可基於主動晶圓而形成。在此種情形中，半導體晶片的本體的基材可為矽（Si）、鍺（Ge）、砷化鎵（GaAs）等。可在本體上形成各種電路。連接墊120P可將半導體晶片120電性連接至其他組件。連接墊120P中的每一者的材料可為例如鋁（Al）等導電材料。可在本體上形成暴露出連接墊120P的鈍化層（圖中未示出），且所述鈍化層可為氧化物膜、氮化物膜等或者由氧化物層與氮化物層構成的雙層。可在其他需要的位置中進一步設置絕緣層（圖中未示出）等。
所述多個被動組件125A及125B可分別為多層陶瓷電容器（multilayer ceramic capacitor，MLCC）、低電感晶片電容器（low inductance chip capacitor，LICC）、電感器、珠粒或各種其他種類的濾波器等。個別被動組件125A及被動組件125B可具有不同的大小。另外，個別被動組件125A及被動組件125B可具有與半導體晶片120的厚度不同的厚度。在根據例示性實施例的扇出型半導體封裝模組100中，被動組件125A及被動組件125B可被包封於不同的貫穿孔110HB及貫穿孔110HC中，且因厚度偏差而引起的缺陷可因此顯著減少。被動組件125A及被動組件125B的數目無特別限制，而是可多於圖式中所示的數目或少於圖式中所示的數目。
包封體130可包封核心構件110的至少部分、半導體晶片120的至少部分以及所述多個被動組件125A及125B的至少部分。另外，包封體130可填充貫穿孔110HA、貫穿孔110HB及貫穿孔110HC的至少部分。包封體130可包含絕緣材料。所述絕緣材料可為包含無機填料及絕緣樹脂的材料，舉例而言，熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；具有被浸入於熱固性樹脂及熱塑性樹脂中的例如無機填料等加強材料的樹脂，例如味之素構成膜、FR-4、雙馬來醯亞胺三嗪等。另外，可使用例如環氧模製化合物（epoxy molding compound，EMC）等已知模製材料，且若需要，則可使用感光成像包封體（photoimagable encapsulant，PIE）。作為另一選擇，亦可使用其中將例如熱固性樹脂或熱塑性樹脂等絕緣樹脂浸入於無機填料及/或例如玻璃纖維（或玻璃布或玻璃織物）等核心材料中的材料作為所述絕緣材料。第二金屬層112b可不形成於第一貫穿孔110HA的壁上。因此，第一貫穿孔110HA的壁可接觸包封體130。在此種情形中，可預期會提高如上所述的良率。
背側金屬層132可覆蓋包封體130的上部部分。背側金屬層132可具有板形式。背側金屬層132可經由貫穿包封體130的至少部分的背側通孔133連接至第三金屬層112c。背側金屬層132亦可用作接地。背側金屬層132及背側通孔133中的每一者的材料可為例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金等導電材料。可藉由鍍覆製程形成背側金屬層132及背側通孔133。
連接構件140可對半導體晶片120的連接墊120P進行重佈線。另外，連接構件140可將半導體晶片120與被動組件125A及125B彼此電性連接。半導體晶片120的具有各種功能的數十至數百個連接墊120P可藉由連接構件140而進行重佈線，且可端視所述功能而經由電性連接結構170實體地連接至或電性地連接至外部。連接構件140可包括：絕緣層141；重佈線層142，設置於絕緣層141上；以及通孔143，貫穿絕緣層141且將重佈線層142彼此連接。連接構件140可由單層形成，抑或可由數目大於圖式中所示數目的多層形成。
絕緣層141中的每一者的材料可為絕緣材料。在此種情形中，亦可使用例如感光成像介電樹脂等感光性絕緣材料作為所述絕緣材料。亦即，絕緣層141可為感光性絕緣層。當絕緣層141具有感光性質時，絕緣層141可被形成為具有較小的厚度，且可更容易地達成通孔143的精細節距。絕緣層141可為包含絕緣樹脂及無機填料的感光性絕緣層。當絕緣層141為多層時，若需要，則絕緣層141的材料可彼此相同，且亦可彼此不同。當絕緣層141為多層時，絕緣層141可端視製程而彼此整合於一起，進而使得各絕緣層141之間的邊界亦可不明顯。
重佈線層142可實質上用於對連接墊120P進行重佈線。重佈線層142中的每一者的材料可為例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金等導電材料。重佈線層142可端視其對應層的設計而執行各種功能。舉例而言，重佈線層142可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號（S）圖案可包括除接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層142可包括通孔接墊、連接端子接墊等。
通孔143可將在不同層上形成的重佈線層142、連接墊120P等彼此電性連接，進而在扇出型半導體封裝模組100中形成電性通路。通孔143中的每一者的材料可為例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金等導電材料。通孔143中的每一者可被導電材料完全填充，或導電材料亦可沿通孔中的每一者的壁形成。另外，通孔143中的每一者可具有在相關技術中已知的任何形狀，例如錐形形狀、圓柱形形狀等。
連接構件140可包括設置於半導體晶片120的主動面上的散熱結構143B。散熱結構143B可具有堆疊通孔形式，但並非僅限於此。散熱結構143B可經由電性連接結構170連接至主板，以有效地散除自半導體晶片120產生的熱量。
連接構件140可具有環繞重佈線層142的阻擋結構143S。阻擋結構143S可沿連接構件140的邊緣形成。阻擋結構143S可具有堆疊通孔形式，但並非僅限於此。阻擋結構143S可連接至第四金屬層112d，但並非僅限於此。自重佈線層142產生的電磁干擾或自外部設備引入至重佈線層142中的電磁干擾可藉由阻擋結構143S而被有效地阻擋。
鈍化層150可保護連接構件140不受外部物理損壞或化學損壞。鈍化層150可具有開口，所述開口暴露出連接構件140的重佈線層142的至少部分。在鈍化層150中形成的開口的數目可為數十個至數千個。鈍化層150可包含絕緣樹脂及無機填料，但可不包含玻璃纖維。舉例而言，鈍化層150可由味之素構成膜形成，但並非僅限於此。
凸塊下金屬層160可提高電性連接結構170的連接可靠性以提高扇出型半導體封裝模組100的板級可靠性（board level reliability）。凸塊下金屬層160可連接至經由鈍化層150的開口被暴露出的連接構件140的重佈線層142。凸塊下金屬層160可藉由使用已知導電材料（例如金屬）的已知金屬化方法而形成於鈍化層150的開口中，但並非僅限於此。
電性連接結構170可另外被配置成將扇出型半導體封裝模組100實體地或電性地連接至外部。舉例而言，扇出型半導體封裝模組100可藉由電性連接結構170安裝於電子裝置的主板上。電性連接結構170中的每一者可由導電材料（例如焊料等）形成。然而，此僅為實例，且電性連接結構170中的每一者的材料並非僅限於此。電性連接結構170中的每一者可為接腳（land）、球、引腳等。電性連接結構170可被形成為多層式結構或單層結構。當電性連接結構170被形成為多層式結構時，電性連接結構170可包含銅（Cu）柱及焊料。當電性連接結構170被形成為單層結構時，電性連接結構170可包含錫-銀焊料或銅（Cu）。然而，此僅為實例，且電性連接結構170並非僅限於此。電性連接結構170的數目、間隔、設置形式等無特別限制，且可由熟習此項技術者端視設計特定細節而充分地進行修改。舉例而言，電性連接結構170可根據連接墊120P的數目而被設置成數十至數千的數量，或可被設置成數十至數千或更多的數量或者數十至數千或更少的數量。
電性連接結構170中的至少一者可設置於扇出區域中。所述扇出區域指代除其中設置有半導體晶片120的區域之外的區域。所述扇出型封裝相較於扇入型封裝而言可具有優異的可靠性，所述扇出型封裝可實施多個輸入/輸出（I/O）端子，且可有利於三維內連線（3D interconnection）。另外，相較於球柵陣列（ball grid array，BGA）封裝、接腳柵陣列（land grid array，LGA）封裝等而言，所述扇出型封裝可被製造成具有小的厚度，且可具有價格競爭力。
鈍化層180可保護背側金屬層132不受外部物理損壞或化學損壞。鈍化層180可包含絕緣樹脂及無機填料，但可不包含玻璃纖維。舉例而言，鈍化層180可由味之素構成膜形成，但並非僅限於此。
圖13A至圖13H是示出圖9所示扇出型半導體封裝模組的核心構件的各種實例的示意性平面圖。
參照圖13A，核心構件110可具有第一貫穿孔110HA、第二貫穿孔110HB及第三貫穿孔110HC。在此種情形中，第二金屬層112b可形成於第二貫穿孔110HB的壁及第三貫穿孔110HC的壁上，且多個第一金屬層112a可形成於第一貫穿孔110HA與第二貫穿孔110HB之間，所述多個第一金屬層112a填充核心構件110中的狹縫110V，連接至在第三貫穿孔110HC的壁上形成的第二金屬層112b，且彼此間隔開。半導體晶片120可設置於第一貫穿孔110HA中，且多個被動組件125A及125B可分別設置於第二貫穿孔110HB及第三貫穿孔110HC中。
參照圖13B，核心構件110可具有第一貫穿孔110HA、第二貫穿孔110HB及第三貫穿孔110HC。在此種情形中，第二金屬層112b可形成於第二貫穿孔110HB的壁及第三貫穿孔110HC的壁上，且第一金屬層112a可形成於第一貫穿孔110HA與第二貫穿孔110HB之間以及第一貫穿孔110HA與第三貫穿孔110HC之間，第一金屬層112a填充核心構件110中的狹縫110V，且連接至在第三貫穿孔110HC的壁上形成的第二金屬層112b。半導體晶片120可設置於第一貫穿孔110HA中，且多個被動組件125A及125B可分別設置於第二貫穿孔110HB及第三貫穿孔110HC中。
參照圖13C，核心構件110可具有第一貫穿孔110HA、第二貫穿孔110HB及第三貫穿孔110HC。在此種情形中，第二金屬層112b可形成於第二貫穿孔110HB的壁及第三貫穿孔110HC的壁上，且填充核心構件110中的狹縫110V的多個第一金屬層112a可形成於第一貫穿孔110HA、第二貫穿孔110HB及第三貫穿孔110HC之間。所述多個第一金屬層112a可分別與第二金屬層112b間隔開。半導體晶片120可設置於第一貫穿孔110HA中，且多個被動組件125A及125B可分別設置於第二貫穿孔110HB及第三貫穿孔110HC中。
參照圖13D，核心構件110可具有第一貫穿孔110HA、第二貫穿孔110HB1、第三貫穿孔110HB2及第四貫穿孔110HC。在此種情形中，第二金屬層112b可形成於第二貫穿孔110HB1的壁、第三貫穿孔110HB2的壁及第三貫穿孔110HC的壁上，且多個第一金屬層112a可形成於第一貫穿孔110HA與第二貫穿孔110HB1之間以及第一貫穿孔與第三貫穿孔110HB2之間，所述多個第一金屬層112a填充核心構件110中的狹縫110V，且連接至在第四貫穿孔110HC的壁上形成的第二金屬層112b。另外，填充核心構件110中的狹縫110V的第一金屬層112a亦可形成於第一貫穿孔110HA、第二貫穿孔110HB1及第三貫穿孔110HB2之間。設置於第一貫穿孔110HA、第二貫穿孔110HB1及第三貫穿孔110HB2之間的第一金屬層112a可與第二金屬層112b間隔開。半導體晶片120可設置於第一貫穿孔110HA中，且多個被動組件125A及125B可分別設置於第二貫穿孔110HB1、第三貫穿孔110HB2及第四貫穿孔110HC中。
參照圖13E，核心構件110可具有第一貫穿孔110HA、第二貫穿孔110HB1、第三貫穿孔110HB2、第四貫穿孔110HC1及第五貫穿孔110HC2。在此種情形中，第二金屬層112b可形成於第二貫穿孔110HB1的壁、第三貫穿孔110HB2的壁、第四貫穿孔110HC1的壁及第五貫穿孔110HC2的壁上。另外，填充核心構件110中的狹縫110V且彼此間隔開的多個第一金屬層112a亦可形成於第一貫穿孔110HA、第二貫穿孔110HB1、第三貫穿孔110HB2、第四貫穿孔110HC1及第五貫穿孔110HC2之間。所述多個第一金屬層112a可分別與第二金屬層112b間隔開。半導體晶片120可設置於第一貫穿孔110HA中，且多個被動組件125A及125B可分別設置於第二貫穿孔110HB1、第三貫穿孔110HB2第四貫穿孔110HC1及第五貫穿孔110HC2中。
參照圖13F，核心構件110可具有第一貫穿孔110HA、第二貫穿孔110HB1、第三貫穿孔110HB2、第四貫穿孔110HC1及第五貫穿孔110HC2。在此種情形中，第二金屬層112b可形成於第二貫穿孔110HB1的壁、第三貫穿孔110HB2的壁、第四貫穿孔110HC1的壁及第五貫穿孔110HC2的壁上。另外，填充核心構件110中的狹縫110V且彼此間隔開的多個第一金屬層112a亦可形成於第一貫穿孔110HA、第二貫穿孔110HB1、第三貫穿孔110HB2、第四貫穿孔110HC1及第五貫穿孔110HC2之間。所述多個第一金屬層112a可分別連接至形成於第二貫穿孔110HB1、第三貫穿孔110HB2、第四貫穿孔110HC1及第五貫穿孔110HC2中的第二金屬層112b。半導體晶片120可設置於第一貫穿孔110HA中，且多個被動組件125A及125B可分別設置於第二貫穿孔110HB1、第三貫穿孔110HB2、第四貫穿孔110HC1及第五貫穿孔110HC2中。
參照圖13G及圖13H，核心構件110可具有第一貫穿孔110HA、第二貫穿孔110HB1、第三貫穿孔110HB2、第四貫穿孔110HC1及第五貫穿孔110HC2。在此種情形中，第二金屬層112b可形成於第二貫穿孔110HB1的壁、第三貫穿孔110HB2的壁、第四貫穿孔110HC1的壁及第五貫穿孔110HC2的壁上。另外，填充核心構件110中的狹縫110V的多個第一金屬層112a亦可分別形成於第一貫穿孔110HA與第四貫穿孔110HC1之間以及第一貫穿孔110HA與第五貫穿孔110HC2之間。所述多個第一金屬層112a可分別連接至形成於第二貫穿孔110HB1的壁及第三貫穿孔110HB2的壁上的第二金屬層112b。半導體晶片120可設置於第一貫穿孔110HA中，且多個被動組件125A及125B可分別設置於第二貫穿孔110HB1、第三貫穿孔110HB2、第四貫穿孔110HC1及第五貫穿孔110HC2中。
圖14及圖15是示出端視圖9所示扇出型半導體封裝模組的核心構件的填充有金屬層的狹縫是否存在而產生的影響的示意性平面圖。除了不存在核心構件110'的填充有金屬層的狹縫以外，圖14所示扇出型半導體封裝模組100'實質上相同於圖9或圖15所示扇出型半導體封裝模組100。圖14所示具有撇號的參考符號對應於上述無撇號的參考符號。因此將省略對圖14所示扇出型半導體封裝模組100'的說明以避免冗餘。
相較於圖14所示扇出型半導體封裝模組100'而言，圖15所示扇出型半導體封裝模組100能讓較低程度的由半導體晶片100及/或第一被動組件125A及第二被動組件125B產生的電磁干擾雜訊自扇出型半導體封裝模組100洩漏，此乃因第一金屬層112a會有效地防止電磁干擾雜訊經由第二貫穿孔110HB與第三貫穿孔110HC之間的通道洩漏。因此，來自扇出型半導體封裝模組100的電磁干擾雜訊可對扇出型半導體封裝模組100外的外部裝置或具有利用扇出型半導體封裝模組100實施的電子裝置的使用者具有較小的影響。
如上所述，根據本揭露中的例示性實施例，可提供一種扇出型半導體封裝模組，在所述扇出型半導體封裝模組中藉由將多個被動組件連同半導體晶片一起設置並模組化於單個封裝中，安裝面積可顯著減小、半導體晶片與所述多個被動組件之間的電性通路可顯著縮短且電磁干擾可易於藉由鍍覆來阻擋。
儘管以上已示出並闡述了各例示性實施例，然而對於熟習此項技術者而言將顯而易見的是，在不背離由隨附申請專利範圍所界定的本發明的範圍的條件下，可作出修改及變型。
100、100'‧‧‧半導體封裝模組110、110'‧‧‧核心構件110HA、110HB、110HB1、110HB2、110HC、110HC1、110HC2、110HA'、110HB'、110HC'‧‧‧貫穿孔110V‧‧‧狹縫112a、112b、112c、112d、112b'‧‧‧金屬層120、120'、2120、2220‧‧‧半導體晶片120P、2122、2222‧‧‧連接墊125A、125B、125A'、125B'‧‧‧被動組件130、130'、2130‧‧‧包封體132‧‧‧背側金屬層133‧‧‧背側通孔140、2140、2240‧‧‧連接構件141、2141、2241‧‧‧絕緣層142、2142‧‧‧重佈線層143、2143、2243‧‧‧通孔143B‧‧‧散熱結構143S‧‧‧阻擋結構150、180、2150、2223、2250‧‧‧鈍化層160、2160、2260‧‧‧凸塊下金屬層170‧‧‧電性連接結構1000‧‧‧電子裝置1010、2500‧‧‧主板1020‧‧‧晶片相關組件1030‧‧‧網路相關組件1040‧‧‧其他組件1050、1130‧‧‧照相機模組1060‧‧‧天線1070‧‧‧顯示器裝置1080‧‧‧電池1090‧‧‧訊號線1100‧‧‧智慧型電話1101、2121、2221‧‧‧本體1110‧‧‧母板1120‧‧‧電子組件2100‧‧‧扇出型半導體封裝2170、2270‧‧‧焊球2200‧‧‧扇入型半導體封裝2242‧‧‧配線圖案2243h‧‧‧通孔孔洞2251‧‧‧開口2280‧‧‧底部填充樹脂2290‧‧‧模製材料2301‧‧‧中介基板2302‧‧‧單獨的中介基板I-I'‧‧‧線L‧‧‧長度W‧‧‧寬度
藉由結合附圖閱讀以下詳細說明，將更清晰地理解本揭露的以上及其他態樣、特徵及優點，在附圖中： 圖1是示出電子裝置系統的實例的示意性方塊圖。 圖2是示出電子裝置的實例的示意性立體圖。 圖3A及圖3B是示出扇入型半導體封裝在被封裝之前及被封裝之後的狀態的示意性剖視圖。 圖4是示出扇入型半導體封裝的封裝製程的示意性剖視圖。 圖5是示出其中扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上的情形的示意性剖視圖。 圖6是示出其中扇入型半導體封裝嵌入於中介基板中且最終安裝於電子裝置的主板上的情形的示意性剖視圖。 圖7是示出扇出型半導體封裝的示意性剖視圖。 圖8是示出其中扇出型半導體封裝安裝於電子裝置的主板上的情形的示意性剖視圖。 圖9是示出扇出型半導體封裝模組的實例的示意性立體圖。 圖10是圖9所示扇出型半導體封裝模組的示意性剖視圖。 圖11是沿圖10所示扇出型半導體封裝模組的線I-I'截取的示意性平面圖。 圖12是示出在圖9所示扇出型半導體封裝模組的核心構件中形成金屬層的製程的示意圖。 圖13A至圖13H是示出圖9所示扇出型半導體封裝模組的核心構件的各種實例的示意性平面圖。 圖14及圖15是示出端視圖9所示扇出型半導體封裝模組的核心構件的填充有金屬層的狹縫是否存在而產生的影響的示意性平面圖。
100‧‧‧半導體封裝模組
110‧‧‧核心構件
112a、112b、112c‧‧‧金屬層
120‧‧‧半導體晶片
125A、125B‧‧‧被動組件
132‧‧‧背側金屬層
140‧‧‧連接構件

Claims (15)

  1. 一種扇出型半導體封裝模組，包括：核心構件，具有第一貫穿孔及第二貫穿孔以及一或多個狹縫，所述第一貫穿孔與所述第二貫穿孔彼此間隔開；半導體晶片，設置於所述第一貫穿孔中且具有主動面及非主動面，所述主動面上設置有連接墊，所述非主動面與所述主動面相對；一或多個第一被動組件，設置於所述第二貫穿孔中；包封體，包封所述核心構件、所述半導體晶片的所述非主動面、及所述一或多個第一被動組件中的每一者的至少部分；連接構件，設置於所述核心構件、所述半導體晶片的所述主動面及所述一或多個第一被動組件上，且包括重佈線層，所述重佈線層電性連接至所述連接墊及所述一或多個第一被動組件；第一金屬層，填充所述一或多個狹縫；以及第二金屬層，設置於所述第二貫穿孔的壁上，其中所述一或多個狹縫中的至少一者形成於所述第一貫穿孔與所述第二貫穿孔之間，所述一或多個狹縫穿過所述核心構件的頂側與底側，且至少一所述第一金屬層與至少一所述第二金屬層二者都設置於所述半導體晶片與至少一所述一或多個第一被動組件之間。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝模組，其中填充形成於所述第一貫穿孔與所述第二貫穿孔之間的所 述至少一個狹縫的所述第一金屬層連接至所述第二金屬層。
  3. 如申請專利範圍第1項所述的扇出型半導體封裝模組，其中填充形成於所述第一貫穿孔與所述第二貫穿孔之間的所述至少一個狹縫的所述第一金屬層是與所述第二金屬層間隔開的。
  4. 如申請專利範圍第1項所述的扇出型半導體封裝模組，更包括設置於所述核心構件的上表面上的第三金屬層。
  5. 如申請專利範圍第4項所述的扇出型半導體封裝模組，其中所述第三金屬層連接至所述第一金屬層及所述第二金屬層。
  6. 如申請專利範圍第4項所述的扇出型半導體封裝模組，更包括設置於所述包封體上的背側金屬層，其中所述背側金屬層經由背側通孔連接至所述第三金屬層，所述背側通孔貫穿所述包封體的至少部分。
  7. 如申請專利範圍第1項所述的扇出型半導體封裝模組，更包括設置於所述核心構件的下表面上的第四金屬層。
  8. 如申請專利範圍第7項所述的扇出型半導體封裝模組，其中所述第四金屬層連接至所述第一金屬層及所述第二金屬層。
  9. 如申請專利範圍第8項所述的扇出型半導體封裝模組，其中所述連接構件包括環繞所述重佈線層的電磁干擾(EMI)阻擋結構，且 所述第四金屬層連接至所述電磁干擾阻擋結構。
  10. 如申請專利範圍第1項所述的扇出型半導體封裝模組，其中所述連接構件包括設置於所述半導體晶片的所述主動面上的散熱結構。
  11. 如申請專利範圍第1項所述的扇出型半導體封裝模組，其中所述包封體填充所述第一貫穿孔及所述第二貫穿孔中的每一者的至少部分。
  12. 如申請專利範圍第11項所述的扇出型半導體封裝模組，其中所述第一貫穿孔的壁接觸所述包封體。
  13. 如申請專利範圍第1項所述的扇出型半導體封裝模組，其中所述核心構件更具有與所述第一貫穿孔及所述第二貫穿孔間隔開的第三貫穿孔，且一或多個第二被動組件設置於所述第三貫穿孔中。
  14. 如申請專利範圍第13項所述的扇出型半導體封裝模組，其中所述一或多個狹縫中的至少另一者形成於所述第一貫穿孔與所述第三貫穿孔之間。
  15. 如申請專利範圍第13項所述的扇出型半導體封裝模組，更包括：第三金屬層，設置於所述核心構件的上表面上；第四金屬層，設置於所述核心構件的下表面上；以及第五金屬層，設置於所述第三貫穿孔的壁上。
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