KR101215644B1 - 반도체 칩, 반도체 패키지 및 반도체 칩 제조방법 - Google Patents

반도체 칩, 반도체 패키지 및 반도체 칩 제조방법 Download PDF

Info

Publication number
KR101215644B1
KR101215644B1 KR1020100121246A KR20100121246A KR101215644B1 KR 101215644 B1 KR101215644 B1 KR 101215644B1 KR 1020100121246 A KR1020100121246 A KR 1020100121246A KR 20100121246 A KR20100121246 A KR 20100121246A KR 101215644 B1 KR101215644 B1 KR 101215644B1
Authority
KR
South Korea
Prior art keywords
substrate
semiconductor chip
opening
vias
sub
Prior art date
Application number
KR1020100121246A
Other languages
English (en)
Other versions
KR20120059798A (ko
Inventor
김성철
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020100121246A priority Critical patent/KR101215644B1/ko
Priority to US13/243,575 priority patent/US8823161B2/en
Priority to CN201110393423.0A priority patent/CN102487058B/zh
Publication of KR20120059798A publication Critical patent/KR20120059798A/ko
Application granted granted Critical
Publication of KR101215644B1 publication Critical patent/KR101215644B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H01L2225/06544—Design considerations for via connections, e.g. geometry or layout

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명의 반도체 칩은, 일면 및 이에 대향하는 타면을 갖는 기판과, 상기 기판의 일면에 형성된 칩패드와, 그리고 상기 칩패드에 전기적으로 연결되며, 상기 기판의 일면으로부터 타면으로 향하는 복수 개의 서브비아가 상기 기판의 일면 이외의 다른 지점에서 서로 전기적으로 연결되는 관통전극을 포함한다.

Description

반도체 칩, 반도체 패키지 및 반도체 칩 제조방법{Semiconductor chip, package and method for manufacturing semiconductor chip}
본 발명은 반도체 칩, 반도체 패키지 및 반도체 칩 제조방법에 관한 것으로서, 복수 개의 서브비아를 갖는 관통전극을 포함하는 반도체 칩, 반도체 패키지 및 반도체 칩의 제조방법에 관한 것이다.
최근 전자 제품의 소형화, 고성능화 및 휴대용 모바일(mobile) 제품의 수요 증가에 따라 초소형 대용량의 반도체 메모리에 대한 요구도 증대되고 있다. 일반적으로 반도체 메모리의 저장용량을 증대시키는 방법은, 반도체 칩의 집적도를 높여서 반도체 메모리의 저장용량을 증가시키는 방법과, 하나의 반도체 패키지 내부에 여러 개의 반도체 칩을 실장하여 조립하는 방법이 있다. 전자의 경우 많은 노력, 자본 및 시간이 소요되지만, 후자의 경우에는 패키징(packaging)하는 방법만을 변경하여 손쉽게 반도체 메모리의 저장용량을 늘릴 수 있다. 또한 후자의 경우, 전자보다 소요 자본, 연구 개발의 노력 및 개발 시간 측면에서 많은 장점이 있기 때문에 반도체 메모리 제조업체에서는 하나의 반도체 패키지에 여러 개의 반도체 칩을 실장하는 멀티 칩 패키지(Multi Chip Package)를 통하여 반도체 메모리 소자의 저장용량을 증대시키려고 노력하고 있다.
하나의 반도체 패키지 내부에 복수 개의 반도체 칩을 실장하는 방법은 반도체 칩을 수평으로 실장하는 방법과, 수직으로 실장하는 방법이 있다. 그러나 소형화를 추구하는 전자제품의 특징으로 인하여, 대부분의 반도체 메모리 제조업체는 반도체 칩을 수직으로 쌓아서 패키징하는 스택형 멀티 칩 패키지(Stack type Multi Chip Package)를 선호하고 있다. 적층 칩 패키지 기술은 단순화된 공정으로 패키지의 제조 단가를 낮출 수 있으며 대량 생산 등의 이점이 있는 반면, 적층되는 칩의 수 및 크기 증가에 따른 패키지 내부의 전기적 연결을 위한 배선 공간이 부족하다는 단점이 있다. 이러한 점들을 감안하여, 스택 패키지의 한 예로 관통전극(TSV: Through Silicon Via)을 이용한 패키지 구조가 제안되었다. 관통전극을 채용한 패키지는, 웨이퍼 단계에서 각 칩 내에 관통전극을 형성한 후 이 관통전극에 의해 수직으로 칩들간에 물리적 및 전기적 연결이 이루어지도록 한 구조를 취하고 있다.
현재, 반도체 칩의 칩패드에 대응하는 관통전극을 하나씩 형성하는 것이 일반적이다. 이 경우 관통전극의 오픈 불량 등이 발생하면 반도체 칩 또는 반도체 패키지 전체의 불량으로 이어지는 문제점이 발생한다. 관통전극의 폭(단면적)을 넓혀 관통전극의 오픈 불량 등을 해결할 수도 있으나, 각종 반도체 소자 등이 형성되는 지점을 피해 관통전극을 형성해야 하므로 관통전극의 폭(단면적)을 넓히는 데에는 한계가 있다.
본 발명이 해결하려는 과제는, 관통전극의 오픈 불량 등을 방지할 수 있도록 복수 개의 서브비아가 전기적으로 연결되는 관통전극을 포함하는 반도체 칩의 제조방법, 상기 관통전극을 포함하는 반도체 칩 및 반도체 패키지를 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 칩은 일면 및 이에 대향하는 타면을 갖는 기판; 상기 기판의 일면에 형성된 칩패드; 및 상기 칩패드에 전기적으로 연결되는 복수 개의 서브비아가 상기 기판의 일면 이외의 다른 지점에서 서로 전기적으로 연결되는 관통전극을 포함한다.
일 실시예에서 상기 복수 개의 서브비아 전부가 상기 기판의 타면으로 돌출될 수 있다.
일 실시예에서 상기 서브비아의 횡단면적은 상기 기판의 타면으로부터 중심부를 향해갈수록 커지다가 상기 중심부에서 상기 기판의 일면을 향해갈수록 작아지며, 상기 중심부에서 상기 서브비아가 서로 전기적으로 연결될 수 있다.
일 실시예에서 상기 서브비아는 그 횡단면적이 일정한 칼럼부와 상기 칼럼부의 횡단면적보다 횡단면적이 큰 볼록부를 포함하며, 상기 볼록부에서 서로 전기적으로 연결될 수 있다.
일 실시예에서 상기 서브비아의 횡단면적은 상기 기판의 일면으로부터 상기 기판의 타면을 향해갈수록 점차 커질 수 있다.
일 실시예에서 상기 서브비아는 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 백금(Pt), 팔라듐(Pd), 주석(Sn), 납(Pb), 아연(Zn), 인듐(In), 카드뮴(Cd), 크롬(Cr) 및 몰리브덴(Mo)으로 이루어진 군에서 어느 하나 이상 선택된 금속을 포함할 수 있다.
일 실시예에서 상기 서브비아는 관통비아와 블라인드 비아를 포함하며, 상기 관통비아와 블라인드 비아는 상기 기판 내부의 마이크로 채널을 통해 서로 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지는 일면 및 이에 대향하는 타면을 갖는 기판, 상기 기판의 일면에 형성된 칩패드 및 상기 칩패드에 전기적으로 연결되는 복수 개의 서브비아가 상기 기판의 일면 이외의 다른 지점에서 서로 전기적으로 연결되는 관통전극을 포함하는 반도체 칩을 포함한다.
본 발명의 일 실시예에 따른 반도체 칩 제조방법은 일면 및 이에 대향하는 타면을 갖는 기판의 일면으로부터 상기 타면을 향하여 서로 이격된 복수 개의 개구부를 형성하는 단계; 상기 개구부의 일측면이 서로 연결되도록 상기 개구부를 확장시키는 단계; 및 상기 개구부에 도전성 물질을 매립하는 단계를 포함한다.
일 실시예에서 상기 서로 이격된 복수 개의 개구부를 형성하는 단계는 이방성 식각에 의해 수행될 수 있다.
일 실시예에서 상기 개구부를 확장시키는 단계는 등방성 식각에 의해 수행될 수 있다.
일 실시예에서 상기 등방성 식각은 습식 식각에 의해 수행될 수 있다.
일 실시예에서 상기 습식 식각은 질산(HNO3)과 불산(HF)을 물이나 초산(CH3COOH)에 섞은 식각용액 또는 BHF를 사용하여 수행될 수 있다.
일 실시예에서 상기 등방성 식각은 플루오린(F)을 함유하는 가스를 사용한 건식 식각일 수 있다.
일 실시예에서 상기 개구부에 도전성 물질을 매립하는 단계 이전에 상기 개구부의 표면에 절연층을 형성하는 단계를 더 포함할 수 있다.
일 실시예에서 상기 개구부에 도전성 물질을 매립하는 단계 이전에 상기 개구부의 표면에 시드 금속층을 형성하는 단계를 더 포함할 수 있다.
일 실시예에서 상기 개구부의 표면에 시드 금속층을 형성하는 단계는 무전해 도금에 의해 수행될 수 있다.
일 실시예에서 상기 개구부에 도전성 물질을 매립하는 단계는 진공증착, 스퍼터링, 화학기상증착(CVD), 무전해도금, 전해도금, 디스펜스(dispense) 또는 스크린프린팅에 의해 수행될 수 있다.
본 발명에 따르면, 복수 개의 서브비아가 서로 전기적으로 연결되는 관통전극을 형성함으로써 관통전극의 오픈 불량 등을 방지하여 반도체 칩 및 반도체 패키지의 수율을 크게 향상시킬 수 있는 잇점이 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 칩의 단면도이다.
도 2 내지 도 5는 관통전극의 다양한 실시형태를 나타낸 것으로서, 도 1의 A 방향에서 바라본 평면도이다.
도 6 내지 도 10은 본 발명의 다른 실시예에 따른 반도체 칩의 일부 구성 단면도이다.
도 11a 내지 도 11f는 본 발명의 일 실시예에 따른 반도체 칩 제조방법을 나타낸 공정단면도이다.
도 12는 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 13은 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.
본 발명의 일 실시예에 따른 반도체 칩의 단면도인 도 1을 참조하여 설명하면, 본 발명의 일 실시예에 따른 반도체 칩은 기판(100), 칩패드(102)와 칩패드(102)에 전기적으로 연결되는 복수 개의 서브비아(104a, 104b, 104c)로 이루어진 관통전극(104)를 포함한다.
기판(100)은 일면(100a)과 이에 대향하는 타면(100b)을 가지며, 실리콘(Si), GaAs, LiTaO3, LiNbO3, 사파이어 등으로 이루어진 기재(backing material)에 배선 등이 형성되는 기판일 수도 있고, 패키지 내부의 반도체 칩과 외부의 인쇄회로기판(PCB)을 전기적으로 연결해주며 반도체 칩을 지지해주는 역할을 하는 패키지 기판일 수도 있으며, 통상의 인쇄회로기판 자체일 수도 있다. 이하에서는 특별한 언급이 없는 한 기판(100)이 실리콘 웨이퍼인 경우를 기준으로 설명하도록 하나 본 발명의 핵심적인 사상은 다른 재질, 다른 용도의 기판에도 그대로 적용될 수 있다.
칩패드(102)는 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 백금(Pt), 팔라듐(Pd), 주석(Sn), 납(Pb), 아연(Zn), 인듐(In), 카드뮴(Cd), 크롬(Cr) 및 몰리브덴(Mo)으로 이루어진 군에서 어느 하나 이상 선택된 금속, 도전성 유기물 등을 포함할 수 있으며 단층막은 물론 다층막 형태도 가능하다.
관통전극(104)은 기판의 일면(100a)으로부터 타면(100b)으로 향하는 복수 개의 서브비아(104a, 104b, 104c)로 구성되며, 서브비아(104a, 104b, 104c)는 상술한 칩패드(102)와 동일한 물질이거나 서로 다른 물질일 수 있으며, 단층막 또는 다층막일 수 있다. 서브비아(104a, 104b, 104c)는 기판의 일면(100a) 이외의 다른 지점에서 서로 전기적으로 연결되는데, 도 1에는 서브비아(104a, 104b, 104c)의 종단면(XY 평면으로 절단한 단면) 형상이 중심부가 볼록한 형태를 취해 중심부에서 서브비아(104a, 104b, 104c) 간의 전기적 접속이 이루어지는 일 실시예를 나타낸 것이다.
도 2 내지 도 5는 관통전극의 다양한 실시형태를 나타낸 것으로서, 도 1의 A 방향에서 바라본 평면도이다.
관통전극을 구성하는 서브비아는 그 횡단면(도 1의 XZ 평편으로 절단한 단면)의 직경이 동일한 복수 개의 서브비아(104a, 104b, 104c)일 수도 있고(도 2), 그 횡단면의 직경이 서로 다른 서브비아 일 수도 있다(도 3). 도 3에는 중심부에 존재하는 서브비아(104b)의 횡단면 직경이 외곽에 존재하는 서브비아(104a, 104c)의 직경보다 작은 경우를 나타내었으나 그 반대의 경우도 가능하며 복수 개의 서브비아의 횡단면 직경이 서로 다를 수도 있다. 한편, 도 2 및 도 3에 도시된 것과 같이, 서브비아(104a, 104b, 104c)의 중심축을 연결하는 선(L)이 일렬로 배열된 형태일 수도 있으나, 삼각형(도 4), 사각형(도 5) 및 그 밖의 다각형(도시하지 않음) 형태일 수도 있다. 또한, 서브비아의 횡단면이 원형, 타원형은 물론 삼각형, 사각형 등의 다각형 형태일 수도 있으며 그 단면 형상에 제한이 있는 것은 아니다.
도 6 내지 도 10은 본 발명의 다른 실시예에 따른 반도체 칩의 일부 구성 단면도이다.
도 6을 참조하면, 관통전극(104)을 형성하는 서브비아(104a, 104b, 104c)의횡단면적(XZ평면으로 절단한 상태의 단면적)이 기판의 타면(100b)으로부터 중심부를 향해갈수록 커지다 중심부에서 기판의 일면(100a)을 향해갈수록 작아지는 점은 도 1에 도시된 실시예와 동일하나 그 종단면(XY평면으로 절단한 상태의 단면) 형상이 직선형으로 이루어질 수 있다. 즉, 도 1에 도시된 서브비아의 종단면 형상이 양 단부가 컷팅된 타원형이라면, 도 6에 도시된 서브비아의 단면 형상은 기판의 타면(100b)으로부터 중심부를 향해갈수록 그 단면 형상이 직선형으로 커지다 중심부에서 기판의 일면(100a)을 향해갈수록 직선형으로 작아지는 양 단부가 컷팅된 마름모꼴일 수 있다.
도 7을 참조하면, 관통전극(104)을 구성하는 서브비아(104a, 104b, 104c)는 그 횡단면적이 일정한 칼럼부(104aa, 104ba, 104ca)와 칼럼부(104aa, 104ba, 104ca)보다 그 횡단면적이 큰 볼록부(104ab, 104bb, 104cb)로 이루어질 수 있으며, 볼록부(104ab, 104bb, 104cb)에서 서브비아(104a, 104b, 104c)가 서로 전기적으로 연결되도록 구성될 수 있다.
도 8을 참조하면, 관통전극(104)을 형성하는 서브비아(104a, 104b, 104c)는 기판의 타면(100b)으로부터 기판의 일면(100a)을 향해갈수록 그 횡단면적(XZ평면으로 절단한 상태의 단면적)이 점차 작아질 수 있으며, 그 횡단면의 형상은 원형, 타원형은 물론 삼각형, 사각형 등의 다각형일 수도 있다. 또한, 횡단면적이 큰 칩패드(102)의 반대쪽, 즉 기판의 타면(100b) 쪽에서 서로 전기적으로 연결되도록 구성할 수 있다.
도 9는 관통전극(104)을 형성하는 서브비아(104a, 104b, 104c)가 전극패드(102)에 직접 연결되지 않고 재배열배선(106)에 연결된 상태를 나타낸 것이다. 재배열배선(106)은 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 백금(Pt), 팔라듐(Pd), 주석(Sn), 납(Pb), 아연(Zn), 인듐(In), 카드뮴(Cd), 크롬(Cr) 및 몰리브덴(Mo)으로 이루어진 군에서 어느 하나 이상 선택된 금속, 도전성 유기물 등을 포함할 수 있으며 단층막은 물론 다층막 형태도 가능하다.
도 10은 블라인드 비아와 관통비아를 포함하는 실시 형태를 나타낸 것이다. 본 발명에서 관통비아(121)는 기판의 타면(100b)으로 돌출된 서브비아를, 블라인드 비아는 일측(칩패드(102)의 반대쪽)이 기판의 타면(100b)으로 돌출되지 못하고 기판(100)의 내부에 위치하는 비아를 가리키는 용어로 사용한 것이다. 도 10에는 하나의 관통비아(121)와 두 개의 블라인드 비아(122, 123)를 나타내었으나 관통비아와 블라인드 비아의 갯수에 제한이 있는 것은 아니다. 관통비아(121)와 블라인드 비아(122, 123)를 전기적으로 연결하는 마이크로 채널(124)이 기판(100)의 내부에 존재한다. 관통비아(121), 블라인드 비아(122, 123) 및 마이크로 채널(123)은 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 백금(Pt), 팔라듐(Pd), 주석(Sn), 납(Pb), 아연(Zn), 인듐(In), 카드뮴(Cd), 크롬(Cr) 및 몰리브덴(Mo)으로 이루어진 군에서 어느 하나 이상 선택된 금속, 도전성 유기물 등을 포함할 수 있으며 단층막은 물론 다층막 형태도 가능하다.
도 11a 내지 도 11f는 본 발명의 일 실시예에 따른 반도체 칩 제조방법을 나타낸 공정단면도이다.
도 11a를 참조하면, 기판(100)에 일면(100a)에 트랜지스터 등의 반도체 소자, 배선 패턴 등의 공정을 진행한 후 상기 기판의 일면(100a)에 포토레지스트를 도포하고 패터닝하여 포토레지스트 패턴(108)을 형성한다.
도 11b를 참조하면, 포토레지스트 패턴(108)을 식각 마스크로 하여 기판(100)을 식각하여 개구부(110)를 형성한다. 개구부(110)는 서로 이격되어 있으며, 그 측면은 서로 연결되지 않은 상태이다.
개구부(110)는 반응성 이온 식각(RIE: Reactive Ion Etch)에 의해 형성될 수 있다. 일반적인 DRIE(Deep Reactive Ion Etching) 방법은 물론 보쉬 공정(Bosch process)을 사용할 수도 있다. 보쉬공정은 SF6 플라즈마 이후 C4F8 플라즈마를 이용하여 폴리머 코팅을 추가하여 이방성 식각을 유도하는 공정이다. 일반적으로, 보쉬공정은 개구부의 측면에 요철이 발생하는 scalloping 현상이 발생하고 이로 인하여 추후 개구부 매립공정이 원활하게 이루어지지 못하는 단점이 있으나 본 발명은 추후 개구부 확장을 수행하므로 이러한 scalloping 현상이 전혀 문제되지 않는다. 개구부(110)는 레이저 식각에 의해서도 형성될 수 있다. 예를 들어, ND: YAG 레이저, CO2 레이저 등을 사용할 수 있으며, 자외선(UV) 영역의 레이저를 사용할 수 있다. 레이저 식각은 금속층의 가공이 가능하며 고속 가공공정이며 대면적에 용이하다. 또한 리소그래피가 없으며, 독성가스를 사용하지 않는 장점이 있다.
도 11c를 참조하면, 개구부의 측면이 서로 연결되도록 개구부를 확장한다. 개구부(110)의 확장은 등방성 식각을 통해 수행될 수 있다. 등방성 식각 특성을 보이는 습식 식각은 물론 등방성 건식 식각도 가능하다. 예를 들어, 질산(HNO3)과 불산(HF)을 물이나 초산(CH3COOH)에 섞은 식각용액을 사용한 습식 식각에 의해 개구부(110)을 확장할 수 있다. 질산은 실리콘과 반응하여 SiO2를 만들고 SiO2는 HF와 반응하여 물ㄹ과 H2SiF6를 생성시키는데, H2SiF6는 물에 용해된다. 또 다른 예를 들어 BHF(buffered hydrofuluoric acid) 용액을 사용한 습식 식각을 통해 개구부(100)의 측면 일부가 서로 연결될 때까지 식각을 진행할 수 있다. 등방성 건식 식각은 CF4, SF6 등 플루오린(F)을 함유하는 가스를 사용한 건식 식각일 수 있으나 본 발명이 이에 제한되는 것은 아니다. 개구부를 확장하여 개구부의 측면이 서로 연결되도록 한 후, 도금 공정에 의해 개구부(110)을 매립하는 경우에는 이후의 도금 공정이 용이하도록 화학적 처리 또는 물리적 처리를 통해 도금 밀착성을 향상시킬 수 있다.
도 11d를 참조하면, 개구부(110)의 표면에 절연층 내지 시드 금속층(112)을 형성할 수 있다. 도면부호 112는 절연층 및/또는 시드 금속층을 나타내며 절연층 또는 시드 금속층은 생략될 수 있다. 절연층은 유기 절연물 또는 무기 절연물 중 어느 하나 이상을 포함하는 절연물, 예를 들어 실리콘산화물을 포함하는 절연물로 이루어질 수 있으며, 절연층(112)의 형성은 스퍼터링, 화학기상증착(CVD) 등의 통상의 박막 증착공정을 사용할 수도 있으나, 확장된 개구부 측면의 피복이 용이하도록 스핀코팅(spin coating), 딥코팅(dip coating) 등의 코딩방법, 열산화법 등을 사용할 수도 있다.
예를 들어, SOG(Spin on Glass) 물질일 수 있다. Si(OH)4의 응축반응을 통해 형성되는 silicate SOG, -CH3 또는 -C2H5의 유기 도펀트를 함유한 siloxane SOG 물질 등을 사용할 수 있다. 이러한 액체상태의 SOG 용액(졸, sol)을 기판(100) 상에 도포한 후 고속 회전(스핀코팅, 졸겔코팅)시켜 균일한 막을 형성할 수 있다. 또한, SOG에 도펀트를 추가한 SOD(Spin On Dopant) 물질을 사용할 수도 있다. 보다 구체적으로 폴리실라잔계의 SOG 물질일 수 있다. 폴리실라잔계의 SOG 물질은 기본 골격이 Si-N, Si-H 및 N-H 결합으로 구성된다. 산소 및 물을 포함하는 분위기에서 베이킹하면 Si-N 결합이 Si-O 결합으로 치환된다. 이와 같은 SOG 물질을 코팅하고 추후 경화 공정을 수행하여 실리콘 산화막을 쉽게 얻을 수 있는 잇점이 있다. SOG 물질의 경화는 500℃ 이상, 바람직하게는 600℃ 이상의 온도에서 20분~1시간 정도 열처리하여 수행할 수 있다. 구체적인 온도 및 열처리 시간은 매립물질의 종류에 따라 또는 응용분야에 따라 달라질 수 있다. 한편, 아웃개싱을 위해 고온에서의 열처리 전에 200℃~300℃ 온도범위에서 건조하는 단계를 더 거칠 수 있다. 이와 같이 SOG 물질의 경화 공정을 거치면 SiO2로 이루어진 절연층(112)을 형성할 수 있다.
다른 예를 들어, 스핀코팅이 가능한 HSQ(hydrogen silsesquioxanes), MSQ(methylsilsesquioxane), FSQ(fluorinated silicate glass), PAE(pol alylene ethers), BCB(bis-benzpcyclo butenes), FPI(fluoro-polyimide) 등을 사용할 수 있다. HSQ와 MSQ는 실리콘 원자 하나당 1.5개의 산소와 1개의 수소 혹은 메틸기가 연결된 [RSiO3 /2]n(R：H or CH3) 화학구조를 가진 것으로, 단량체의 실리콘 원자에 붙어있는 3개의 alkoxy or halogen group(-OR, Cl)들이 물과 산,염기 촉매하에서 hydroxyl group(-OH)으로 변하고(hydrolysis) 이들 hydroxyl group간 혹은 alkoxy-hydroxylgroup 간의 축합반응(condensation)에 의해 pre-polymer로 성장하는 졸겔반응(sol-gel reaction)에 의해 합성된다. 합성된 pre-polymer는 일반적 유기용매에 잘 녹아 스핀코팅에 의해 원하는 두께의 박막을 얻을 수 있으며 열 경화에 의해 안정한 저유전 박막을 얻을 수 있다. HSQ와 MSQ는 400℃ 정도에서 열경화시킬 수 있다. BCB는 350℃ 정도의 낮은 온도범위 내에서 열적으로 안정된 성질을 갖고 있지만, 갭필링 특성 및 접착력이 우수한 장점이 있다.
또 다른 예를 들어, 열산화법에 의해 SiO2 절연층을 형성할 수도 있다. 실리콘을 O2나 H2O 분위기에서 열을 가하면 SiO2로 이루어진 열산화막이 형성된다. 또 다른 예를 들어, 화상기상증착, 원자층 화학기상증착(ALCVD)에 의해 SiO2, Al2O3, HfO2 등의 금속산화물로 이루어진 박막을 형성할 수도 있다.
시드 금속층(112)은 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 백금(Pt), 팔라듐(Pd), 주석(Sn), 납(Pb), 아연(Zn), 인듐(In), 카드뮴(Cd), 크롬(Cr) 및 몰리브덴(Mo)으로 이루어진 군에서 어느 하나 이상 선택된 금속, 도전성 유기물 등을 포함할 수 있으며 단층막은 물론 다층막 형태일 수도 있다.
예를 들어, 무전해 도금에 의해 구리 시드 금속층을 형성할 수 있다. 무전해 구리도금에 사용하는 도금액은 구리이온 소스, pH 조절제, 환원제를 포함하며 그 밖에 착물형성제로 EDTA(ethylenediamine tetraacetic acid), 계면활성제 등을 포함할 수 있다. 구리이온 소스로는 CuSO4?5H2O, CuSO4 등, pH 조절제로 KOH, NaOH 등, 환원제로 포름알데히드(HCHO) 등을 들 수 있으나 본 발명이 이에 제한되는 것은 아니다. 무전해 구리도금은 하기의 반응에 의해 구리가 환원제(예를 들어, 포름알데히드)에 의해 환원됨으로써 이루어질 수 있다.
Cu2 + + 2HCHO + 4OH- → Cu + 2H2O + 2HCO2 -
또한 팔라듐(Pd), 팔라듐/주석(Pd/Sn) 화합물 등의 촉매를 사용할 수 있다. pH 조절제에 의해 pH가 올라가면(약 pH 10 이상) 포름알데히드의 강력한 환원작용이 일어나며 전자가 발생된다. 이 전자가 구리이온으로 흘러가 구리이온이 팔라듐 촉매 위에 석출이 되어 구리 시드층이 도포될 수 있다.
도 11e를 참조하면, 도전성 물질로 상기 개구부를 매립한다. 도전성 물질(114)은 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 백금(Pt), 팔라듐(Pd), 주석(Sn), 납(Pb), 아연(Zn), 인듐(In), 카드뮴(Cd), 크롬(Cr) 및 몰리브덴(Mo)으로 이루어진 군에서 어느 하나 이상 선택된 금속, 도전성 유기물 등을 포함할 수 있으며 단층막은 물론 다층막 형태로 도전성 물질이 매립될 수도 있다. 개구부는 진공증착, 스퍼터링, 화학기상증착(CVD) 등의 통상의 박막제조공정은 물론 무전해도금, 전해도금, 디스펜스(dispense), 스크린프린팅(screen printing) 등에 의해 매립될 수 있으며 그 매립방법에 제한이 있는 것은 아니다.
예를 들어, 구리 전해도금에 의해 개구부를 매립할 수 있으며 구리 전해도금 이전에 시드 금속층을 형성하는 단계가 추가될 수 있다. 구리 전해도금의 일 예를 들면, 전해도금 수용액은 구리이온 소스, 전기전도성을 조절하는 황산(H2SO4), 환원반응을 조절하는 염산(HCl) 등을 포함할 수 있으며, 그 밖의 첨가제를 더 포함할 수 있다. 즉, 황산(H2SO4)과 물속에 구리이온 소스로 CuSO4를 넣으면 CuSO4는 Cu2 +이온과 SO4 2 -이온으로 분해된다. 구리 전해도금 후 전기적 특성 향상을 위해 전해 금도금을 더 수행할 수 있으며, 금의 부착을 돕기 위해 니켈 표면의 활성화 처리를 먼저 수행할 수 있다. 금-구리 성분은 강도가 약해 쉽게 마모되는 경향이 있고, 구리 위에 직접 금을 도금하면 금 성분이 구리쪽으로 구리 성분이 금쪽으로 이동하여 금 도금에 의한 전도성 향상이라는 원래의 목적을 상실할 수 있기 때문에 전해 금도금 이전에 전해 니켈도금을 수행하는 것이 바람직하다. 전해 금도금을 위한 도금액은 금원으로서 클로로아우레이트 또는 금 설파이트를 사용할 수 있고, 착제로서 시안계 또는 비시안계 화합물을 첨가하여 사용할 수 있으나 본 발명의 전해 금도금을 위한 도금액에 제한이 있는 것은 아니다. 니켈 전해도금에 의해 니켈층을 형성하는 방법에 제한이 있는 것은 아니다. 일례를 들면, NiSO4?6H2O 120~230g/L, NiCL2 5~35g/L, H3PO4 5~35 g/L를 포함하는 수용액 또는 NiSO4?6H2O 120~230g/L, Na4Cl 10~30g/L, ZnSO4?7H2O 20~50g/L를 포함하는 수용액일 수 있으며, 25~50℃의 수용액 온도, pH 4~7의 조건에서 니켈층을 형성할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
또 다른 예를 들어, 스크린 프린팅에 의해 금속 페이스트를 매립하고 건조, 소성을 거쳐 도전성 물질이 매립된 서브비아를 형성할 수 있으며, 무전해 도금에 의해 도전성 물질로 개구부를 매립할 수도 있다.
도 11f를 참조하면, 도전성 물질(114)을 패터닝하고 기판의 타면(100b)을 제거하여 도전성 물질을 노출시킨다. 추가적으로 범핑, 다이싱 공정이 수행될 수 있다. 기판의 타면(100b)의 제거는 도전성 물질(114)과 실리콘의 식각비 조절을 통한 선택적 식각에 의해 수행될 수 있다. 한편 도면에는 칩패드(102)와 서브비아(104a, 104b, 104c)가 동시에 형성되는 것을 나타내었으나 칩패드(102)는 서브비아(104a, 104b, 104c) 형성 전에 이미 존재할 수도 있고, 서브비아(104a, 104b, 104c)를 형성한 후 별도의 형성공정을 거칠 수도 있다.
도 12는 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다. 도 12를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지는 제1반도체칩(150), 제2반도체칩(250) 및 제3반도체칩(350)을 포함하는 적층 패키지이다. 도 12에는 3개의 반도체 칩이 적층된 구조를 도시하였으나 반도체 칩의 갯수는 일례에 불과하며 적어도 하나 이상의 반도체 칩을 포함할 수 있다.
제1반도체칩(150)에는 제1칩패드(102)에 연결되는 복수 개의 제1서브비아(104a, 104b, 104c)를 포함하는 제1관통전극(101), 제2반도체칩(250)에는 제2칩패드(202)에 연결되는 복수 개의 제2서브비아(104a, 104b, 104c)를 포함하는 제2관통전극(204), 제3반도체칩(350)에는 제3칩패드(302)에 연결되는 복수 개의 제3서브비아(304a, 304b, 304c)를 포함하는 제3관통전극(304) 존재한다. 제1반도체칩(150), 제2반도체칩(250) 및 제3반도체칩(350)에는 복수 개의 관통전극이 존재할 수 있으나 설명의 편의상 하나의 각각 하나의 관통전극을 도시한 것이며, 상기 칩들은 서로 다른 종류의 칩일 수도 서로 같은 종류의 칩일 수도 있다.
이와 같이, 관통전극을 서로 전기적으로 연결되는 복수 개의 서브비아로 구성함으로써 칩과 칩을 적층시에 약간의 미스얼라인(misalign)이 발생하더라도 오픈 불량을 방지할 수 있어 공정마진을 확보할 수 있다.
도 13은 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다. 도 13을 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지는 제1반도체칩(150), 제2반도체칩(250) 및 제3반도체칩(350)을 포함하는 적층 패키지이다. 도 13에는 3개의 반도체 칩이 적층된 구조를 도시하였으나 반도체 칩의 갯수는 일례에 불과하며 2개 이상의 반도체 칩이 적층될 수 있다.
제1반도체칩(150)에는 제1칩패드(102)에 연결되는 복수 개의 제1서브비아(104a, 104b, 104c)를 포함하는 제1관통전극(101), 제2반도체칩(250)에는 제2칩패드(202)에 연결되는 복수 개의 제2서브비아(104a, 104b, 104c)를 포함하는 제2관통전극(204), 제3반도체칩(350)에는 제3칩패드(302)에 연결되는 복수 개의 제3서브비아(304a, 304b, 304c)를 포함하는 제3관통전극(304) 존재한다. 제1반도체칩(150), 제2반도체칩(250) 및 제3반도체칩(350)에는 복수 개의 관통전극이 존재할 수 있으나 설명의 편의상 하나의 각각 하나의 관통전극을 도시한 것이며, 상기 칩들은 서로 다른 종류의 칩일 수도 서로 같은 종류의 칩일 수도 있다.
제1반도체칩(150)의 제1관통전극(104)와 제2반도체칩(250)의 제2관통전극(204)을 제1솔더범프(160)에 의해 연결할 수 있으며, 제2반도체칩(250)의 제2관통전극(204)과 제3반도체칩(350)의 제3관통전극(304)을 제2솔더범프(260)에 의해 연결할 수 있다. 도시된 바와 같이, 관통전극을 서로 전기적으로 연결되는 복수 개의 서브비아로 구성함으로써 칩과 칩을 적층시 관통전극을 구성하는 서브비아의 사이사이에 솔더범프가 침투되어 접합 신뢰성을 향상시킬 수 있다.
솔더범프(160, 260)는 Sn-Pb계 합금 솔더, Sn-Pb-Ag계 합금 솔더 등을 이용할 수 있으며, 융점이 217℃인 SAC(Sn-Ag-Cu계) 합금 솔더를 이용할 수도 있으며 그 밖의 솔더도 이용할 수 있다.
100...기판 102...칩패드
104a, 104b, 104c...서브비아 104...관통전극
106...재배열배선 108...포토레지스트 패턴
110...개구부 112...절연층 및/또는 시드 금속층
114...도전성 물질 121...관통비아
122, 123...블라인드 비아 124...마이크로 채널

Claims (18)

  1. 일면 및 이에 대향하는 타면을 갖는 기판;
    상기 기판의 일면에 형성된 칩패드; 및
    상기 칩패드에 전기적으로 연결되면서 상기 기판을 관통하는 복수 개의 서브비아들로 이루어진 관통전극을 포함하며,
    상기 복수 개의 서브비아가 상기 기판의 일면 이외의 다른 지점에서 서로 접촉하는 반도체 칩.
  2. 제1항에 있어서,
    상기 복수 개의 서브비아 전부가 상기 기판의 타면으로 돌출되는 반도체 칩.
  3. 제2항에 있어서,
    상기 서브비아의 횡단면적은 상기 기판의 타면으로부터 중심부를 향해갈수록 커지다가 상기 중심부에서 상기 기판의 일면을 향해갈수록 작아지며, 상기 중심부에서 상기 서브비아가 서로 전기적으로 연결되는 반도체 칩.
  4. 제2항에 있어서,
    상기 서브비아는 그 횡단면적이 일정한 칼럼부와 상기 칼럼부의 횡단면적보다 횡단면적이 큰 볼록부를 포함하며, 상기 볼록부에서 서로 전기적으로 연결되는 반도체 칩.
  5. 제2항에 있어서,
    상기 서브비아의 횡단면적은 상기 기판의 일면으로부터 상기 기판의 타면을 향해갈수록 점차 커지는 반도체 칩.
  6. 제1항에 있어서,
    상기 서브비아는 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 백금(Pt), 팔라듐(Pd), 주석(Sn), 납(Pb), 아연(Zn), 인듐(In), 카드뮴(Cd), 크롬(Cr) 및 몰리브덴(Mo)으로 이루어진 군에서 어느 하나 이상 선택된 금속을 포함하는 도전성 물질로 이루어진 반도체 칩.
  7. 제1항에 있어서,
    상기 서브비아는 관통비아와 블라인드 비아를 포함하며, 상기 관통비아와 블라인드 비아는 상기 기판 내부의 마이크로 채널을 통해 서로 전기적으로 연결되는 반도체 칩.
  8. 일면 및 이에 대향하는 타면을 갖는 기판, 상기 기판의 일면에 형성된 칩패드 및 상기 칩패드에 전기적으로 연결되며 상기 기판을 관통하는 복수 개의 서브비아들로 이루어진 관통전극을 포함하며, 상기 복수 개의 서브비아가 상기 기판의 일면 이외의 다른 지점에서 서로 접촉하는 반도체 칩을 적어도 하나 이상 포함하는 반도체 패키지.
  9. 일면 및 이에 대향하는 타면을 갖는 기판의 일면으로부터 상기 타면을 향하여 서로 이격된 복수 개의 개구부를 형성하는 단계;
    상기 개구부의 일측면이 서로 연결되도록 상기 개구부를 확장시키는 단계; 및
    상기 개구부에 도전성 물질을 매립하는 단계
    를 포함하는 반도체 칩 제조방법.
  10. 제9항에 있어서,
    상기 서로 이격된 복수 개의 개구부를 형성하는 단계는 이방성 식각에 의해 수행되는 반도체 칩 제조방법.
  11. 제9항에 있어서,
    상기 개구부를 확장시키는 단계는 등방성 식각에 의해 수행되는 반도체 칩 제조방법.
  12. 제11항에 있어서,
    상기 등방성 식각은 습식 식각에 의해 수행되는 반도체 칩 제조방법.
  13. 제12항에 있어서,
    상기 습식 식각은 질산(HNO3)과 불산(HF)을 물이나 초산(CH3COOH)에 섞은 식각용액 또는 BHF를 사용하여 수행되는 반도체 칩 제조방법.
  14. 제11항에 있어서,
    상기 등방성 식각은 플루오린(F)을 함유하는 가스를 사용한 건식 식각인 반도체 칩 제조방법.
  15. 제9항에 있어서,
    상기 개구부에 도전성 물질을 매립하는 단계 이전에 상기 개구부의 표면에 절연층을 형성하는 단계를 더 포함하는 반도체 칩 제조방법.
  16. 제9항에 있어서,
    상기 개구부에 도전성 물질을 매립하는 단계 이전에 상기 개구부의 표면에 시드 금속층을 형성하는 단계를 더 포함하는 반도체 칩 제조방법.
  17. 제16항에 있어서,
    상기 개구부의 표면에 시드 금속층을 형성하는 단계는 무전해 도금에 의해 수행되는 반도체 칩 제조방법.
  18. 제9항에 있어서,
    상기 개구부에 도전성 물질을 매립하는 단계는 진공증착, 스퍼터링, 화학기상증착(CVD), 무전해도금, 전해도금, 디스펜스(dispense) 또는 스크린프린팅에 의해 수행되는 반도체 칩 제조방법.
KR1020100121246A 2010-12-01 2010-12-01 반도체 칩, 반도체 패키지 및 반도체 칩 제조방법 KR101215644B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020100121246A KR101215644B1 (ko) 2010-12-01 2010-12-01 반도체 칩, 반도체 패키지 및 반도체 칩 제조방법
US13/243,575 US8823161B2 (en) 2010-12-01 2011-09-23 Semiconductor chip, semiconductor package, and method for manufacturing semiconductor chip for reducing open failures
CN201110393423.0A CN102487058B (zh) 2010-12-01 2011-12-01 半导体芯片、半导体封装件以及半导体芯片的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100121246A KR101215644B1 (ko) 2010-12-01 2010-12-01 반도체 칩, 반도체 패키지 및 반도체 칩 제조방법

Publications (2)

Publication Number Publication Date
KR20120059798A KR20120059798A (ko) 2012-06-11
KR101215644B1 true KR101215644B1 (ko) 2012-12-26

Family

ID=46152530

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100121246A KR101215644B1 (ko) 2010-12-01 2010-12-01 반도체 칩, 반도체 패키지 및 반도체 칩 제조방법

Country Status (3)

Country Link
US (1) US8823161B2 (ko)
KR (1) KR101215644B1 (ko)
CN (1) CN102487058B (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105742226B (zh) * 2014-12-09 2019-05-21 中国科学院微电子研究所 半导体器件制造方法
US9922951B1 (en) * 2016-11-12 2018-03-20 Sierra Circuits, Inc. Integrated circuit wafer integration with catalytic laminate or adhesive
US10340198B2 (en) * 2017-02-13 2019-07-02 Mediatek Inc. Semiconductor package with embedded supporter and method for fabricating the same
KR20190036264A (ko) * 2017-09-27 2019-04-04 삼성전기주식회사 팬-아웃 반도체 패키지 모듈
WO2021040178A1 (ko) * 2019-08-23 2021-03-04 에스케이씨 주식회사 패키징 기판 및 이를 포함하는 반도체 장치
KR20220117583A (ko) * 2021-02-17 2022-08-24 엘지이노텍 주식회사 회로기판 및 이를 포함하는 패키지 기판

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100532455B1 (ko) * 2003-07-29 2005-11-30 삼성전자주식회사 Ｍｉｍ 커패시터 및 배선 구조를 포함하는 반도체 장치의제조 방법
US7148554B2 (en) * 2004-12-16 2006-12-12 Delphi Technologies, Inc. Discrete electronic component arrangement including anchoring, thermally conductive pad
TWI336608B (en) * 2006-01-31 2011-01-21 Sony Corp Printed circuit board assembly and method of manufacturing the same
KR100850115B1 (ko) * 2007-05-18 2008-08-04 주식회사 동부하이텍 반도체 소자 접합 방법
KR100937664B1 (ko) 2007-12-26 2010-01-19 주식회사 동부하이텍 반도체 소자의 패드 및 그의 제조 방법
US8178976B2 (en) * 2008-05-12 2012-05-15 Texas Instruments Incorporated IC device having low resistance TSV comprising ground connection
US8330256B2 (en) * 2008-11-18 2012-12-11 Seiko Epson Corporation Semiconductor device having through electrodes, a manufacturing method thereof, and an electronic apparatus
WO2010057339A1 (en) * 2008-11-19 2010-05-27 Hong Kong Applied Science and Technology Research Institute Co. Ltd Semiconductor chip with through-silicon-via and sidewall pad
CN101483149B (zh) * 2009-02-13 2010-08-04 华中科技大学 一种硅通孔互连结构的制备方法
US8507940B2 (en) * 2010-04-05 2013-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Heat dissipation by through silicon plugs

Also Published As

Publication number Publication date
US8823161B2 (en) 2014-09-02
KR20120059798A (ko) 2012-06-11
CN102487058B (zh) 2016-05-18
CN102487058A (zh) 2012-06-06
US20120139118A1 (en) 2012-06-07

Similar Documents

Publication Publication Date Title
JP5500464B2 (ja) マスクを使用せずに導電性ビアに対して裏面位置合わせを行うことによる半導体構成部品の製造方法
US10849240B2 (en) Contact structures with porous networks for solder connections, and methods of fabricating same
US8258055B2 (en) Method of forming semiconductor die
KR101215644B1 (ko) 반도체 칩, 반도체 패키지 및 반도체 칩 제조방법
US6235554B1 (en) Method for fabricating stackable chip scale semiconductor package
US7022609B2 (en) Manufacturing method of a semiconductor substrate provided with a through hole electrode
US8227295B2 (en) IC die having TSV and wafer level underfill and stacked IC devices comprising a workpiece solder connected to the TSV
US8263491B2 (en) Substrate with feedthrough and method for producing the same
US7884488B2 (en) Semiconductor component with improved contact pad and method for forming the same
US6998533B2 (en) Electronic device and method of manufacturing same
US20010027011A1 (en) Semiconductor device and manufacturing method therefor, circuit board, and electronic equipment
CN108878296B (zh) 一种三维微凸点的制备方法
EP2634795A1 (en) Process for manufacture of through-type wiring substrate, and through-type wiring substrate
US20080268638A1 (en) Substrate with Feedthrough and Method for Producing the Same
WO2011055825A1 (ja) シリコン貫通ビアプロセスにおけるシリコン基板裏面エッチング用エッチング液及びこれを用いたシリコン貫通ビアを有する半導体チップの製造方法
JP3975194B2 (ja) パッケージの製造方法
KR101195271B1 (ko) 반도체 장치 및 그 제조방법
JP2003203940A (ja) 半導体チップ及び配線基板並びにこれらの製造方法、半導体ウエハ、半導体装置、回路基板並びに電子機器
CN103258791B (zh) 通过制备超细间距微凸点实现金属互连的方法及相应器件
CN102683309B (zh) 晶圆级植球印刷填充通孔的转接板结构及其制作方法
JP2009259876A (ja) 半導体装置および半導体装置の製造方法
KR20120054994A (ko) 반도체 소자의 제조방법
CN104716055B (zh) 晶圆级封装方法
JP2011249562A (ja) 半導体装置及びその製造方法
TW477047B (en) Method for forming bumps by using copper as solder pads

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20151120

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee