KR101195271B1 - 반도체 장치 및 그 제조방법 - Google Patents

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    • H01L2224/30151—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry being uniform, i.e. having a uniform pitch across the array
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73257—Bump and wire connectors
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80053—Bonding environment
    • H01L2224/80095—Temperature settings
    • H01L2224/80099—Ambient temperature
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/81896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8384—Sintering
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
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Abstract

본 발명의 반도체 장치는 제1전면에 제1본딩패드와 상기 제1본딩패드의 일부를 노출시키는 절연층이 형성된 제1칩; 상기 제1칩의 제1전면의 전부 또는 일부를 덮는 제1접합층; 상기 제1접합층을 매개로 상기 제1칩의 제1전면과 제2후면이 접합되고, 제2전면에 제2본딩패드가 존재하며, 상기 제1본딩패드와 상기 제2본딩패드를 전기적으로 연결하는 관통전극이 존재하는 제2칩; 및 상기 제2본딩패드에 형성되어 상기 제2전면으로 돌출된 도전성 돌기를 포함한다.

Description

반도체 장치 및 그 제조방법{Semiconductor apparatus and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로서, 보다 상세하게는 플립칩 구현이 용이한 반도체 장치 및 그 제조방법에 관한 것이다.
현재 반도체 기술은 마이크론 이하의 선폭, 수백만 개 이상의 셀(cell), 고속화 및 많은 열 방출 등을 추구하고 있다. 그런데 상대적으로 이를 패키징하는 기술이 낙후되어 있어, 반도체 성능이 반도체 자체의 성능보다는 패키징과 이에 따른 전기 접속에 의해 결정되고 있는 경우가 많다. 실제로 고속 전자제품의 전체 전기신호 지연은 상당 부분이 칩과 칩 사이에서 발생하는 패키지 지연에 의해 발생하고 있다. 이와 같은 문제점을 해결하기 위해서 반도체 패키지 기술은 TSOP(thin smalloutline package)에서 BGA(ball grid array)에 이어 CSP(chip size package)를 걸쳐 플립칩(flip chip) 기술로 발전하고 있다.
그런데 플립칩 패키지는 다수 개의 반도체 칩을 다단으로 적층하는 것이 어렵다. 또한, 서로 다른 이종의 칩을 적층하기가 쉽지 않으며 박형화에 한계가 있다.
본 발명의 목적은 다단 적층이 용이하며, 두께가 얇은 플립칩 패키지를 구현할 수 있는 반도체 장치 및 그 제조방법을 제공하는 것이다.
본 발명의 하나의 관점은 반도체 장치에 관한 것이다. 상기 반도체 장치는 제1전면에 제1본딩패드와 상기 제1본딩패드의 일부를 노출시키는 절연층이 형성된 제1칩; 상기 제1칩의 제1전면의 전부 또는 일부를 덮는 제1접합층; 상기 제1접합층을 매개로 상기 제1칩의 제1전면과 제2후면이 접합되고, 제2전면에 제2본딩패드가 존재하며, 상기 제1본딩패드와 상기 제2본딩패드를 전기적으로 연결하는 관통전극이 존재하는 제2칩; 및 상기 제2본딩패드에 형성되어 상기 제2전면으로 돌출된 도전성 돌기를 포함한다.
상기 제1접합층은 실리콘산화막층, 표면활성화층, 페이스트층 또는 고분자물질층일 수 있다.
구체적으로, 상기 실리콘산화막층은 서로 이격된 복수 개의 실리콘산화막 돌출부로 이루어진 실리콘산화막 패턴일 수 있으며, 상기 페이스트층은 서로 이격된 복수 개의 페이스트 돌출부 또는 줄무늬(라인&스페이스) 패턴일 수 있으며, 상기 고분자물질층은 BCB, PAE, PBO 또는 에폭시를 포함할 수 있다.
상기 관통전극은 상기 제1본딩패드와 상기 제2칩에 존재하는 다층 구조의 회로패턴 중 최하층 배선을 연결하며, 상기 회로패턴은 상기 제2본딩패드에 전기적으로 연결될 수 있다.
상기 도전성돌기는 구리 필라와 상기 구리 필라 상에 적층된 솔더 범프로 이루어진 구리 필라 범프일 수 있다.
본 발명의 다른 관점에 따른 반도체 장치는 기판; 제3전면이 상기 기판을 향하여 플립칩 실장되는 제3칩; 제1전면에 제1본딩패드가 존재하며, 상기 제1전면에 대향하는 제1후면이 상기 제3칩의 제3후면에 접합되는 제1칩; 상기 제1칩의 제1전면과 제1접합층을 매개로 제2후면이 접합되며 상기 제2후면에 대향하는 제2전면에 제2본딩패드가 존재하는 제2칩; 상기 제2본딩패드와 상기 기판의 와이어본딩용 패드에 연결되는 본딩와이어; 및 상기 제1본딩패드와 상기 제2칩의 제2전면에 형성된 회로패턴을 연결하며 상기 제2칩을 관통하는 관통전극;을 포함한다.
상기 반도체 장치는, 상기 제3칩이 베이스밴드처리부이며 상기 제1칩과 제2칩은 저장부인 통신 모듈일 수 있다.
상기 제3칩은 디램 칩이고, 상기 제1칩과 제2칩은 플래시 메모리 칩이며, 상기 제2칩 상에 적층된 플래시 메모리 컨트롤러를 포함할 수 있다.
본 발명의 또 다른 관점은 반도체 장치 제조방법에 관한 것이다. 상기 반도체 장치 제조방법은 제1전면 및 이에 대향하는 제1후면을 갖는 상기 제1전면에 반도체 소자와 상기 반도체 소자에 전기적 신호를 인가하기 위한 회로패턴과 상기 회로패턴에 연결되는 제1본딩패드를 형성하는 단계; 제2전면 및 이에 대향하는 제2후면을 갖는 비아 미들 구조 또는 비아 퍼스트 구조의 제2웨이퍼를 준비하는 단계; 상기 제2웨이퍼의 제2후면과 상기 제1웨이퍼의 제1전면을 접합하는 단계; 상기 제2웨이퍼를 관통하며 상기 제1본딩패드에 연결되는 관통전극을 형성하는 단계; 및 상기 제2웨이퍼의 제2전면에 상기 관통전극과 연결되는 회로패턴, 상기 회로패턴에 전기적으로 연결되는 제2본딩패드를 형성하는 단계;를 포함한다.
상기 제2웨이퍼의 제2후면과 상기 제1웨이퍼의 제1전면을 접합하는 단계 이전에, 상기 제2후면의 두께 일부를 제거하는 단계를 포함할 수 있다.
구체적으로, 상기 제2후면의 두께 일부를 제거하는 단계는 상기 제2후면을 그라인딩하는 단계; 및 상기 제2후면을 건식식각, 습식식각 또는 화학기계적연마하는 단계;를 포함할 수 있다.
상기 제2웨이퍼의 제2후면과 상기 제1웨이퍼의 제1전면을 접합하는 단계는 산화막 접합, 표면활성화 접합, 페이스트층을 매개로 한 접합 또는 고분자물질층을 매개로 한 접합에 의해 수행될 수 있다.
구체적으로, 상기 산화막 접합은 상기 제2웨이퍼의 제2후면에 열산화 공정을 통해 서로 이격된 돌출부로 이루어진 실리콘산화막 패턴을 형성하는 단계; 상기 제2웨이퍼의 제2후면을 BHF 또는 RCA로 습식식각하는 단계; 및 상기 제2웨이퍼의 제2후면과 상기 제1웨이퍼의 제1전면을 접촉시킨 후 200℃ ~ 800℃로 가열하는 단계;를 포함할 수 있으며, 상기 페이스트층을 매개로 한 접합은 제1웨이퍼의 제1전면 또는 제2웨이퍼의 제2후면에 유전체 페이스트를 서로 이격된 돌출부로 이루어진 페이스트 패턴 또는 줄무늬 패턴으로 도포하는 단계; 상기 유전체 페이스트를 매개로 상기 제1웨이퍼의 제1전면과 상기 제2웨이퍼의 제2후면을 접촉시키는 단계; 및 상기 유전체 페이스트를 소성하는 단계;를 포함할 수 있으며, 상기 고분자물질층을 매개로 한 접합은 BCB, PAE, PBO 또는 에폭시를 포함하는 열경화성 고분자를 상기 제1웨이퍼의 제1전면 또는 상기 제2웨이퍼의 제2후면에 코팅하는 단계; 상기 열경화성 고분자가 코팅된 제1웨이퍼 또는 제2웨이퍼를 베이킹하는 단계; 상기 열경화성 고분자가 코팅된 제1웨이퍼 또는 제2웨이퍼를 상기 열경화성 고분자의 경화온도까지 상승시키는 단계; 및 상기 제1웨이퍼와 제2웨이퍼를 가압하는 단계;를 포함할 수 있다.
상기 제2웨이퍼의 제2전면에 상기 관통전극과 연결되는 회로패턴, 상기 회로패턴에 전기적으로 연결되는 제2본딩패드를 형성하는 단계 이후, 상기 제2웨이퍼의 제2본딩패드에 연결되는 도전성돌기를 형성하는 단계를 포함할 수 있다.
상기 제2웨이퍼의 제2전면에 상기 관통전극과 연결되는 회로패턴, 상기 회로패턴에 전기적으로 연결되는 제2본딩패드를 형성하는 단계 이후, 제3전면에 반도체 소자, 상기 반도체 소자에 전기적 신호를 인가하기 위한 회로패턴 및 상기 회로패턴에 연결된 제2본딩패드가 형성된 제3웨이퍼를 준비하는 단계; 및 상기 제3전면에 대향하는 상기 제3웨이퍼의 제3후면과 상기 제1웨이퍼의 제1후면을 접합하는 단계; 를 포함할 수 있다.
상기 제3전면에 대향하는 상기 제3웨이퍼의 제3후면과 상기 제1웨이퍼의 제1후면을 접합하는 단계 이후, 순차적으로 적층된 제3웨이퍼, 제1웨이퍼 및 제2웨이퍼를 소잉하여 제3칩, 제1칩 및 제2칩을 형성하는 단계; 상기 제3칩의 제3전면을 기판을 향하도록 하여 상기 기판에 플립칩 본딩하는 단계; 및 상기 제2칩과 상기 기판을 와이어 본딩하는 단계;를 포함할 수 있다.
본 발명의 반도체 장치 및 그 제조방법은 플립칩 패키지의 다단 적층이 용이하며, 비아 미들 또는 비아 퍼스트 구조를 활용함으로써 각종 반도체 소자와 배선 등이 형성된 이후 관통전극을 형성해야 하는 공정상의 어려움을 해소할 수 있다. 또한, 두께가 얇은 하이브리드 플립칩 패키지를 구현할 수 있다.
도 1은 본 발명의 일 실시예에 따른 제1웨이퍼의 개략 구성 단면도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 제2웨이퍼의 개략 구성 단면도이다.
도 3은 제2웨이퍼 후면의 두께 일부를 제거한 상태를 나타낸 단면도이다.
도 4a 내지 도 4c는 산화막 접합의 일 실시예를 설명하기 위한 도면이다.
도 5는 표면활성화 접합을 설명하기 위한 도면이다.
도 6a는 페이스트를 이용한 접합의 실시예를 설명하기 위한 단면도, 도 6b 내지 도 6e는 그 평면도이다.
도 7은 제1웨이퍼와 제2웨이퍼가 접합한 상태를 나타낸 단면도이다
도 8은 제1웨이퍼와 제2웨이퍼를 접합한 후 제2웨이퍼를 관통하는 관통홀을 형성한 상태를 나타낸 단면도, 도 9는 관통전극을 형성한 상태를 나타낸 단면도, 도 10은 관통전극 형성 후 BEOL 공정을 완료한 상태를 나타낸 단면도, 도 11은 도전성돌기를 형성한 상태를 나타낸 단면도이다.
도 12는 본 발명의 일 실시예에 따른 플립칩 패키지를 나타낸 단면도이다.
도 13은 본 발명의 다른 실시예에 따른 반도체 장치 및 그 제조방법를 설명하기 위한 단면도이다.
도 14는 본 발명의 다른 실시예에 따른 반도체 장치의 단면도이다.
도 15는 본 발명의 또 다른 실시예에 따른 반도체 장치(통신 모듈)의 개략적인 구성을 나타낸 블럭도이다.
도 16은 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 또한, 도면들에 있어서, 막(층) 및 영역들의 두께는 명확성을 기하기 위하여 과장될 수 있다.
이하, 본 발명의 일 실시예에 따른 반도체 장치 및 그 제조방법을 설명하기 위한 도면인 도 1 내지 도 12를 참조하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 제1웨이퍼의 개략 구성 단면도이다. 도 1을 참조하면, 전면(100a, 이하 '제1전면'이라 함)과 이에 대향하는 후면(100b, 이하 '제1후면'이라 함)을 갖는 제1웨이퍼(100)를 준비한다. 제1웨이퍼(100)는 반도체 메모리 소자, 로직 소자, 광 소자, 디스플레이 소자 등을 제조하기 위한 웨이퍼일 수 있다. 이하에서는 특별한 언급이 없는 한 실리콘 웨이퍼(100) 상에 메모리 소자를 제조하는 공정을 기준으로 설명하도록 하나 본 발명의 핵심적인 사상은 다른 소자와 다른 반도체 장치를 제조하는 데에도 적용될 수 있다.
본 발명에서 '전면'은 능동 소자, 수동 소자 등의 반도체 소자가 형성되는 면(액티브 영역이 존재하는 면)을 가리키는 용어로 사용하며, '후면'은 상기 전면에 대향하는 면을 가리키는 용어로 사용하도록 한다. 또한, 전면 또는 후면이라고 표현하는 경우 웨이퍼 자체의 표면일 수도 있고, 상기 표면에 반도체 소자, 절연층, 도전층 등이 존재하는 경우 상기 반도체 소자, 절연층, 도전층 등을 가리킬 수도 있다.
제1웨이퍼(100)의 제1전면(100a)에는 게이트(102)와 소스/드레인(104)으로 이루어진 트랜지스터가 제조될 수 있다. 그 밖에 메모리 장치를 구성하는 커패시터(도시하지 않음), 층간절연막(106), 게이트(102)와 소스/드레인(104)에 전기적 신호를 인가하기 위한 각종 비트라인, 워드라인 등의 회로패턴(108), 절연층(112) 등이 형성될 수 있으며, 외부 회로기판 등과의 전기적 연결을 위한 패드(110, 이하 '제1본딩패드'라 함)가 형성될 수 있다. 즉, 제1웨이퍼(100)는 FEOL(Front-End-Of-Line) 공정과 BEOL(Back-End-Of-Line) 공정이 완료되어 각종 반도체 소자와 배선 등이 형성된 Fab out 웨이퍼일 수 있다. 도면에는 설명의 편의를 위해 간략히 도시하였다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 제2웨이퍼의 개략 구성 단면도이다. 도 2a 및 도 2b를 참조하면, 전면(200a, 이하 '제2전면'이라 함)과 이에 대향하는 후면(200b, 이하 '제2후면'이라 함)을 갖는 제2웨이퍼(200)를 준비한다. 제2웨이퍼(200)는 반도체 메모리 소자, 로직 소자, 광 소자, 디스플레이 소자 등을 제조하기 위한 웨이퍼일 수 있다. 이하에서는 특별한 언급이 없는 한 실리콘 웨이퍼(200) 상에 메모리 소자를 제조하는 공정을 기준으로 설명하도록 하나 본 발명의 핵심적인 사상은 다른 소자, 다른 반도체 장치를 제조하는 데에도 적용될 수 있다.
관통전극(TSV: Through Silicon Via)을 이용한 3D 집적회로(IC) 공정 기술은 관통전극을 언제 형성하는 지에 따라 크게 비아 퍼스트(Via first), 비아 미들(Via middle), 비아 라스트(Via last)로 분류할 수 있다. 비아 퍼스트는 비아를 형성하고 난 이후에 트랜지스터, 콘택 플러그 등을 형성하는 FEOL(Front-End-Of-Line) 공정을 진행한다. 비아 미들은 FEOL 공정을 진행한 뒤 비아를 형성하고 이를 도전성 물질로 매립하여 관통전극을 형성한 이후에 BEOL(Back-End-Of-Line) 공정을 진행하며, 비아 라스트는 FEOL 공정과 BEOL 공정이 완료된 웨이퍼에 관통전극을 형성한다.
본 발명에서 제2웨이퍼(200)는 비아 미들 또는 비아 퍼스트 구조의 웨이퍼인 것이 바람직하다. 본 발명에서 '비아 미들' 구조의 웨이퍼를 관통전극 형성공정과 BEOL 공정이 진행되기 전의 FEOL 공정이 진행된 웨이퍼를 의미하는 용어로 사용하도록 하며, '비아 퍼스트' 구조의 웨이퍼를 관통전극 형성공정 및 FEOL 공정이 진행되지 않은 웨이퍼를 의미하는 용어로 사용하도록 하며, '비아 라스트' 구조의 웨이퍼를 FEOL 공정과 BEOL 공정이 완료된 웨이퍼를 의미하는 용어로 사용하도록 한다.
도 2a에 도시된 제2웨이퍼(200)는 제2전면(200a)에 게이트(202)와 소스/드레인(204)으로 이루어진 트랜지스터와 절연층(206) 등이 형성될 수 있으며, 금속 배선을 형성하기 전까지의 공정이 진행된 비아 미들 구조의 웨이퍼이다. 다시 말하면, 전공정(FEOL) 공정이 완료된 웨이퍼일 수 있다. 예를 들어, 아이솔레이션(트렌치, LOCOS), 웰(n웰.p웰), 게이트 산화막, 게이트 전극, 스페이서, 커패시터, 소스/드레인, 배선 전 층간절연막 및 콘택트 플러그 등이 형성된 웨이퍼일 수 있다. 다만, 전술한 공정이 모두 수행되어야 하는 것은 아니며 제조 프로세스에 따라 일부 공정이 생략되거나 추가될 수도 있고, 공정 순서가 바뀔 수도 있다. 도 2b에 도시된 제2웨이퍼(200)는 비아 퍼스트 구조의 웨이퍼이다. 즉, FEOL 공정 진행 전의 웨이퍼이다.
즉, 본 발명에서 제2웨이퍼(200)는 비아 퍼스트 또는 비아 미들 구조의 웨이퍼인 것이 바람직하다. 이하에서는 특별한 언급이 없는 한, 제2웨이퍼(200)가 비아 미들 구조의 웨이퍼임을 전제로 하여 설명하도록 한다.
도 3은 제2웨이퍼 제2후면의 두께 일부를 제거한 상태를 나타낸 단면도이다. 도 3을 참조하면, 제2웨이퍼 제2후면(200b)의 두께 일부를 제거한 후 제2웨이퍼의 제2후면(200b)과 제1웨이퍼의 제1전면(100a)을 접합하게 된다.
제2후면(200b)의 두께 일부를 제거하는 공정은 제2후면(200b)의 1차 박화공정과 2차 박화공정으로 진행될 수 있다. 1차 박화공정은 웨이퍼의 두께를 큰 폭으로 줄이기 위한 공정으로서, 기계적인 그라인딩(Back grinding) 방법에 의해 수행될 수 있다. 2차 박화공정은 웨이퍼 표면의 거칠기를 줄이고 그라인딩 공정에서 발생한 웨이퍼의 물리적 손상을 완화하기 위한 공정으로서, 건식식각, 습식식각 또는 화학기계적연마(CMP: Chemical Mechanical Polishing)를 통해 수행될 수 있다. 건식식각은 SF6를 이용하여 수행될 수 있고, 습식식각은 TMAH(Tetramethylammonium hydroxide)나 수산화칼륨(KOH) 용액을 이용하여 수행될 수 있다. 화학기계적연마의 공정 조건에 제한이 있는 것은 아니나 pH 9~11에서 0.1~0.5㎛ 실리카 슬러리로 수행될 수 있다.
상기 박화공정 이후 제1웨이퍼(100)의 제1전면(100a)과 제2웨이퍼(200)의 제2후면(200b)을 접합한다. 제1웨이퍼(100)와 제2웨이퍼(200)의 접합 방법에 제한이 있는 것은 아니다. 예를 들어, 산화막 접합(Oxide to oxide bonding), 표면활성화 접합(SAB: Surface Activated Bonding), 페이스트를 이용한 접합 또는 고분자 결합 접합 등이 가능하다.
도 4a 내지 도 4c는 산화막 접합의 일 실시예를 설명하기 위한 도면이다.
도 4a를 참조하면, 산화막 접합을 위해서 제2웨이퍼(200)의 제2후면(200b)에 열산화(Thermal oxidation) 공정을 이용하여 실리콘산화막(SiOx)을 형성하고 리소그래피 공정을 이용하여 소정 형태로 패터닝하여 서로 이격된 실리콘산화막 돌출부(201)로 이루어진 실리콘산화막 패턴을 형성할 수 있다. 상기 리소그래피 공정은 생략될 수 있다. 즉, 제2웨이퍼(200)의 제2후면(200b)을 모두 덮는 실리콘산화막을 형성하고 이를 매개로 접합할 수도 있다. 서로 이격된 돌출부(201)로 이루어진 실리콘산화막 패턴으로 형성함으로써 추후 접합시 가해지는 압력에 의해 웨이퍼가 깨지거나 크랙이 생성되는 것을 방지할 수 있는 잇점이 있다. 상기 실리콘산화막의 두께에 제한이 있는 것은 아니며, 수십nm ~ 수백nm로 형성할 수 있다. 또한, 실리콘산화막 패턴을 구성하는 실리콘산화막 돌출부(201)의 직경에 제한이 있는 것은 아니며, 예를 들어 수㎛ ~ 수백㎛로 형성할 수 있다.
제1웨이퍼(100)에 존재하는 절연층(112)은 실리콘산화막(SiOx)일 수 있다. 즉, 상기 절연층(112)을 직접 접합에 이용할 수 있다. 또는, 절연층(112) 위에 별도의 실리콘산화막을 더 형성할 수도 있다.
실리콘산화막 패턴의 형태(실리콘산화막 돌출부의 배열)에 제한은 없다. 예를 들어, 도 4b에 도시된 것과 같이, 실리콘산화막 돌출부가 가로, 세로 방향으로 규칙적으로 배열된 형태일 수 있다. 그 밖에 불규칙적인 배열을 가질 수도 있다.
실리콘산화막 패턴 형성 후, 실리콘산화막 패턴이 형성된 제2웨이퍼(200)의 제2후면(200b)을 습식식각(습식세정)할 수 있다. 습식식각을 위한 식각액은 BHF(Buffered HF), RCA 등을 이용할 수 있으나 식각액(세정액)에 제한이 있는 것은 아니다. RCA는 DI(Deionized water)와 과산산수소(H2O2), 수산화암묘늄(NH4OH) 및 염산(HCl)의 혼합액이다. 습식식각에 의해 접합되는 실리콘산화막 패턴의 유효면적을 증가시킬 수 있고, 그 표면을 깨끗하게 유지하며, 아울러 그 표면을 친수화시켜 결합력을 증가시켜, 보다 낮은 온도에서 접합하는 것이 가능하다.
도 4c를 참조하면, 실리콘산화막 패턴이 형성된 제2웨이퍼(200)의 제2후면(200b)과 제1웨이퍼(100)의 제1전면(100a)에 존재하는 절연층(112)을 접촉시키고 가열, 가압을 통해 접합할 수 있다. 상온에서의 접합도 가능하나 상온에서의 접합은 결합력이 약할 수 있으므로 접합시 가열해주는 것이 바람직하다. 가열온도에 제한이 있는 것은 아니며, 예를 들어 200℃ ~ 800℃에서 가열할 수 있다. 물론 800℃ 이상으로 승온시키는 것도 가능하나 이전에 형성된 반도체 소자 등의 특성 열화를 방지하고 저비용으로 접합하기 위해서는 가능한 한 낮은 온도에서 수행되는 것이 바람직하다. 제1웨이퍼(100)와 제2웨이퍼(200)를 지그(Zig)에 놓고 가열, 가압할 수 있으며, 가압은 수 kPa ~ 수 MPa 정도로 가압할 수 있다.
도 5는 표면활성화 접합을 설명하기 위한 도면이다. 표면활성화 접합은 접합 전에 표면을 활성화시켜 고체 표면이 본래 갖고 있는 응집에너지를 접합 에너지로 이용하는 것으로서, 표면활성화는 아르곤(Ar)과 같은 불활성 가스를 이용한 원자빔(FAB; Fast Atom Beam), 이온빔 충격을 통해 표면을 불안정한 상태로 만들어 이를 접합에 이용할 수 있다. 그 밖에도 플라즈마 조사, 라디칼 조사 등을 이용할 수도 있다. 원자빔은 1~5 eV의 에너지를 가진 원자빔을 이용할 수 있고, 이온빔은 수십 eV의 대전류 이온빔을 사용할 수 있다. 플라즈마 조사나 라디칼 조사에는 DC 플라즈마와 RF 플라즈마, RIE 모드에서의 라디칼 조사 등을 사용할 수 있다.
도시된 것과 같이, 원자빔 등을 제2후면(200b)에 조사하면 표면에 존재하는 자연산화막 등이 제거되고 실리콘과 실리콘 간의 결합이 깨져 불안정한 상태의 표면활성화층(203)이 생성된다. 표면활성화 접합을 위해서는 제2후면(200b)에 접합되는 제1웨이퍼의 제1전면(100a)에도 실리콘이 존재하는 것이 바람직하다. 따라서, 제1전면(100a)의 절연층(도 1의 112) 상에 비정질실리콘층 또는 폴리실리콘층을 형성하고 전술한 원자빔 충격 등을 동일하게 수행하여 표면활성화층을 생성시키는 것이 보다 유효할 수 있다.
도 6a는 페이스트를 이용한 접합을 설명하기 위한 단면도, 도 6b 내지 도 6e는 그 평면도이다. 도시된 것과 같이, 제1웨이퍼(100)와 제2웨이퍼(200)는 페이스트를 이용하여 접합될 수 있다.
페이스트를 이용한 웨이퍼 접합을 하기 위해서는, 먼저 페이스트(120)를 제1웨이퍼의 제1전면(100a) 또는 제2웨이퍼의 제2후면(도 2a 및 도 2b의 200b) 중 적어도 일면에 페이스트를 도포한다. 이하, 제1웨이퍼의 제1전면(100a)에 도포하는 경우를 기준으로 설명하도록 한다.
페이스트(120)의 도포는 스크린 프린팅(Screen printing) 등의 인쇄기술을 이용할 수 있으며, 페이스트(120)는 전기절연성을 보이는 유전체 페이스트인 것이 바람직하다. 상기 유전체 페이스트는 실리콘산화물 등의 금속산화물, 유리 프릿(Glass frit), 유기 비히클 등을 포함할 수 있다.
페이스트의 도포 형태에 제한이 있는 것은 아니다. 예를 들어, 페이스트를 제1웨이퍼의 제1전면(100a)을 모두 덮는 형태로 도포할 수도 있고(도 6b), 추후 관통전극이 형성될 영역을 제외하고 도포할 수도 있고(도 6c), 추후 관통전극이 형성될 영역을 제외한 줄무늬(라이&스페이스) 패턴으로 도포할 수도 있고(도 6d), 추후 관통전극이 형성될 영역을 제외한 격자 패턴으로 도포할 수도 있다(도 6e). 또는 전술한 실리콘산화막 패턴과 같이 서로 이격된 복수 개의 페이스트 돌출부가 반복된 형태(도시하지 않음)일 수도 있다. 제1웨이퍼의 제1전면(100a)를 모두 덮는 형태보다는 추후 페이스트의 건조 및 소성 공정에서 용매 등의 유기 비히클이 배출되기 용이하도록 제1웨이퍼의 제1전면(100a) 중 일부 영역만 도포하는 것이 바람직하다.
페이스트를 도포한 후 제1웨이퍼(100)와 제2웨이퍼(200)를 접촉시키고 건조공정과 소성과정을 거쳐 제1웨이퍼(100)와 제2웨이퍼(200)를 접합할 수 있다. 제1웨이퍼(100)와 제2웨이퍼(200)를 접촉시키기 전에 먼저 페이스트의 건조공정을 수행할 수도 있다.
한편, 도면에 도시하지 않았으나, 제1웨이퍼(100)와 제2웨이퍼(200)는 고분자 결합을 이용하여 접합될 수 있다. 즉, 고분자를 스핀 코팅하고 경화 공정을 통해 고분자 물질의 상호확산 및 가교반응을 일으켜 접합할 수 있다. 구체적으로 살펴보면, BCB(Benzocyclobutene), PAE(Poly arylene ether), PBO(Polyp-phenylenebenzobioxazole) 또는 에폭시 등의 열경화성 고분자를 제1웨이퍼의 제1전면(도 1의 100a) 또는 제2웨이퍼의 제2후면(도 2a 및 도 2b의 200b) 중 적어도 일면에 스핀 코팅하고, 베이킹(Baking)하는 단계, 상기 열경화성 고분자의 경화온도(Tc, Curing Temperature)까지 상승시키는 단계, 제1웨이퍼와 제2웨이퍼를 가압하는 단계를 통해 고분자 결합을 이용한 접합을 할 수 있다.
도 7은 제1웨이퍼(100)와 제2웨이퍼(200)가 접합층(150, 이하 '제1접합층'이라 함)을 매개로 접합한 상태를 나타낸 것이다. 도시된 제2웨이퍼(200)는 비아 미들 구조의 웨이퍼이나, 전술한 것과 같이, 비아 퍼스트 구조의 웨이퍼일 수도 있다. 제1접합층(150)은 전술한 것과 같이, 실리콘산화막층, 표면활성화층, 페이스트층 또는 고분자물질층일 수 있다.
도 8은 제2웨이퍼(200)를 관통하는 관통홀을 형성한 상태를 나타낸 단면도이다. 도 8에 도시된 것과 같이, 웨이퍼 접합 후 제2웨이퍼(200)를 관통하는 관통홀(H)을 형성한다. 즉, 제2웨이퍼의 절연층(206) 상면으로부터 제2웨이퍼(200)와 제1접합층(150)을 관통하며 제1본딩패드(110)의 상면을 노출시키는 관통홀(H)을 형성한다. 또한, 전술한 것과 같이, 관통홀(H)이 형성되는 영역에는 제1접합층(150)이 존재하지 않는 형태일 수 있다. 이 경우, 관통홀(H) 형성 공정에서 제1접합층(150)을 제거할 필요가 없으므로 서로 다른 물질층을 식각하지 않아도 되는 잇점이 존재한다.
상기 관통홀(H)의 형성방법에 제한은 없다. 예를 들어, DRIE(Deep Reactive Ion Etching) 방법 또는 레이저 식각 방법에 의해 형성할 수 있다. DRIE 방법은 플라즈마를 이용한 식각 기술로서, SF6 플라즈마를 사용하여 실리콘을 에칭시키고, SF6 플라즈마 이후 C4F8 플라즈마를 이용하여 폴리머 코팅을 추가하여 이방성 식각을 유도하는 공정을 사용할 수 있다. 레이저 식각 방법은 금속층의 가공이 가능하며 고속 가공공정이며 대면적에 용이하다. 또한 리소그래피가 없으며, 독성가스를 사용하지 않는 장점이 있다. 레이저 식각을 위한 레이저로는 ND: YAG 레이저, CO2 레이저 등을 사용할 수 있으며, 자외선(UV) 영역의 레이저를 사용할 수 있다.
도 9는 관통전극을 형성한 상태를 나타낸 단면도이다. 도전성 물질로 관통홀(도 8의 H)을 매립하기 전에, 관통홀의 표면에 관통홀절연층을 형성하고, 배리어층 및 시드층을 형성할 수 있으나, 관통전극(220)을 구성하는 재료의 종류, 매립 방법 등에 따라 상기 관통홀절연층, 배리어층, 시드층 중 어느 하나 이상이 생략되거나 추가적인 다른 층을 더 형성할 수도 있다.
관통홀절연층(도시하지 않음)은 관통홀의 표면에 형성되어 이후에 형성되는 관통전극(220)과 제2웨이퍼(200) 간의 절연기능을 수행할 수 있다. 상기 관통홀절연층은 유기 절연물 또는 무기 절연물 중 어느 하나 이상을 포함하는 절연층, 예를 들어 실리콘산화물을 포함하는 절연물로 이루어질 수 있으며, 관통홀절연층의 형성은 스퍼터링(Sputtering), 화학기상증착(CVD: Chemical Vapor Deposition), 열산화법 등의 통상의 박막 증착공정을 사용할 수도 있으며, 스핀코팅(Spin coating), 딥코팅(Dip coating) 등의 코딩 방법을 사용할 수도 있다. 바람직하게는, 화학기상증착에 의해 실리콘산화막(SiOx)을 형성할 수 있다.
관통전극(220)을 전기도금으로 형성하는 경우, 관통전극(220) 형성 전에 시드층(도시하지 않음)을 형성하는 것이 바람직하다. 상기 시드층은 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 백금(Pt), 팔라듐(Pd), 주석(Sn), 납(Pb), 아연(Zn), 인듐(In), 카드뮴(Cd), 크롬(Cr), 몰리브덴(Mo) 및 루테늄(Ru) 중 어느 하나 이상을 포함하는 금속으로 이루어지는 것이 바람직하다.
시드층의 형성방법에 제한이 있는 것은 아니다. 예를 들어, 진공증착, 스퍼터링, 화학기상증착 또는 무전해 도금 등에 형성할 수 있다. 구체적으로, 무전해 도금에 의해 구리를 포함하는 시드 금속층을 형성할 수 있다. 무전해 구리도금에 사용하는 도금액은 구리이온 소스, pH 조절제, 환원제를 포함하며 그 밖에 착물형성제, 계면활성제 등을 포함할 수 있다. 구리이온 소스로는 CuSO4?5H2O, CuSO4 등, pH 조절제로 KOH, NaOH 등, 환원제로 포름알데히드(HCHO) 등을 들 수 있으나 본 발명이 이에 제한되는 것은 아니다. 또한 팔라듐(Pd), 팔라듐/주석(Pd/Sn) 화합물 등의 촉매를 사용할 수 있다. pH 조절제에 의해 pH가 올라가면(약 pH 11 이상) 환원제의 환원작용이 일어나며 전자가 발생된다. 이 전자가 구리이온으로 흘러가 구리이온이 팔라듐 촉매 위에 석출이 되어 구리 시드층이 코팅될 수 있다. 다른 예를 들어, 스퍼터링, 화학기상증착에 의해 구리, 루테늄 또는 텅스텐으로 이루어진 시드 금속층을 형성할 수도 있다.
배리어층(도시하지 않음)은 추후 관통홀을 매립하는 금속물질의 확산을 방지하기 위한 것으로, 특히 구리로 관통전극을 형성하는 경우에 유용할 수 있다. 배리어층은 티타늄(Ti), 탄탄륨(Ta), 텅스텐(W), 몰리브덴(Mo) 또는 이들의 질화물 등을 포함할 수 있으며, 화학기상증착 또는 스퍼터링 등에 의해 형성할 수 있으나 배리어층의 재질 및 형성방법에 제한이 있는 것은 아니다.
이후, 도전성 물질로 관통홀(도 8의 H)을 매립하여 관통전극(220)을 형성하는데, 도전성 물질은 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 백금(Pt), 팔라듐(Pd), 주석(Sn), 납(Pb), 아연(Zn), 인듐(In), 카드뮴(Cd), 크롬(Cr), 몰리브덴(Mo) 및 루테늄(Ru) 중 어느 하나 이상을 포함하는 금속, 도전성 유기물 등을 포함할 수 있으며, 단층막은 물론 다층막 형태로 도전성 물질을 매립할 수도 있다. 도전성 물질의 매립은 진공증착, 스퍼터링, 화학기상증착, 무전해 도금, 전기도금, 디스펜싱(dispensing) 또는 스크린 프린팅 중 어느 하나 이상의 방법을 사용하여 매립될 수 있으나, 그 매립 방법에 제한이 있는 것은 아니다.
예를 들어, 구리 전기도금에 의해 관통홀을 매립할 수 있다. 구리 전기도금의 일 예를 들면, 전기도금 수용액은 구리이온 소스, 전기전도성을 조절하는 황산(H2SO4), 환원반응을 조절하는 염산(HCl) 등을 포함할 수 있으며, 그 밖의 첨가제를 더 포함할 수 있다. 즉, 황산(H2SO4)과 물속에 구리이온 소스로 CuSO4를 넣으면 CuSO4는 Cu2 +이온과 SO4 2 -이온으로 분해된다. 구리 전해도금 후 전기적 특성 향상을 위해 금 전기도금을 더 수행할 수 있는데, 금-구리 성분은 강도가 약해 쉽게 마모되는 경향이 있고, 구리 위에 직접 금을 도금하면 금 성분이 구리쪽으로 구리 성분이 금쪽으로 이동하여 금 도금에 의한 전도성 향상이라는 원래의 목적을 상실할 수 있기 때문에 금 전기도금 이전에 니켈 전기도금을 수행할 수 있다. 금 전기도금을 위한 도금액은 금원으로서 클로로아우레이트 또는 금 설파이트를 사용할 수 있고, 착제로서 시안계 또는 비시안계 화합물을 첨가하여 사용할 수 있으나 본 발명의 금 전기도금을 위한 도금액에 제한이 있는 것은 아니다.
다른 예를 들어, 화학기상증착에 의해 텅스텐, 구리를 매립할 수도 있다. 화학기상증착에 의한 구리 매립시, Cu(hfac)와 같은 유기금속전구체를 이용한 유기금속 화학기상증착(MOCVD: Metal Organic Chemical Vapor Deposition) 방법을 이용할 수 있다.
한편, 제2웨이퍼(200)가 비아 퍼스트 구조인 경우, 후속 공정과의 열적, 재료적 호환성 확보를 위해 폴리실리콘 또는 도핑된 폴리 실리콘을 사용하여 관통홀(도 8의 H)을 매립할 수 있다. 폴리실리콘으로 매립하는 경우 화학기상증착에 의해 매립할 수 있으며, 이 경우 전술한 시드층이 생략될 수 있는 잇점이 있다.
도 10은 관통전극 형성 후 BEOL 공정을 완료한 상태를 나타낸 단면도이다. 도 10을 참조하면, 관통전극(220)이 형성된 제2웨이퍼(200)의 제2전면(200a)에 하부의 트랜지스터 등에 전기적 신호를 절단하기 위한 비트라인, 워드라인 등의 회로패턴(208), 추후 패키지 기판 또는 회로기판과의 전기적 연결통로가 되는 제2본딩패드(210) 및 절연층(212) 등을 형성할 수 있다. 메모리 장치에서는 하부의 트랜지스터 등에 연결되는 배선패턴을 절연막을 사이에 두고 다층으로 형성하는 것이 일반적인데, 도시된 회로패턴(208)은 이를 간략화하여 표현한 것이다. 또한, 절연층(212)도 다수의 층간절연막(또는 IMD)으로 이루어질 수 있으나 이를 간략화하여 한 층으로 표현한 것이다.
또한, 전술한 것과 같이, 제2웨이퍼(200)가 비아 퍼스트 구조의 웨이퍼일 경우, FEOL 공정을 진행한 이후 BEOL 공정을 진행한다.
제2웨이퍼(200)가 비아 미들 또는 비아 퍼스트 구조의 웨이퍼이므로 관통전극(220)은 제1본딩패드(110)와 제2웨이퍼(200)에 존재하는 다층 구조의 회로패턴(208) 중 최하층 배선을 연결하는 것이 바람직하다. 회로패턴(208)은 관통전극(220)과 제2본딩패드(210)를 서로 전기적으로 연결시켜 줄 수 있다.
도 11은 제2본딩패드(210) 상에 도전성돌기를 형성한 상태를 나타낸 단면도이다. 도전성돌기(230)에 제한이 있는 것은 아니다. 예를 들어, 스터드 범프, 금(Au) 범프, 금/니켈(Au/Ni) 범프, 솔더 범프 등으로 이루어질 수 있다. 도시된 도면은 구리 필라(230a) 상에 솔더 범프(230b)가 형성된 구리 필라 범프(CPB: Copper Pillar Bump)를 나타낸 것이다. 구리 필라 범프를 구성하는 구리 필라와 솔더 범프는 전기도금에 의해 형성할 수 있으며, 솔더 범프를 구성하는 솔더의 예로, Sn계, Pb계, Au계, In계, Bi계, Sn-Pb계, Sn-Ag계, Sn-Bi계, Sn-Pb-Ag계 또는 Sn-Pb-Sb계 등의 솔더를 사용할 수 있으나, Sn-Ag계 솔더가 바람직하다. 상기 구리 필라 범프를 구성하는 솔더 범프는 생략될 수도 있다. 또한, 도면에 도시하지 않았으나 구리 필라 범프의 구리 필라 하부에는 스트레스 버퍼층, 확산방지층, 시드층 등이 존재할 수 있다.
이후, 제1웨이퍼의 제1후면(100b)을 그라인딩하고 소잉(sawing) 공정을 진행하여 2단으로 적층된 반도체 칩을 제작할 수 있다.
도 12는 본 발명의 일 실시예에 따른 플립칩 패키지를 나타낸 단면도이다. 설명의 편의를 위해 제1칩(100') 및 제2칩(200') 등을 간략히 표현하였다. 즉, 도 11에 도시된 것과 같은 적층 웨이퍼를 소잉한 후 제1웨이퍼(도 11의 100)를 포함하는 부분을 제1칩(100'), 제2웨이퍼(도 11의 200)를 포함하는 부분을 제2칩(200')으로 나타내었으며, 구체적 적층 방법(구조)은 도 11에 도시된 것과 동일하다.
본 발명의 일 실시예에 따른 플립칩 패키지는 도전성돌기(230)가 기판(400)을 향해 플립칩본딩용 패드(404)에 전기적으로 연결되도록 제2칩(200')의 제2전면이 기판을 향하며, 제2칩(200')의 제2후면에 제1칩(100')의 제1전면이 제1접합층(150)을 매개로 적층되어 있다. 제2칩(200')에는 관통전극(220)이 형성되어 있고, 관통전극(220)에 도전성돌기(230)가 회로패턴을 통해 연결되어 있다. 기판(400)의 하부에는 외부 인쇄회로기판 등과의 전기적 연결을 위한 솔더볼(406)이 존재할 수 있다. 도면부호 500은 봉지제(예를 들어, 에폭시 몰딩 컴파운드)를 나타낸 것이다.
기판(400)은 패키지 내부의 반도체 칩(100', 200')과 외부의 인쇄회로기판(PCB)을 전기적으로 연결해주며 반도체 칩을 지지해주는 역할을 하는 것이면 제한이 없다. 예를 들어, 플라스틱 기판, 세라믹 기판 등이 가능하며, 구체적 예로 에폭시 코어, 전기배선 등을 구비한 플라스틱 재질의 기판일 수 있다.
제1칩(100') 및 제2칩(200')은 서로 동일한 종류의 반도체 칩일 수도 있고, 서로 다른 종류의 반도체 칩일 수도 있다. 예를 들어, 디램(DRAM), 에스램(SRAM), 플래시(flash), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM) 또는 엠램(MRAM) 등의 메모리 칩일 수 있다. 또한, 지금까지 메모리 반도체 장치를 기준으로 설명하였으나, 제1칩(100') 및 제2칩(200')은 ASIC(Application Specific Integrated Circuit), GPU(Graphic Processing Unit), CPU(Central Processing Unit) 등일 수도 있다.
도 13은 본 발명의 다른 실시예에 따른 반도체 장치 및 그 제조방법를 설명하기 위한 단면도이다. 도시된 도면은 제2웨이퍼(200)에 BEOL 공정을 진행한 후 제1웨이퍼(100)의 제1후면(100b)을 그라인딩한 후 제3웨이퍼(300)의 제3후면(300b)을 제1웨이퍼(100)의 제1후면(100b)에 접합한 상태를 나타낸 것이다. 이때 제3웨이퍼(300)는 비아 라스트 구조의 웨이퍼, FEOL 공정과 BEOL 공정이 진행된 웨이퍼인 것이 바람직하다. 제3웨이퍼(300) 또한 접합 전에 제3후면(300b)을 그라인딩할 수 있다. 제3웨이퍼(300)를 접합한 후 소잉 공정을 거쳐 개별 칩으로 제조될 수 있다. 제3웨이퍼의 제3전면(300a)에는 제3본딩패드(310) 등이 존재할 수 있으며, 추후 솔더범프 등의 도전성 범프가 형성되어 기판과 접속될 수 있다.
제1웨이퍼(100)와 제3웨이퍼(300)의 접합 방법 및 그에 따른 제2접합층(250), 제3웨이퍼(300)를 구성하는 반도체 소자, 회로패턴 등은 전술한 것과 동일하므로 그 자세한 설명을 생략하도록 한다.
도 14는 본 발명의 다른 실시예에 따른 반도체 장치의 단면도이다. 설명의 편의를 위해 제1칩(100'), 제2칩(200') 및 제3칩(300') 등을 간략히 표현하였다. 즉, 도 13에 도시된 것과 같은 적층 웨이퍼를 소잉한 후 제1웨이퍼(도 13의 100)를 포함하는 부분을 제1칩(100'), 제2웨이퍼(도 13의 200)를 포함하는 부분을 제2칩(200'), 제3웨이퍼(도 13의 300)를 포함하는 부분을 제3칩(300')으로 나타내었으며, 구체적 적층 방법 및 구조는 도 13에 도시된 것과 동일하다.
기판(400) 상에 제3칩(300')이 솔더 범프 등의 도전성 범프를 통해 플립칩 실장되고, 제3칩(300')의 제3후면(도 13의 제3웨이퍼의 제3후면에 대응)에 제1칩(100')의 제1후면(도 13의 제1웨이퍼의 제1후면에 대응)이 접합되며, 제1칩(100')의 제1전면(도 13의 제1웨이퍼의 제1전면에 대응)에 제2칩의 제2후면(도 13의 제2웨이퍼의 제2후면에 대응)이 접합되어 있다.
제2칩(200')에는 관통전극(220)이 형성되어 있고, 관통전극(220)이 본딩와이어(240)를 통해 와이어본딩용 패드(402)에 전기적으로 연결될 수 있다. 또한, 제3칩(300')의 제3본딩패드(310)는 솔더 범프 등의 도전성 범프(350)를 통해 기판(400)의 플립칩본딩용 패드(404)에 연결될 수 있다. 기판(400)의 하부에는 외부 인쇄회로기판 등과의 전기적 연결을 위한 솔더볼(406)이 존재할 수 있다. 도면부호 500은 봉지제(예를 들어, 에폭시 몰딩 컴파운드)를 나타낸 것이다.
제1칩(100'), 제2칩(200') 및 제3칩(300')은 서로 동일한 종류의 반도체 칩일 수도 있고, 서로 다른 종류의 반도체 칩일 수도 있다. 예를 들어, ASIC, GPU, CPU일 수 있으며, 디램(DRAM), 에스램(SRAM), 플래시(flash), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM) 또는 엠램(MRAM) 등의 메모리 칩일 수 있다.
구체적으로, 플립칩 본딩되는 제3칩(300')은 ASIC, GPU, 또는 CPU 등일 수 있으며, 와이어 본딩되는 제1칩(100'), 제2칩(200')은 ASIC, 메모리 또는 프로세서일 수 있다. 또는, 제1칩(100'), 제2칩(200') 및 제3칩(300') 모두 메모리 칩일 수도 있다. 특히, 제3칩(300')은 플립칩 본딩되기 때문에 신호 전달속도가 빠르므로 고속 애플리케이션에 적합하다. 이와 같은 구조의 하이브리드 패키지는 스마트폰 등의 휴대폰, 랩톱 컴퓨터, 캠코더, DMB, MP3, 내비게이션, RF 송수신 시스템 등에 사용될 수 있다.
도 15는 도 14의 구성을 갖는 반도체 장치의 예로, 통신 모듈의 개략적인 구성을 나타낸 블럭도이다. 이하 DMB(Digital Multimedia Broadcasting) 송수신용 통신 모듈임을 전제로 설명하도록 한다.
도 14 및 도 15를 참조하면, 상기 통신모듈은 RF처리부(602), 베이스밴드처리부(604), 저장부(606), 안테나(608), MSM(610), 비디오재생부(612), 오디오재생부(614) 등을 포함할 수 있다.
RF처리부(602)는 듀플렉서, 증폭기, 주파수합성기, 밴드패스필터(BPF: Band Pass Filter) 등을 포함하는 RF부와, 신호합성기, 신호혼합기, 자동이득제어기, 증폭기 등을 포함하는 IF(Intermediate Frequency)부로 이루어질 수 있다. 상기 RF처리부(602)는 안테나(608)로부터 DMB 지상파 신호가 절단되면 동기화를 통해 신호를 선택하고 선택된 신호를 중간 주파수 대역 신호로 변환한다.
베이스밴드처리부(604)는 저장부(606)와 연동하여 중간 주파수 대역 신호로부터 비디오 신호와 오디오 신호를 생성하며, 저장부(606)는 베이스밴드처리부(604)의 신호처리용 데이터를 보관하는 기능을 수행할 수 있다. 상기 베이스밴드처리부(604)는 ADC(Analog to Digital Converter), DAC(Digital to Analog Coverter), 필터, 변복조기 등으로 이루어질 수 있으며, 저장부(606)는 SDRAM(Synchronous DRAM)과 같은 메모리 소자로 이루어질 수 있다.
본 실시예에서, 도 14의 제3칩(300')은 상기 베이스밴드처리부(604)가 되며, 도 14의 제1칩(100')과 제2칩(200')은 상기 저장부(606)가 된다. 베이스밴드처리부(604, 300')를 플립칩 본딩으로 기판에 실장하여 종래의 본딩와이어를 제거함으로써 실장면적의 감소, 본딩와이어 간의 기생성분, 커플링 현상을 방지할 수 있다.
상기 RF처리부(602), 베이스밴드처리부(604, 300') 및 저장부(606, 100', 200')는 각각 별도의 칩으로 구성되어, 하나의 패키지로 몰딩되어 단일 패키지로 구현될 수 있다. 도 14에 도시되지 않은 RF처리부(602)는 상기 저장부(606, 100', 200') 상에 적층되거나, 베이스밴드처리부(604, 300')와 저장부(606, 100', 200')로 이루어진 적층구조와 이격되어 수평적으로 기판(400)에 실장될 수 있다.
MSM(610, Mobile Station Modem)은 CPU와 보코더(Vocoder) 등을 포함할 수 있으며, 각 회로의 동작을 제어하고, 사용자 인터페이스 신호를 처리하고 데이터의 입출력을 제어할 수 있다. 비디오재생부(612)는 비디오 신호를 아날로그 신호로 변환하여 재생하며, 오디오재생부(614)는 오디오 아날로그 신호를 생성하여 스피커를 통해 출력할 수 있다.
도 16은 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다. 도시된 플립칩 패키지는 제1칩(100'), 제2칩(200'), 제3칩(300') 및 컨트롤러(450)를 포함한다. 컨트롤러(450)가 부가된 것을 제외하고 도 14에 도시된 것과 동일하다.
본 실시예에서 제3칩(300')은 디램 칩, 제1칩(100')과 제2칩(200')은 플래시 메모리 칩일 수 있으며, 컨트롤러(450)는 플래시 메모리 칩을 구동하기 위한 플래시 메모리 컨트롤러일 수 있다. 고속 동작이 필요한 디램 칩(300')은 플립칩 본딩으로 기판(400)에 연결되고, 고속 동작이 불필요한 플래시 메모리 칩(100', 200')은 본딩 와이어(240)로 연결함으로써 적층 패키지 구현의 자유도를 증가시킬 수 있다.
100 : 제1웨이퍼 102, 202 : 게이트
104, 204 : 소스/드레인 108, 208 : 회로패턴
110 : 제1본딩패드 112, 212 : 절연층
120 : 페이스트 150 : 제1접합층
200 : 제2웨이퍼 201 : 실리콘산화막 돌출부
203 : 표면활성화층 206 : 절연층
210 : 제2본딩패드 220 : 관통전극
230 : 도전성돌기 250 : 제2접합층
310 : 제3본딩패드 100' : 제1칩
200' : 제2칩 300' : 제3칩
400' : 기판 402 : 와이어본딩용 패드
404 : 플립칩본딩용 패드 450 : 플래시 메모리 컨트롤러

Claims (20)

  1. 제1전면에 제1본딩패드와 상기 제1본딩패드의 일부를 노출시키는 절연층이 형성된 제1칩;
    상기 제1칩의 제1전면의 전부 또는 일부를 덮는 제1접합층;
    상기 제1접합층을 매개로 상기 제1칩의 제1전면과 제2후면이 접합되고, 제2전면에 제2본딩패드가 존재하며, 상기 제1본딩패드와 상기 제2본딩패드를 전기적으로 연결하는 관통전극이 존재하는 제2칩; 및
    상기 제2본딩패드에 형성되어 상기 제2전면으로 돌출된 도전성 돌기를 포함하되,
    상기 관통전극은 상기 제1본딩패드와 상기 제2칩에 존재하는 다층 구조의 회로패턴 중 최하층 배선을 연결하며, 상기 회로패턴은 상기 제2본딩패드에 전기적으로 연결되는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1접합층은 실리콘산화막층, 표면활성화층, 페이스트층 또는 고분자물질층인 반도체 장치.
  3. 제2항에 있어서,
    상기 실리콘산화막층은 서로 이격된 복수 개의 실리콘산화막 돌출부로 이루어진 실리콘산화막 패턴인 반도체 장치.
  4. 제2항에 있어서,
    상기 페이스트층은 서로 이격된 복수 개의 페이스트 돌출부 또는 줄무늬(라인&스페이스) 패턴인 반도체 장치.
  5. 제2항에 있어서,
    상기 고분자물질층은 BCB, PAE, PBO 또는 에폭시를 포함하는 반도체 장치.
  6. 삭제
  7. 제1항에 있어서,
    상기 도전성돌기는 구리 필라와 상기 구리 필라 상에 적층된 솔더 범프로 이루어진 구리 필라 범프인 반도체 장치.
  8. 기판;
    제3전면이 상기 기판을 향하여 플립칩 실장되는 제3칩;
    제1전면에 제1본딩패드가 존재하며, 상기 제1전면에 대향하는 제1후면이 상기 제3칩의 제3후면에 접합되는 제1칩;
    상기 제1칩의 제1전면과 제1접합층을 매개로 제2후면이 접합되며 상기 제2후면에 대향하는 제2전면에 제2본딩패드가 존재하는 제2칩;
    상기 제2본딩패드와 상기 기판의 와이어본딩용 패드에 연결되는 본딩와이어; 및
    상기 제1본딩패드와 상기 제2칩의 제2전면에 형성된 회로패턴을 연결하며 상기 제2칩을 관통하는 관통전극;
    을 포함하는 반도체 장치.
  9. 제8항에 있어서,
    상기 반도체 장치는, 상기 제3칩이 베이스밴드처리부이며 상기 제1칩과 제2칩은 저장부인 통신 모듈인 반도체 장치.
  10. 제8항에 있어서,
    상기 제3칩은 디램 칩이고, 상기 제1칩과 제2칩은 플래시 메모리 칩이며, 상기 제2칩 상에 적층된 플래시 메모리 컨트롤러를 포함하는 반도체 장치.
  11. 제1전면 및 이에 대향하는 제1후면을 갖는 제1웨이퍼의 상기 제1전면에 반도체 소자와 상기 반도체 소자에 전기적 신호를 인가하기 위한 회로패턴과 상기 회로패턴에 연결되는 제1본딩패드를 형성하는 단계;
    제2전면 및 이에 대향하는 제2후면을 갖는 비아 미들 구조 또는 비아 퍼스트 구조의 제2웨이퍼를 준비하는 단계;
    상기 제2웨이퍼의 제2후면과 상기 제1웨이퍼의 제1전면을 접합하는 단계;
    상기 제2웨이퍼를 관통하며 상기 제1본딩패드에 연결되는 관통전극을 형성하는 단계; 및
    상기 제2웨이퍼의 제2전면에 상기 관통전극과 연결되는 회로패턴, 상기 회로패턴에 전기적으로 연결되는 제2본딩패드를 형성하는 단계;
    를 포함하는 반도체 장치의 제조방법.
  12. 제11항에 있어서,
    상기 제2웨이퍼의 제2후면과 상기 제1웨이퍼의 제1전면을 접합하는 단계 이전에, 상기 제2후면의 두께 일부를 제거하는 단계를 포함하는 반도체 장치의 제조방법.
  13. 제12항에 있어서,
    상기 제2후면의 두께 일부를 제거하는 단계는
    상기 제2후면을 그라인딩하는 단계; 및
    상기 제2후면을 건식식각, 습식식각 또는 화학기계적연마하는 단계;
    를 포함하는 반도체 장치의 제조방법.
  14. 제11항에 있어서,
    상기 제2웨이퍼의 제2후면과 상기 제1웨이퍼의 제1전면을 접합하는 단계는 산화막 접합, 표면활성화 접합, 페이스트층을 매개로 한 접합 또는 고분자물질층을 매개로 한 접합에 의해 수행되는 반도체 장치의 제조방법.
  15. 제14항에 있어서,
    상기 산화막 접합은 상기 제2웨이퍼의 제2후면에 열산화 공정을 통해 서로 이격된 돌출부로 이루어진 실리콘산화막 패턴을 형성하는 단계;
    상기 제2웨이퍼의 제2후면을 BHF 또는 RCA로 습식식각하는 단계; 및
    상기 제2웨이퍼의 제2후면과 상기 제1웨이퍼의 제1전면을 접촉시킨 후 200℃ ~ 800℃로 가열하는 단계;
    를 포함하는 반도체 장치의 제조방법.
  16. 제14항에 있어서,
    상기 페이스트층을 매개로 한 접합은 제1웨이퍼의 제1전면 또는 제2웨이퍼의 제2후면에 유전체 페이스트를 서로 이격된 돌출부로 이루어진 페이스트 패턴 또는 줄무늬 패턴으로 도포하는 단계;
    상기 유전체 페이스트를 매개로 상기 제1웨이퍼의 제1전면과 상기 제2웨이퍼의 제2후면을 접촉시키는 단계; 및
    상기 유전체 페이스트를 소성하는 단계;
    를 포함하는 반도체 장치의 제조방법.
  17. 제14항에 있어서,
    상기 고분자물질층을 매개로 한 접합은 BCB, PAE, PBO 또는 에폭시를 포함하는 열경화성 고분자를 상기 제1웨이퍼의 제1전면 또는 상기 제2웨이퍼의 제2후면에 코팅하는 단계;
    상기 열경화성 고분자가 코팅된 제1웨이퍼 또는 제2웨이퍼를 베이킹하는 단계;
    상기 열경화성 고분자가 코팅된 제1웨이퍼 또는 제2웨이퍼를 상기 열경화성 고분자의 경화온도까지 상승시키는 단계; 및
    상기 제1웨이퍼와 제2웨이퍼를 가압하는 단계;
    를 포함하는 반도체 장치의 제조방법.
  18. 제11항에 있어서,
    상기 제2웨이퍼의 제2전면에 상기 관통전극과 연결되는 회로패턴, 상기 회로패턴에 전기적으로 연결되는 제2본딩패드를 형성하는 단계 이후, 상기 제2웨이퍼의 제2본딩패드에 연결되는 도전성돌기를 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  19. 제11항에 있어서, 상기 제2웨이퍼의 제2전면에 상기 관통전극과 연결되는 회로패턴, 상기 회로패턴에 전기적으로 연결되는 제2본딩패드를 형성하는 단계 이후,
    제3전면에 반도체 소자, 상기 반도체 소자에 전기적 신호를 인가하기 위한 회로패턴 및 상기 회로패턴에 연결된 제2본딩패드가 형성된 제3웨이퍼를 준비하는 단계; 및
    상기 제3전면에 대향하는 상기 제3웨이퍼의 제3후면과 상기 제1웨이퍼의 제1후면을 접합하는 단계;
    를 포함하는 반도체 장치의 제조방법.
  20. 제19항에 있어서,
    상기 제3전면에 대향하는 상기 제3웨이퍼의 제3후면과 상기 제1웨이퍼의 제1후면을 접합하는 단계 이후, 순차적으로 적층된 제3웨이퍼, 제1웨이퍼 및 제2웨이퍼를 소잉하여 제3칩, 제1칩 및 제2칩을 형성하는 단계;
    상기 제3칩의 제3전면을 기판을 향하도록 하여 상기 기판에 플립칩 본딩하는 단계; 및
    상기 제2칩과 상기 기판을 와이어 본딩하는 단계;
    를 포함하는 반도체 장치의 제조방법.

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