KR101612764B1 - 패키지 상의 제어된 땜납-온-다이 통합체 및 그 조립 방법 - Google Patents

패키지 상의 제어된 땜납-온-다이 통합체 및 그 조립 방법 Download PDF

Info

Publication number
KR101612764B1
KR101612764B1 KR1020147012676A KR20147012676A KR101612764B1 KR 101612764 B1 KR101612764 B1 KR 101612764B1 KR 1020147012676 A KR1020147012676 A KR 1020147012676A KR 20147012676 A KR20147012676 A KR 20147012676A KR 101612764 B1 KR101612764 B1 KR 101612764B1
Authority
KR
South Korea
Prior art keywords
die
subsequent
dbf
contact
tsv
Prior art date
Application number
KR1020147012676A
Other languages
English (en)
Other versions
KR20140084167A (ko
Inventor
웽 홍 테
샨 종
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20140084167A publication Critical patent/KR20140084167A/ko
Application granted granted Critical
Publication of KR101612764B1 publication Critical patent/KR101612764B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/033—Manufacturing methods by local deposition of the material of the bonding area
    • H01L2224/0331—Manufacturing methods by local deposition of the material of the bonding area in liquid form
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/0347—Manufacturing methods using a lift-off mask
    • H01L2224/0348—Permanent masks, i.e. masks left in the finished device, e.g. passivation layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/11848—Thermal treatments, e.g. annealing, controlled cooling
    • H01L2224/11849—Reflowing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13023—Disposition the whole bump connector protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

다이 후면을 범핑하는 공정은 다이 내의 실리콘 관통 비아(TSV) 접점을 노출시키기 위해 다이 후면 필름(DBF) 내에 리세스를 개방하는 단계를 포함하고, TSV 접점과 접촉하는 도전성 재료로 리세스를 충전하는 단계가 이어진다. 추가 땜납은 DBF의 레벨에서 도전성 재료에 결합된다. 후속 다이는 추가 땜납에서 제 1 다이에 결합되어, TSV 접점, 도전성 재료, 추가 땜납, 및 후속 다이에 결합되는 전기적 범프로 이루어지는 전기적 결합부를 형성한다. 이 공정을 이용하여 장치 및 컴퓨터 시스템이 조립된다.

Description

패키지 상의 제어된 땜납-온-다이 통합체 및 그 조립 방법{CONTROLLED SOLDER-ON-DIE INTEGRATIONS ON PACKAGES AND METHODS OF ASSEMBLING SAME}
개시된 실시형태는 실리콘 관통 비아(through-silicon via) 접점을 노출하기 위해 패터닝(patterning)된 다이 후면 필름 및 비아 접점에 적층된 다이를 연결하는 방법에 관한 것이다.
적층된 장치에 실리콘 관통 비아(TSV)를 결합하도록 패터닝된 다이 후면 필름(DBF)을 위한 공정이 개시된다.
실리콘 관통 비아 접점을 노출하기 위해 패터닝된 다이 후면 필름 및 비아 접점에 적층된 다이를 연결하는 방법에 있어서 개선을 이루는 것을 목적으로 한다.
다이 후면을 범핑하는 공정은 다이 내의 실리콘 관통 비아(TSV) 접점을 노출시키기 위해 다이 후면 필름(DBF) 내에 리세스를 개방하는 단계를 포함하고, TSV 접점과 접촉하는 도전성 재료로 리세스를 충전하는 단계가 이어진다. 추가 땜납은 DBF의 레벨에서 도전성 재료에 결합된다. 후속 다이는 추가 땜납에서 제 1 다이에 결합되어, TSV 접점, 도전성 재료, 추가 땜납, 및 후속 다이에 결합되는 전기적 범프로 이루어지는 전기적 결합부를 형성한다. 이 공정을 이용하여 장치 및 컴퓨터 시스템이 조립된다.
실시형태가 얻어지는 방식을 이해하기 위해, 위에서 간단히 설명한 다양한 실시형태를 첨부된 도면을 참조하여 더 구체적으로 설명할 것이다. 이들 도면은 실시형태를 도시한 것으로서, 반드시 축척에 따라 도시된 것은 아니고, 발명의 범위를 제한하려는 것으로 간주되어서는 안 된다. 더욱 구체적이고 세부적인 일부의 실시형태가 첨부한 도면을 통해 기재되고, 설명될 것이다.
도 1은 예시적 실시형태에 따른 제어된-침착 땜납 커플링(controlled-deposit solder coupling)을 구비하는 매립 다이를 포함하는 장치의 횡단 입면도,
도 2a는 예시적 실시형태에 따른 제어된-침착 땜납 커플링의 형성 중의 매립 다이의 횡단 입면도,
도 2b는 예시적 실시형태에 따른 추가의 처리 중의 도 2a에 도시된 매립 다이의 횡단 입면도,
도 2c는 예시적 실시형태에 따른 추가의 처리 중의 도 2b에 도시된 매립 다이의 횡단 입면도,
도 2d는 예시적 실시형태에 따른 추가의 처리 중의 도 2b에 도시된 매립 다이의 횡단 입면도,
도 2e는 예시적 실시형태에 따른 추가의 처리 중의 도 2d에 도시된 매립 다이의 횡단 입면도,
도 3b는 예시적 실시형태에 따른 추가의 처리 중의 도 2a에 도시된 매립 다이의 횡단 입면도,
도 3c는 예시적 실시형태에 따른 추가의 처리 중의 도 3b에 도시된 매립 다이의 횡단 입면도,
도 3d는 예시적 실시형태에 따른 추가의 처리 중의 도 3c에 도시된 매립 다이의 횡단 입면도,
도 4b는 예시적 실시형태에 따른 추가의 처리 중의 도 2a에 도시된 매립 다이의 횡단 입면도,
도 4c는 예시적 실시형태에 따른 추가의 처리 중의 도 4b에 도시된 매립 다이의 횡단 입면도,
도 4d는 예시적 실시형태에 따른 추가의 처리 중의 도 4c에 도시된 매립 다이의 횡단 입면도,
도 5는 예시적 실시형태에 따른 제어된-침착 땜납 커플링을 구비하는 매립 다이를 포함하는 장치의 횡단 입면도,
도 6d는 예시적 실시형태에 따라 달성된 제어된-침착 땜납 처리 후의 이전에 개시된 처리 후의 제어된-침착 땜납 커플링의 형성 중의 매립 다이의 횡단 입면도,
도 6e는 예시적 실시형태에 따른 추가의 처리 중의 도 6d에 도시된 매립 다이의 횡단 입면도,
도 7은 예시적 실시형태에 따른 제어된-침착 땜납 커플링을 구비하는 매립 다이를 포함하는 장치의 횡단 입면도,
도 7은 예시적 실시형태에 따른 제어된-침착 땜납 커플링을 구비하는 매립 다이를 포함하는 장치의 횡단 입면도,
도 8은 예시적 실시형태에 따른 제어된-침착 땜납 커플링을 구비하는 매립 다이를 포함하는 장치의 횡단 입면도,
도 9a 및 도 9b는 하나의 실시형태에 따른 다이 후면 필름 리세스 내에 도전성 재료를 삽입하기 위한 공정 흐름도,
도 10a 및 도 10b는 하나의 실시형태에 따른 다이 후면 필름 리세스 내에 도전성 재료를 삽입하기 위한 공정 흐름도,
도 11a 및 도 11b는 하나의 실시형태에 따른 다이 후면 필름 리세스 내에 도전성 재료를 삽입하기 위한 공정 흐름도,
도 12는 예시적 실시형태에 따른 현미경 사진의 컴퓨터 복제도,
도 13은 예시적 실시형태에 따른 현미경 사진의 컴퓨터 복제도,
도 14는 예시적 실시형태에 따른 현미경 사진의 컴퓨터 복제도,
도 15는 예시적 실시형태에 따른 현미경 사진의 컴퓨터 복제도,
도 16은 예시적 실시형태에 따른 공정 및 방법 흐름도,
도 17은 예시적 실시형태에 따른 컴퓨터 시스템의 개략도.
이하에서 동일한 구조는 동일한 참조번호를 가질 수 있는 도면이 참조된다. 다양한 실시형태의 구조를 더욱 명확하게 도시하기 위해, 본 명세서에 포함된 도면은 적층-다이 TSV 구조에 의해 조립되는 집적 회로 칩을 도식도로 도시하였다. 따라서, 예를 들면, 현미경 사진에서 단독의 또는 칩 패키지 내의 제조된 칩 기판의 실제 외관은 다를 수 있으나, 여전히 도시된 실시형태의 청구된 구조를 포함한다. 게다가, 도면은 도시된 실시형태를 이해하는데 유용한 구조를 도시하고 있는 것에 불과할 수 있다. 본 기술분야에 공지된 추가의 구조는 도면의 명확성을 유지하기 위해 포함되지 않을 수 있다.
도 1은 예시적 실시형태에 따른 제어된-침착 땜납 커플링(134)을 구비하는 매립 다이(110)를 포함하는 장치(100)의 횡단 입면도이다. 매립 다이(110)는 활성 표면(112) 및 후면 표면(114)을 포함한다. 프론트-엔드(FE) 메탈라이제이션(116)이 활성 표면(112) 상에 배치된다. 실리콘 관통 비아(TSV)(118)는 매립 다이(110) 내에 배치되고, TSV(118)는 후면 표면(114) 상의 TSV 접점(120)과 접촉한다.
매립 다이(110)를 부착하는 단계는 유용한 처리 온도에서 점착성을 가지는 다이 후면 필름(DBF)(122)을 이용하는 단계를 포함한다. 하나의 실시형태에서, 매립 다이(110)는 랜드측 범프(125)을 구비하는 코어리스 범프리스 빌드-업 층(coreless, bumpless build-up layer; BBUL-C) 기판(124) 내에 배치된다. DBF(122)는 FE 메탈라이제이션(116)의 상측으로 DBF 높이(126)를 달성하고, BBUL-C 기판(124)은 또한 FE 메탈라이제이션(116)의 상측으로 BBUL-C 높이(128)를 달성하는 것을 알 수 있다. 하나의 실시형태에서, DBF 높이(126)는 도시된 바와 같이 BBUL-C 높이(128)보다 크다. 하나의 실시형태에서, DBF 높이(126)는 BBUL-C 높이(128)와 동일하다. 하나의 실시형태에서, DBF 높이(126)는 BBUL-C 높이(128)보다 작다.
하나의 실시형태에서, 일부의 DBF(122)와 일부의 언더필(138)의 합성물이 형성된다. 예를 들면, DBF(122)가 부분적으로 제거되고 언더필(138)의 보완물과 조합될 수 있으며, 그 합성물로부터 유용한 휨 저항(warpage resistance)이 얻어질 수 있다. 하나의 실시형태에서, DBF(122)의 일부는 제 1 높이인 DBF 높이(126)로 출발하고, DBF(122)로부터 부분적으로 애싱(ashing)의 결과인 제 2 높이가 후속된다. 예를 들면, DBF(126)는 5 마이크로미터(㎛)의 두께(Z-방향)를 얻도록 애싱(ashing)된다. 5㎛ 두께는 BBUL-C 높이(128)보다 작다. 그 후, 모세관 언더필링(CUF) 공정이 실행된다. 부분적으로 제거된 DBF 및 상보적 언더필의 얻어진 구조는 소정의 유용한 강성을 위해 최적화될 수 있다. 또한, DBF 열팽창계수(CTE) 및 언더필 CTE는 양자 모두 본질적으로 엔지니어링될 수 있을 뿐만 아니라 그 최종 두께에 의해 우월하게 조절될 수 있다.
랜드측 범프(125)와 함께 부수적인 내부의 도체층 및 비아를 구비하는 BBUL-C 기판(124)이 도시되어 있다. 하나의 실시형태에서, BBUL-C 기판(124)은 패키지-온-패키지(POP) BBUL-C 기판(124)이다. 이러한 실시형태에서, BBUL-C 기판(124)은 POP 패키지(도시되지 않음)에 전기 통신을 위해 제공되는 POP 본드 패드(130)를 갖는다.
후속 다이(132)에 매립 다이(110)의 조립은 DBF(122) 내에 배치되는 리세스(123)(예를 들면, 도 2b의 리세스(123) 참조) 내에 도전성 재료(134)를 충전하는 단계, 및 후속되는 전기적 범프(136)에서 후속 다이(132)를 접합하는 단계에 의해 달성된다. 그 후, 언더필 재료(138)는 DBF(122)와 후속 다이(132) 사이에서 유동된다. 도전성 재료(134)는 예시적 실시형태에 따라 제어된-침착 땜납 커플링(134)이라고도 부를 수 있다.
이하에서 다른 다이스가 후속 다이(132)로서 유사하게 조립될 수 있다는 것을 볼 수 있을 것이다. 예를 들면, 제 2 다이(140)는 압축되고 단순화된 수직방향(Z-방향) 척도로, 그리고 또한 단순화된 형태(도시된 제어된-침착 땜납 커플링이 생략됨)로 도시되어 있다. 하나의 실시형태에서, 제 2 다이(140)는 후속 다이(132) 상에 장착되는 TSV 다이이고, 여기서 후속 다이(132)는 또한 임의의 개시된 실시형태에 따라 패터닝된 DBF를 갖는다. 유사하게, 제 3 다이(142)는 제 2 다이(140) 상에 장착될 수 있고, 여기서 제 2 다이(140)도 또한 임의의 개시된 실시형태에 따라 패터닝된 DBF를 구비한 TSV 다이이다. 제 4 다이(144) 및 제 5 다이(146)도 또한 비제한적 예시적 실시형태로서 도시되어 있다. 하나의 실시형태에서, 제 4 다이(144)는 개시된 제어된-침착 땜납 커플링에 의해 제 3 다이(142)에 결합되는 TSV 다이이고, 제 5 다이(146)는 단순한 플립 칩 다이이다.
또한, 제 2 다이(140)는 제 1 다이(110), 후속 다이(132), 및 제 2 다이(140)가 BBUL-C 기판(124)의 형상 인자 내에서 모두 효과적으로 매립되도록 BBUL-C 높이(128)의 아래에 위치될 수 있다. 이하에서 적어도 하나의 다이는 후속 다이(132)의 상측에 적층될 수 있으나 BBUL-C 기판(124)의 형상 인자 내에서 효과적으로 매립되지 않는다는 것을 이해할 수 있을 것이다.
하나의 실시형태에서, 제 1 다이(110)는 논리 다이이고, 후속 다이(132)는 메모리 다이이다. TSV(118)의 위치결정 및 DBF(122)의 패터닝은 논리 다이(110)의 핀 배열 레이아웃(pin-out layout)을 메모리 다이(132)의 핀 배열 레이아웃과 접속하도록 실행된다. 이것을 논리-투-메모리 인터페이스(LMI)라고 부를 수 있다. 하나의 실시형태에서, 제 1 다이(110)는 논리 다이이고, 후속 다이(132)도 또한 논리 다이이다. TSV(118)의 위치결정 및 DBF(122)의 패터닝은 논리 다이(110)의 핀 배열 레이아웃(pin-out layout)을 후속 논리 다이(132)의 핀 배열 레이아웃과 접속하도록 실행된다. 이것을 논리-투-논리 인터페이스(LLI)라고 부를 수 있다.
하나의 실시형태에서, 제 1 다이(110) 및 후속 다이(132)는 제어된-침착 땜납 커플링 실시형태를 사용하는 LLI를 사이에 개재한 논리 다이이고, 제 2 다이(140)는 제어된-침착 땜납 커플링 실시형태를 사용하는 후속 다이(132)와 제 2 다이(140) 사이의 LMI를 구비하는 메모리 다이이다. TSV(118)의 위치결정 및 DBF(122)의 패터닝은 논리 다이(110)의 핀 배열 레이아웃을 후속 논리 다이(132)의 핀 배열 레이아웃과 접속하도록 실행되고, 후속 다이(132) 상의 유사한 DBF는 후속 논리 다이(132)의 핀 배열 레이아웃을 메모리 다이(140)의 핀 배열 레이아웃과 접속하도록 패터닝된다.
이하에서 5개의 다이스(132, 140, 142, 144, 146)는 LMI 실시형태의 전형임을 이해할 수 있을 것이다. 이하에서 5 개의 다이스(132, 140, 142, 144, 146)는 LLI 및 LMI 실시형태의 전형임을 이해할 수 있을 것이다. 유사하게, 전체 스택 또는 그 일부의 위치설정은 유용한 실시형태에 따른 BBUL-C 기판(124)의 형상 인자 내에서 효과적으로 매립될 수 있다는 것이 관찰된다.
매립된 제 1 다이(110) 상의 후속 다이(132)의 적층 단계는 하나의 실시형태에 따른 압축 접합에 의해 실행될 수 있다. 기타 방법은 제어된-침착 땜납 커플링 실시형태를 사용하는 3D 스택을 생성하기 위해 이용될 수 있다. 어떤 경우에도, 제어된-침착 땜납 커플링 실시형태의 사용에 의해 기계적 완전성 및 전자적 접촉 완전성이 향상된다. 또한, 유용하고 신뢰할 수 있는 물리적 결합 및 전자적 접촉을 생성하기 위해 언더필링만을 필요로 하도록 제어된-침착 땜납 커플링 실시형태의 완전성이 신뢰되는 경우에 성형 재료의 오버몰딩이 제거될 수 있다. 더욱이, 감소된 Z-높이는 박형 다이를 이용함으로써, 그리고 적어도 매립된 제 1 다이(110) 및 후속 다이(132)를 생성하는 TSV 기술을 이용함으로써 달성될 수 있다.
도 2a는 예시적 실시형태에 따른 제어된-침착 땜납 커플링의 형성 중의 매립 다이 장치(201)의 횡단 입면도이다. 장치(201)는 도 1에 도시된 BBUL-C(124)의 상이한 실시형태 내에 배치되는 매립된 제 1 다이(110)로 생각될 수 있다.
매립 다이(110)는 활성 표면(112) 및 후면 표면(114)을 포함한다. FE 메탈라이제이션(116)은 활성 표면(112) 상에 배치된다. TSV(118)는 매립 다이(110) 내에 배치되고, TSV(118)는 후면 표면(114) 상의 TSV 접점(120)과 접촉한다.
BBUL-C 기판(124) 상측에서 연장되는 DBF(122)가 도시되어 있다. DBF(122)는 FE 메탈라이제이션(116)의 상측으로 DBF 높이(126)를 달성하고, BBUL-C 기판(124)은 또한 FE 메탈라이제이션(116)의 상측으로 BBUL-C 높이(128)를 달성하는 것을 알 수 있다. 하나의 실시형태에서, DBF 높이(126)는 도시된 바와 같이 BBUL-C 높이(128)보다 크다. 하나의 실시형태에서, DBF 높이(126)는 BBUL-C 높이(128)와 동일하다. 하나의 실시형태에서, DBF 높이(126)는 BBUL-C 높이(128)보다 작다.
랜드측 범프(125)와 함께 부수적인 내부의 도체층 및 비아를 구비하는 BBUL-C 기판(124)이 도시되어 있다. 하나의 실시형태에서, BBUL-C 기판(124)은 POP BBUL-C 기판(124)이다. 이러한 실시형태에서, BBUL-C 기판(124)은 POP 패키지(도시되지 않음)에 전기 통신을 위해 제공되는 POP 본드 패드(130)를 갖는다. 내부에 TSV 접점을 노출시키는 리세스를 개방하도록 준비하는 단계와 같은 DBF(122)의 처리단계가 실행된다.
도 2b는 예시적 실시형태에 따른 추가의 처리 중의 도 2a에 도시된 매립 다이의 횡단 입면도이다. 매립 다이 장치(202)는 TSV 접점을 개방시키는 리세스(123)를 개방하도록 처리되었다. 그 결과, DBF(122)는 도 1에 도시된 도전성 재료(134)의 자기 정합식 설치를 위한 원위치 마스크이다. 하나의 실시형태에서, DBF(122)를 통한 레이저 천공 단계는, 예를 들면, CO2 레이저 드릴을 이용함으로써 실행된다. 리세스(123)의 형상은 DBF(122)를 구성하는 유기질 필름에서의 CO2 레이저 드릴 공정의 특징인 원추 형태를 가질 수 있다. 하나의 실시형태에서, 리세스(123)를 형성하기 위해 제어된 자외선(UV) 공정이 실행된다.
도 2c는 예시적 실시형태에 따른 추가의 처리 중의 도 2b에 도시된 매립 다이의 횡단 입면도이다. 매립 다이 장치(203)는 리세스(123)(도 2b) 내에 땜납-온-다이 재료(134)를 충전함으로써 처리되었다. 땜납-온-다이 재료(134)는 TSV 접점(120)과 접촉하는 도전성 재료이다. 하나의 실시형태에서, 땜납-온-다이 재료(134)는 DBF 높이(126)의 상측에 풍부한 땜납 재료가 존재하도록 DBF 높이(126)의 상측으로 연장되는 토폴로지(topology; 148)를 갖는다. 땜납-온-다이 재료(148)는, 일부의 땜납 재료가 땜납-온-다이 재료(148)의 상측으로 연장되는, 돔-탑 형상 인자(148)로 불릴 수 있다. 돔-탑 형상 인자는, 존재하는 경우, 더 적은 약의 에폭시 플럭스 충전재가 사용되어야 하도록 땜납-온-다이 재료(148)의 더 작은 팁 돔 탑(tip dome top)을 제공하기 위해 유용하다. 그러므로, 돔-탑 형상 인자(148)도 DBF 레벨(126)에서 풍부한 도전성 재료(134)에 추가 땜납을 형성하는 단계로서 불릴 수 있다. 그 결과, "레벨에서"라 함은 DBF(122)의 DBF 레벨(126)에 있는 것으로 이해할 수 있다.
도 2d는 예시적 실시형태에 따른 추가의 처리 중의 도 2b에 도시된 매립 다이의 횡단 입면도이다. 매립 다이 장치(204)는 리세스(123)(도 2b) 내에 땜납-온-다이 재료(134)를 충전함으로써 처리되었다. 하나의 실시형태에서, 땜납-온-다이 재료(134)는 풍부한 땜납 재료가 DBF의 레벨에, 특히 DBF 높이(126)의 상측에 존재하도록 DBF 높이(126)의 상측으로 연장되는 토폴로지를 갖는 개별의 추가 땜납(150)을 이용하여 추가되었다. 땜납-온-다이 재료(134)는, 일부의 개별의 추가 땜납(150)이 땜납-온-다이 재료(134)의 상측에서 연장되는 경우, 돔-탑 형상 인자라고 부를 수 있다.
TSV 접점과 접촉하는 도전성 재료의 형성은 임의의 유용한 공정에 의해 실행될 수 있다.
도 9a 및 도 9b는 TSV 접점(920)과 접촉하는 도전성 재료(934)를 형성하기 위해 유용한 공정 실시형태(900) 및 도전성 재료(948)와 접촉하는 추가 땜납(148)으로서도 공지된 돔-탑 형상 인자(948)를 도시한다. 도전성 재료 전구체(933)는 DBF(922)의 리세스(923) 내에 스퀴지(squeegeeing)된다. 도 9b에서, 이 공정은 침착 기술에 기초하여 형성될 수 있는 돔-탑 형상 인자(948)를 포함할 수 있는 제어된-침착 땜납 커플링(934)을 유발한다.
도 10a 및 도 10b는 TSV 접점과 접촉하는 도전성 재료(1034)를 형성하기 위해 유용한 공정 실시형태(1000) 및 도전성 재료(1034)와 접촉하는 추가 땜납(1048)으로서도 공지된 돔-탑 형상 인자(1048)를 도시한다. 도전성 재료 전구체(1033)는 DBF(1022)의 리세스(1023) 내에 분사 작용에 의해 사출된다. 도 10b에서, 이 공정은 침착 기술에 기초하여 형성될 수 있는 돔-탑 형상 인자(1048)를 포함할 수 있는 제어된-침착 땜납 커플링(1034)을 유발한다.
도 11a 및 도 11b는 TSV 접점과 접촉하는 도전성 재료(1134)를 형성하기 위해 유용한 공정 실시형태(1100) 및 도전성 재료(1134)와 접촉하는 개별의 추가 땜납(1150)으로서도 공지된 돔-탑 형상 인자(1150)를 도시한다. 도전성 재료 전구체(1133)는 리세스 내에 도금되었다. 도전성 재료 전구체는 DBF(922)의 상면 상에도 도금된다. 하나의 실시형태에서, 도금이 무전해 도금이거나 전해 도금이거나 무관하게 TSV 접점(1120)은 도금용으로 음극으로서 사용된다. 돔-탑 형상 인자(1150)는 퓨지티브(fugitive) 유기질 캐리어를 이용하여 혼합되는 땜납 페이스트로서 도시되어 있다. 돔-탑 형상 인자(1150)의 땜납 페이스트를 실질적으로 리플로우(reflow)되는 땜납으로 변환시키기 위해, 리플로우와 같은 추가의 처리가 실행될 수 있다. 도 11b에서, 이 공정은 분사 작용과 같은 침착 기술에 기초하여 형성될 수 있는 돔-탑 형상 인자(1150)를 포함할 수 있는 제어된-침착 땜납 커플링(1134)을 유발한다.
도 2e는 예시적 실시형태에 따른 추가의 처리 중의 도 2d에 도시된 매립 다이의 횡단 입면도이다. 매립 다이 장치(205)는 도전성 재료(134)에 추가되는 돔-탑 형상 인자인 개별의 추가 땜납(150)에 후속 다이(132)를 접합함으로써 처리되었다. 후속 다이(132)도 또한 전기적 범프(136)를 갖는다. 추가 땜납(150)과 조합하여, 후속 다이(132)의 전기적 범프(136)는 매립 다이(110)와 후속 다이(132) 사이에 유용한 접점을 형성한다.
후속 다이(132)에 매립 다이(110)의 조립은 DBF(122) 내에 배치되는 리세스 내에 도전성 재료(134)를 충전하는 단계, 및 후속되는 전기적 범프(136)에서 후속 다이(132)를 접합하는 단계에 의해 달성된다. 그 후, 언더필 재료(138)는 DBF(122)와 도 1에 도시된 바와 같은 후속 다이(132) 사이에서 유동된다. 하나의 실시형태에서, 언더필링 공정은 CUF 처리에 의해 실행된다.
도 3b는 예시적 실시형태에 따른 추가의 처리 중의 도 2a에 도시된 매립 다이의 횡단 입면도이다. 매립 다이 장치(302)는 소프트 마스크(352) 및 광-반응성 DBF(322)를 이용하여 처리된다. 다른 구조는 연속하는 2 개의 도에 도시된 것과 유사할 수 있다. 하나의 실시형태에서, 소프트 마스크(352)는 스핀-온 처리되고, 경화되었다. 하나의 실시형태에서, 소프트 마스크(352)는 드라이-필름 레지스트 라미네이션(resist lamination)이다.
도 3c는 예시적 실시형태에 따른 추가의 처리 중의 도 3b에 도시된 매립 다이의 횡단 입면도이다. 매립 다이 장치(303)는 소프트 마스크(352) 내에 개방부를 패터닝함으로써, 그리고 TSV 접점(120)의 상측에 영향을 받은 영역(353)이 형성되도록 광-반응성 DBF(322)를 처리함으로써 처리되었다.
도 3d는 예시적 실시형태에 따른 추가의 처리 중의 도 3c에 도시된 매립 다이의 횡단 입면도이다. 매립 다이 장치(304)는 리세스(323) 내에 TSV 접점(120)이 노출되도록 영향을 받은 영역(353)(도 3c)을 린싱함으로써 처리되었다. 그러므로 처리는 임의의 개시된 실시형태에 따라 소프트 마스크(352)의 제거 및 리세스(323)의 충전에 의해 계속될 수 있다. 그러므로 추가의 처리는 추가 땜납 형상 인자에 후속 다이를 접합하는 단계, 및 이어지는 DBF(322)와 후속 다이 사이에 언더필 재료를 형성하는 단계를 포함할 수 있다.
도 2a 내지 도 2e에 도시된 연속하는 2 개의 실시형태와 유사한 DBF(322)는 FE 메탈라이제이션(116) 상측의 BBUL-C 높이(128)에 비교하여 FE 메탈라이제이션(116) 상측의 임의의 개시된 DBF 높이를 얻을 수 있다는 것을 이해할 수 있다. 하나의 실시형태에서, 제 4 다이(144)는 개시된 제어된-침착 땜납 커플링에 의해 제 3 다이(142)에 결합되는 TSV 다이이고, 제 5 다이(146)는 단순한 플립 칩 다이이다.
또한, 제 2 다이(140)는 제 1 다이(110), 후속 다이(132), 및 제 2 다이(140)가 BBUL-C 기판(124)의 형상 인자 내에서 모두 효과적으로 매립되도록 BBUL-C 높이(128)의 아래에 위치될 수 있다. 이하에서 적어도 하나의 다이는 후속 다이(132)의 상측에 적층될 수 있으나 BBUL-C 기판(124)의 형상 인자 내에서 효과적으로 매립되지 않는다는 것을 이해할 수 있을 것이다.
도 4b는 예시적 실시형태에 따른 추가의 처리 중의 도 2a에 도시된 매립 다이의 횡단 입면도이다. 매립 다이 장치(402)는 DBF(422)의 상측에 위치하는 하드 마스크(452)로 처리된다. 다른 구조는 연속하는 2 개의 도에 도시된 것과 유사할 수 있다.
도 4c는 예시적 실시형태에 따른 추가의 처리 중의 도 4b에 도시된 매립 다이의 횡단 입면도이다. 매립 다이 장치(403)는 TSV 접점(120) 상에서 정지될 에칭 공정을 대비하여 하드 마스크(452) 내에 개방부를 패터닝함으로써 처리되었다.
도 4d는 예시적 실시형태에 따른 추가의 처리 중의 도 4c에 도시된 매립 다이의 횡단 입면도이다. 매립 다이 장치(404)는 TSV 접점(120)을 노출시키는 리세스(423)를 개방시키기 위해 하드 마스크(452)를 통한 방향성 에칭에 의해 처리되었다. 그러므로 처리는 임의의 개시된 실시형태에 따라 하드 마스크(422)의 제거 및 리세스(423)의 충전에 의해 계속될 수 있다. 그러므로 추가의 처리는 추가 땜납 형상 인자에 후속 다이를 접합하는 단계, 및 이어지는 DBF(422)와 후속 다이 사이에 언더필 재료를 형성하는 단계를 포함할 수 있다.
도 2a 내지 도 2e에 도시된 연속하는 2 개의 실시형태와 유사한 DBF(422)는 FE 메탈라이제이션(116) 상측의 BBUL-C 높이(128)에 비교하여 FE 메탈라이제이션(116) 상측의 임의의 개시된 DBF 높이를 얻을 수 있다는 것을 이해할 수 있다. 하나의 실시형태에서, 제 4 다이(144)는 개시된 제어된-침착 땜납 커플링에 의해 제 3 다이(142)에 결합되는 TSV 다이이고, 제 5 다이(146)는 단순한 플립 칩 다이이다.
또한, 제 2 다이(140)는 제 1 다이(110), 후속 다이(132), 및 제 2 다이(140)가 BBUL-C 기판(124)의 형상 인자 내에서 모두 효과적으로 매립되도록 BBUL-C 높이(128)의 아래에 위치될 수 있다. 이하에서 적어도 하나의 다이는 후속 다이(132)의 상측에 적층될 수 있으나 BBUL-C 기판(124)의 형상 인자 내에서 효과적으로 매립되지 않는다는 것을 이해할 수 있을 것이다.
도 5는 예시적 실시형태에 따른 제어된-침착 땜납 커플링을 구비하는 매립 다이를 포함하는 장치의 횡단 입면도이다. 도 5에 도시된 구조는 도 1에 도시된 것과 유사하지만, 추가하여 언더필 공정이 변경되었다. 도 5에서 언더필 재료(538)가 잔류하는 DBF(922)를 가지지 않는 공간 내에 충전되었음을 알 수 있다. 이러한 공정 실시형태의 결과로서, 언더필 재료(538)는 다이 후면 표면(114)과 후속 다이(532) 사이의 소울 스페이서(sole spacer) 구조로서 작용하도록 선택될 수 있다.
수직 간격은 여전히 FE 메탈라이제이션(116) 상측의 DBF 높이(126)와 FE 메탈라이제이션(116) 상측의 BBUL-C 높이(128) 사이의 차이에 의해 제어될 수 있다. 다이 후면(114)과 후속 다이(532)의 본드 패드 사이의 실제 간격은 BBUL-C 높이(128)보다 더 높은 DBF 높이(126)에 의해 제어될 수 있다.
도 6d는 예시적 실시형태에 따라 달성된 제어된-침착 땜납 처리 후의 이전에 개시된 처리 후의 제어된-침착 땜납 커플링의 형성 중의 매립 다이의 횡단 입면도이다. 추가 땜납(본 예시적 실시형태에서 개별의 추가 땜납(650)) 돔-탑 형상 인자의 형태를 포함하는 제어된-침착 땜납 커플링(134)이 형성되었다.
하나의 실시형태에서, DBF는 공지된 기술에 따른 플라즈마-애싱 공정에 의해 제거되었다. 처리는 제어된-침착 땜납 커플링(134) 및 개별의 추가 땜납(650)의 표면에 거칠기를 유발할 수 있다. 이와 같은 처리는 또한 제어된-침착 땜납 커플링(134)과 개별의 추가 땜납(650)의 표면 상의 부수적인 산화물을 제거할 수 있고, 이것은 후속 다이 범프와 접합하기 위한 더 유용한 접촉 표면을 형성한다.
도 6e는 예시적 실시형태에 따른 추가의 처리 중의 도 6d에 도시된 매립 다이의 횡단 입면도이다. 후속 다이(632)는 전기적 범프(636)에서 추가 땜납(650)에 접합되었다. 이러한 실시형태를 사용함으로써, 매립 다이(110)와 후속 다이(632) 사이의 유용한 연결부를 형성하기 위한 충분한 땜납이 제공된다. 이하에서, 도 6e의 구성을 달성하기 위한 처리는 먼저 임의의 DBF를 제거하는 단계에 의해 실행될 수 있음을 이해할 수 있다. 유사하게, 이하에서 도 6e의 구성을 달성하기 위한 처리는 일정한 거리로서 DBF 높이(예를 들면, 도 1에 도시된 DBF 높이(126))를 사용하는 단계 및 이어지는 매립 다이(110)에 후속 다이(632)를 접합한 후에 DBF를 애싱하는 단계에 의해 실행될 수 있음을 이해할 수 있다.
도 6e에 도시된 구조가 달성된 후, 도 5에 도시된 장치를 달성하기 위한 언더필링에 의한 처리가 계속된다. 하나의 실시형태에서, 개별의 추가 재료(650)를 이용하여 도 5에 도시된 전기적 범프(136)의 플럭스 없는 본딩이 실행된다. 유사하게 하나의 실시형태에서, 도 2c에 도시된 돔-탑 형상 인자(148)와 같은 추가 재료를 이용하여 도 5에 도시된 전기적 범프(136)의 플럭스 없는 본딩이 실행된다. 하나의 실시형태에서, 언더필링 공정은 CUF 작용에 의해 실행된다.
도 7은 예시적 실시형태에 따른 제어된-침착 땜납 커플링(734)를 구비하는 매립 다이(710)를 포함하는 장치(700)의 횡단 입면도이다. 매립 다이(710)는 활성 표면(712) 및 후면 표면(714)을 포함한다. FE 메탈라이제이션(716)은 활성 표면(712) 상에 배치된다. TSV(718)는 매립 다이(710) 내에 배치되고, TSV(718)는 후면 표면(714) 상의 TSV 접점(720)과 접촉한다.
본 장치(700)는 DBF(722)의 횡방향 치수보다 작은 횡방향(X-방향) 치수를 가지는 것을 알 수 있는 후속 다이(732)를 포함한다. 그 결과, 전체 후속 다이(732)는 그 접합 중에 DBF(722) 상에 지지될 수 있다. 이러한 실시형태는 다이 후면과 후속 다이(732)의 활성 표면 사이의 유용한 사전 선택되는 간격을 촉진한다. DBF(722)는 FE 메탈라이제이션(716)의 상측으로 DBF 높이(726)를 달성하고, BBUL-C 기판(724)는 또한 FE 메탈라이제이션(716)의 상측으로 BBUL-C 높이(728)를 달성하는 것을 알 수 있다. 하나의 실시형태에서, DBF 높이(726)는 BBUL-C 높이(728)보다 크다. 하나의 실시형태에서, DBF 높이(726)는, 도시된 바와 같이, BBUL-C 높이(728)와 동일하다. 하나의 실시형태에서, DBF 높이(726)는 BBUL-C 높이(728)보다 작다.
하나의 실시형태에서, 매립 다이(710)는 설명되고 도시된 다른 실시형태와 유사하게 BBUL-C 기판(724) 내에 배치된다. 후속 다이(732)에 매립 다이(710)의 조립은 DBF(722) 내에 배치되는 리세스 내에 도전성 재료(734)를 충전하는 단계, 및 이어지는 사전 선택을 가지는 DBF에 의해 이차 높이 조절을 방지하는 DBF 높이(726)에서 후속 다이(732)를 접합하는 단계에 의해 달성된다. 도전성 재료(734)는 예시적 실시형태에 따라 제어된-침착 땜납 커플링(734)이라고도 부를 수 있다.
이하에서, 추가의 MMIn(여기서, n은 1 ~ 3)을 구비하는 LMI, LMI, 추가의 MMIn(여기서, n은 1 ~ 4)을 구비하는 LLI, LLI, 및 추가의 LMIn(여기서 n은 1 ~ 3)을 구비하는 LLI2와 같은 동등하지 않은 인터페이스 조합을 포함할 수 있다는 것을 이해할 수 있다.
유사하게, 이하에서, 제 1 다이(110), 후속 다이(132), 및 제 2 다이(140)의 모두가 BBUL-C 기판(124)의 형상 인자 내에 효과적으로 매립되도록 BBUL-C 높이(128)의 아래에 위치되는 제 2 다이(140)를 가지는 개시된 LMI, LLI, 및 MMI 순열이 형성될 수 있음을 이해할 수 있다. 이하에서 적어도 하나의 다이는 후속 다이(132)의 상측에 적층될 수 있으나 BBUL-C 기판(124)의 형상 인자 내에서 효과적으로 매립되지 않는다는 것을 이해할 수 있을 것이다.
도 8은 예시적 실시형태에 따른 제어된-침착 땜납 커플링(834)를 구비하는 매립 다이(810)를 포함하는 장치(800)의 횡단 입면도이다. 매립 다이(810)는 활성 표면(812) 및 후면 표면(814)을 포함한다. FE 메탈라이제이션(816)은 활성 표면(812) 상에 배치된다. TSV(818)는 매립 다이(810) 내에 배치되고, TSV(818)는 후면 표면(814) 상의 TSV 접점(820)과 접촉한다.
본 장치(800)는 도 7에 도시된 DBF(722)와 같은 DBF를 전부 대체한 언더필 재료(738)의 횡방향(X-방향) 치수보다 작은 횡방향(X-방향) 치수를 갖도록 도시될 수 있는 후속 다이(832)를 포함한다. 그 결과, 전체 후속 다이(832)는 그 접합 후에 언더필 재료(832) 상에 지지될 수 있다. 이러한 실시형태는 다이 후면과 후속 다이(832)의 활성 표면 사이의 유용한 사전 선택되는 간격을 촉진한다. 언더필 재료(832)는 FE 메탈라이제이션(816)의 상측으로 DBF 높이(826)를 달성하고, BBUL-C 기판(824)는 또한 FE 메탈라이제이션(816)의 상측으로 BBUL-C 높이(828)를 달성하는 것을 알 수 있다. 하나의 실시형태에서, DBF 높이(826)는 BBUL-C 높이(828)보다 크다. 하나의 실시형태에서, DBF 높이(826)는, 도시된 바와 같이, BBUL-C 높이(828)와 동일하다. 하나의 실시형태에서, DBF 높이(826)는 BBUL-C 높이(828)보다 작다.
하나의 실시형태에서, 매립 다이(810)는 설명되고 도시된 다른 실시형태와 유사하게 BBUL-C 기판(824) 내에 배치된다. 후속 다이(832)에 매립 다이(810)의 조립은 DBF 내에 배치되는 리세스 내에 도전성 재료(834)를 충전하는 단계, 및 이어지는 사전 선택된 DBF에 의해 이차 높이 조절을 방지하는 DBF 높이(826)에서 후속 다이(832)를 접합하는 단계에 의해 달성된다. 그 후, DBF는, 예를 들면, 애싱 단계에 의해 제거되고, 언더필 재료(838)는 다이 후면 표면(814)과 후속 다이(832) 사이에서 유동된다. 도전성 재료(834)는 예시적 실시형태에 따라 제어된-침착 땜납 커플링(834)이라고도 부를 수 있다.
이하에서, 추가의 MMIn(여기서, n은 1 ~ 3)을 구비하는 LMI, LMI, 추가의 MMIn(여기서, n은 1 ~ 4)을 구비하는 LLI, LLI, 및 추가의 LMIn(여기서 n은 1 ~ 3)을 구비하는 LLI2와 같은 동등하지 않은 인터페이스 조합을 포함할 수 있다는 것을 이해할 수 있다.
유사하게, 이하에서, 제 1 다이(110), 후속 다이(132), 및 제 2 다이(140)의 모두가 BBUL-C 기판(124)의 형상 인자 내에 효과적으로 매립되도록 BBUL-C 높이(128)의 아래에 위치되는 제 2 다이(140)를 가지는 개시된 LMI, LLI, 및 MMI 순열이 형성될 수 있음을 이해할 수 있다. 이하에서 적어도 하나의 다이는 후속 다이(132)의 상측에 적층될 수 있으나 BBUL-C 기판(124)의 형상 인자 내에서 효과적으로 매립되지 않는다는 것을 이해할 수 있을 것이다.
도 12는 예시적 실시형태에 따른 현미경 사진의 컴퓨터 복제도이다. 매립된 제 1 다이(1210)는 그 다이 후면 상에 제어된-침착 땜납 커플링(1234)를 구비하는 연결부를 갖는다. 후속 다이(1232)는 전기적 범프(1236)에 의해 매립된 제 1 다이(1210)에 결합되고, 개별의 추가 땜납(1250)과 같은 추가 땜납이 제어된-침착 땜납 커플링(1234)과 전기적 범프(1236) 사이의 언더필 재료(1238) 내의 공극을 충전하는 것이 도시되어 있다.
도 13은 예시적 실시형태에 따른 현미경 사진의 컴퓨터 복제도이다. 매립된 제 1 다이의 TSV 접점(1320)은 제어된-침착 땜납 커플링(1334)을 구비하는 연결부를 갖는다. 후속 다이(1332)는 언더필 재료(1338) 내의 공극을 충전하기 위한 추가 땜납(예를 들면, 도 2c에 도시된 돔-탑 형상 인자(148))을 포함한 제어된-침착 땜납 커플링(1334)에 의해 TSV 접점(1320)에 결합된다.
도 14는 예시적 실시형태에 따른 현미경 사진의 컴퓨터 복제도이다. 매립된 제 1 다이(1410)는 그 다이 후면 상에 제어된-침착 땜납 커플링(1434)를 구비하는 연결부를 갖는다. 후속 다이(1432)는 전기적 범프(1436)에 의해 매립된 제 1 다이(1410)에 결합되고, 개별의 추가 땜납(1450)과 같은 추가 땜납이 제어된-침착 땜납 커플링(1434)과 전기적 범프(1436) 사이의 언더필 재료(1438) 내의 공극을 충전하는 것이 도시되어 있다.
도 15는 예시적 실시형태에 따른 현미경 사진의 컴퓨터 복제도이다. 매립된 제 1 다이의 일부인 TSV 접점(1520)은 언더필 재료(1538) 내의 공극을 충전하기 위해 유용한 개별의 추가 땜납(1550)과 같은 추가 땜납을 갖는 제어된-침착 땜납 커플링(1534)을 구비하는 연결부를 갖는다.
도 16은 하나의 예시적 실시형태에 따른 공정 및 방법의 흐름도이다.
1608에서, 본 공정은 코어리스 기판에 마이크로전자 다이를 조립하는 단계를 포함한다. 비제한적 예시적 실시형태에서, 제 1 다이(110)는 BBUL-C(124) 내에 매립된다. 이하에서 본 공정은 DBF에서 개방부를 패터닝한 후에 존재하도록 선택될 수 있다는 것을 이해할 수 있다.
1610에서, 본 공정은 TSV 접점을 노출시키기 위해 DBF 내의 리세스를 개방하는 단계를 포함한다.
1612에서, 본 공정은 레이저 천공에 의해 리세스를 개방하는 단계를 포함한다.
1614에서, 본 공정은 감광성 DBF 재료 상에 소프트 마스크를 패터닝하고, DBF의 영향받은 영역을 린싱함으로써 리세스를 개방시키는 단계를 포함한다.
1616에서, 본 공정은 DBF 상의 하드 마스크를 패터닝하고 방향성 에칭에 의해 리세스를 개방하는 단계를 포함한다.
1620에서, 본 공정은 TSV 접점(1520)과 접촉하는 도전성 재료로 리세스를 충전하는 단계를 포함한다.
1630에서, 본 공정은 DBF의 레벨에서 도전성 재료에 추가 땜납을 형성하는 단계를 포함한다. 비제한적 예시적 실시형태에서, 추가 땜납(148)은 도 2c에 도시된 바와 같이 제어된-침착 땜납 커플링(134)의 상측에 형성된다. 비제한적 예시적 실시형태에서, 추가 땜납(150)은 도 2d에 도시된 바와 같이 제어된-침착 땜납 커플링(134)의 상측에 형성된다.
1640에서, 본 공정은 후속 다이에 마이크로전자 다이를 조립하는 단계를 포함한다. 비제한적 예시적 실시형태에서, 제 1 다이(110)는 후속 다이(132)에 조립된다.
1650에서, 마이크로전자 장치는 컴퓨팅 시스템에 조립된다. 비제한적 예시적 실시형태에서, 적어도 BBUL-C, 제 1 다이(110), 및 후속 다이(132)를 포함하는 본 장치(100)는 도 17에 도시된 컴퓨터 시스템(1700)과 같은 컴퓨터 시스템에 조립된다.
도 17은 하나의 실시형태에 따른 컴퓨터 시스템의 개략도이다. 도시된 바와 같은 컴퓨터 시스템(1700)(전자 시스템(1700)이라고도 함)은 수종의 개시된 실시형태 중 임의의 실시형태 및 본 개시에서 설명되는 바와 같은 그 등가물에 따른 제어된-침착 땜납 커플링을 구현할 수 있다. 장치는 컴퓨터 시스템에 조립되는 제어된-침착 땜납 커플링(134)을 포함한다.
컴퓨터 시스템(1700)은 스마트폰일 수 있다. 컴퓨터 시스템(1700)은 태블릿 컴퓨터일 수 있다. 컴퓨터 시스템(1700)은 노트북 컴퓨터와 같은 모바일 장치일 수 있다. 컴퓨터 시스템(1700)은 울트라북 컴퓨터와 같은 모바일 장치일 수 있다. 컴퓨터 시스템(1700)은 데스크탑 컴퓨터일 수 있다. 컴퓨터 시스템(1700)은 자동차에 일체화될 수 있다. 컴퓨터 시스템(1700)은 텔레비전에 일체화될 수 있다. 컴퓨터 시스템(1700)은 DVD 플레이어에 일체화될 수 있다. 컴퓨터 시스템(1700)은 디지털 캠코더에 일체화될 수 있다.
하나의 실시형태에서, 전자 시스템(1700)은 전자 시스템(1700)의 다양한 컴포넌트를 전기적으로 결합하기 위한 시스템 버스(1720)를 포함하는 컴퓨터 시스템이다. 시스템 버스(1720)는 단일 버스이거나 다양한 실시형태에 따른 버스들의 임의의 조합이다. 전자 시스템(1700)은 집적 회로(1710)에 전력을 제공하는 전압원(1730)을 포함한다. 일부의 실시형태에서, 전압원(1730)은 시스템 버스(1720)를 통해 집적 회로(1710)에 전류를 공급한다.
집적 회로(1710)는 시스템 버스(1720)에 전기적으로 결합되고, 임의의 회로 또는 하나의 실시형태에 따른 회로들의 조합을 포함한다. 하나의 실시형태에서, 집적 회로(1710)는 제어된-침착 땜납 커플링 실시형태를 포함하는 임의의 유형의 장치일 수 있는 프로세서(1712)를 포함한다. 본 명세서에서 사용될 때, 프로세서(1712)는 마이크로프로세서, 마이크로컨트롤러, 그래픽 프로세서, 디지털 신호 프로세서, 또는 다른 프로세서와 같은, 그러나 이것에 한정되지 않는 임의의 유형의 회로를 의미한다. 하나의 실시형태에서, SRAM 실시형태는 프로세서(1712)의 메모리 캐시 내에서 발견된다. 집적 회로(1710) 내에 포함될 수 있는 다른 유형의 회로는 휴대 전화, 스마트폰, 페이저, 휴대형 컴퓨터, 양방향 라디오, 및 기타 전자 시스템과 같은 동등하지 않은 무선 장치 내에서 사용하기 위한 통신 회로(1714)와 같은 커스텀 회로 또는 특정 용도 집적 회로(ASIC)이다. 하나의 실시형태에서, 프로세서(1710)는 정적 랜덤-억세스 메모리(SRAM)와 같은 온-다이 메모리(1716)를 포함한다. 하나의 실시형태에서, 프로세서(1710)는 매립형 동적 랜덤-억세스 메모리(eDRAM)와 같은 매립형 온-다이 메모리(1716)를 포함한다. 개시된 COB 실시형태 및 그 당해 기술분야에서 승인되는 균등물은 eDRAM 내의 일체형 메모리 셀이다.
하나의 실시형태에서, 집적 회로(1710)는 본 개시에서 설명된 바와 같은 임의의 LLI, LMI, 또는 MMI 실시형태와 같은 후속 집적 회로(1711)로 보완된다. 하나의 실시형태에서, 후속 집적 회로(1711)는 그래픽 프로세서 또는 무선 주파수 집적 회로 또는 양자 모두로서 존재한다. 하나의 실시형태에서, 듀얼 집적 회로(1711)는 임의의 개시된 제어된-침착 땜납 커플링 실시형태를 갖는 eDRAM과 같은 매립형 온-다이 메모리(1717)를 포함한다. 듀얼 집적 회로(1711)는 RFIC 듀얼 프로세서(1713) 및 듀얼 통신 회로(1715) 및 SRAM과 같은 듀얼 온-다이 메모리(1717)를 포함한다. 하나의 실시형태에서, 듀얼 통신 회로(1715)는 특히 RF 처리용으로 구성된다.
하나의 실시형태에서, 집적 회로(1711) 및 적어도 하나의 수동 소자가 집적 회로(1710) 및 집적 회로(1711)를 포함하는 제어된-침착 땜납 커플링을 포함하는 임의의 장치 실시형태의 일부가 되도록 적어도 하나의 수동 소자(1780)는 후속 집적 회로(1711)에 연결된다. 하나의 실시형태에서, 적어도 하나의 수동 소자는 태블릿 또는 스마트폰을 위한 가속도계와 같은 센서이다.
하나의 실시형태에서, 전자 시스템(1700)은 본 개시에서 설명된 임의의 제어된-침착 땜납 커플링 실시형태와 같은 안테나 요소(1782)를 포함한다. 안테나 요소(1782)의 사용에 의해, 텔레비전과 같은 원격 장치(1784)는 하나의 장치 실시형태에 의해 무선 링크를 통해 원격으로 작동될 수 있다. 예를 들면, 무선 링크를 통해 작동하는 스마트폰 상의 애플리케이션은, 예를 들면, 블루투스® 기술에 의해 최대 약 30 미터의 거리에 있는 텔레비전에 명령을 송신한다. 하나의 실시형태에서, 원격 장치(들)은 위성의 글로벌 포지셔닝 시스템을 포함하고, 이를 위해 안테나 요소(들)이 수신기로서 구성된다.
하나의 실시형태에서, 전자 시스템(1700)은 또한 외장 메모리(1740)을 포함하고, 이것은 또한 RAM의 형태의 메인 메모리(1742), 하나 이상의 하드 드라이브(1744), 및/또는 제거 가능한 매체(1746)(예를 들면, 디스켓, 콤팩트 디스크(CD), 디지털 다용도 디스크(DVD), 플래시 메모리 드라이브) 및 본 기술분야에 공지된 기타의 제거 가능한 매체를 조종할 수 있는 하나 이상의 드라이브와 같은 특정 용도에 적합한 하나 이상의 메모리 요소를 포함할 수 있는 외장 메모리(1740)를 포함한다. 하나의 실시형태에서, 외장 메모리(1740)는 임의의 개시된 실시형태에 따른 제어된-침착 땜납 커플링을 포함하는 장치 상에 적층되는 POP 패키지의 일부이다. 하나의 실시형태에서, 외장 메모리(1740)는 임의의 개시된 실시형태에 따른 제어된-침착 땜납 커플링을 포함하는 장치와 같은 내장 메모리(1748)이다.
하나의 실시형태에서, 전자 시스템(1700)은 또한 디스플레이 장치(1750) 및 음성 출력(1760)을 포함한다. 하나의 실시형태에서, 전자 시스템(1700)은 키보드, 마우스, 터치 패드, 키패드, 트랙볼, 게임 제어기, 마이크, 음성 인식 장치, 또는 전자 시스템(1700) 내에 정보를 입력하는 임의의 다른 입력 장치일 수 있는 제어기(1770)와 같은 입력 장치를 포함한다. 하나의 실시형태에서, 입력 장치(1770)는 카메라를 포함한다. 하나의 실시형태에서, 입력 장치(1770)는 디지털 녹음기를 포함한다. 하나의 실시형태에서, 입력 장치(1770)는 카메라 및 디지털 녹음기를 포함한다.
기초 기판(1790)는 컴퓨팅 시스템(1700)의 일부일 수 있다. 기초 기판(1790)은 제어된-침착 땜납 커플링 실시형태를 포함하는 장치를 지지하는 마더보드이다. 하나의 실시형태에서, 기초 기판(1790)은 제어된-침착 땜납 커플링 실시형태를 포함하는 장치를 지지하는 보드이다. 하나의 실시형태에서, 기초 기판(1790)은 점선(1790) 내에 포함되는 기능성들 중 적어도 하나를 포함하고, 무선 통신기의 유저 셀과 같은 기판이다.
본 명세서에 설명된 바와 같이, 집적 회로(1710)는 다수의 다양한 실시형태로, 즉 수개의 개시된 실시형태 및 그 균등물 중 임의의 것에 따른 제어된-침착 땜납 커플링을 포함하는 장치, 전자 시스템, 컴퓨터 시스템, 집적 회로를 제작하는 하나 이상의 방법, 및 다양한 실시형태에서 설명된 바와 같은 수개의 개시된 실시형태 및 그것의 당해 기술분야에서 승인되는 균등물에 따른 제어된-침착 땜납 커플링을 포함하는 장치를 제작 및 조립하는 하나 이상의 방법으로 구현될 수 있다. 요소, 재료, 배치, 치수, 및 작동의 순서의 모두는 제어된-침착 땜납 커플링 실시형태 및 그것의 균등물을 포함하는 특정의 I/O 결합 요건에 부합하도록 변화될 수 있다.
다이는 프로세서 칩을 지칭할 수 있으나, RF 칩, RFIC 칩, 또는 메모리 칩은 동일한 문장으로 언급될 수 있고, 그러나 이들은 균등한 구조를 갖는 것으로 해석되어야 한다. 본 개시를 통해 "하나의 실시형태" 또는 "실시형태"라 함은 그 실시형태와 관련하여 기재되는 특정의 기구, 구조, 또는 특징이 본 발명의 적어도 하나의 실시형태 내에 포함됨을 의미한다. 본 개시의 전체를 통해 다양한 부분에서 나타나는 "하나의 실시형태에서" 또는 "실시형태에서"라는 어구는 모두 반드시 동일한 실시형태를 지칭하는 것은 아니다. 게다가, 특정의 기구, 구조, 또는 특징은 하나 이상의 실시형태에서 임의의 적절한 방법으로 조합될 수 있다.
"상부" 및 "하부", "상측" 및 "하측"과 같은 용어는 도시되는 X-Z 좌표를 기준으로 이해할 수 있고, "인접하는"과 같은 용어는 X-Y 좌표 또는 비 Z(non-Z) 좌표를 기준으로 이해할 수 있다.
독자로 하여금 기술 개시의 특성 및 요지를 신속하게 확정할 수 있도록 하는 요약을 요구하는 37 C.F.R. § 1.72(b)에 따라 요약이 제공된다. 이것은 청구항의 범위 또는 의미를 해석하거나 한정하기 위해 사용되지 않는다는 이해 하에 제출된다.
전술한 상세한 설명에서, 다양한 기구들은 개시의 합리화를 위해 단일의 실시형태로 통합될 수 있다. 개시된 방법은 청구된 본 발명의 실시형태가 각 청구항에 명시적으로 열거된 기구보다 많은 기구를 요구한다는 의도를 반영하는 것으로서 해석되어서는 안 된다. 오히려, 이하의 청구항이 반영하는 바와 같이, 발명의 주제는 단일의 개시된 실시형태의 모든 기구보다 적은 수의 기구에 존재한다. 따라서, 이하의 청구항은 상세한 설명의 일부이고, 각 청구항은 그 자체로 별개의 바람직한 실시형태를 구성한다.
종속 청구항에 표현된 바와 같은 본 발명의 원리 및 범위로부터 벗어나지 않는 한도 내에서, 본 발명의 특성을 설명하기 위해 설명되고 도시된 세부, 재료, 및 부품의 배열 및 방법의 단계의 다양한 다른 변화가 실시될 수 있다는 것은 본 기술분야의 당업자에게 쉽게 이해될 것이다.

Claims (32)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 다이 후면을 범핑(bumping)하는 공정에 있어서,
    다이 내의 실리콘 관통 비아(through-silicon via; TSV) 접점을 노출시키기 위해 다이 후면 필름(die backside film; DBF) 내에 리세스를 개방하는 단계로서, 상기 다이는 활성 표면 및 후면 표면을 포함하는, 리세스 개방 단계,
    상기 TSV 접점과 접촉하는 도전성 재료로 상기 리세스를 충전하는 단계; 및
    상기 DBF의 높이에서 상기 도전성 재료에 추가 땜납을 형성하는 단계를 포함하고,
    상기 다이를 코어리스 범프리스 빌드-업 층(coreless, bumpless build-up layer; BBUL-C) 기판 내에 매립하는 단계를 더 포함하고,
    상기 후면 표면은 노출되고, 상기 활성 표면은 상기 BBUL-C 기판에 결합되는
    다이 후면 범핑 공정.
  7. 제 6 항에 있어서,
    상기 DBF를 제거하는 단계를 더 포함하는
    다이 후면 범핑 공정.
  8. 제 6 항에 있어서,
    상기 DBF를 제거하는 단계, 및
    상기 추가 땜납에서 상기 매립 다이에 후속 다이를 결합하는 단계를 더 포함하는
    다이 후면 범핑 공정.
  9. 제 6 항에 있어서,
    상기 DBF를 제거하는 단계,
    상기 추가 땜납에서 상기 매립 다이에 후속 다이를 결합하는 단계, 및
    모세관 언더필(capillary underfill; CUF) 작용에 의해 상기 후속 다이와 상기 매립 다이 사이에 재료를 언더필링(underfilling)하는 단계를 더 포함하는
    다이 후면 범핑 공정.
  10. 제 6 항에 있어서,
    상기 DBF를 제거하는 단계,
    상기 추가 땜납에서 상기 매립 다이에 후속 다이를 결합하는 단계, 및
    에폭시 플럭스(epoxy flux) 작용에 의해 상기 후속 다이와 상기 매립 다이 사이에 재료를 언더필링하는 단계를 더 포함하는
    다이 후면 범핑 공정.
  11. 다이 후면을 범핑(bumping)하는 공정에 있어서,
    다이 내의 실리콘 관통 비아(through-silicon via; TSV) 접점을 노출시키기 위해 다이 후면 필름(die backside film; DBF) 내에 리세스를 개방하는 단계로서, 상기 다이는 활성 표면 및 후면 표면을 포함하는, 리세스 개방 단계,
    상기 TSV 접점과 접촉하는 도전성 재료로 상기 리세스를 충전하는 단계; 및
    상기 DBF의 높이에서 상기 도전성 재료에 추가 땜납을 형성하는 단계를 포함하고,
    상기 DBF는 제 1 두께를 갖고, 상기 다이는 제 1 다이이며,
    상기 공정은, 상기 제 1 두께가 상기 제 1 다이와 후속 다이 사이의 선택된 옵셋(offset)을 생성하도록 상기 후속 다이를 상기 DBF 상에 안착시킴으로써 상기 후속 다이를 상기 제 1 다이에 결합하는 단계를 더 포함하는
    다이 후면 범핑 공정.
  12. 제 11 항에 있어서,
    상기 DBF를 제거하는 단계, 및
    모세관 언더필(CUF) 작용에 의해 상기 후속 다이와 상기 제 1 다이 사이에 재료를 언더필링하는 단계를 더 포함하는
    다이 후면 범핑 공정.
  13. 제 11 항에 있어서,
    상기 DBF를 제거하는 단계, 및
    에폭시 플럭스 작용에 의해 상기 후속 다이와 상기 제 1 다이 사이에 재료를 언더필링하는 단계를 더 포함하는
    다이 후면 범핑 공정.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 다이 후면을 범핑(bumping)하는 공정에 있어서,
    다이 내의 실리콘 관통 비아(through-silicon via; TSV) 접점을 노출시키기 위해 다이 후면 필름(die backside film; DBF) 내에 리세스를 개방하는 단계로서, 상기 다이는 활성 표면 및 후면 표면을 포함하는, 리세스 개방 단계,
    상기 TSV 접점과 접촉하는 도전성 재료로 상기 리세스를 충전하는 단계; 및
    상기 DBF의 높이에서 상기 도전성 재료에 추가 땜납을 형성하는 단계를 포함하고,
    상기 DBF는 제 1 두께를 갖고,
    상기 공정은,
    상기 DBF를 제거하는 단계, 및
    상기 도전성 재료 및 상기 추가 재료 중 적어도 하나와 접촉하도록 언더필 재료를 언더필링하는 단계를 더 포함하는
    다이 후면 범핑 공정.
  18. 제 17 항에 있어서,
    상기 DBF의 일부를 제거하는 단계, 및
    상기 도전성 재료 및 상기 추가 재료 중 적어도 하나와 접촉하도록 언더필 재료를 언더필링하는 단계를 더 포함하는
    다이 후면 범핑 공정.
  19. 삭제
  20. 장치에 있어서,
    내부에 배치되는 실리콘 관통 비아(TSV)를 포함하고, 활성 표면 및 후면 표면을 포함하는 다이,
    상기 TSV와 접촉하는 TSV 접점,
    상기 후면 표면 상에 배치되는 다이 후면 필름(DBF),
    상기 TSV 접점을 노출시키는 리세스,
    상기 TSV 접점과 접촉하는, 상기 리세스 내에 배치되는 도전성 재료, 및
    상기 도전성 재료와 접촉하는 추가 땜납을 포함하고,
    상기 추가 땜납은 상기 DBF의 높이에 배치되고,
    상기 다이는 코어리스 범프리스 빌드-업 층(BBUL-C) 기판 내에 매립되는 매립 다이이고, 상기 장치는 상기 추가 땜납에 결합되는 후속 다이를 더 포함하는
    장치.
  21. 제 20 항에 있어서,
    상기 후속 다이는 상기 DBF 상에 안착되는
    장치.
  22. 제 20 항에 있어서,
    상기 다이는 제 1 다이이고, 상기 장치는 상기 추가 땜납에 결합되는 후속 다이를 더 포함하며, 상기 제 1 다이는 제 1 핀 배열 피치(pin-out pitch)를 갖는 논리 다이이고, 상기 후속 다이는 후속 핀 배열 피치를 갖는 논리 다이이며, 상기 제 1 핀 배열 피치는 상기 후속 핀 배열 피치와 일치하는
    장치.
  23. 제 20 항에 있어서,
    상기 다이는 제 1 다이이고, 상기 장치는 상기 추가 땜납에 결합되는 후속 다이를 더 포함하며, 상기 제 1 다이는 제 1 핀 배열 피치를 갖는 논리 다이이고, 상기 후속 다이는 후속 핀 배열 피치를 갖는 메모리 다이이며, 상기 제 1 핀 배열 피치는 상기 후속 핀 배열 피치와 상이한
    장치.
  24. 제 20 항에 있어서,
    상기 다이는 코어리스 범프리스 빌드-업 층(BBUL-C) 기판 내에 매립되는 매립 다이이고,
    상기 장치는 상기 추가 땜납에 결합되는 후속 다이를 더 포함하고,
    상기 매립 다이 및 상기 후속 다이는,
    상기 TSV 접점,
    상기 TSV 접점과 접촉하는 상기 도전성 재료,
    상기 도전성 재료와 접촉하는 상기 추가 땜납,
    상기 후속 다이에 결합되는 전기적 범프, 및
    상기 전기적 범프와 접촉하는 후속 다이 본드 패드에 의해 결합되는
    장치.
  25. 제 20 항에 있어서,
    상기 다이는 코어리스 범프리스 빌드-업 층(BBUL-C) 기판 내에 매립되고,
    상기 후면 표면은 노출되고, 상기 활성 표면은 상기 BBUL-C 기판에 결합되어, 매립 다이를 달성하는
    장치.
  26. 장치에 있어서,
    내부에 배치되는 실리콘 관통 비아(TSV)를 포함하고, 활성 표면 및 후면 표면을 포함하는 다이,
    상기 TSV와 접촉하는 TSV 접점,
    상기 후면 표면 상에 배치되었던 제거된 다이 후면 필름(DBF)의 외형(contour)을 갖는 상기 후면 표면과 접촉하는 언더필 재료,
    제거된 다이 후면 필름(DBF)의 리세스 내에 배치되었던 외형을 가지며, 상기 TSV 접점과 접촉하는 도전성 재료, 및
    상기 도전성 재료와 접촉하는 추가 땜납을 포함하고,
    상기 다이는 코어리스 범프리스 빌드-업 층(BBUL-C) 기판 내에 매립되는 매립 다이이고, 상기 장치는 상기 추가 땜납에 결합되는 후속 다이를 더 포함하는
    장치.
  27. 삭제
  28. 제 26 항에 있어서,
    상기 다이는 제 1 다이이고, 상기 장치는 상기 추가 땜납에 결합되는 후속 다이를 더 포함하며, 상기 제 1 다이는 제 1 핀 배열 피치(pin-out pitch)를 갖는 논리 다이이고, 상기 후속 다이는 후속 핀 배열 피치를 갖는 논리 다이이며, 상기 제 1 핀 배열 피치는 상기 후속 핀 배열 피치와 일치하는
    장치.
  29. 제 26 항에 있어서,
    상기 다이는 제 1 다이이고, 상기 장치는 상기 추가 땜납에 결합되는 후속 다이를 더 포함하며, 상기 제 1 다이는 제 1 핀 배열 피치를 갖는 논리 다이이고, 상기 후속 다이는 후속 핀 배열 피치를 갖는 메모리 다이이며, 상기 제 1 핀 배열 피치는 상기 후속 핀 배열 피치와 상이한
    장치.
  30. 제 26 항에 있어서,
    상기 다이는 코어리스 범프리스 빌드-업 층(BBUL-C) 기판 내에 매립되는 매립 다이이고,
    상기 장치는 상기 추가 땜납에 결합되는 후속 다이를 더 포함하며,
    상기 매립 다이 및 상기 후속 다이는,
    상기 TSV 접점,
    상기 TSV 접점과 접촉하는 상기 도전성 재료,
    상기 도전성 재료와 접촉하는 상기 추가 땜납,
    상기 후속 다이에 결합되는 전기적 범프, 및
    상기 전기적 범프와 접촉하는 후속 다이 본드 패드에 의해 결합되는
    장치.
  31. 반도체 디바이스를 포함하는 장치에 있어서,
    내부에 배치되는 실리콘 관통 비아(TSV)를 포함하고, 활성 표면 및 후면 표면을 포함하는 다이,
    상기 TSV와 접촉하는 TSV 접점,
    상기 후면 표면 상에 배치되었던 제거된 다이 후면 필름(DBF)의 외형을 갖는 상기 후면 표면과 접촉하는 언더필 재료,
    제거된 다이 후면 필름(DBF)의 리세스 내에 배치되었던 외형을 가지며, 상기 TSV 접점과 접촉하는 도전성 재료,
    상기 도전성 재료와 접촉하는 추가 땜납으로서, 상기 다이는 코어리스 범프리스 빌드-업 층(BBUL-C) 기판 내에 매립되는 매립 다이이고, 상기 장치는 상기 추가 땜납에 결합되는 후속 다이를 더 포함하는, 상기 추가 땜납, 및
    상기 반도체 기판을 지지하는 기초 기판을 포함하는
    장치.
  32. 제 31 항에 있어서,
    상기 기초 기판은 모바일 장치, 스마트폰 장치, 태블릿 컴퓨터 장치, 차량 및 텔레비전으로 이루어지는 그룹으로부터 선택되는 장치의 일부인
    장치.
KR1020147012676A 2011-11-14 2011-11-14 패키지 상의 제어된 땜납-온-다이 통합체 및 그 조립 방법 KR101612764B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2011/060522 WO2013074061A1 (en) 2011-11-14 2011-11-14 Controlled solder-on-die integrations on packages and methods of assembling same

Publications (2)

Publication Number Publication Date
KR20140084167A KR20140084167A (ko) 2014-07-04
KR101612764B1 true KR101612764B1 (ko) 2016-04-15

Family

ID=48429982

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020147012676A KR101612764B1 (ko) 2011-11-14 2011-11-14 패키지 상의 제어된 땜납-온-다이 통합체 및 그 조립 방법

Country Status (6)

Country Link
US (1) US9299660B2 (ko)
KR (1) KR101612764B1 (ko)
CN (1) CN103946965B (ko)
DE (1) DE112011105848B4 (ko)
TW (1) TWI567838B (ko)
WO (1) WO2013074061A1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9299660B2 (en) 2011-11-14 2016-03-29 Intel Corporation Controlled solder-on-die integrations on packages and methods of assembling same
US8866287B2 (en) 2012-09-29 2014-10-21 Intel Corporation Embedded structures for package-on-package architecture
TWI560818B (en) * 2014-12-05 2016-12-01 Siliconware Precision Industries Co Ltd Electronic package and the manufacture thereof
US20170084594A1 (en) * 2015-09-20 2017-03-23 Qualcomm Incorporated Embedding die technology
CN106672888B (zh) * 2015-11-11 2022-03-11 恩智浦美国有限公司 封装集成电路管芯的方法和器件
WO2018182595A1 (en) * 2017-03-29 2018-10-04 Intel Corporation Embedded die microelectronic device with molded component
US10410940B2 (en) * 2017-06-30 2019-09-10 Intel Corporation Semiconductor package with cavity
US11152333B2 (en) * 2018-10-19 2021-10-19 Micron Technology, Inc. Semiconductor device packages with enhanced heat management and related systems
KR102643424B1 (ko) 2019-12-13 2024-03-06 삼성전자주식회사 반도체 패키지

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090008792A1 (en) 2004-11-19 2009-01-08 Industrial Technology Research Institute Three-dimensional chip-stack package and active component on a substrate
US20100187671A1 (en) 2009-01-26 2010-07-29 Chuan-Yi Lin Forming Seal Ring in an Integrated Circuit Die
US20110241186A1 (en) 2010-04-06 2011-10-06 Nalla Ravi K Forming metal filled die back-side film for electromagnetic interference shielding with coreless packages
US20110254124A1 (en) 2010-04-16 2011-10-20 Nalla Ravi K Forming functionalized carrier structures with coreless packages

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6235624B1 (en) * 1998-06-01 2001-05-22 Kabushiki Kaisha Toshiba Paste connection plug, burying method, and semiconductor device manufacturing method
US6599778B2 (en) * 2001-12-19 2003-07-29 International Business Machines Corporation Chip and wafer integration process using vertical connections
US7528006B2 (en) * 2005-06-30 2009-05-05 Intel Corporation Integrated circuit die containing particle-filled through-silicon metal vias with reduced thermal expansion
US7872357B2 (en) * 2008-03-05 2011-01-18 Taiwan Semiconductor Manufacturing Company, Ltd. Protection for bonding pads and methods of formation
US7727896B1 (en) * 2008-11-06 2010-06-01 Xilinx, Inc. Stacked die manufacturing process
US20110303936A1 (en) * 2010-06-10 2011-12-15 Shang-Yi Wu Light emitting device package structure and fabricating method thereof
US9299660B2 (en) 2011-11-14 2016-03-29 Intel Corporation Controlled solder-on-die integrations on packages and methods of assembling same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090008792A1 (en) 2004-11-19 2009-01-08 Industrial Technology Research Institute Three-dimensional chip-stack package and active component on a substrate
US20100187671A1 (en) 2009-01-26 2010-07-29 Chuan-Yi Lin Forming Seal Ring in an Integrated Circuit Die
US20110241186A1 (en) 2010-04-06 2011-10-06 Nalla Ravi K Forming metal filled die back-side film for electromagnetic interference shielding with coreless packages
US20110254124A1 (en) 2010-04-16 2011-10-20 Nalla Ravi K Forming functionalized carrier structures with coreless packages

Also Published As

Publication number Publication date
DE112011105848T5 (de) 2014-09-11
TWI567838B (zh) 2017-01-21
CN103946965A (zh) 2014-07-23
US20130277837A1 (en) 2013-10-24
US9299660B2 (en) 2016-03-29
DE112011105848B4 (de) 2021-02-18
KR20140084167A (ko) 2014-07-04
WO2013074061A1 (en) 2013-05-23
TW201330128A (zh) 2013-07-16
CN103946965B (zh) 2019-04-02

Similar Documents

Publication Publication Date Title
KR101612764B1 (ko) 패키지 상의 제어된 땜납-온-다이 통합체 및 그 조립 방법
US10847414B2 (en) Embedded 3D interposer structure
US10636769B2 (en) Semiconductor package having spacer layer
KR101830043B1 (ko) E-wlb 및 e-plb에 wlcsp 부품을 매립하는 방법
US9484292B2 (en) Semiconductor package and method of forming the same
CN108538734B (zh) 具有嵌入式层叠硅通孔管芯的衬底
KR101797331B1 (ko) 복수의 수직으로 내장된 다이를 갖는 기판을 가진 멀티 칩 패키지 및 그 형성 프로세스
CN109003961B (zh) 一种3d系统集成结构及其制造方法
JP2007019454A (ja) チップ挿入型媒介基板の構造及びその製造方法、並びにこれを用いた異種チップのウェーハレベル積層構造及びパッケージ構造
JP2017505999A (ja) 金属ポスト相互接続部を備えた下部パッケージ
CN111710660A (zh) 具有冗余电连接器的互连结构及相关系统与方法
KR101195271B1 (ko) 반도체 장치 및 그 제조방법
US20230092242A1 (en) Dielectric layer separating a metal pad of a through glass via from a surface of the glass
CN111223835A (zh) 半导体封装件
KR20230098518A (ko) 반도체 패키지 및 제조 방법
US11545441B2 (en) Semiconductor package having wafer-level active die and external die mount
TWI765455B (zh) 半導體封裝及製造半導體封裝的方法
US20210193609A1 (en) Electronic component embedded substrate
US9741645B2 (en) Dense interconnect with solder cap (DISC) formation with laser ablation and resulting semiconductor structures and packages
US20230317653A1 (en) Hybrid bonding a die to a substrate with vias connecting metal pads on both sides of the die
TW202435400A (zh) 電子封裝件及其製法
KR20140064522A (ko) 반도체 패키지 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190328

Year of fee payment: 4