KR101797331B1 - 복수의 수직으로 내장된 다이를 갖는 기판을 가진 멀티 칩 패키지 및 그 형성 프로세스 - Google Patents

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Abstract

장치는 복수의 콘택 패드들을 갖는 랜드 측 및 그 랜드 측의 반대쪽의 다이 측을 갖는 기판을 포함한다. 장치는 제1 다이 및 제2 다이를 포함하고, 제1 다이와 제2 다이는, 제2 다이가 제1 다이와 기판의 랜드 면 사이에 배치되도록, 기판 내에 내장된다.

Description

복수의 수직으로 내장된 다이를 갖는 기판을 가진 멀티 칩 패키지 및 그 형성 프로세스{A MULTI-CHIP PACKAGE HAVING A SUBSTRATE WITH A PLURALITY OF VERTICALLY EMBEDDED DIE AND A PROCESS OF FORMING THE SAME}
개시된 실시예들은 반도체 마이크로전자 패키지들 및 형성 방법들에 관한 것이다.
오늘날의 가전제품 시장은 매우 복잡한 회로를 요구하는 복합 기능들을 빈번하게 요구한다. 점점 더 작은 기본 빌딩 블록들, 예를 들어, 트랜지스터들로의 스케일링(scaling)은 각각의 진보적인 세대와 더불어 단일 다이 상의 훨씬 더 복잡한 회로의 통합을 가능하게 하였다. 다른 한편, 스케일링은 통상적으로 사이즈의 축소로서 보여지지만, 다수의 패키징된 다이가 컴퓨팅 시스템에서 진보된 기능 및 마력을 위해 점점 더 함께 결합된다. 또한, 특정 반도체 패키지의 사이즈는 사실상 단일 반도체 패키지 내에 복수의 다이를 포함하기 위하여 증가할 수 있다.
그러나, 다수의 패키징된 다이를 결합하려고 시도할 때 구조적 이슈들이 생길 수 있다. 예를 들어, 반도체 패키지들에 이용된 컴포넌트들 사이의 열 팽창 계수들(coefficients of thermal expansion)(CTE)의 차이들의 영향은 패키징된 다이를 함께 부가할 때 해로운 결함들로 이어질 수 있다. 유사하게, 단일 반도체 패키지 내에 이용된 컴포넌트들 사이의 열 팽창 계수들(CTE)의 차이들의 영향은 단일 패키지 내의 2개 이상의 다이에 대한 반도체 다이 패키징 프로세스를 수행하는 결과로서 해로운 결함들로 이어질 수 있다.
반도체 패키지들은 집적 회로(IC) 칩 또는 다이를 보호하기 위해 이용되고, 또한 외부 회로에 대한 전기적 인터페이스를 다이에 제공하기 위해 이용된다. 더 작은 전자 장치들에 대한 수요 증가에 의해, 반도체 패키지들은 훨씬 더 콤팩트하게 설계되고 더 큰 회로 밀도를 지원해야 한다. 예를 들어, 일부 반도체 패키지들은 이제 종래의 기판들에서 보통 발견되는 두꺼운 수지 코어 층을 포함하지 않는, 코어리스(coreless) 기판을 이용한다. 또한, 더 높은 성능의 장치들에 대한 수요는 후속하는 어셈블리 프로세스와 호환되도록 얇은 패키징 프로파일 및 낮은 전체 뒤틀림을 유지하면서 혼합된 기술 다이 스택킹(mixed technology die stacking)을 가능하게 하거나 패키지 스택킹 능력을 제공하는 향상된 반도체 패키지에 대한 필요성을 야기한다.
실시예들이 획득되는 방식을 이해하기 위하여, 아래에 간략하게 설명된 다양한 실시예들의 더욱 구체적인 설명은 첨부 도면들을 참조하여 제시될 것이다. 이 도면들은, 반드시 비례적으로 그려지지는 않고 범위를 제한하는 것으로 고려되지 않는 실시예들을 도시한다. 일부 실시예들은 첨부 도면들을 이용하여 부가적인 특이성 및 상세를 가지고 기술 및 설명될 것이다.
도 1a 및 1b는 본 발명의 실시예에 따른 기판 내에 내장되고 그 안에 수직으로 배열된 복수의 다이를 갖는 멀티 칩 패키지(multi-chip package)(MCP)를 예시한다.
도 2a-2l은 본 발명의 실시예에 따른 기판 내에 내장되고 그 안에 수직으로 배열된 복수의 다이를 갖는 멀티 칩 패키지(MCP)를 형성하는 방법을 예시한다.
도 3은 본 발명의 실시예에 따른 컴퓨터 시스템을 도시한다.
도 4는 본 발명의 실시예에 따른 기판 내에 내장되고 그 안에 수직으로 배열된 3개 이상의 다이를 갖는 멀티 칩 패키지를 예시한다.
도 5는 본 발명의 다른 실시예에 따른 기판 내에 내장되고 그 안에 수직으로 배열된 3개 이상의 다이를 갖는 멀티 칩 패키지를 예시한다.
복수의 수직으로 내장된 다이를 갖는 멀티 칩 패키지(MCP) 및 그의 제조 방법이 설명된다. 이제 도면들에 대해 참조가 이루어질 것이며, 유사한 구조들에 유사한 접미사 참조 지정들이 제공될 수 있다. 다양한 실시예들의 구조를 더욱 분명하게 도시하기 위하여, 본원에 포함된 도면들은 집적 회로 구조들의 개략적 표현들이다. 따라서, 예를 들어, 현미경 사진에서의, 제조된 집적 회로 구조들의 실제 외관은 예시된 실시예들의 청구항 구조를 여전히 포함하면서 상이하게 나타날 수 있다. 또한, 도면들은 예시된 실시예들을 이해하는 데 유용한 구조들만을 도시할 수 있다. 이 기술분야에 알려진 부가적인 구조들은 도면들의 명확함을 유지하기 위하여 포함되지 않았을 수 있다. 부가적으로, 본 설명에서 다수의 특정 상세들이 본 발명의 실시예들에 대한 철저한 이해를 제공하기 위하여 기재되었다. 다른 사례들에서, 잘 알려진 반도체 프로세싱 및 패키징 기법들은 본 발명의 실시예들을 불필요하게 모호하게 하지 않도록 특정 상세로 기재하지 않았다.
본 발명의 실시예들은 그 안에 내장된 복수의 수직으로 배열된 다이를 갖는 기판을 가진 멀티 칩 패키지를 포함한다. 기판은 랜드 측(land side) 및 다이 측(die side)을 포함한다. 제2 다이가 제1 다이와 기판의 랜드 측 사이에 있도록, 제1 다이 및 제2 다이가 기판 내에 내장된다. 패키지 기판은 제1 다이와 제2 다이 사이에 전기적 접속을 제공하는 기판 내의 인터커넥션 구조를 생성하기 위한 복수의 라우팅 층들, 절연층들, 및 비아들을 포함한다. 본 발명의 실시예에서, 적어도 하나의 라우팅 층은 제1 다이와 제2 다이 사이에 배치된다. 본 발명의 실시예들에 따른 그 안에 수직으로 배열되고 내장된 다이를 갖는 기판을 가진 멀티 칩 패키지는 범프리스 빌드 업 층(bumpless build-up layer)(BBUL) 프로세스에 의해 형성될 수 있다. 본 발명의 실시예에서, 제1 다이는 임시 캐리어에 부착되고, 절연 및 라우팅 층이 제1 다이를 그 안에 내장하면서 제1 다이 위와 둘레에 형성된다. 그 다음에 제2 다이가 절연층들 중 하나에 부착되고, 부가적인 절연층들 및 라우팅 층들이 제2 다이 위와 둘레에 형성됨으로써, 기판 내에 제2 다이를 또한 내장한다. 이러한 식으로, 제1 및 제2 다이 둘다 기판에 내장되고, 제1 및 제2 다이를 전기적으로 결합하는 인터커넥션들이 기판(기판 라우팅) 내에 형성된다. 캐리어는 코어리스 기판을 생성하기 위해 후속하여 제거될 수 있다.
본 발명의 실시예들은 얇은 패키지 구성 및 작은 풋프린트를 갖는 멀티 칩 패키지의 형성을 가능하게 함으로써, 장치 마더보드들 상의 귀중한 공간을 절약한다. 부가적으로, 본 발명의 실시예들은 기판 뒤틀림으로 인한 신뢰성 이슈들에 민감할 수 있는 표면 실장 기술(surface mount technology)(SMT)을 요구하는 패키지 온 패키지(package-on-package)(POP) 기술을 이용하지 않고 2개의 다이의 전기적 접속을 가능하게 한다. 부가적으로, 본 발명의 실시예들에서, 저온 범프리스 빌드 업 층(BBUL) 프로세스가 이용되어, 내장된 다이들과 기판 사이의 열 팽창 계수(CTE) 불일치의 영향들을 줄이거나 없애도록 기판을 형성함으로써, 매우 평면의 멀티 칩 패키지의 제조를 가능하게 한다.
도 1a는 그 안에 내장된 복수의 수직으로 배열된 다이를 갖는 기판(102)을 가진 반도체 패키지(100)의 단면도를 예시한다. 본 발명의 실시예에서, 기판(102)은 코어리스 기판이다. 기판(102)은 다이 측(120) 및 다이 측의 반대쪽의 랜드 측(122)을 갖는다. 패키지(100)는 제1 다이(104) 및 제2 다이(106)를 포함한다. 제1 다이(104)는 활성 표면(108) 및 활성 표면(108)의 반대쪽의 후면(back surface)(110)을 갖는다. 유사하게, 제2 다이(106)는 활성 표면(112) 및 활성 표면(112)의 반대쪽의 후면(114)을 갖는다. 제1 다이와 제2 다이는 실리콘(Si), 실리콘 게르마늄(SiGe), 게르마늄(Ge)뿐만 아니라, 갈륨 비소(GaAs) 및 인듐 안티몬화물(InSb)과 같은 임의의 III-V 반도체와 같은 임의의 공지된 반도체 물질로 형성될 수 있으나, 이것으로 한정되지는 않는다. 활성 표면들(108 및 112)은, 다이 인터커넥션 구조에 의해 기능 회로들로 함께 상호접속됨으로써, 집적 회로를 형성하는 트랜지스터들, 커패시터들 및 저항들과 같은 복수의 반도체 장치들을 포함하지만, 이것으로 한정되지는 않는다. 이 기술분야에 공지된 바와 같이, 다이 인터커넥트 구조는 M1-M11과 같은 임의의 수의 금속화 층들을 포함할 수 있고, 그것들의 개수 및 두께는 주어진 애플리케이션 유용성에 따라 달라질 수 있다. 제1 레벨의 금속화(M1)는 활성 표면의 반도체 장치들과 접촉하고, 마지막 레벨의 금속화(예를 들어, M11)는 외부 세계에 대한 접속을 행하기 위한 전기적 콘택들을 포함한다. 제1 다이(104)는 전기적 콘택들(116)을 갖는 것으로 도시되고, 제2 다이(106)는 전기적 콘택들(118)을 갖는 것으로 도시된다. 본 발명의 실시예에서, 제1 다이(104)의 활성 표면(108) 및 제2 다이(106)의 활성 표면(112)은 도 1a에 도시된 바와 같이, 기판(102) 상에 형성된 복수의 외부 전도성 콘택들(140)을 향하거나 그것들과 동일한 방향으로 향한다. 즉, 제1 다이(104) 및 제2 다이(106)는 기판(102)에서 "페이스 다운(face down)" 구성으로 배열된다.
제1 다이(104)는 제1 풋프린트 또는 표면 영역(105)을 갖고, 제2 다이(106)는 제2 풋프린트 또는 표면 영역(107)을 갖는다. 본 발명의 실시예에서, 제1 다이(104)는 제2 다이(106)보다 큰 풋프린트를 갖는다. 제2 다이(106)는 기판(102) 내에 내장되고, 제1 다이(104)와 기판(102)의 랜드 측(122) 사이에 배치된다. 이러한 식으로, 제1 다이(104) 및 제2 다이(106)는 기판(102) 내에 수직으로 배열된다. 본 발명의 실시예에서, 제2 다이(106)의 풋프린트(107)의 적어도 일부분은 제1 다이(104)의 풋프린트(105) 내에 놓인다. 실시예에서, 도 1a에 도시된 바와 같이, 제2 다이(106)의 전체 풋프린트(107)는 제1 다이(104)의 풋프린트(105) 내에 놓인다. 본 발명의 실시예에서, 제1 다이(104)는 SRAM(static random access memory), DRAM(dynamic access memory), NVM(nonvolatile memory)과 같은 메모리 장치이나, 이것으로 한정되는 것은 아니며, 제2 다이(106)는 마이크로프로세서 및 디지털 신호 프로세서와 같은 로직 장치이나, 이것으로 한정되는 것은 아니다.
랜드 측(122)은 복수의 외부 전도성 콘택들(140)이 접속되는 복수의 전도성 콘택 패드들 및/또는 라우팅 트레이스들을 포함한다. 외부 전도성 콘택들(140)은 다른 장치들에 대한 패키지(100)의 전기적 접속을 제공한다. 기판(102)은 기판 인터커넥션 구조를 함께 생성하는 복수의 라우팅 층들, 절연층 및 비아들을 포함한다. 기판 인터커넥션 구조는 제1 다이(104)와 제2 다이(106) 사이에 전기적 접속을 제공할 뿐만 아니라, 랜드 측(122) 상에 형성된 외부 전기적 콘택들(140)에 대한 제1 및 제2 다이의 전기적 접속을 제공한다.
기판 인터커넥션 구조는 제2 다이(106)에 대한 제1 다이(104)의 직접적인 전기적 접속들을 제공하여, 신호들이 제1 다이와 제2 다이 사이에 직접 지나갈 수 있다. 기판 인터커넥션 구조는 또한 제2 다이(106)와 외부 전기적 콘택들(140) 사이의 전기적 접속들을 포함할 수 있다. 본 발명의 일부 실시예에서, 기판 인터커넥션 구조는 또한 제1 다이(104)와 외부 전기적 콘택들(140) 사이의 전기적 접속을 제공할 수 있다. 다른 실시예들에서, 외부 전기적 콘택들(140)과 제1 다이(104) 사이에는 전기적 접속들이 존재하지 않는다. 즉, 본 발명의 실시예에서, 제1 다이(104)에 대한 모든 외부 접속들은 제2 다이(106)를 통과한다. 특정 실시예에서, 전원 및 접지 신호들 이외에, 제1 다이(104)에 대한 모든 전기적 신호들은 제2 다이(106)에 의해 제공된다.
본 발명의 실시예에서, 기판(102)은 도 1a에 도시된 바와 같이 제1 절연층(130)을 포함한다. 제1 다이(104)는 제1 절연층(130) 내에 내장된다. 즉, 활성 표면(108) 및 제1 다이의 측벽들(101)은 절연층(130)과 접촉한다. 복수의 전도성 트레이스들을 포함하는 제1 라우팅 층(150)은 제1 절연층(130) 상에 배치된다. 복수의 전도성 비아들(160)은 제1 절연층(130)에 있고, 제1 라우팅 층(150)의 전도성 트레이스들을 제1 다이(104)의 전기적 콘택들(116)에 전기적으로 접속한다. 제1 라우팅 층(150)의 전도성 트레이스들(151) 중 하나 이상은 제1 다이(104)의 풋프린트(105)로부터 기판(102)의 에지를 향해 신호들을 라우팅한다. 제2 절연층(132)은 도 1a에 도시된 바와 같이 제1 절연층(130) 상에 및 제1 라우팅 층(150) 상에 배치된다. 제1 라우팅 층(150)은 제1 절연층(130)과 제2 절연층(132) 사이에 내장된다. 제2 다이(106)의 후면(114)은 제2 절연층(132) 상에 배치된다. 제3 절연층(134)은 도 1a에 도시된 바와 같이 제2 절연층(132) 상에 및 제2 다이(106) 상과 둘레에 배치된다. 제2 다이(106)는 제3 절연층(134) 내에 내장되고 제2 절연층(132)과 제3 절연층(134) 사이에 완전히 캡슐화되어(encapsulated) 내장된다.
복수의 전도성 트레이스들을 포함하는 제2 라우팅 층(152)은 제3 절연층(134) 상에 배치된다. 본 발명의 실시예에서, 제2 라우팅 층(152)의 하나 이상의 전도성 트레이스들(153)은 제2 다이(106)에 대한 전기적 접속을 제공하기 위하여 기판(102)의 에지로부터 제2 다이(106)의 풋프린트(107) 내로 신호들을 라우팅한다. 복수의 전도성 비아들(162)이 제2 라우팅 층(152)의 전도성 트레이스들과 제2 다이(106)의 전기적 콘택들(118) 사이의 제3 절연층(134)에 형성되어, 제2 다이 상의 전기적 콘택들(118)에 제2 라우팅 층(152)의 트레이스들을 전기적으로 접속한다. 부가적으로, 복수의 전도성 비아들(164)은, 도 1a에 도시된 바와 같이, 제2 절연층(132) 및 제3 절연층(134)을 통해 형성되어, 제2 라우팅 층(152)의 트레이스들을 제1 라우팅 층(150)의 트레이스들에 전기적으로 접속한다.
본 발명의 실시예에서, 전도성 비아들(164)은 전도성 비아들(162)보다 큰 직경을 갖는다. 전도성 비아들(164)은 전도성 비아들(162)보다 기판 내로 더 깊이 연장된다는 것을 알 것이다. 본 발명의 실시예에서, 비아들(164)은 100-150㎛의 직경을 갖는 반면, 비아들(162)은 30-50㎛의 직경을 갖는다. 따라서, 전도성 비아들(164)의 직경을 증가시킴으로써, 전도성 비아들(164)의 애스펙트비(높이:폭)가 감소하여, 전도성 비아들의 신뢰성 있는 채움(reliable filling)을 가능하게 한다. 비아(164)는 전도성 막으로 완전히 채워지는 것으로서 도시되지만, 비아(164)는 비아(164)의 측벽들만이 그 안에 전도성 막이 형성되고 중심은 채워지지 않은 채로 남는 방식으로 형성될 수 있다는 것을 알아야 한다. 절연층의 후속하는 형성은 비아의 채워지지 않은 용적을 채우는 데 이용될 수 있다. 예를 들어 도 2j를 참조한다.
제4 절연층(136)이 제3 절연층(134) 상에 그리고 제2 라우팅 층(152)의 트레이스들 상에 및 둘레에 배치된다. 본 발명의 실시예에서, 2개의 라우팅 층(150 및 152)만이 제공되고, 하나의 라우팅 층(150)은 제1 다이(104)의 풋프린트(105)로부터의 신호들을 라우팅하기 위한 전도성 트레이스들을 제공하고, 하나의 라우팅 층(152)은 제2 다이(106)의 풋프린트(107) 내로의 신호들을 라우팅하기 위한 전도성 트레이스들을 제공한다. 라우팅 층(152)이 기판의 마지막 라우팅 층이면, 외부 전기적 콘택들(140)이 후속하여 형성되는 제2 라우팅 층의 트레이스들(153) 상의 본드 패드들을 정의하기 위하여 복수의 본드 패드 개구부들이 제4 절연층(136)에 형성될 수 있다.
그러나, 원하는 경우, 특정 라우팅 요건들에 따라 부가적인 라우팅 층들, 절연층들 및 비아들이 포함될 수 있다. 예를 들어, 복수의 전도성 트레이스들을 포함하는 제3 라우팅 층(154)은 제4 절연층(136) 상에 배치될 수 있다. 복수의 전도성 비아들(166)은 제2 라우팅 층(152)의 전도성 트레이스들과 제3 라우팅 층(154)의 전도성 트레이스들 사이에 전기적 접속을 제공하기 위하여 제4 절연층(136)을 통해 형성될 수 있다. 제5 절연층(138)은 제4 절연층(136) 상에 그리고 제3 라우팅 층(154)의 전도성 트레이스들 상에 및 둘레에 형성될 수 있다.
또한, 제4 라우팅 층(156)은 제5 절연층(138) 상에 배치될 수 있다. 제4 라우팅 층(156)이 마지막 라우팅 층이면, 그것은 전기적 콘택들(140)이 결합되는 복수의 라우팅 층들/전도성 콘택 패드들(157)을 포함할 수 있다. 제4 라우팅 층(156)은 또한 콘택 패드들의 위치를 재분배하기 위하여 라우팅 트레이스들(157)을 포함할 수 있다. 복수의 비아들(168)은 제3 라우팅 층(154)의 트레이스들에 제4 라우팅 층(156)의 트레이스들/콘택 패드들을 전기적으로 결합하기 위하여 제5 절연층(138)을 통해 형성된다. 땜납 마스크 층(solder mask layer)과 같은 마지막 제6 절연층(139)이 제5 절연층(138) 상에 그리고 제4 라우팅 층(156) 상에 및 둘레에 형성될 수 있다. 라우팅 층(156)의 콘택 패드들에 외부 전기적 콘택들(140)이 부착될 수 있게 하기 위하여 개구부들이 땜납 마스크 층(139)에 형성된다.
본 발명의 실시예들에서, 패키지(100)는 제1 다이(104)의 후면(110)에 부착된 에폭시 기반 다이 본딩막(die bonding film)(DBF)과 같은 다이 부착막(die attach film)(DAF)(124)을 포함할 수 있다. 다른 실시예들에서, 다이 부착막(DAF)(124)은 제1 다이(104)의 후면(110)에 대한 액세스를 가능하게 하기 위해 제거된다. DAF(124)는 기판(102)의 부분으로 고려되지 않는다. 부가적으로, 본 발명의 실시예들에서, 기판(102)은 코어리스 기판일 수 있는데, 그것은 그것이 빌드 업 층 프로세스에 의해 캐리어 상에 형성되고, 캐리어는 결국 기판(102)으로부터 제거되기 때문이다. 또한, 기판(102)은, 그것이 유리 섬유 강화 에폭시 수지(fiber reinforced glass epoxy resin)와 같은 두꺼운 코어를 포함하지 않기 때문에, 코어리스 기판으로서 고려될 수 있다.
도 1a에 도시된 바와 같이, 기판(102)은 제1 다이(104)와 제2 다이(106) 사이에 배치되는 적어도 하나의 라우팅 층(150)을 포함한다. 또한, 본 발명의 실시예에서, 기판(102)은 제1 다이(104)의 풋프린트(105)와 제2 다이(106)의 풋프린트(107) 사이에 배치된 부분 및 제2 다이(106)의 풋프린트(107) 외부로 연장하는 부분을 갖는 전도성 트레이스(151)와 같은, 적어도 하나의 전도성 트레이스를 포함한다. 또한, 단일 라우팅 층(132)만이 도 1a에서 제1 다이(104)와 제2 다이(106) 사이에 형성된 것으로 도시되지만, 이 기술분야의 통상의 기술자는 2개 이상의 라우팅 층이 제1 다이(104)와 제2 다이(106) 사이에 배치될 수 있다는 것을 알 것이다. 또한, 3개의 라우팅 층이 외부 콘택들(140)과 제2 다이(106) 사이에 형성된 것으로 도시되지만, 이것은 본 발명의 실시예를 예시한 것일 뿐이고, 더 많거나 더 적은 라우팅 층들이 필요한 라우팅 요건들에 따라 외부 콘택들(140)과 제2 다이(106) 사이에 형성될 수 있다는 것을 알아야 한다.
본 발명의 실시예에서, 외부 전도성 콘택들(140)은 볼 그리드 어레이를 제공하기 위해 어레이로 배열된 땜납 볼들이다. 그러나, 외부 전도성 콘택들(140)은 반드시 볼의 형태를 취할 필요는 없고, 포스트, 범프, 랜드 및 핀과 같은 다른 모양들 또는 구조들을 가질 수 있으나, 이것으로 한정되는 것은 아니다. 외부 콘택들(140)은 기초 기판(170)에 대한 반도체 패키지(100)의 전기적 접속 및 통신을 가능하게 한다. 예를 들어, 반도체 패키지(100)가 컴퓨터, 또는 스마트폰 또는 핸드헬드 판독기와 같은 핸드헬드 장치의 부분일 때, 기초 기판(170)은 마더보드이다. 다른 실시예들에서, 기초 기판(170)은 패키지 온 패키지(POP) 장치를 생성하기 위한 다른 반도체 패키지일 수 있다.
도 1b는 본 발명의 실시예들에 따른 기판(102)에 포함될 수 있는 특정 전기적 접속들을 더욱 상세하게 그리는 도 1a에 도시된 패키지 기판(100)의 도해이다. 본 발명의 실시예에서, 기판(102)은 제1 다이(104)와 제2 다이(106) 사이의 직접적인 전기적 접속을 제공하는 적어도 하나의 전기적 접속(182)을 포함하고, 전기적 접속(182)은 외부 콘택(140)에 전기적으로 접속되지 않는다. 그러한 접속들은 오직 제1 다이(104)와 제2 다이(106) 사이에 통신되는 신호들을 위해 유용하다. 예를 들어, 제1 다이(104)가 메모리 장치이고, 제2 다이(106)가 로직 장치일 때, 어드레스 신호들, 데이터 신호, 기록 인에이블 신호들(write enable signals) 및 판독 인에이블 신호들(read enable signals)과 같은 신호들이 전기적 접속(182)과 같은 직접적인 전기적 접속들에 의해 제1 다이(104)와 반도체 다이(106) 사이를 지나갈 수 있다. 또한, 본 발명의 실시예에서, 패키지 기판(102)은 제1 다이(104)와 제2 다이(106)를 둘다 외부 전도성 콘택(140)에 전기적으로 접속하는 하나 이상의 전기적 접속들(184)을 포함할 수 있다. 이러한 식으로, 전기적 콘택(140)을 통해 패키지(100)에 제공되는 신호는 제1 다이와 제2 다이 둘다에 제공된다. 그러한 신호의 예는 VCC 및 VSS와 같은 전원 및 접지 신호들일 수 있다. 본 발명의 다른 실시예에서, 패키지 기판(102)은 신호가 직접 제1 다이(104)에 제공되지 않고 외부 콘택들(140)과 제2 다이(106) 사이에 직접적인 전기적 접속을 제공하는 하나 이상의 전기적 접속들(186)을 포함한다. 예를 들어, 제2 다이(106)가 마이크로프로세서와 같은 로직 장치일 때, 복수의 전기적 접속들(186)에 의해 제2 다이(106)에만 명령어들이 제공될 수 있다. 또한, 도 1b에 도시되지 않았지만, 기판(102)은 신호들이 제2 다이(106)에 제공되지 않고 제1 다이(104)에 직접 제공될 수 있도록 하기 위하여 제1 다이(104)와 외부 전기적 콘택(140) 사이에 하나 이상의 전기적 접속들을 제공할 수 있다. 본 발명의 실시예들은 전기적 접속들(182, 184 및 186)과 같은, 위에 설명된 전기적 접속들 중 전부 또는 일부를 포함할 수 있는 패키지 기판(102)을 포함한다.
복수의 수직으로 내장된 다이를 갖는 기판을 가진 반도체 패키지(100)는 완전히 내장되고 포위되는(surrounded) 제2 다이(106)를 포함한다. 본 개시에 이용된 바와 같이, "완전히 내장되고 포위되는(fully embedded and surrounded)"은, 제2 다이(106)의 모든 표면들이 기판(102)의 절연막과 접촉해 있음을 의미한다. 반도체 패키지(100)는 또한 완전히 내장된 제1 다이(104)를 포함한다. 본 개시에 이용된 바와 같이, "완전히 내장되는"은 제1 다이(104)의 활성 표면(108) 및 전체 측벽들이 기판(102)의 절연막과 접촉해 있음을 의미한다. 그러나, 제1 다이(104)는, 제1 다이(104)의 후면(110)이 기판(102)의 절연막과 접촉해 있지 않기 때문에, "포위되지" 않는다. 제1 다이(104)에 대한 "완전히 내장되는"의 2개의 실시예들이 본원에 설명된다. 제1 실시예에서, 도 1a에 도시된 바와 같이, 기판(102)의 다이 측의 전반적 평면 표면(global planarity surface)으로부터 돌출하는, 예를 들어, 도 1a에 도시된 기판(102)의 표면(109)으로부터 돌출하는 제1 다이의 하나의 표면(예를 들어, 후면(110))이 존재한다. 실시예에서, 제1 다이(104)의 표면은 기판(102)의 다이 측의 전반적 평면 표면으로부터 돌출하지 않으며, 예를 들어, 기판(102)의 표면(109)으로부터 돌출하지 않는다.
"완전히 내장되고 포위되는" 및 "완전히 내장되는"에 대한 위의 정의들과 대조적으로, "부분적으로 내장되는" 다이는 기판(102)의 절연막과 접촉하는 전체 표면 및 측벽들의 오직 일부분을 갖는 다이이다. 더 대조적으로, "내장되지 않은(non-embedded)" 다이는 기판의 캡슐화 막(encapsulating film)과 접촉하는, 많아야 하나의 표면을 갖고 측벽들의 부분은 갖지 않는 다이이다.
도 2a-2l은 본 발명의 실시예들에 따른 기판 내에 내장된 복수의 다이를 갖는 반도체 패키지를 제조하는 방법을 예시한다. 캐리어(201)가 제공된다. 캐리어(201)는 식각 정지 층(202)을 갖는다. 구리 포일과 같은 제2 층(206)이 다이 실장 표면(204) 둘레에 리세스 또는 캐비티(205)를 생성하도록 식각될 수 있다. 본 발명의 실시예에서, 캐리어(201)는 제2 층(206)을 포함하지 않으므로, 캐리어(201)에 형성된 리세스 또는 캐비티가 없다.
도 2b는 본 발명의 실시예에 따른 기판에 내장된 복수의 다이를 갖는 패키지의 제조에서 추가 프로세싱 동안의 단면도를 예시한다. 프로세싱 동안 캐리어(201)는 프로세싱 유용성을 위해 백투백(back-to-back) 캐리어(210)를 형성하기 위하여 동일한 구조(201')와 짝을 이룰 수 있다(mated to). 따라서, 프로세싱 쓰루풋은 효과적으로 배가된다. 캐리어들(201 및 201')에 대한 프로세싱의 설명은 캐리어(201)의 프로세싱에 대해 기술된 참조 번호들에 의해 참조될 수 있지만, 캐리어(201')에 대해 똑같은 프로세싱 및 구조들이 생성됨을 이해해야 한다. 캐리어(210)는 접착 해방 층들(adhesion release layers)(212, 212') 및 접착 바인더(adhesive binder)(214)를 포함한다. 더 도시된 바와 같이 분리 프로세싱을 위해 캐리어(210)의 각 단부에 커팅 존(cutting zone)(216)이 제공된다. 백투백 캐리어(210)는 벌크 프로세싱을 가능하게 하기 위하여 백투백 캐리어(210)의 단면을 갖는 복수의 동일한 영역들을 갖는 더 큰 패널의 부분을 형성할 수 있다. 실시예에서, 그러한 패널은 다이가 배치될 수 있는 대략 1000개의 캐비티(205)를 갖는다.
도 2c는 본 발명의 실시예에 따른 추가 프로세싱 후의 도 2b에 도시된 백투백 캐리어(210)의 단면도이다. 백투백 캐리어(210)는 식각 정지 층(204)에 제1 다이(222)를 배치함으로써 더 프로세싱되었다. 제1 다이(222)는 후면(226)의 반대쪽의 활성 표면(224)을 갖는다. 활성 표면(224)은 제1 다이(222)에 대한 전기적 콘택을 형성하기 위한 복수의 콘택 패드들(225)을 포함한다. 제1 다이(222)는 제1 풋프린트(229)를 갖는다. 실시예에서, 제1 다이(222)의 후면(226)은 에폭시 기반 물질 또는 다이 본딩막(DBF)과 같은 접착층(228)을 이용하여 식각 정지 층(202)에 부착된다. 본 발명의 실시예에서, 기판 내에 내장될 2개의 다이 중 더 큰 풋프린트를 갖는 다이가 부착된 제1 다이이다(즉, 제1 다이(222)이다). 더 큰 다이를 부착하는 것은, 캐리어(201)와의 더 큰 표면 영역 접촉을 제공하고, 이것은 빌드 업 프로세스 동안 평면성을 유지하고 뒤틀림을 방지하는 데 도움을 준다. 대안적인 실시예에서, 2개의 다이 중 더 작은 것이 제1 다이이다. 도 2c는 또한 장치(220)를 생성하기 위해 캐리어(201') 상으로의 제1 다이(222')의 부가를 예시한다.
도 2d는 본 발명의 실시예에 따른 추가 프로세싱 후의 장치(220)의 단면도이다. 장치(220)는 제1 절연막(232)을 수신하기 위해 프로세싱되었다. 본 발명의 실시예에서, 제1 절연막(232)은 캐리어(201) 및 제1 다이(222) 상에 절연막을 래미네이트(laminating)함으로써 형성된다. 캐리어(210) 및 제1 다이(222)에 막이 래미네이트된 후에, 그것은 약 180℃와 같은 적절한 온도에서 경화된다. 본 발명의 실시예에서, 제1 절연막(232)은 ABF(Ajinomoto Build-Up Film)이다. 본 발명의 실시예에서, 캐리어(201)가 캐비티(205) 및 식각 정지 층(202)을 형성하는 제2 층(206)을 포함할 때, 제1 절연층(232)은 제2 절연층 및 식각 정지 층과 직접 접촉하여 형성된다. 절연층(232)은 제1 다이(222)의 측벽들(223)뿐만 아니라 활성 표면(224) 상에 직접 접촉하여 형성된다. 이러한 식으로, 다이(222)는 절연층(232) 내에 내장된다. 래미네이팅에 대한 대안으로서, 절연층(232)은 절연막을 스피닝(spinning) 및 경화함으로써 형성될 수 있다. 유사하게, 제1 절연막(232')이 도 2d에 예시된 장치(230)를 생성하기 위하여 다이(222') 상에 및 둘레에 형성될 수 있다.
도 2e는 본 발명의 실시예에 따른 추가 프로세싱 후의 도 2d의 장치(230)의 도해이다. 제1 다이(222)의 전기적 콘택들(225)을 노출하기 위하여 제1 절연층(232)을 통해 복수의 비아홀들(via holes)(242)이 형성되었다. 본 발명의 실시예에서, 비아홀들(242)은 레이저 드릴링(laser drilling)에 의해 형성된다. 레이저 드릴링은 이산화탄소(CO2) 가스 레이저 빔, 자외선(UV) 레이저 빔, 또는 엑시머(excimer) 레이저 빔을 이용하여 실현될 수 있다. 본 발명의 실시예에서, 30-50 마이크로미터의 직경을 갖는 비아 개구부들(242)이 형성된다. 실시예들에 따른 레이저 드릴링은 작은 비아 사이즈들 및 피치들을 가능하게 하기 위해 종래 기술의 드릴링 프로세스에 비해 더 높은 접속 밀도를 허용함으로써, 향상된 설계 및 저비용의 스케일러블 소형화(scalable miniaturization)로 이어진다. 또한, 레이저 드릴링은 높은 정렬 정확도(예를 들어, 10-15 마이크로미터) 및 쓰루풋(대략 2000 비아들/초) 및 폭넓은 가능한 비아 사이즈들(예를 들어, 30 마이크로미터와 약 300 마이크로미터 사이) 및 저비용(1000 비아당 약 2 센트)을 가능하게 한다. 높은 정렬 정확도와 작은 비아 사이즈의 결합은 60 마이크로미터만큼 낮은 가능한 비아 피치들을 만들고, 이 피치들은 코어들을 포함하는 패키지에 이용된 약 400 마이크로미터의 통상적으로 도금된 쓰루홀 피치들(typically plated through hole pitches)보다 훨씬 작다. 비아 개구부들(242')은 도 2e에 예시된 장치(240)를 제공하기 위하여 절연층(232')에 유사하게 형성될 수 있다.
도 2f는 본 발명의 실시예에 따른 추가 프로세싱 후의 도 2e에 도시된 장치(240)의 도해이다. 도 2f에 예시된 바와 같이, 비아 개구부들(242)은 제1 다이(222)의 콘택 패드들(225)에 전기적으로 접속되는 복수의 전도성 비아들(252)을 형성하기 위해, 구리와 같은, 전도성 물질로 채워진다. 또한, 구리 트레이스들과 같은 복수의 전도성 트레이스들(256)을 포함하는 제1 라우팅 층(254)이 도 2f에 예시된 바와 같이, 제1 절연층(232) 상에 전도성 비아들(252)과 접촉하여 형성된다. 본 발명의 실시예에서, 콘택(225)에 전기적으로 결합되고 기판의 에지를 향하여 제1 다이(222)의 풋프린트(229)로 연장되는 적어도 하나의 전도성 트레이스(256)가 형성된다.
본 발명의 실시예에서, 비아들(242)은 세미 애디티브 프로세스(semi-additive process)(SAP)를 활용하여 제1 라우팅 층(254)의 전도성 트레이스들(256)의 형성과 동시에 전도성 비아들(252)을 형성하도록 채워진다. 세미 애디티브 프로세스에서, 예를 들어, 1 마이크로미터보다 작은 두께를 갖는, 무전해 구리 시드 층과 같은, 무전해 시드 층이 절연막(232)의 표면 위와 비아 개구부들(242) 및 비아 개구부들(242)의 측벽들 내에 형성된다. 그 다음에 포토레지스트 층이 무전해 시드 층 상에 퇴적되고 빛에 노출되어 현상됨으로써, 전도성 트레이스들(256)이 요구되는 패턴에 대응하는 마스킹되지 않은 영역들을 남기는 레지스트 패턴이 형성된다. 전도성 트레이스들(256) 및 전도성 비아들(252)은 그 다음에 시드층으로서 무전해 구리 도금막을 활용하여, 예를 들어, 구리층을 전해 도금함으로써 형성된다. 전해 도금은 비아들(252)이 완전히 채워지고 제1 전도성 트레이스들(256)이 2-20 마이크로미터 사이와 같은 원하는 두께로 형성될 때까지 계속된다. 포토레지스트 마스크는 그 다음에 제거되고, 퀵 터치 식각(quick touch etch)을 이용하여 남아 있는 시드 층을 제거한다.
전술한 SAP 기법은 100℃보다 작고 통상적으로는 50-80℃의 온도에서 비아들을 채우고 전도성 트레이스들을 형성하는 데 이용될 수 있다. 세미 애디티브 접근법의 이용은 미세한 라인 및 공간 피처들, 예를 들어, 30 마이크로미터보다 작은 라인 및 공간 피처들로 얇은 전도성 트레이스들이 형성될 수 있게 한다. 세미 애디티브 프로세스(SAP)를 활용하여 비아들(252)을 채우고 제1 라우팅 층(254)을 형성하는 것은, 플립 칩 본딩 및 와이어 본딩과 같은, 다른 패키징 기술들에서 패키지 기판에 다이를 전기적으로 접속하기 위해 통상적으로 이용되는, 무연 납땜을 이용하여 열 압축 본딩 또는 표면 실장 기술과 같은 고온 프로세스들의 이용 없이 제1 다이(222)가 패키지 기판에 전기적으로 접속될 수 있게 한다. 100℃보다 작은 온도에서의 프로세스와 같은 저온 프로세스를 이용하여, 제1 다이(222)를 기판에 전기적으로 접속함으로써, 기판과 다이는 제1 다이(222)와 장치(240)의 층들 사이의 CTE 불일치로 인한 패키지 뒤틀림으로 이어질 수 있는 고온에 노출되지 않는다. 도 2f에 예시된 장치(250)를 제공하기 위하여 전도성 비아들(252') 및 라우팅 층(254')을 형성하는 데 유사한 프로세싱이 이용될 수 있다.
도 2g는 본 발명의 실시예들에 따른 추가 프로세싱 후의 도 2f의 장치(250)를 도시한다. 장치(250)는 활성 표면(264) 및 반대쪽의 후면(266)을 갖는 제2 다이(262) 및 제2 절연층(261)을 포함하도록 추가 프로세싱되었다. 제2 다이(262)의 활성 표면(264)은 제2 다이(262)에 전기적 접속을 제공하기 위한 복수의 전기적 콘택들(265)을 포함한다. 제2 절연층(261)은 도 2f에 도시된 바와 같이 제1 라우팅 층(254)의 트레이스들(256) 위에 그리고 제1 절연층(232) 상에 형성된다. 제2 다이(262)의 후면(266)은 제2 절연층(261)에 부착된다.
본 발명의 실시예에서, 제2 다이(262)의 후면(266)은 제2 절연층(261)의 점착성(tackiness)을 활용하여 제2 절연층(261)에 부착된다. 예를 들어, 본 발명의 실시예에서, ABF와 같은 절연막이 라우팅 층(254) 및 제1 절연층 위에 래미네이트되고, 절연막은 그 다음에 절연막의 끈끈함을 유지하기 위하여, 예를 들어, 70℃의 온도에서, 오직 부분적으로 경화된다. 그 다음에 제2 다이(262)는 부분적으로 경화된 절연막의 끈끈함에 의해 부분적으로 경화된 절연막 상에 배치됨으로써, 제2 다이(262)를 고정시킨다. 제2 다이(262)를 고정시킨 후에, 부분적으로 경화된 절연층은 제2 절연층(261)을 형성하기 위해 예를 들어, 약 180℃에 의한 온도로 가열시킴으로써 완전히 경화될 수 있다. 이러한 식으로, 제2 절연층(261)에 제2 다이(262)를 고정시키기 위해 접착제 또는 다이 부착막이 필요하지 않다. 다이 부착막의 제거는 부착된 제2 다이의 스텝 높이를 줄임으로써, 제2 다이(262)의 지형(topography)을 줄이고 후속하는 빌드 업 층들이 더욱 평면이도록 형성될 수 있게 하는 데 도움이 된다.
실시예에서, 제2 다이(262)는 제2 다이(262)의 풋프린트(269)의 적어도 일부분이 제1 다이(222)의 풋프린트(229) 내에 놓이도록 배치된다. 본 발명의 실시예에서, 제2 다이(262)는 제1 다이(222)의 풋프린트(269)보다 작은 풋프린트(269)를 갖고, 제2 다이(262)는 도 2g에 도시된 바와 같이 제2 다이(262)의 전체 풋프린트(269)가 제1 다이(222)의 풋프린트(229) 내에 놓이도록 절연층(261) 상에 배치된다. 본 발명의 실시예에서, 제2 다이(262)는 인텔사에 의해 제조된 마이크로프로세서 또는 디지털 신호 프로세서와 같은 로직 장치이다.
다음으로, 도 2g에 도시된 바와 같이 제3 절연층(268)이 제2 절연층(261) 및 제2 다이(262)의 활성 표면(264) 상에 형성된다. 도 2g에 도시된 바와 같이 제2 다이는 제3 절연층(268) 및 제2 절연층(261)에 의해 완전히 내장되고 포위된다. 본 발명의 실시예에서, 제3 절연층(268)은 전술한 바와 같이 제2 절연막(261) 및 제2 다이(262) 상에 절연막을 래미네이트하고 래미네이트된 막을 경화함으로써 형성된다. 본 발명의 실시예에서, 제2 다이(262)는 50-150 마이크로미터의 두께로 얇아진 다이와 같은 얇은 다이이다. 절연층(268)이 제2 다이(262)를 완전히 캡슐화하기 위해 너무 두껍게 형성될 필요는 없도록 얇은 다이(262)를 제공하는 것은 유익하다. 실시예에서, 제3 절연층(268)은 후속하여 형성된 라우팅 층들로부터 제2 다이의 충분한 격리를 제공하기 위하여 제2 다이의 두께보다 더 두꺼운 대략 20-30 마이크로미터의 두께로 형성된다. 제2 다이(262)가 너무 두꺼우면, 제3 절연층(268)은 두껍게 형성되어야만 하고, 이는 제1 라우팅 층(254)의 전도성 트레이스들(256)에 대한 신뢰성 있는 비아 접속들을 구성하는 것을 어렵게 한다는 것을 알아야 한다. 도 2g에 도시된 장치(260)를 생성하기 위하여 제2 다이(262') 위에 형성된 제2 절연층(258') 및 제3 절연층(268') 상에 제2 다이(262')가 유사하게 실장될 수 있다.
도 2h는 본 발명의 실시예에 따른 추가 프로세싱 후의 도 2g의 장치(260)의 도해이다. 도 2h에 도시된 바와 같이 제2 다이(262)의 전기적 콘택들(265)을 노출하기 위해 복수의 비아 개구부들(272)이 절연층(268)을 통해 형성되었다. 실시예에서, 비아 개구부들(272)은 30-50㎛의 직경을 갖는다. 또한, 복수의 비아 개구부(274)는 제1 라우팅 층(254)의 전도성 트레이스들(256)의 부분들을 노출하기 위하여 제3 절연층(268) 및 제2 절연층(258)을 통해 형성되었다. 실시예에서, 비아 개구부들(274)은 100-150 마이크로미터의 직경과 같은, 비아 개구부들(272)보다 큰 직경을 갖는다. 실시예에서, 비아 개구부들(274)은 비아 개구부들(272)의 직경의 적어도 2배의 직경을 갖는다. 실시예들에서, 비아 개구부들(274)의 직경은, 비아 개구부들(274)이 제조 가능한 애스펙트비(높이:폭)로 형성되도록 전도성 트레이스들(254) 위의 제2 절연층(261) 및 절연층(268)의 두께들의 결합에 의해 적어도 부분적으로 결정된다는 것을 알아야 한다. 본 발명의 실시예에서, 비아 개구부들(274)은 비아 개구부들(272)보다 큰 직경을 갖는다. 본 발명의 실시예에서, 비아 개구부들(274)은 비아 개구부들이 약 2:1 이하의 애스펙트비를 갖도록 하는 직경으로 형성된다. 본 발명의 실시예에서, 비아 개구부들(272 및 274)은 위에 기재한 바와 같은 레이저 드릴링 프로세스를 활용하여 형성된다. 비아 개구부들(272' 및 274')은 도 2h에 도시된 장치(270)를 생성하기 위해 유사한 방식으로 절연층들(268' 및 258')에 형성될 수 있다.
도 2i는 본 발명의 실시예에 따른 추가 프로세싱 후의 도 2h의 장치(270)의 도해이다. 비아 개구부들(272)은 제2 다이(262)의 콘택 패드들(265)과 접촉하는 전도성 비아들(282)을 형성하기 위하여 구리와 같은 전도성 물질로 채워진다. 또한, 비아 개구부들(274)은 제1 라우팅 층(254)의 전도성 트레이스들(256)과 접촉하는 복수의 전도성 비아들(284)을 제공하기 위하여 구리와 같은 전도성 물질로 채워진다.
또한, 장치(270)는 복수의 전도성 트레이스들(288)을 갖는 제2 라우팅 층(286)을 포함하도록 추가 프로세싱되었다. 제2 라우팅 층(286)은 도 2h에 도시된 바와 같이 제3 절연층(268) 상에 배치된다. 본 발명의 실시예에서, 적어도 하나의 전도성 트레이스(288)가 전도성 비아(282)와 전도성 비아(284) 둘다와 접촉하여 형성된다. 본 발명의 실시예에서, 전술한 바와 같은 세미 애디티브 프로세스(SAP)를 이용하여 동시에 비아들(282) 및 비아들(284)을 채우고 라우팅 층(286)을 형성한다.
본 발명의 실시예에서, 세미 애디티브 프로세스는 완전히 채워진 전도성 비아들(282)을 형성하기 위해 작은 비아들(272)을 완전히 채우기에 충분히 두껍지만, 큰 비아 개구부들(274)을 완전히 채우기에 충분히 두껍지 않은 전도성 층을 생성하도록 설계된다. 그러한 경우에, 도금된 막은 채워지지 않은 중심부(285)를 갖는 "컵" 모양의 전도성 비아(284)를 형성하는 비아(274)의 측벽들 상에 등각으로(conformally) 형성할 것이다. 세미 애디티브 프로세스의 이용은 패키지 기판에 다이를 전기적으로 접속하기 위해 보통 이용되는 고온 납땜 본딩 프로세스들의 이용 없이 제2 다이(262)가 기판의 라우팅 층들에 전기적으로 결합될 수 있게 한다. 전도성 비아들(282' 및 284') 및 제2 라우팅 층들(286)은 도 2i에 도시된 장치(280)를 생성하기 위해 유사하게 형성될 수 있다.
도 2j는 실시예에 따른 추가 프로세싱 후의 도 2i의 장치(280)의 도해이다. 제4 절연층(292)이 제2 라우팅 층(286) 및 제3 절연층(268) 상에 형성된다. 본 발명의 실시예에서, 제4 절연층(292)이 제3 절연층(268) 및 제2 라우팅 층(286) 상에 절연막을 래미네이트함으로써 형성된다. 본 발명의 실시예에서, 제4 절연층(292)은 도 2j에 도시된 바와 같이 비아(284)의 채워지지 않은 중심부들(285) 내로 돌출한다. 제4 절연층(292')은 도 2j에 도시된 장치(290)를 생성하기 위해 유사하게 제공될 수 있다. 제2 라우팅 층(286)이 마지막 라우팅 층이면, 기판의 제조는 외부 전기적 콘택들이 형성될 수 있는 라우팅 층(286)에 콘택 영역들 또는 패드들을 정의하기 위하여 개구부 절연층(292)을 형성함으로써 완료될 수 있다.
그러나, 부가적인 라우팅 기능이 요구되면, 상호접속하는 비아들과 함께 하나 이상의 부가적인 라우팅 층들 및 절연층이 전술한 바와 같이 형성될 수 있다. 예를 들어, 도 2j의 장치(290)는 부가적인 라우팅 층들 및 절연층들을 형성하기 위해 본 발명의 실시예에 따라 추가 프로세싱될 수 있다. 예를 들어, 복수의 트레이스들을 갖는 제3 라우팅 층(295)이 제4 절연층(292) 상에 형성될 수 있고, 복수의 전도성 콘택들(296)이 제2 라우팅 층(286) 및 제3 라우팅 층(295)의 트레이스들 사이에 형성될 수 있다. 또한, 제5 절연층(296)은 제3 라우팅 층(295) 위에 형성될 수 있다. 복수의 전도성 트레이스들을 갖는 제4 라우팅 층(297)은 도 2k에 도시된 바와 같이 제3 라우팅 층(295)에 제4 라우팅 층(297)의 트레이스들을 전기적으로 결합하기 위하여 절연층(296)을 통해 형성된 복수의 전도성 비아들(298) 및 제5 절연층(296) 상에 형성될 수 있다. 제4 라우팅 층(297)이 마지막 라우팅 층이면, 마지막 절연층(299)이 제4 라우팅 층(297) 및 제5 절연층(296) 상에 형성될 수 있다. 그 다음에 복수의 개구부들이 그 위의 콘택 패드들을 정의하기 위하여 제4 라우팅 층(297)의 전도성 트레이스들의 부분들을 노출하기 위하여 마지막 절연층(298)을 통해 형성된다. 도 2k에 도시된 장치(294)를 생성하기 위하여 유사한 프로세싱이 장치(290)에 제공될 수 있다.
도 2l은 추가 프로세싱 후의 도 2k의 장치(295)의 단면 입면도(cross-sectional elevation)이다. 백투백 장치는 접착 해방 층들(212) 및 식각 정지 층(204)뿐만 아니라 컷팅 존(216)(도 2b)에서 마진 물질(margin material)을 제거함으로써 떨어졌다. 제조된 멀티 칩 패키지(400)가 예시되어 있다. 전도성 범프들(410)과 같은 복수의 외부 전기적 콘택들이 기초 기판(도 1a)과의 전기 통신을 위해 제공될 수 있다. 외부 전기적 콘택들(410)은 마지막 라우팅 층(297)의 콘택 패드들 위에 배치된다.
본 발명은 2개의 내장된 다이를 갖는 기판(102)을 가진 멀티 칩 패키지와 관련하여 설명되었지만, 기판은 원하는 경우 3개 이상의 내장된 다이를 포함할 수 있다. 예를 들어, 본 발명의 실시예에서, 3개의 내장된 다이를 갖는 기판(460)을 가진 멀티 칩 패키지(450)가 도 4에 예시된 바와 같이 제1 절연층(130) 위에 형성된 부가적인 내장 절연층(480)에 제3 다이(470)를 내장함으로써 형성될 수 있다. 복수의 전도성 트레이스들을 갖는 부가적인 라우팅 층(492) 및 부가적인 절연층(490)은 도 4에 도시된 바와 같이 부가적인 내장 절연층(480)과 제3 절연층(130) 사이에 배치될 수 있다. 복수의 전도성 비아들(494)은 제3 다이(470)를 기판(460)에 전기적으로 접속하기 위하여 제3 다이(470)의 전기적 콘택들과 부가적인 라우팅 층(492) 사이에 형성될 수 있다. 또한, 그 중 하나가 도 4에 도시되어 있는 복수의 큰 전도성 비아들(496)이 제1 라우팅 층(150)의 트레이스들을 부가적인 라우팅 층(492)의 트레이스들에 전기적으로 접속하기 위하여 부가적인 절연층(490) 및 제1 절연층(130)에 형성될 수 있다. 큰 전도성 비아들(164 및 496) 및 라우팅 층들(492, 150 및 152) 및 작은 비아들(162 및 494)을 이용하여 제3 다이(470)와 제2 다이(106) 사이에 복수의 직접적인 전기적 접속이 형성될 수 있다. 제2 다이(106) 또는 제1 다이(105)에 또는 제1 다이(104)와 제2 다이(106) 둘다에 제3 다이(470)를 접속하기 위해서뿐 아니라 제3 다이(470)와 외부 전도성 콘택들(140) 사이에 전기적 접속들을 제공하기 위하여 내부 전기적 접속이 기판(460)에 형성될 수 있다. 원하는 경우, 제4, 제5 및 제6 다이와 같은 부가적인 다이가 유사하게 내장될 수 있다.
또한, 본 발명의 다른 실시예에서, 제3 내장된 다이를 갖는 기판(502)을 가진 멀티 칩 패키지(500)가 도 5에 예시된 바와 같이 제1 다이(104)에 인접한 기판(102)에 제3 다이(560)를 배치함으로써 형성될 수 있다. 비아들(580)은 기판(502)에 제3 다이(560)를 전기적으로 결합하기 위하여 제1 라우팅 층(150)과 제3 다이(560) 사이에 전기적 접속을 제공하도록 제1 절연층(130)에 포함될 수 있다. 이러한 식으로, 제3 다이(560)는 도 5에 예시된 바와 같이 제1 다이(104)와 함께 절연층(130)에 내장된다. 제1 라우팅 층(150), 비아들(160) 및 비아들(580)은 도 5에 예시된 바와 같이 제1 다이(104)와 제3 다이(560) 사이에 하나 이상의 직접적인 전기적 접속들(570)을 제공하는 데 이용될 수 있다. 또한, 제1 라우팅 층(150) 및 제2 라우팅 층(152) 및 비아들(164, 162 및 580)은 도 5에 예시된 바와 같이 제2 다이(106)와 제3 다이(560) 사이에 하나 이상의 직접적인 전기적 접속들을 제공하는 데 활용될 수 있다.
도 2a-2l과 관련하여 설명된 바와 같은 방식으로 멀티 칩 패키지들(450 및 500)이 제조될 수 있다.
도 3은 본 발명의 실시예에 따른 컴퓨터 시스템을 도시한다. 시스템(300)은, 일부 실시예들에서, 모두 버스(360)를 통해 서로 통신 가능하게 결합될 수 있는, 프로세서(310), 메모리 장치(320), 메모리 컨트롤러(330), 그래픽 컨트롤러(340), 입출력(I/O) 컨트롤러(350), 디스플레이(352), 키보드(354), 포인팅 장치(356), 및 주변 장치(358)를 포함한다. 프로세서(310)는 범용 프로세서 또는 ASIC(application specific integrated circuit)일 수 있다. I/O 컨트롤러(350)는 유선 또는 무선 통신을 위한 통신 모듈을 포함할 수 있다. 메모리 장치(320)는 DRAM(dynamic random access memory) 장치, SRAM(static random access memory) 장치, 플래시 메모리 장치, 또는 이들 메모리 장치들의 결합일 수 있다. 따라서, 일부 실시예들에서, 시스템(300) 내의 메모리 장치(320)는 DRAM 장치를 포함할 필요가 없다.
시스템(300)에 도시된 컴포넌트들 중 하나 이상이 포함될 수 있고 및/또는 예를 들어, 도 1a의 패키지 구조(100)와 같은 하나 이상의 집적 회로 패키지들을 포함할 수 있다. 예를 들어, 프로세서(310), 또는 메모리 장치(320), 또는 I/O 컨트롤러(350)의 적어도 일부분, 또는 이 컴포넌트들의 결합은 다양한 실시예들에 설명된 구조의 적어도 일 실시예를 포함하는 집적 회로 패키지에 포함될 수 있다.
이 요소들은 이 기술분야에 공지된 종래의 기능들을 수행한다. 특히, 메모리 장치(320)는 일부 경우들에서 본 발명의 실시예들에 따른 패키징된 구조들을 형성하는 방법을 위한 실행 가능한 명령어들에 대한 장기 저장소를 제공하기 위해 이용될 수 있고, 다른 실시예들에서 프로세서(310)에 의한 실행 중에 본 발명의 실시예들에 따른 패키지 구조들을 형성하는 방법의 실행 가능한 명령어들을 단기간으로 저장하는 데 이용될 수 있다. 또한, 명령어들은 CD-ROM(compact disk read only memory), DVD(digital versatile disk), 및 플로피 디스크, 캐리어파, 및/또는 다른 전파 신호들과 같은, 시스템과 통신 가능하게 결합된 머신 액세스 가능한 매체들에 저장될 수 있거나, 그렇지 않으면 그와 연관될 수 있다. 일 실시예에서, 메모리 장치(320)는 실행을 위한 실행 가능한 명령어들을 프로세서(310)에 공급할 수 있다.
시스템(300)은 컴퓨터들(예를 들어, 데스크톱, 랩톱, 핸드헬드, 서버, 웹 어플라이언스, 라우터 등), 무선 통신 장치들(예를 들어, 셀룰러 전화, 코드리스 전화, 페이저, 퍼스널 디지털 어시스턴트 등), 컴퓨터 관련 주변장치들(예를 들어, 프린터, 스캐너, 모니터 등), 엔터테인먼트 장치들(예를 들어, 텔레비전, 라디오, 스테레오, 테이프 및 콤팩트 디스크 플레이어들, 비디오 카세트 레코더, 캠코더, 디지털 카메라, MP3(Motion Picture Experts Group, Audio Layer 3) 플레이어들, 비디오 게임들, 시계들 등) 등을 포함할 수 있다.
이에 따라, 그 안에 내장된 복수의 수직으로 배열된 다이를 갖는 기판을 가진 멀티 칩 패키지 및 그 제조 방법이 설명되었다.

Claims (11)

  1. 멀티 칩 패키지로서,
    후면의 반대쪽의 활성 표면을 갖는 제1 다이;
    제1 절연층 - 상기 제1 다이는 상기 제1 절연층 내에 내장됨 - ;
    상기 제1 다이의 상기 활성 표면과 전기 접촉하고 상기 제1 절연층 내에 있는 제1 전도성 비아;
    상기 제1 절연층 상에 제1 전도성 트레이스를 갖는 제1 라우팅 층 - 상기 제1 전도성 트레이스는 상기 제1 전도성 비아와 접촉함 - ;
    상기 제1 라우팅 층 및 상기 제1 절연층 상의 제2 절연층;
    후면의 반대쪽의 활성 표면을 갖는 제2 다이 - 상기 제2 다이의 상기 후면은 상기 제2 절연층 상에 있음 - ;
    상기 제2 다이의 상기 활성 표면 및 상기 제2 절연층 상의 제3 절연층;
    상기 제2 다이의 상기 활성 표면과 접촉하고 상기 제3 절연층 내에 있는 제2 전도성 비아;
    상기 제1 라우팅 층의 상기 제1 전도성 트레이스와 접촉하고 상기 제3 절연층 및 상기 제2 절연층 내에 있는 제3 전도성 비아;
    상기 제3 절연층 상에 제2 전도성 트레이스를 갖는 제2 라우팅 층 - 상기 제2 전도성 트레이스는 상기 제2 전도성 비아 및 상기 제3 전도성 비아와 접촉함 - ; 및
    상기 제3 절연층 및 상기 제2 라우팅 층 상의 제4 절연층
    을 포함하는 멀티 칩 패키지.
  2. 제1항에 있어서, 상기 제1 다이의 상기 후면 상에 절연막을 더 포함하는 멀티 칩 패키지.
  3. 제1항에 있어서, 상기 제1 다이는 제1 풋프린트를 갖고, 상기 제2 다이는 제2 풋프린트를 갖고, 상기 제1 다이는 상기 제1 다이의 상기 풋프린트가 적어도 부분적으로 상기 제2 다이의 상기 풋프린트 내에 놓이도록 배치되는 멀티 칩 패키지.
  4. 제1항에 있어서, 상기 제2 전도성 비아는 제1 직경을 갖고, 상기 제3 전도성 비아는 제2 직경을 갖고, 상기 제2 직경은 상기 제1 직경보다 큰 멀티 칩 패키지.
  5. 제1항에 있어서, 복수의 외부 전기 콘택들을 더 포함하는 멀티 칩 패키지.
  6. 멀티 칩 패키지를 형성하는 방법으로서,
    전기 콘택을 갖는 제1 다이를 캐리어에 부착하는 단계;
    상기 캐리어 및 상기 제1 다이 위에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 내에 제1 전도성 비아 개구부를 형성하여 상기 제1 다이의 상기 전기 콘택을 노출하는 단계;
    상기 제1 전도성 비아 개구부를 전도성 물질로 채워서, 제1 전도성 비아를 형성하는 단계;
    상기 제1 전도성 비아와 접촉하고 상기 제1 절연층 상에 제1 전도성 트레이스를 포함하는 제1 라우팅 층을 형성하는 단계;
    상기 제1 라우팅 층 위에 제2 절연층을 형성하는 단계;
    상기 제2 절연층 위에 제2 전기 콘택을 갖는 제2 다이를 배치하는 단계;
    상기 제2 다이 위에 및 상기 제2 절연층 위에 제3 절연층을 배치하는 단계;
    상기 제2 다이의 상기 콘택을 노출하는 제2 전도성 비아 개구부를 상기 제3 절연층 내에 형성하고, 상기 제1 라우팅 층의 상기 트레이스를 노출하는 제3 전도성 비아 개구부를 상기 제3 절연층 내에 형성하는 단계;
    상기 제2 전도성 비아 개구부 및 상기 제3 전도성 비아 개구부를 전도성 물질로 채워서 상기 제2 다이의 상기 콘택과 전기 접촉하는 제2 전도성 비아 및 상기 제1 라우팅 층의 상기 트레이스와 전기 접촉하는 제3 전도성 비아를 형성하는 단계; 및
    상기 제3 절연층 상에 제2 트레이스를 포함하는 제2 라우팅 층을 형성하는 단계 - 상기 제2 트레이스는 상기 제2 전도성 비아 및 상기 제3 전도성 비아와 접촉하여 형성됨 -
    를 포함하는 멀티 칩 패키지 형성 방법.
  7. 제6항에 있어서, 상기 제1 전도성 비아, 상기 제2 전도성 비아 및 상기 제3 전도성 비아는 레이저 드릴링에 의해 형성되는 멀티 칩 패키지 형성 방법.
  8. 제6항에 있어서, 동시에 상기 제1 전도성 비아 개구부를 채우고 상기 제1 라우팅 층을 형성하기 위해 세미 애디티브 프로세스(semi-additive process)가 사용되는 멀티 칩 패키지 형성 방법.
  9. 제8항에 있어서, 상기 제2 전도성 비아 개구부, 상기 제3 전도성 비아 개구부를 채우고 상기 제2 라우팅 층을 형성하기 위해 상기 세미 애디티브 프로세스(SAP)가 사용되는 멀티 칩 패키지 형성 방법.
  10. 제6항에 있어서, 상기 제1 절연층, 상기 제2 절연층, 및 상기 제3 절연층은 제1 유전체, 제2 유전체, 및 제3 유전체를 각각 래미네이트함으로써 형성되는 멀티 칩 패키지 형성 방법.
  11. 제6항에 있어서, 상기 제1 전도성 비아, 상기 제2 전도성 비아, 상기 제3 전도성 비아, 상기 제1 라우팅 층 및 상기 제2 라우팅 층의 형성은 각각 100℃보다 작은 온도에서 형성되는 멀티 칩 패키지 형성 방법.
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