TWI567904B - A semiconductor wafer structure and a flip chip having a substrate through hole and a metal bump Stacked structure - Google Patents

A semiconductor wafer structure and a flip chip having a substrate through hole and a metal bump Stacked structure Download PDF

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TWI567904B
TWI567904B TW104131005A TW104131005A TWI567904B TW I567904 B TWI567904 B TW I567904B TW 104131005 A TW104131005 A TW 104131005A TW 104131005 A TW104131005 A TW 104131005A TW I567904 B TWI567904 B TW I567904B
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Description

結合基板通孔與金屬凸塊之半導體晶片結構及覆晶式晶片 堆疊結構
本發明有關一種結合基板通孔與金屬凸塊之半導體晶片結構及其製程方法；運用本發明之結構，可製作覆晶式晶片之堆疊，有助於提高半導體元件之連結密度，縮小晶片尺寸以及增快訊號之傳輸速度。
半導體元件的製程當中，為縮小半導體晶片之面積，進而發展出覆晶式晶片堆疊之技術。這種晶片堆疊技術通常會使用金屬凸塊之銅柱，來當作覆晶堆疊之上下晶片間之接點，並藉著金屬凸塊之銅柱來導通並傳遞訊號。第1A圖係為一習用技術之具銅柱凸塊半導體晶片之剖面結構示意圖，其中結構依次包含有一基板101、一金屬層103、一金屬凸塊105以及一半導體電子元件113；其中該半導體電子元件113係形成於該基板101之正面；且其中該金屬層103係形成於該基板101之正面，並與該半導體電子元件113接觸；而該金屬凸塊105係形成於該金屬層103之上。第1B圖係為一習用技術之具銅柱凸塊半導體晶片之覆晶式晶片堆疊之剖面結構示意圖，其主要結構與第1A圖所示之實施例大致相同，惟，在該金屬凸塊105之上，堆疊一上層晶片135；而其中該金屬凸塊105係與該上層晶片135相連接，透過該金屬凸塊105，可使該基板101上之該半導體電子元件113之訊號與該上層晶片135相連接；又在該基板101之下，另設置一模組基板133，於該模組基板133之上，又設一接合打線137，透過該接合打線137 將該半導體電子元件113之訊號連接至該模組基板133上。
如此之設計雖可達到3D覆晶式晶片堆疊之效果，然而，在 線路的連結密度上之限制依舊很大，因而對縮小晶片尺寸依舊有限，訊號傳輸速度無法再有效提升，也因此整體晶片的耗電量依然偏高。
有鑑於此，本發明為了改善上述之缺點，本發明提出一種結 合基板通孔與凸塊之半導體晶片結構及其製程方法，不但可以提供異質整合，還可提高半導體元件之連結密度，縮小晶片尺寸，增快訊號之傳輸速度，降低晶片之耗電量，並且降低材料成本。
本發明之主要目的在於提供一種結合基板通孔與凸塊之半導體晶片結構及其製程方法，有助於提高半導體元件之連結密度，可大幅縮小晶片尺寸，並增快訊號傳輸速度，而同時又可降低耗電量，且又能提供異質整合。
為了達到上述之目的，本發明提供之結合基板通孔與金屬凸塊之半導體晶片結構，包括有一基板、至少一基板通孔、至少一背面金屬層、至少一第一金屬層、至少一半導體電子元件以及至少一金屬凸塊；其中該基板通孔係貫穿該基板；其中該背面金屬層係形成於該基板之背面，且該背面金屬層係覆蓋住該基板通孔以及至少覆蓋住部分該基板之背面；其中該第一金屬層，係形成於該基板之正面，且其中至少部分該第一金屬層係於該基板通孔之頂部與該背面金屬層相接觸；其中該半導體電子元件，係形成於該基板之正面，且部分該第一金屬 層係與部分該半導體電子元件相接觸；以及其中該金屬凸塊，係形成於該第一金屬層之上。
於實施時，亦可在上述之結構當中，於該基板之上，更設置一保護層，使該保護層覆蓋住至少部分該基板、該半導體電子元件以及部分該第一金屬層，且該金屬凸塊以及至少部分該第一金屬層不被該保護層所覆蓋。
於實施時，亦可在上述之結構當中，介於該金屬凸塊及該第一金屬層之間，更設置至少一重佈線路層，使得該重佈線路層係在該保護層及該第一金屬層之上，且該重佈線路層係在該金屬凸塊之下，又其中該重佈線路層之結構係包括有至少一介電層、至少一介電層通孔以及至少一第二金屬層；其中該介電層，係形成於該保護層及該第一金屬層之上，且該介電層係覆蓋住部分該基板、該保護層以及部分該第一金屬層；其中該介電層通孔，係貫穿該介電層；以及其中該第二金屬層，係形成於該介電層之上，使得該第二金屬層係覆蓋住該介電層通孔以及至少覆蓋住部分該介電層，且其中至少部分該第二金屬層係於該介電層通孔之底部與部分該第一金屬層相接觸，又該金屬凸塊，係形成於該第二金屬層之上。
於實施時，前述之該基板之材料係為砷化鎵(GaAs)、碳化矽(SiC)、氮化鎵(GaN)或磷化銦(InP)。
於實施時，前述之該金屬凸塊之上更鍍上一熔接金屬層，其中構成該熔接金屬層之材料係為銦、錫、銦合金、錫合金或銦錫合金。
於實施時，前述之該基板厚度係大於10μm小於300μm之間。
於實施時，前述之該背面金屬層之材料係為金、銅、鈀(Pd)、鎳(Ni)、銀(Ag)、鎳之合金、金銅合金、鎳金合金、鎳鈀合金、鈀金合金、金屬材料或金屬材料之合金。
於實施時，前述之該第一金屬層之材料係為金、銅、金銅合金、金屬材料或金屬材料之合金。
於實施時，前述之該金屬凸塊之材料係為銅、銅合金、金屬材料或金屬材料之合金。
於實施時，前述之該保護層之材料係為氮化矽(SiN)。
於實施時，前述之該介電層之材料係為介電物質聚苯噁唑(Polybenzoxazole,PBO)。
於實施時，前述之該第二金屬層之材料係為金、銅、金銅合金、金屬材料或金屬材料之合金。
本發明亦提供一種結合基板通孔與金屬凸塊之半導體晶片結構及其製程方法，包括以下步驟：於一基板之正面，形成至少一半導體電子元件；於該基板之正面，形成至少一第一金屬層；其中該部分該第一金屬層係與部分該半導體電子元件相接觸；於該第一金屬層之上，形成至少一金屬凸塊；於該基板正面，形成一防護金屬凸塊層；其中該防護金屬凸塊層係覆蓋住該基板正面、該半導體電子元件、 該第一金屬層以及該金屬凸塊；於該防護金屬凸塊層之上，形成一剝離層；其中該剝離層係覆蓋住該防護金屬凸塊層；於該剝離層之上，附著上一上基板；研磨及拋光該基板之背面；於該基板之背面，以曝光顯影及蝕刻技術製作出至少一基板通孔；其中該基板通孔係貫穿該基板；於該基板之背面鍍上至少一背面金屬層；其中該背面金屬層係覆蓋住該基板通孔以及至少覆蓋住部分該基板之背面，且其中至少部分該第一金屬層係於該基板通孔之頂部與該背面金屬層相接觸；於該基板之背面，真空吸附住一下基板；經加熱之後，使該上基板剝離該剝離層；清除該剝離層以及該防護金屬凸塊層；以及釋放真空吸附，移開該下基板。
於實施時，亦可在上述之結構當中，於該基板正面形成該防護金屬凸塊層之前，先於該基板之上設置一保護層，使該保護層覆蓋住至少部分該基板、該半導體電子元件以及部分該第一金屬層，且該金屬凸塊以及至少部分該第一金屬層不被該保護層所覆蓋；再於該基板正面形成該防護金屬凸塊層，並使該防護金屬凸塊層係覆蓋住該基板正面、該第一金屬層、該保護層以及該金屬凸塊。
於實施時，亦可在上述之結構當中，於該第一金屬層之上形成該金屬凸塊之前，先於該保護層及該第一金屬層之上設置至少一重佈線 路層，其中該重佈線路層之結構係包括有：至少一介電層、至少一介電層通孔以及至少一第二金屬層；其中該介電層，係形成於該保護層及該第一金屬層之上，且該介電層係覆蓋住部分該基板、該保護層以及部分該第一金屬層；其中該介電層通孔，係貫穿該介電層；以及其中該第二金屬層，係形成於該介電層之上，使得該第二金屬層係覆蓋住該介電層通孔以及至少覆蓋住部分該介電層，且其中至少部分該第二金屬層係於該介電層通孔之底部與部分該第一金屬層相接觸；之後再於該第二金屬層之上形成該金屬凸塊；並使該防護金屬凸塊層係覆蓋住該重佈線路層、該第二金屬層、該介電層、該介電層通孔以及該金屬凸塊。
於實施時，前述之該基板之材料係為砷化鎵(GaAs)、碳化矽(SiC)、氮化鎵(GaN)或磷化銦(InP)。
於實施時，前述之該金屬凸塊之上更鍍上一熔接金屬層，其中構成該熔接金屬層之材料係為銦、錫、銦合金、錫合金或銦錫合金。
於實施時，前述之該基板厚度係大於10μm小於300μm之間。
於實施時，前述之該背面金屬層之材料係為金、銅、鈀(Pd)、鎳(Ni)、銀(Ag)、鎳之合金、金銅合金、鎳金合金、鎳鈀合金、鈀金合金、金屬材料或金屬材料之合金。
於實施時，前述之該第一金屬層之材料係為金、銅、金銅合金、金屬材料或金屬材料之合金。
於實施時，前述之該金屬凸塊之材料係為銅、銅合金、金屬材料或金屬材料之合金。
於實施時，前述之該保護層之材料係為氮化矽(SiN)。
於實施時，前述之該介電層之材料係為介電物質聚苯噁唑(Polybenzoxazole,PBO)。
於實施時，前述之該第二金屬層之材料係為金、銅、金銅合金、金屬材料或金屬材料之合金。
於實施時，前述上基板係為藍寶石基板。
於實施時，前述下基板係為碳化物基板。
為進一步了解本發明，以下舉較佳之實施例，配合圖式、圖號，將本發明之具體構成內容及其所達成的功效詳細說明如下。
101‧‧‧基板
103‧‧‧金屬層
105‧‧‧金屬凸塊
111‧‧‧熔接金屬層
113‧‧‧半導體電子元件
133‧‧‧模組基板
135‧‧‧上層晶片
137‧‧‧接合打線
201‧‧‧基板
203‧‧‧第一金屬層
205‧‧‧金屬凸塊
207‧‧‧背面金屬層
209‧‧‧基板通孔
211‧‧‧熔接金屬層
213‧‧‧半導體電子元件
215‧‧‧保護層
217‧‧‧重佈線路層
219‧‧‧介電層
221‧‧‧介電層通孔
223‧‧‧第二金屬層
225‧‧‧防護金屬凸塊層
227‧‧‧剝離層
229‧‧‧上基板
231‧‧‧下基板
233‧‧‧模組基板
235‧‧‧上層晶片
237‧‧‧接合打線
第1A圖 係為一習用技術之具銅柱凸塊半導體晶片之剖面結構示意圖。
第1B圖 係為一習用技術之具銅柱凸塊半導體晶片之覆晶式晶片堆疊之剖面結構示意圖。
第2A圖 係為本發明之結合基板通孔與金屬凸塊之半導體晶片之剖面結構示意圖。
第2B圖 係為本發明之結合基板通孔與金屬凸塊之半導體晶片之又一剖面結構示意圖。
第2C-1圖 係為本發明之結合基板通孔與金屬凸塊之半導體晶片之再一剖面結構示意圖。
第2C-2圖 係為本發明之結合基板通孔與金屬凸塊之半導體晶片之又再一剖面結構示意圖。
第2D-1圖 係為本發明之結合基板通孔與金屬凸塊之半導體晶片之又一剖面結構示意圖。
第2D-2圖 係為本發明之結合基板通孔與金屬凸塊之半導體晶片之又再一剖面結構示意圖。
第2A-0圖 係為本發明之結合基板通孔與金屬凸塊之半導體晶片之製程步驟1剖面結構示意圖。
第2A-1圖 係為本發明之結合基板通孔與金屬凸塊之半導體晶片之製程步驟2、3、4剖面結構示意圖。
第2A-2圖 係為本發明之結合基板通孔與金屬凸塊之半導體晶片之製程步驟5剖面結構示意圖。
第2A-3圖 係為本發明之結合基板通孔與金屬凸塊之半導體晶片之製程步驟6剖面結構示意圖。
第2A-4圖 係為本發明之結合基板通孔與金屬凸塊之半導體晶片之製程步驟7剖面結構示意圖。
第2A-5圖 係為本發明之結合基板通孔與金屬凸塊之半導體晶片之製程步驟8剖面結構示意圖。
第2A-6圖 係為本發明之結合基板通孔與金屬凸塊之半導體晶片之製程步驟9剖面結構示意圖。
第2A-7圖 係為本發明之結合基板通孔與金屬凸塊之半導體晶片之製程步驟10剖面結構示意圖。
第2B-0圖 係為本發明之結合基板通孔與金屬凸塊之半導體晶片之製程步驟A及步驟2、3、4剖面結構示意圖。
第2C-1-0圖 係為本發明之結合基板通孔與金屬凸塊之半導體晶片之製程步驟B及步驟2、3、4剖面結構示意圖。
第2C-2-0圖 係為本發明之結合基板通孔與金屬凸塊之半導體晶片之製程步驟C、D及步驟2、3、4剖面結構示意圖。
第2D-1-0圖 係為本發明之結合基板通孔與金屬凸塊之半導體晶片之製程步驟E、F、G、H及步驟2、3、4剖面結構示意圖。
第2D-2-0圖 係為本發明之結合基板通孔與金屬凸塊之半導體晶片之製程步驟E、F、G、H、I及步驟2、3、4剖面結構示意圖。
第2E圖 係為本發明之結合基板通孔與金屬凸塊之半導體晶片之覆晶式晶片堆疊之剖面結構示意圖。
第2F圖 係為本發明之結合基板通孔與金屬凸塊之半導體晶片之又一覆晶式晶片堆疊之剖面結構示意圖。
第3圖係顯示本發明之結合基板通孔與金屬凸塊之半導體晶片結構及其製程方法之流程圖。
第2A圖 係為本發明之結合基板通孔與凸塊之半導體晶片之剖面結構示意圖，其中包括一基板201，其中該基板201通常是使用砷化鎵(GaAs)、碳化矽(SiC)、氮化鎵(GaN)或磷化銦(InP)等半導體材料所構成，且該基板201厚度係大於10μm小於300μm之間；於該基板201之正面設置有至少一半導體電子元件213，其中該半導體電子元件213係為場效電晶體(FET)、異質接面雙極性電晶體(HBT)、電阻、電容或電感等各種半導體電子元件之組合；又於該基板201之正面設置有至少一第一金屬層203，其中該第一金屬層203之材料係為金、銅、金銅合金、金屬材料或金屬材料之合金，該第一金屬層203之厚度係為大於等於3μm，且該第一 金屬層203係與部分該半導體電子元件213相接觸；又於該第一金屬層203之上，設置有至少一金屬凸塊205，其中該金屬凸塊205之材料係為銅、銅合金、金屬材料或金屬材料之合金；於該基板201之背面以蝕刻技術蝕刻出至少一基板通孔209，且該基板通孔209係貫穿該基板201；再於該基板201之背面鍍上至少一背面金屬層207，使該背面金屬層207覆蓋住該基板通孔209以及至少覆蓋住部分該基板201之背面，其中該背面金屬層207之材料係為金、銅、鈀(Pd)、鎳(Ni)、銀(Ag)、鎳之合金、金銅合金、鎳金合金、鎳鈀合金、鈀金合金、金屬材料或金屬材料之合金。
請參考第2B圖，係為本發明之另一實施例之剖面結構示意 圖，其主要結構與第2A圖所示之實施例大致相同，惟，在該金屬凸塊205之上，更鍍上一熔接金屬層211，其中構成該熔接金屬層211之材料係為銦、錫、銦合金、錫合金或銦錫合金。
請參考第2C-1圖，係為本發明之另一實施例之剖面結構示意 圖，其主要結構與第2A圖所示之實施例大致相同，惟，在該基板201之上，更設置一保護層215，使該保護層215覆蓋住至少部分該基板201、該半導體電子元件213以及部分該第一金屬層203，且該金屬凸塊205以及至少部分該第一金屬層203不被該保護層215所覆蓋，且其中該保護層215之材料係為氮化矽(SiN)。
請參考第2C-2圖，係為本發明之另一實施例之剖面結構示意 圖，其主要結構與第2C-1圖所示之實施例大致相同，惟，在該金屬凸塊205之上，更鍍上一熔接金屬層211，其中構成該熔接金屬層211之材料係為銦、錫、銦合金、錫合金或銦錫合金。
請參考第2D-1圖，係為本發明之另一實施例之剖面結構示意 圖，其主要結構與第2C-1圖所示之實施例大致相同，惟，在介於該金屬凸 塊205及該第一金屬層203之間，更設置至少一重佈線路層217，使得該重佈線路層217係在該保護層215及該第一金屬層203之上，且該重佈線路層217係在該金屬凸塊205之下，又其中該重佈線路層217之結構係包括有：至少一介電層219、至少一介電層通孔221以及至少一第二金屬層223，其中該介電層219，係形成於該保護層215及該第一金屬層203之上，且該介電層219係覆蓋住部分該基板201、該保護層215以及部分該第一金屬層203，其中構成該介電層219之材料係為介電物質聚苯噁唑(Polybenzoxazole,PBO)，且該介電層219之厚度為介於5μm與30μm之間；其中該介電層通孔221，係貫穿該介電層219者；且其中第二金屬層223，係形成於該介電層219之上，使得該第二金屬層223係覆蓋住該介電層通孔221以及至少覆蓋住部分該介電層219，且其中至少部分該第二金屬層223係於該介電層通孔221之底部與部分該第一金屬層203相接觸，其中構成該第二金屬層223之材料係為金、銅、金銅合金、金屬材料或金屬材料之合金；又該金屬凸塊205，係形成於該第二金屬層223之上；藉由該重佈線路層217之設計，可以選擇將該金屬凸塊205設置在適當的位置，而電子訊號可經由該背面金屬層207、該第一金屬層203與該半導體電子元件213相連結，並再由該第一金屬層203與該第二金屬層223傳遞至該金屬凸塊205。
請參考第2D-2圖，係為本發明之另一實施例之剖面結構示意 圖，其主要結構與第2D-1圖所示之實施例大致相同，惟，在該金屬凸塊205之上，更鍍上一熔接金屬層211，其中構成該熔接金屬層211之材料係為銦、錫、銦合金、錫合金或銦錫合金。
第3圖係顯示本發明之結合基板通孔與凸塊之半導體晶片結構及其製程方法之流程圖。如圖所示，以製作如前述第2A圖所示之結合基板通孔與凸塊之半導體晶片結構為例，其製程方法包括以下步驟： 步驟1. 請參閱第2A-0圖，於一基板201之正面，形成至少一半導體電子元件213；於該基板201之正面，形成至少一第一金屬層203，且部分該第一金屬層203係與部分該半導體電子元件213相接觸；於該第一金屬層203之上，形成至少一金屬凸塊205；其中該基板201通常是使用砷化鎵(GaAs)、碳化矽(SiC)、氮化鎵(GaN)或磷化銦(InP)等半導體材料所構成，且該基板201厚度係大於10μm小於300μm之間；其中該半導體電子元件213係為場效電晶體(FET)、異質接面雙極性電晶體(HBT)、電阻、電容或電感等各種半導體電子元件之組合；其中該第一金屬層203之材料係為金、銅、金銅合金、金屬材料或金屬材料之合金，該第一金屬層203之厚度係為大於等於3μm；其中該金屬凸塊205之材料係為銅、銅合金、金屬材料或金屬材料之合金；步驟2. 請參閱第2A-1圖，於該基板201正面，形成一防護金屬凸塊層225，使該防護金屬凸塊層225係覆蓋住該基板201之正面、該半導體電子元件213、該第一金屬層203以及該金屬凸塊205；步驟3. 請參閱第2A-1圖，於該防護金屬凸塊層225之上，形成一剝離層227，使該剝離層227係覆蓋住該防護金屬凸塊層225；步驟4. 請參閱第2A-1圖，於該剝離層227之上，附著上一上基板229，其中該上基板229係為藍寶石基板；步驟5. 請參閱第2A-2圖，研磨及拋光該基板201之背面；步驟6. 請參閱第2A-3圖，於該基板201之背面，以曝光顯影及蝕刻技術製作出至少一基板通孔209，使該基板通孔209貫穿該基板201； 步驟7. 請參閱第2A-4圖，於該基板201之背面鍍上至少一背面金屬層207，使該背面金屬層207係覆蓋住該基板通孔209以及至少覆蓋住部分該基板201之背面，且其中至少部分該第一金屬層203係於該基板通孔209之頂部與該背面金屬層207相接觸；其中該背面金屬層207之材料係為金、銅、鈀(Pd)、鎳(Ni)、銀(Ag)、鎳之合金、金銅合金、鎳金合金、鎳鈀合金、鈀金合金、金屬材料或金屬材料之合金；步驟8. 請參閱第2A-5圖，於該基板201之背面，真空吸附住一下基板231，其中該下基板231係為碳化物基板；步驟9. 請參閱第2A-5圖及第2A-6圖，經加熱之後，使該上基板229剝離該剝離層227；清除該剝離層227以及該防護金屬凸塊層225；以及步驟10. 請參閱第2A-6圖及第2A-7圖，釋放真空吸附，移開該下基板231。
欲製作如前述第2B圖所示之結合基板通孔與凸塊之半導體晶片結構，如前述第3圖所示之10步驟之外，尚須於步驟1之後，步驟2之前，需增加以下步驟：步驟A. 請參閱第2B-0圖，於該金屬凸塊205之上更鍍上一熔接金屬層211，其中構成該熔接金屬層211之材料係為銦、錫、銦合金、錫合金或銦錫合金。
欲製作如前述第2C-1圖所示之結合基板通孔與凸塊之半導體晶片結構，如前述第3圖所示之10步驟之外，尚須於步驟1之後，步驟2之前，需增加以下步驟： 步驟B. 請參閱第2C-1-0圖，於該基板201之上，更設置一保護層215，使該保護層215覆蓋住至少部分該基板201、該半導體電子元件213以及部分該第一金屬層203，且該金屬凸塊205以及至少部分該第一金屬層203不被該保護層215所覆蓋；其中該保護層215之材料係為氮化矽(SiN)；且其中步驟2. 該防護金屬凸塊層225係覆蓋住該基板201正面、該第一金屬層203、該保護層215以及該金屬凸塊205。
欲製作如前述第2C-2圖所示之結合基板通孔與凸塊之半導體晶片結構，如前述第3圖所示之10步驟之外，尚須於步驟1之後，步驟2之前，需增加以下步驟：步驟C. 請參閱第2C-2-0圖，於該基板201之上，更設置一保護層215，使該保護層215覆蓋住至少部分該基板201、該半導體電子元件213以及部分該第一金屬層203，且該金屬凸塊205以及至少部分該第一金屬層203不被該保護層215所覆蓋；其中該保護層215之材料係為氮化矽(SiN)；步驟D. 請參閱第2C-2-0圖，於該金屬凸塊205之上更鍍上一熔接金屬層211，其中構成該熔接金屬層211之材料係為銦、錫、銦合金、錫合金或銦錫合金。
且其中步驟2. 該防護金屬凸塊層225係覆蓋住該基板201正面、該第一金屬層203、該保護層215以及該金屬凸塊205。
欲製作如前述第2D-1圖所示之結合基板通孔與凸塊之半導體 晶片結構，如前述第3圖所示之10步驟之外，尚須將步驟1修改為以下步驟：步驟E. 請參閱第2D-1-0圖，於一基板201之正面，形成至少一半導體電子元件213；於該基板201之正面，形成至少一第一金屬層203，且部分該第一金屬層203係與部分該半導體電子元件213相接觸；步驟F. 請參閱第2D-1-0圖，於該基板201之上，更設置一保護層215，使該保護層215覆蓋住至少部分該基板201、該半導體電子元件213以及部分該第一金屬層203，且該金屬凸塊205以及至少部分該第一金屬層203不被該保護層215所覆蓋；其中該保護層215之材料係為氮化矽(SiN)；步驟G. 請參閱第2D-1-0圖，於該保護層215以及該第一金屬層203之上，更設置至少一重佈線路層217，其中該重佈線路層217之結構係包括有：至少一介電層219，係形成於該保護層215及該第一金屬層203之上，且該介電層219係覆蓋住部分該基板201、該保護層215以及部分該第一金屬層203；其中構成該介電層219之材料係為介電物質聚苯噁唑(Polybenzoxazole,PBO)，且該介電層219之厚度為介於5μm與30μm之間；至少一介電層通孔221，係貫穿該介電層219；以及至少一第二金屬層223，係形成於該介電層219之上，使得該第二金屬層223係覆蓋住該介電層通孔221以及至少覆蓋住部分 該介電層219，且其中至少部分該第二金屬層223係於該介電層通孔221之底部與部分該第一金屬層203相接觸；其中構成該第二金屬層223之材料係為金、銅、金銅合金、金屬材料或金屬材料之合金；步驟H. 請參閱第2D-1-0圖，於該第二金屬層223之上，形成至少一金屬凸塊205；且其中步驟2. 該防護金屬凸塊層225係覆蓋住該重佈線路層217、該第二金屬層223、該介電層219、該介電層通孔221以及該金屬凸塊205。欲製作如前述第2D-2圖所示之結合基板通孔與凸塊之半導體晶片結構，其步驟如前述製作第2D-1圖之結構，除了需修改第3圖所示之10步驟中之步驟1成為步驟E、步驟F、步驟G、步驟H之外，尚須於步驟H之後，步驟2之前，增加以下步驟：步驟I. 請參閱第2D-2-0圖，於該金屬凸塊205之上更鍍上一熔接金屬層211，其中構成該熔接金屬層211之材料係為銦、錫、銦合金、錫合金或銦錫合金。
第2E圖 係為本發明之結合基板通孔與凸塊之半導體晶片之覆晶式晶片堆疊之剖面結構示意圖，其主要結構與第2C-1圖以及所示之實施例大致相同，惟，於該金屬凸塊205之上焊接一上層晶片235，而其中該金屬凸塊205係與該上層晶片235相連接，且其中該上層晶片235包含有其他的半導體電子元件；電子訊號可經由該背面金屬層207、該第一金屬層203與該半導體電子元件213相連結，並再由該第一金屬層203傳遞至該金屬凸塊205，接著再透過該金屬凸塊205將電子訊號傳遞至該上 層晶片235所包含的半導體電子元件；又於該背面金屬層207之下，設置一模組基板233，於該模組基板233之上，又設至少一接合打線237，透過該接合打線237可將該半導體電子元件213之訊號連接至該模組基板233上。
第2F圖 係為本發明之結合基板通孔與凸塊之半導體晶片之 覆晶式晶片堆疊之剖面結構示意圖，其主要結構與第2D-1圖以及所示之實施例大致相同，惟，於該金屬凸塊205之上焊接一上層晶片235，而其中該金屬凸塊205係與該上層晶片235相連接，且其中該上層晶片235包含有其他的半導體電子元件；藉由該重佈線路層217之設計，可以選擇將該金屬凸塊205設置在適當的位置，搭配該上層晶片235與該金屬凸塊205相對應之焊接點；而電子訊號可經由該背面金屬層207、該第一金屬層203與該半導體電子元件213相連結，並再由該第一金屬層203與該第二金屬層223傳遞至該金屬凸塊205，接著再透過該金屬凸塊205將電子訊號傳輸至該上層晶片235所包含的半導體電子元件；又於該背面金屬層207之下，設置一模組基板233，於該模組基板233之上，又設至少一接合打線237，透過該接合打線237可將該半導體電子元件213之訊號連接至該模組基板233上。
綜上所述，本發明透過運用本發明之結合基板通孔與凸塊之 半導體晶片結構及其製程方法，有助於提高半導體元件之連結密度，可大幅縮小晶片尺寸，並增快訊號傳輸速度，而同時又可降低耗電量，且又能提供異質整合，因此本發明確實可達到預期之目的，並具有良好製程穩定性及元件可靠度等優點。其確具產業利用之價值，爰依法提出專利申請。
又上述說明與圖式僅是用以說明本發明之實施例，凡熟於此業技藝之人士，仍可做等效的局部變化與修飾，其並未脫離本發明之技術 與精神。
201‧‧‧基板
203‧‧‧第一金屬層
205‧‧‧金屬凸塊
207‧‧‧背面金屬層
209‧‧‧基板通孔
213‧‧‧半導體電子元件

Claims (18)

  1. 一種結合基板通孔與金屬凸塊之半導體晶片結構，其主要結構係包括有：一基板；至少一基板通孔，係貫穿該基板者；至少一背面金屬層，係形成於該基板之背面，且該背面金屬層係覆蓋住該基板通孔以及至少覆蓋住部分該基板之背面者；至少一第一金屬層，係形成於該基板之正面，且其中至少部分該第一金屬層係於該基板通孔之頂部與該背面金屬層相接觸者；至少一半導體電子元件，係形成於該基板之正面，且部分該第一金屬層係與部分該半導體電子元件相接觸者；以及至少一金屬凸塊，係形成於該第一金屬層之上者。
  2. 如申請專利範圍第1項所述之結合基板通孔與金屬凸塊之半導體晶片結構，其中於該基板之上，更設置一保護層，使該保護層覆蓋住至少部分該基板、該半導體電子元件以及部分該第一金屬層，且該金屬凸塊以及至少部分該第一金屬層不被該保護層所覆蓋。
  3. 如申請專利範圍第2項所述之結合基板通孔與金屬凸塊之半導體晶片結構，其中介於該金屬凸塊及該第一金屬層之間，更設置至少一重佈線路層，使得該重佈線路層係在該保護層及該第一金屬層之上，且該重佈線路層係在該金屬凸塊之下，又其中該重佈線路層之結構係包括有：至少一介電層，係形成於該保護層及該第一金屬層之上，且該介電層係覆蓋住部分該基板、該保護層以及部分該第一金屬層者；至少一介電層通孔，係貫穿該介電層者；以及至少一第二金屬層，係形成於該介電層之上，使得該第二金屬層係 覆蓋住該介電層通孔以及至少覆蓋住部分該介電層，且其中至少部分該第二金屬層係於該介電層通孔之底部與部分該第一金屬層相接觸，又該金屬凸塊，係形成於該第二金屬層之上者。
  4. 如申請專利範圍第3項所述之結合基板通孔與金屬凸塊之半導體晶片結構，其中構成該介電層之材料係為介電物質聚苯噁唑(Polybenzoxazole,PBO)。
  5. 如申請專利範圍第1項所述之結合基板通孔與金屬凸塊之半導體晶片結構，其中構成該基板之材料係為砷化鎵(GaAs)、碳化矽(SiC)、氮化鎵(GaN)或磷化銦(InP)。
  6. 如申請專利範圍第1項所述之結合基板通孔與金屬凸塊之半導體晶片結構，於該金屬凸塊之上更鍍上一熔接金屬層，其中構成該熔接金屬層之材料係為銦、錫、銦合金、錫合金或銦錫合金。
  7. 如申請專利範圍第1項所述之結合基板通孔與金屬凸塊之半導體晶片結構，其中該基板厚度係大於10μm小於300μm之間。
  8. 如申請專利範圍第1項所述之結合基板通孔與金屬凸塊之半導體晶片結構，其中構成該背面金屬層之材料係為金、銅、鈀(Pd)、鎳(Ni)、銀(Ag)、鎳之合金、金銅合金、鎳金合金、鎳鈀合金、鈀金合金、金屬材料或金屬材料之合金者。
  9. 一種覆晶式晶片堆疊結構，其主要結構係包括有：一結合基板通孔與金屬凸塊之半導體晶片，包括：一基板；至少一基板通孔，係貫穿該基板者；至少一背面金屬層，係形成於該基板之背面，且該背面金屬層係 覆蓋住該基板通孔以及至少覆蓋住部分該基板之背面者；至少一第一金屬層，係形成於該基板之正面，且其中至少部分該第一金屬層係於該基板通孔之頂部與該背面金屬層相接觸者；至少一半導體電子元件，係形成於該基板之正面，且部分該第一金屬層係與部分該半導體電子元件相接觸者；以及至少一金屬凸塊，係形成於該第一金屬層之上者；以及一上層晶片，係堆疊於該結合基板通孔與金屬凸塊之半導體晶片之上，其中該上層晶片係與該結合基板通孔與金屬凸塊之半導體晶片之該金屬凸塊相連接。
  10. 如申請專利範圍第9項所述之覆晶式晶片堆疊結構，其中於該基板之上，更設置一保護層，使該保護層覆蓋住至少部分該基板、該半導體電子元件以及部分該第一金屬層，且該金屬凸塊以及至少部分該第一金屬層不被該保護層所覆蓋。
  11. 如申請專利範圍第10項所述之覆晶式晶片堆疊結構，其中介於該金屬凸塊及該第一金屬層之間，更設置至少一重佈線路層，使得該重佈線路層係在該保護層及該第一金屬層之上，且該重佈線路層係在該金屬凸塊之下，又其中該重佈線路層之結構係包括有：至少一介電層，係形成於該保護層及該第一金屬層之上，且該介電層係覆蓋住部分該基板、該保護層以及部分該第一金屬層者；至少一介電層通孔，係貫穿該介電層者；以及至少一第二金屬層，係形成於該介電層之上，使得該第二金屬層係覆蓋住該介電層通孔以及至少覆蓋住部分該介電層，且其中至少部分該 第二金屬層係於該介電層通孔之底部與部分該第一金屬層相接觸，又該金屬凸塊，係形成於該第二金屬層之上者。
  12. 如申請專利範圍第11項所述之覆晶式晶片堆疊結構，其中構成該介電層之材料係為介電物質聚苯噁唑(Polybenzoxazole,PBO)。
  13. 如申請專利範圍第9項所述之覆晶式晶片堆疊結構，其中構成該基板之材料係為砷化鎵(GaAs)、碳化矽(SiC)、氮化鎵(GaN)或磷化銦(InP)。
  14. 如申請專利範圍第9項所述之覆晶式晶片堆疊結構，於該金屬凸塊之上更鍍上一熔接金屬層，其中構成該熔接金屬層之材料係為銦、錫、銦合金、錫合金或銦錫合金。
  15. 如申請專利範圍第9項所述之覆晶式晶片堆疊結構，其中該基板厚度係大於10μm小於300μm之間。
  16. 如申請專利範圍第9項所述之覆晶式晶片堆疊結構，其中構成該背面金屬層之材料係為金、銅、鈀(Pd)、鎳(Ni)、銀(Ag)、鎳之合金、金銅合金、鎳金合金、鎳鈀合金、鈀金合金、金屬材料或金屬材料之合金者。
  17. 如申請專利範圍第9項所述之覆晶式晶片堆疊結構，其中更包括一模組基板，係設置於該背面金屬層之下。
  18. 如申請專利範圍第9項所述之覆晶式晶片堆疊結構，其中更包括至少一接合打線，係連接該至少一半導體電子元件與該模組基板。
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