KR101753519B1 - 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스 - Google Patents

반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스 Download PDF

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Abstract

본 발명에서는 반도체 디바이스의 싱귤레이션 시 기판과 인캡슐란트 사이에 크랙이 발생하는 것을 방지함으로써 반도체 디바이스의 품질을 향상시킬 수 있는 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스가 개시된다.
일 예로, 서로 마주보는 제 1 면 및 제 2 면을 포함하는 기판을 준비하는 기판 준비 단계; 상기 기판의 제 1 면에 다수의 반도체 다이를 접속하는 반도체 다이 접속 단계; 상기 제 1 면을 인캡슐란트로 인캡슐레이션하는 인캡슐레이션 단계; 상기 기판의 제 2 면에 다수의 외부 도전성 범프를 접속하는 도전성 범프 접속 단계; 및 상기 기판 및 인캡슐란트를 소잉하여 상기 기판과 다수의 반도체 다이를 독립된 반도체 디바이스로 분리하는 소잉 단계를 포함하고, 상기 소잉 단계는, 상기 기판의 제 2 면으로부터 일정 깊이를 갖도록 그리드를 형성하는 제 1 소잉 단계 및 상기 인캡슐란트로부터 상기 그리드의 저면에 해당되는 영역을 소잉하는 제 2 소잉 단계를 포함하는 반도체 디바이스의 제조 방법이 개시된다.

Description

반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스 {Manufacturing Method of Semiconductor Device and Semiconductor Device Thereof}
본 발명은 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스에 관한 것이다.
현재 제품의 경박단소화 경향에 의해 반도체 패키지의 상부에 다른 패키지를 스택하는 POP(Package on package) 또는 반도체 패키지의 내부에 다른 패키지를 포함하는 PIP(Package in package)와 같은 구조의 반도체 디바이스가 개발되었다.
한편, 일반적으로 반도체 패키지의 제조 방법은 기판 준비 단계, 기판에 반도체 다이를 전기적으로 접속하는 단계, 반도체 다이를 인캡슐란트로 인캡슐레이션하는 단계, 기판에 도전성 범프를 전기적으로 접속시키는 단계 및 기판을 소잉 또는 절단하여 낱개의 반도체 패키지로 싱귤레이션하는 단계를 포함할 수 있다.
본 발명은 반도체 디바이스의 싱귤레이션 시 기판과 인캡슐란트 사이에 크랙이 발생하는 것을 방지함으로써 반도체 디바이스의 품질을 향상시킬 수 있는 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스를 제공한다.
본 발명에 따른 반도체 디바이스의 제조 방법은 서로 마주보는 제 1 면 및 제 2 면을 포함하는 기판을 준비하는 기판 준비 단계; 상기 기판의 제 1 면에 다수의 반도체 다이를 접속하는 반도체 다이 접속 단계; 상기 제 1 면을 인캡슐란트로 인캡슐레이션하는 인캡슐레이션 단계; 상기 기판의 제 2 면에 다수의 외부 도전성 범프를 접속하는 도전성 범프 접속 단계; 및 상기 기판 및 인캡슐란트를 소잉하여 상기 기판과 다수의 반도체 다이를 독립된 반도체 디바이스로 분리하는 소잉 단계를 포함하고, 상기 소잉 단계는, 상기 기판의 제 2 면으로부터 일정 깊이를 갖도록 그리드를 형성하는 제 1 소잉 단계 및 상기 인캡슐란트로부터 상기 그리드의 저면에 해당되는 영역을 소잉하는 제 2 소잉 단계를 포함할 수 있다.
여기서, 상기 기판 준비 단계 이후, 상기 기판의 제 1 면에 다수의 도전성 범프를 접속하는 단계를 더 포함할 수 있다.
그리고 상기 도전성 범프는 상기 인캡슐란트에 의하여 노출되도록 형성될 수 있다.
또한, 상기 인캡슐레이션 단계 이후, 상기 도전성 범프와 전기적으로 접속되도록 상기 반도체 다이의 상부에 상부 패키지를 적층하는 단계를 더 포함할 수 있다.
또한, 상기 상부 패키지는 기판, 상기 기판에 접속되는 또 다른 반도체 다이 및 상기 또 다른 반도체 다이를 인캡슐레이션하는 인캡슐란트를 포함할 수 있다.
또한, 상기 도전성 범프와 상기 상부 패키지 사이에는 또 다른 도전성 범프가 더 형성될 수 있다.
또한, 상기 제 1 소잉 단계는 엑시머 레이저를 이용하여 이루어질 수 있다.
또한, 상기 제 2 소잉 단계는 소잉 블레이드를 이용하여 이루어질 수 있다.
또한, 상기 그리드의 깊이는 상기 기판의 두께보다 크게 형성될 수 있다.
또한, 상기 인캡슐란트의 측면에는 단차가 형성될 수 있다.
본 발명에 따른 반도체 디바이스는 서로 마주보는 제 1 면 및 제 2 면을 포함하는 기판; 상기 기판의 제 1 면에 접속된 반도체 다이; 상기 기판의 제 1 면을 인캡슐레이션하는 인캡슐란트; 및 상기 기판의 제 2 면에 접속된 외부 도전성 범프를 포함하고, 상기 인캡슐란트의 측면에는 단차가 형성될 수 있다.
여기서, 상기 기판의 제 1 면에는 다수의 도전성 범프가 더 형성될 수 있다.
그리고 상기 도전성 범프는 상기 인캡슐란트에 의하여 노출될 수 있다.
또한, 상기 반도체 다이의 상부에 적층되며, 상기 도전성 범프와 전기적으로 접속되는 상부 패키지를 더 포함할 수 있다.
또한, 상기 상부 패키지는 기판, 상기 기판에 접속되는 또 다른 반도체 다이 및 상기 또 다른 반도체 다이를 인캡슐레이션하는 인캡슐란트를 포함할 수 있다.
또한, 상기 도전성 범프와 상부 패키지 사이에 위치하는 또 다른 도전성 범프를 더 포함할 수 있다.
본 발명에 의한 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스는 싱귤레이션 과정을 디바이스의 하부를 소잉하는 단계와 디바이스의 상부를 소잉하는 단계로 분리하여 구성함으로써 기판과 인캡슐란트 사이에 크랙이 발생하는 것을 방지하고 반도체 디바이스의 품질을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 순서도이다.
도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 순차 단면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 디바이스의 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 디바이스의 단면도이다.
본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 순서도이다. 도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 순차 단면도이다. 도 3은 본 발명의 일 실시예에 따른 반도체 디바이스의 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스는 기판 준비 단계(S1), 도전성 범프 형성 단계(S2), 반도체 다이 접속 단계(S3), 인캡슐레이션 단계(S4), 상부 패키지 적층 단계(S5), 도전성 범프 접속 단계(S6), 제 1 소잉 단계(S7) 및 제 2 소잉 단계(S8)를 포함한다. 이하에서는 도 1의 각 단계들을 도 2a 내지 도 2h를 함께 참조하여 설명하도록 한다.
도 1 및 도 2a를 참조하면, 캐리어(10)를 구비하고 그 상부에 기판(110)을 형성하는 기판 준비 단계(S1)가 이루어진다. 상기 기판(110)은 절연층(111), 랜드 영역(112), 재배선층(113) 및 도전성 패턴(114)을 포함한다. 상기 기판(110)은 별도의 캐리어(10)로부터 도전성 재질로 상기 랜드 영역(112), 재배선층(113) 및 도전성 패턴(114)을 도금 등의 방식으로 형성하고, 이들 영역 이외의 영역에 상기 절연층(111)을 형성함으로써 이루어질 수 있다.
상기 캐리어(10)가 실리콘인 경우, 상기 기판(110)은 상기 캐리어(10)의 상부에 반도체 공정을 통해 형성될 수 있다. 물론, 이 경우 상기 캐리어(10)를 제거하기 위한 별도의 그라인딩 공정이 필요할 수 있다. 한편, 상기 캐리어(10)가 글라스와 같은 재질인 경우, 상기 기판(110)은 별도로 제작되고 상기 캐리어(10)에 접착된 상태로 구비될 수 있다. 이 경우, 상기 캐리어(10)는 공정 이후 접착된 부분에서 분리될 수 있다.
상기 기판(110)은 제 1 면(110a) 및 제 2 면(110b)을 포함할 수 있다. 상기 랜드 영역(112)은 상기 절연층(111)의 하면, 즉 제 2 면(110b)을 통해 노출되고, 상기 재배선층(113)은 상기 랜드 영역(112)으로부터 연장되며, 상기 도전성 패턴(114)은 상기 재배선층(113)과 연결되어 상기 절연층(111)의 상부, 즉 제 1 면(110a)을 통해 노출될 수 있다. 상기 절연층(111)은 폴리이미드(PI)와 같은 절연 재질로서 형성된다. 상기 랜드 영역(112), 재배선층(113) 및 도전성 패턴(114)은 구리(Cu)와 같은 도전성 금속으로 이루어질 수 있다. 그러나, 상기의 재질들로 본 발명을 한정하는 것은 아니다.
한편, 상기 기판(110)은 도면에 도시된 것보다 그 폭과 길이가 더 연장된 형태로 구비될 수 있다. 즉, 상기 기판(110)은 다수의 랜드 영역(112), 재배선층(113) 및 도전성 패턴(114)을 포함하여 후술될 다수의 반도체 다이(130)가 접속되고, 이후 이를 개별적으로 분리하여 하나의 반도체 디바이스(100)가 형성될 수 있다.
도 1 및 도 2b를 참조하면, 상기 기판(110)의 제 1 면(110a)에 제 1 도전성 범프(120)를 형성하는 도전성 범프 형성 단계(S2)가 이루어진다. 상기 제 1 도전성 범프(120)는 상기 제 1 면(110a)에서 상기 도전성 패턴(114)과 전기적으로 연결된다. 상기 제 1 도전성 범프(120)는 도전성 재질인 구리(Cu)와 같은 금속으로 형성될 수 있다. 또한, 상기 제 1 도전성 범프(120)는 도전성 필러, 카파 필러, 도전성 볼, 솔더 볼 또는 카파 볼로 이루어질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
상기 제 1 도전성 범프(120)는 상기 기판(110)의 도전성 패턴(114)과 동일한 공정에서 형성되거나, 상기 도전성 패턴(114)의 상부에 별도의 도금을 수행하여 형성될 수 있다. 상기 제 1 도전성 범프(120)는 상기 기판(110)의 제 1 면(110a)으로부터 돌출되도록 형성되어, 추후 그 상부에 위치할 상부 패키지(170)와 전기적으로 연결될 수 있다.
도 1 및 도 2c를 참조하면, 상기 기판(110)의 제 1 면(110a)에 제 1 반도체 다이(130)를 접속하는 반도체 다이 접속 단계(S3)가 이루어진다. 상기 제 1 반도체 다이(130)는 플립되어 상기 기판(110)의 도전성 패턴(114)에 전기적으로 연결된다. 이 때, 상기 반도체 다이(130)는 도전성 영역(미도시)을 포함하며, 상기 도전성 영역과 상기 도전성 패턴(114)의 사이에는 마이크로 범프(131)가 구비된다. 상기 마이크로 범프(131)는 주석(Sn)과 납(Pb)을 포함하는 통상의 솔더로 형성된 도전성 범프일 수 있다. 한편, 상기 제 1 반도체 다이(130)의 도전성 영역이 상면을 향하는 방향으로 배치된 경우, 상기 마이크로 범프(131) 대신, 금(Au)과 같은 도전성 재질로 형성된 와이어가 구비되는 것도 가능하다.
상기 제 1 반도체 다이(130)는 상기 기판(110)의 대략 중앙에 위치할 수 있으며, 반도체 웨이퍼로부터 분리된 집적 회로 칩을 포함할 수 있다. 또한, 상기 제 1 반도체 다이(130)는, 예를 들면, 중앙처리장치(CPUs), 디지털 신호 프로세서(DSPs), 네트워크프로세서, 파워 매니지먼트 유닛, 오디오 프로세서, RF 회로, 와이어리스 베이스밴드 시스템 온 칩(SoC) 프로세서, 센서 및 주문형 집적 회로들과 같은 전기적 회로를 포함할 수 있다.
상기 제 1 반도체 다이(130)는 일면에 구비된 도전성 영역을 통해 전기적인 신호를 입출력할 수 있다. 상기 도전성 영역은 상기 제 1 반도체 다이(130)의 내부 패턴과 연결되며, 통상적으로 알루미늄(Al)으로 구성된 본드 패드 또는 상기 본드 패드로부터 돌출되어 형성된 필러를 포함하여 구성될 수 있다. 또한, 상기 제 1 반도체 다이(130)는 도전성 영역이 노출되는 영역을 제외한 나머지 영역을 다이 패시배이션층을 통해 감싸도록 형성된다. 상기 다이 패시배이션층을 통해, 통상적으로 실리콘(Si)을 원재료로 제조되는 상기 제 1 반도체 다이(130)의 일면이 상기 도전성 영역 이외의 영역에서 절연될 수 있다.
상기 제 1 반도체 다이(130)와 기판(110)의 사이에는 언더필(140)이 형성될 수 있다. 상기 언더필(140)은 상기 제 1 반도체 다이(130)와 기판(110)의 결합된 사이를 채우면서 형성된다. 구체적으로, 상기 언더필(140)은 상기 마이크로 범프(131)를 감싸도록 형성되며, 상기 제 1 반도체 다이(130)가 상기 기판(110)의 상부에 결합된 상태를 유지하도록 형성된다. 또한, 상기 언더필(140)은 상기 제 1 반도체 다이(130)와 기판(110) 사이의 열 팽챙 계수 차이를 보정하여, 상기 제 1 반도체 다이(130)가 휨 현상(warpage)에 의해 상기 기판(110)으로부터 분리되는 것을 방지할 수 있다.
도 1 및 도 2d를 참조하면, 상기 기판(110)의 상부를 인캡슐란트(150)로 인캡슐레이션하는 인캡슐레이션 단계(S4)가 이루어진다. 상기 인캡슐란트(150)는 통상의 수지(Resin)로서 형성될 수 있다. 상기 인캡슐란트(150)는 상기 기판(110)의 제 1 면(110a)에 위치한 제 1 도전성 범프(120), 제 1 반도체 다이(130) 및 언더필(140)을 감싸도록 형성된다. 상기 인캡슐란트(150)에 의하여 상기 기판(110) 상부의 제 1 도전성 범프(120) 및 제 1 반도체 다이(130)가 안정적으로 고정될 수 있다.
상기 제 1 도전성 범프(120) 및 제 1 반도체 다이(130)의 상면은 상기 인캡슐란트(150)로부터 노출된다. 구체적으로, 상기 인캡슐란트(150)는 상기 제 1 면(110a)으로부터 상기 제 1 도전성 범프(120) 및 제 1 반도체 다이(130)의 상면에 해당되는 영역까지 형성될 수 있다. 또는, 상기 인캡슐란트(150)는 상기 제 1 도전성 범프(120) 및 제 1 반도체 다이(130)를 완전히 감싼 후, 그라인딩되어 상기 제 1 도전성 범프(120) 및 제 1 반도체 다이(130)를 노출시킬 수도 있다.
한편, 상기 인캡슐레이션 단계(S4)는 상기 기판(110) 하부의 캐리어(10)를 제거하는 단계가 더 포함될 수 있다.
도 1 및 도 2e를 참조하면, 상기 제 1 도전성 범프(120) 및 제 1 반도체 다이(130)의 상부에 상부 패키지(170)를 적층하는 패키지 적층 단계(S5)가 이루어진다. 여기서, 설명의 편의를 위하여 도 2d에 도시된 기판(110), 제 1 도전성 범프(120), 제 1 반도체 다이(130) 및 인캡슐란트(150)를 하부 패키지로 정의하도록 한다. 즉, 상기 패키지 적층 단계(S5)에서는 상기 하부 패키지에 상기 상부 패키지(170)를 적층시킨다.
상기 상부 패키지(170)는 기판(171), 제 2 반도체 다이(172) 및 인캡슐란트(173)를 포함한다. 또한, 상기 상부 패키지(170)는 하부에 제 2 도전성 범프(160)가 형성된 상태에서 상기 기판(110)의 제 1 도전성 범프(120)와 전기적으로 접속된다. 더불어, 상기 상부 패키지(170)와 하부 패키지의 사이에는 언더필(180)이 더 형성될 수 있다.
상기 상부 패키지(170)는 상기 제 1 반도체 다이(130)와 다른 역할을 수행할 수 있다. 예를 들어, 상기 제 1 반도체 다이(130)가 로직 연산을 수행한다면, 상기 상부 패키지(170)는 메모리 소자로서 구성될 수 있다. 상기 상부 패키지(170)는 상기 제 1 반도체 다이(130)의 상부에 결합되기 전에 이미 패키징된 제품을 사용할 수 있다.
상기 기판(171)은 별도의 인쇄회로기판(PCB) 또는 실리콘 기판으로 형성될 수 있다. 상기 기판(171)은 절연층(171a)을 기준으로, 하부로 노출된 랜드 영역(171b), 상기 랜드 영역(171b)에 결합되어 수평 방향에서 연장된 재배선층(172c), 상기 재배선층(172c)에 결합되어 상기 절연층(171a)의 상부로 노출된 도전성 패턴(172d)를 포함할 수 있다.
상기 제 2 반도체 다이(172)는 앞서 설명한 것과 같이, 상기 제 1 반도체 다이(130)와 동일하거나 다른 동작을 수행할 수 있다. 또한, 상기 제 2 반도체 다이(172)는 와이어를 통해 상기 기판(171)의 도전성 패턴(172d)와 연결된 것으로 도시되어 있으나, 이것으로 본 발명을 한정하지는 않는다. 즉, 상기 제 2 반도체 다이(172)는 당업자의 선택에 따라 앞서 설명한 기판(110) 및 제 1 반도체 다이(130)의 접속 구조와 마찬가지로 플립된 상태로 상기 기판(171)에 마이크로 범프를 통해 연결되는 것도 가능하다.
상기 인캡슐란트(173)는 상기 기판(171)의 상부에서 내부의 소자들을 감싸도록 형성된다. 상기 인캡슐란트(173)는 앞서 설명한 인캡슐란트(150)와 동일한 재질로서 형성된다. 여기서, 상기 인캡슐란트(173)는 상기 상부 패키지(170)의 구비시에 미리 형성되어, 상기 상부 패키지(170) 자체로 독립된 소자로 구비되도록 할 수 있다. 따라서, 상기 상부 패키지(170)는 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 공정 이전에 사전 제작될 수 있기 때문에, 전체 공정의 시간 및 비용을 줄일 수 있다.
도 1 및 도 2f를 참조하면, 상기 기판(110)의 제 2 면(110b)에 외부 도전성 범프(190)를 접속하는 도전성 범프 접속 단계(S6)가 이루어진다. 상기 외부 도전성 범프(190)는 상기 제 2 면(110b)을 통해 노출된 랜드 영역(112)에 결합될 수 있다. 상기 외부 도전성 범프(190)는 외부 회로에 연결되어, 반도체 디바이스(100)의 전기적 신호가 입출력되는 경로를 형성할 수 있다. 상기 외부 도전성 범프(190)는 도전성 필러, 카파 필러, 도전성 볼, 솔더 볼 또는 카파 볼로 이루어질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 보다 바람직하게는, 상기 외부 도전성 범프(190)는 주석(Sn)과 납(Pb) 성분을 포함한 솔더로서 형성될 수 있다. 다만, 상술한 바와 같이, 상기 반도체 디바이스(100)는 상기 외부 도전성 범프(190)을 구비한 경우 BGA(Ball Grid Array) 구조가 되며, 상기 외부 도전성 범프(190)을 구비하지 않은 경우 LGA(Land Grid Array) 구조가 될 수 있다.
도 1 및 도 2g, 도 2h를 참조하면, 상기 기판(110)을 소잉(sawing)하여 다수의 독립된 반도체 디바이스(100)로 분리하는 소잉 단계(S7, S8)가 이루어진다. 즉, 상기 기판(110)에 의하여 서로 연결되어있던 다수의 디바이스는 상기 소잉 단계(S7, S8)에 의하여 낱개의 반도체 디바이스(100)로 싱귤레이션될 수 있다. 이 때, 상기 소잉 단계(S7, S8)는 제 1 소잉 단계(S7) 및 제 2 소잉 단계(S8)를 포함할 수 있다. 상기 소잉 단계(S7, S8)에 의하여 하부 패키지 및 이에 대응되는 상부 패키지(170)가 인접한 하부 패키지 및 상부 패키지(170)로부터 독립된 하나의 반도체 디바이스(100)로 구비될 수 있다.
상기 제 1 소잉 단계(S7)에서는 상기 기판(110)의 제 2 면(110b)으로부터 일정 깊이를 갖도록 그리드(G)를 형성한다. 이 때, 상기 제 1 소잉 단계(S7)는 기설정된 소잉 라인을 따라 이루어질 수 있다. 또한, 상기 그리드(G)는 엑시머 레이저(excimer laser)를 이용하여 식각됨으로써 형성될 수 있다.
구체적으로, 상기 그리드(G)는 상기 제 2 면(110b)으로부터 상기 인캡슐란트(150)의 하부까지 형성될 수 있다. 즉, 상기 그리드(G)는 상기 기판(110)을 완전히 관통하며, 추가적으로 인캡슐란트(150)의 하부에 대응되는 영역까지 연장되어 형성된다. 따라서, 상기 그리드(G)의 깊이는 상기 기판(110)의 두께보다 크게 형성될 수 있다. 또한, 상기 그리드(G)의 깊이는 100㎛ 이하로 이루어질 수 있다.
상기 제 2 소잉 단계(S8)에서는 상기 기설정된 소잉 라인을 따라 상기 인캡슐란트(150)의 나머지 영역을 소잉하여 상기 반도체 디바이스(100)를 완전히 독립된 구성으로 분리시킨다. 즉, 상기 인캡슐란트(150)의 상면으로부터 상기 그리드(G)의 저면 사이에 해당되는 영역을 소잉 툴을 이용하여 소잉한다. 여기서, 상기 소잉 툴로써, 예를 들면 소잉 블레이드가 이용되어 상기 인캡슐란트(150)의 기계적인 소잉이 이루어질 수 있다.
이 때, 상기 엑시머 레이저를 이용하여 형성된 그리드(G)의 경우, 그 폭(L1)이 최소 10㎛를 갖도록 형성될 수 있다. 또한, 상기 블레이드를 이용하여 형성된 컷팅 영역의 경우, 그 폭(L2)이 블레이드의 폭과 유사하게 50 내지 100㎛로 형성될 수 있다. 따라서, 상기 제 1 소잉 단계(S7)에 의하여 형성된 반도체 디바이스(100)의 측면과, 상기 제 2 소잉 단계(S8)에 의하여 형성된 반도체 디바이스(100)의 측면 사이에는 단차(D1)가 존재한다.
특히, 도 3을 참조하면, 상기 제 1, 2 소잉 단계(S7, S8) 각각의 소잉 영역의 경계부가 인캡슐란트(150)에 존재하므로, 상기 단차(D1)는 상기 인캡슐란트(150)의 측부에 형성된다.
다시 말해서, 상기 제 1, 2 소잉 단계(S7, S8)가 서로 다른 소잉 툴을 이용하여 이루어지므로, 소잉 폭의 차이로 인하여 상기 인캡슐란트(150)의 측면에 단차(D1)가 존재할 수 있다. 또는, 소잉 폭 및 기설정된 소잉 라인이 동일하더라도, 제 1, 2 소잉 단계(S7, S8)가 각각 반도체 디바이스(100)의 하부 및 상부에서 별도로 이루어지므로 각각의 소잉 툴의 어라인먼트(alignment) 차이로 인하여 상기 인캡슐란트(150)의 측면에 단차(D1)가 존재할 수 있다.
이처럼, 본 발명은 상기 소잉 단계가 제 1, 2 소잉 단계(S7, S8)로 나누어짐으로써, 상기 기판(110)과 인캡슐란트(150) 사이의 크랙이 발생하는 것을 방지할 수 있다. 즉, 반도체 디바이스(100)의 소잉이 기계적 소잉만으로 이루어질 경우, 상기 기판(110)과 인캡슐란트(150) 사이 영역에 응력이 집중되어 크랙이 발생함으로써 반도체 디바이스(100)에 영향을 줄 수 있다. 하지만, 본 발명에서는 제 1 소잉 단계(S7)를 통해 크랙이 발생할 수 있는 기판(110)과 인캡슐란트(150) 사이의 영역을 미리 식각하고, 이후 나머지 부분을 소잉함으로써 반도체 디바이스(100)에 크랙이 발생하는 것을 방지할 수 있다.
구체적으로, 상기 제 1 소잉 단계(S7)에 레이저 식각을 적용하여 그리드(G) 형성 시 주변부에 응력이 집중되는 현상을 방지할 수 있다. 즉, 상기 기판(110)과 인캡슐란트(150)를 녹이거나 화학적 성질을 변화시키는 방법으로 그리드(G)를 형성함으로써 기계적인 소잉 방식에 비하여 안정성을 향상시킬 수 있다. 특히, 열 발생률이 적은 엑시머 레이저를 이용하여 그리드(G)의 폭이 보다 증가하는 것을 최소화하는 것이 가능하다. 다시 말해서, 과다한 열이 발생할 경우 주변부의 멜팅으로 그리드(G)의 폭이 증가될 수 있는데, 상기 엑시머 레이저는 이를 최소화하여 그리드(G)의 폭을 미세하게 형성하는 것이 가능하다. 따라서, 상기 기판(110)과 인캡슐란트(150) 사이의 영역에 응력이 집중되는 것을 보다 효과적으로 방지하고, 상기 반도체 디바이스(100)의 품질을 향상시킬 수 있다.
이하에서는 본 발명의 다른 실시예에 따른 반도체 디바이스에 대하여 설명하도록 한다.
도 4는 본 발명의 다른 실시예에 따른 반도체 디바이스의 단면도이다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 기판(210), 제 1 도전성 범프(120), 제 1 반도체 다이(130), 언더필(140), 인캡슐란트(150), 제 2 도전성 범프(160), 상부 패키지(170) 및 언더필(180)을 포함한다. 상기 반도체 디바이스(200)는 상기 기판(210)의 구조를 제외하면 앞선 실시예와 동일한 구조를 가지므로, 이하에서는 상기 기판(210)의 구성을 위주로 설명하도록 한다.
상기 기판(210)은 절연층(211), 랜드 영역(212), 도전성 영역(213) 및 도전성 패턴(214)을 포함한다. 상기 기판(210)은 경성인쇄회로기판, 연성인쇄회로기판, 세라믹회로기판, 인터포저 및 그 등가물 중에서 선택된 어느 하나일 수 있다. 이 밖에도 본 발명에서는 다양한 종류의 기판(210)이 이용될 수 있으며, 본 발명에서 기판(210)의 종류가 한정되지 않는다.
상기 절연층(211)은 페놀 수지, 에폭시 수지, 폴리이미드 수지, 세라믹, 실리콘, 글래스 및 그 등가물로 이루어진 그룹으로부터 선택된 어느 하나일 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다.
상기 랜드 영역(212)은 상기 절연층(211)의 하부로 노출되며, 외부 도전성 범프(190)와 전기적으로 접속된다.
상기 도전성 영역(213)은, 예를 들면 관통전극(TSV, Through Silicon Via)으로 구비될 수 있으며, 상기 절연층(211)의 상면과 하면을 관통하도록 형성된다. 상기 도전성 영역(213)은 상기 절연층(211)의 상면과 하면을 통해 노출되어 각각 상기 랜드 영역(212) 및 도전성 패턴(214)과 연결된다. 상기 도전성 영역(213)은 통상의 구리, 알루미늄 및 그 등가물 중 선택된 어느 하나로 형성될 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다.
상기 도전성 패턴(214)은 상기 절연층(211)의 상부로 노출되며, 상기 제 1 반도체 다이(130)와 전기적으로 접속된다.
한편, 상기 반도체 디바이스(200)는 앞선 실시예와 마찬가지로, 인캡슐란트(150)의 측면에 단차(D2)가 존재한다. 즉, 상기 반도체 디바이스(200) 역시 제조 과정에서 제 1, 2 소잉 단계를 통해 소잉이 이루어지므로 단차(D2)가 존재할 수 있다. 특히, 응력 집중이 발생할 수 있는 영역을 엑시머 레이저를 이용하여 먼저 소잉하고(제 1 소잉 단계), 이후 소잉 블레이드를 이용하여 나머지 영역을 소잉함으로써(제 2 소잉 단계), 상기 반도체 디바이스(200)에 크랙이 발생하는 것을 방지하여 디바이스의 신뢰도를 향상시킬 수 있다.
한편, 이러한 제 1, 2 소잉 단계는 본 발명에 개시된 반도체 디바이스(100, 200)에만 적용되는 것은 아니다. 즉, 본 발명에 개시된 것과 다른 구성을 갖는 반도체 디바이스의 제조 과정에서도, 싱귤레이션 시 상기의 제 1, 2 소잉 단계가 적용될 수 있다.
이상에서 설명한 것은 본 발명에 의한 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100, 200; 반도체 디바이스 110, 210; 기판
120; 제 1 도전성 범프 130; 제 1 반도체 다이
140; 언더필 150; 인캡슐란트
160; 제 2 도전성 범프 170; 상부 패키지
180; 언더필 190; 외부 도전성 범프
G; 그리드 D1, D2; 단차부

Claims (16)

  1. 서로 마주보는 제 1 면 및 제 2 면을 포함하는 기판을 준비하는 기판 준비 단계;
    상기 기판의 제 1 면에 다수의 반도체 다이를 접속하는 반도체 다이 접속 단계;
    상기 제 1 면을 인캡슐란트로 인캡슐레이션하는 인캡슐레이션 단계;
    상기 기판의 제 2 면에 다수의 외부 도전성 범프를 접속하는 도전성 범프 접속 단계; 및
    상기 기판 및 인캡슐란트를 소잉하여 상기 기판과 다수의 반도체 다이를 독립된 반도체 디바이스로 분리하는 소잉 단계를 포함하고,
    상기 소잉 단계는, 상기 기판의 제 2 면으로부터 상기 기판을 완전히 관통하며, 상기 인캡슐란트의 소정 깊이의 영역까지 연장되어 형성된 일정 깊이를 갖도록 그리드를 형성하는 제 1 소잉 단계 및 상기 인캡슐란트로부터 상기 제1 소잉 단계에서 형성된 상기 그리드의 저면에 해당되는 영역을 소잉하여 상기 인캡슐레이션을 관통하여 절단하는 제 2 소잉 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  2. 제 1 항에 있어서,
    상기 기판 준비 단계 이후, 상기 기판의 제 1 면에 다수의 도전성 범프를 접속하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  3. 제 2 항에 있어서,
    상기 도전성 범프는 상기 인캡슐란트에 의하여 노출되도록 형성되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  4. 제 2 항에 있어서,
    상기 인캡슐레이션 단계 이후, 상기 도전성 범프와 전기적으로 접속되도록 상기 반도체 다이의 상부에 상부 패키지를 적층하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  5. 제 4 항에 있어서,
    상기 상부 패키지는 기판, 상기 기판에 접속되는 또 다른 반도체 다이 및 상기 또 다른 반도체 다이를 인캡슐레이션하는 인캡슐란트를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  6. 제 4 항에 있어서,
    상기 도전성 범프와 상기 상부 패키지 사이에는 또 다른 도전성 범프가 더 형성되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  7. 제 1 항에 있어서,
    상기 제 1 소잉 단계는 엑시머 레이저를 이용하여 이루어지는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  8. 제 1 항에 있어서,
    상기 제 2 소잉 단계는 소잉 블레이드를 이용하여 이루어지는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  9. 제 1 항에 있어서,
    상기 그리드의 깊이는 상기 기판의 두께보다 크게 형성되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  10. 제 1 항에 있어서,
    상기 인캡슐란트의 측면에는 단차가 형성되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  11. 서로 마주보는 제 1 면 및 제 2 면을 포함하는 기판;
    상기 기판의 제 1 면에 접속된 반도체 다이;
    상기 기판의 제 1 면을 인캡슐레이션하는 인캡슐란트; 및
    상기 기판의 제 2 면에 접속된 외부 도전성 범프를 포함하고,
    상기 기판과 상기 인캡슐란트가 쏘잉되어 형성된 측면에는 단차가 형성되며, 상기 단차는 상기 기판의 측면과 상기 인캡슐란트의 일부 측면의 영역까지 동일 평면으로 이어진 제1 단차면과, 상기 인캡슐란트의 상기 제1 단차면의 끝단에서 상기 인캡슐란트 상면까지 동일 평면으로 이어진 제2 단차면으로 구성되는 것을 특징으로 하는 반도체 디바이스.
  12. 제 11 항에 있어서,
    상기 기판의 제 1 면에는 다수의 도전성 범프가 더 형성되는 것을 특징으로 하는 반도체 디바이스.
  13. 제 12 항에 있어서,
    상기 도전성 범프는 상기 인캡슐란트에 의하여 노출되는 것을 특징으로 하는 반도체 디바이스.
  14. 제 12 항에 있어서,
    상기 반도체 다이의 상부에 적층되며, 상기 도전성 범프와 전기적으로 접속되는 상부 패키지를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  15. 제 14 항에 있어서,
    상기 상부 패키지는 기판, 상기 기판에 접속되는 또 다른 반도체 다이 및 상기 또 다른 반도체 다이를 인캡슐레이션하는 인캡슐란트를 포함하는 것을 특징으로 하는 반도체 디바이스.
  16. 제 14 항에 있어서,
    상기 도전성 범프와 상부 패키지 사이에 위치하는 또 다른 도전성 범프를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
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* Cited by examiner, † Cited by third party
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