TWI549230B - 半導體結構及其製法 - Google Patents

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Description

半導體結構及其製法
本發明係有關一種半導體結構及其製法，尤指一種防止翹曲(warpage)的半導體結構及其製法。
隨著電子產業的蓬勃發展，電子產品在型態上趨於輕薄短小，在功能上則逐漸邁入高性能、高功能、高速度化的研發方向。而目前半導體晶片之封裝形式包含打線式(Wire Bonding)封裝或覆晶式(Flip Chip)封裝等，其中，相較於打線式封裝，覆晶式封裝更能縮減整體半導體裝置之體積。
一般覆晶式封裝係於半導體晶片之作用面上藉由導電凸塊結合至封裝基板之電性連接墊上，再填入底膠於該半導體晶片之作用面與封裝基板之間，以包覆該導電凸塊。
習知提供具導電凸塊之半導體晶片之技術，可參閱第1A至1B圖。
如第1A圖所示，提供一具有複數電性連接墊100之晶片10，其外表面係由鈍化層101所構成。該鈍化層101形成有開孔以外露該電性連接墊100。接著，形成介電層 11於該鈍化層101及開孔壁面上。再形成凸塊底下金屬層(Under Bump Metallurgy,UBM)16於電性連接墊100與開孔壁面上。接著，形成導電元件14於該凸塊底下金屬層16上。
第1B圖係為對應第1A圖之上視示意圖，如圖所示，介電層11設於整個晶片10上，形成連續區塊。
惟，前述習知之製法中，因先塗佈一層聚醯亞胺(Polyimide,PI)層作為介電層於整個晶片上，然而該聚醯亞胺在製程中經過高溫烘烤及冷卻之後，將產生應力殘留，容易導致晶片發生翹曲(warpage)，影響後續製程良率。
因此，如何避免上述習知技術因聚醯亞胺層的應力殘留問題而導致晶片發生翹曲(warpage)，進而影響後續製程良率之問題，實為當前所要解決的目標。
鑒於上述習知技術之缺失，本發明係提供一種半導體結構，係包括：晶片，係包含有鈍化層及複數電性連接墊，該鈍化層具有複數鈍化層開口以外露該些電性連接墊；第一介電層，係形成於該鈍化層上，並包含有複數不連續之第一介電層區塊，其中各該第一介電層區塊形成有複數第一介電層開口以外露出該些電性連接墊；以及複數導電元件，係形成於外露出該些第一介電層開口之該些電性連接墊上。
本發明復提供一種半導體結構，係包括：晶片，係包含有鈍化層及複數電性連接墊，該鈍化層具有複數鈍化層開 口以外露該些電性連接墊；第一介電層，係形成於該鈍化層上，並包含有複數不連續之第一介電層區塊，其中各該第一介電層區塊形成有複數第一介電層開口以外露出該些電性連接墊；線路層，係形成於該第一介電層上，並電性連接至該電性連接墊；第二介電層，係形成於該第一介電層與該線路層上，並包含有複數不連續之第二電介電層區塊，其中各該第二介電層區塊形成有複數第二介電層開口以外露出部分該線路層；以及複數導電元件，係形成於外露出該第二介電層開口之部分該線路層上。
本發明再提供一種半導體結構之製法，係包括：提供包含有複數電性連接墊及鈍化層之晶片，其中，該鈍化層具有複數鈍化層開口以外露出該些電性連接墊；形成第一介電層於該鈍化層上，其中該第一介電層包含有複數不連續之第一介電層區塊，且各該第一介電層區塊形成有複數第一介電層開口以外露出該些電性連接墊；以及形成複數導電元件於外露出該第一介電層開口之該些電性連接墊上。
本發明又提供一種半導體結構之製法，係包括：提供包含有複數電性連接墊及鈍化層之晶片，其中，該鈍化層具有複數鈍化層開口以外露出該些電性連接墊；形成第一介電層於該鈍化層上，其中該第一介電層包含有複數不連續之第一介電層區塊，且各該第一介電層區塊形成有複數第一介電層開口以外露出該些電性連接墊；形成線路層於該第一介電層上，並令該線路層電性連接至該電性連接 墊；形成第二介電層於該第一介電層與該線路層上，其中該第二介電層包含有複數不連續之第二介電層區塊，且各該第二介電層區塊形成有複數第二介電層開口以外露出部分該線路層；以及形成複數導電元件於外露出該第二介電層開口之部分該線路層上。
前述之半導體結構及其製法中，其中，於形成複數導電元件前，復包括形成凸塊底下金屬層於該些導電元件下方。
前述之半導體結構及其製法中，其中，該導電元件為金屬柱、銲錫材或其組合。
前述之半導體結構及其製法中，其中，該第二介電層區塊位置係對應於該第一介電層區塊位置。
由上可知，本發明之半導體結構及其製法，係於導電元件間隙(pitch)較大的區域，或是不具有導電元件的位置區域，將部分第一介電層或第二介電層移除，以形成複數不連續的第一介電層區塊及第二介電層區塊。如此即可減少第一介電層或第二介電層的殘留應力，避免晶片翹曲(warpage)的發生，進而提高產品良率。
10,20,30‧‧‧晶片
100,200,300‧‧‧電性連接墊
101,201,301‧‧‧鈍化層
11‧‧‧介電層
14,24,34‧‧‧導電元件
16,26,36‧‧‧凸塊底下金屬層
2,3‧‧‧半導體結構
2011,3011‧‧‧鈍化層開口
21,31‧‧‧第一介電層
21a,31a‧‧‧第一介電層區塊
211,311‧‧‧第一介電層開口
24a,34a‧‧‧金屬柱
24b,34a‧‧‧銲錫材
32‧‧‧線路層
33‧‧‧第二介電層
33a‧‧‧第二介電層區塊
331‧‧‧第二介電層開口
第1A圖係為習知具導電凸塊之半導體晶片之剖面示意圖；第1B圖係為習知具導電凸塊之半導體晶片之上視示意圖；第2A至2D圖係為本發明之半導體結構之製法之第一 實施例之剖面示意圖；第2E圖係為本發明之半導體結構之第一實施例之上視示意圖；第3A至3C圖係為本發明之半導體結構之製法之第二實施例之剖面示意圖；以及第3D圖係為本發明之半導體結構之第二實施例之上視示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「頂」、「側」、「第一」、「第二」及「第三」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
請參閱第2A至2E圖，其係為本發明半導體結構之製法第一實施例之剖面示意圖與上視示意圖。
如第2A圖所示，提供一包含有例如鋁材(Al)之複數電性連接墊200及鈍化層201之晶片20。於一實施例中，該晶片20可為晶圓中之複數晶片之一者。該晶片20之外表面係由例如為氮化矽(SiN)之鈍化層201所構成，該鈍化層201具有一鈍化層開口2011以外露該電性連接墊200。有關晶片結構之種類繁多，且為業界所熟知，故不再贅述。
如第2B圖所示，形成第一介電層21於該鈍化層201上。該第一介電層21例如以聚醯亞胺(polyimide,PI)、聚對二唑苯(polybenzoxazole,PBO)或苯環丁烯(Benezocy-clobutene,BCB)為材料，以旋轉塗佈法(Spin Coating)而形成。
如第2C圖所示，以曝光顯影方式，移除部份第一介電層21，以令該第一介電層21形成複數不連續的第一介電層區塊21a，並使部分該鈍化層201顯露於該些第一介電層區塊21a間，同時於各該第一介電層區塊21a中對應該鈍化層開口2011位置形成有第一介電層開口211，以外露該電性連接墊200。
如第2D圖所示，形成凸塊底下金屬層(Under Bump Metallurgy,UBM)26於該電性連接墊200之外露表面、該第一介電層開口211與部分該第一介電層21上。再以例如電鍍方式形成導電元件24於該凸塊底下金屬層26上，以製得本發明之半導體結構2。且該導電元件24可為金屬柱、銲錫材或其組合。於本實施例中，該導電元件24包含金屬 柱24a與形成於該金屬柱24a上的銲錫材24b。
另請參閱第2E圖，係為本發明之半導體結構2之上視示意圖，其中於該鈍化層201上形成有複數不連續的第一介電層區塊21a。
請參閱第3A至3D圖，其係為本發明半導體結構之製法之第二實施例之剖面示意圖與上視示意圖。於本實施例中部份製程相同於前述如第2A至2E圖所示，以下僅說明不同處，相同製程之步驟於此不再贅述。
如第3A至3B圖所示，先形成第一介電層31於晶片30之鈍化層301上。該第一介電層31例如以聚醯亞胺(polyimide,PI)、聚對二唑苯(polybenzoxazole,PBO)或苯環丁烯(Benezocy-clobutene,BCB)為材料，以旋轉塗佈法(Spin Coating)而形成。
接著以曝光顯影方式，移除部份第一介電層31，以使該第一介電層31形成複數不連續的第一介電層區塊31a，並對應鈍化層開口3011位置形成有第一介電層開口311,以外露該電性連接墊300。
再形成線路層32於各鈍化層開口3011中，且延伸至該第一介電層31之部分表面上，並令該線路層32電性連接該電性連接墊300。
如第3C圖所示，形成第二介電層33於該第一介電層31、該線路層32上及該鈍化層301上。該第二介電層33例如以聚醯亞胺(polyimide,PI)、聚對二唑苯(polybenzoxazole,PBO)或苯環丁烯(Benezocy-clobutene, BCB)為材料，以旋轉塗佈法(Spin Coating)而形成。
接著以曝光顯影方式，移除部份第二介電層33，以使該第二介電層33形成複數不連續的第二介電層區塊33a，其中該第二介電層區塊33a位置係對應於第一介電層區塊31a位置，以令部分該鈍化層301顯露於該些第二介電層區塊33a間，且於各該第二介電層區塊33a中形成有複數第二介電層開口331以外露部分該線路層32。
再形成凸塊底下金屬層36於該外露出該第二介電層開口331之該線路層32、第二介電層開口331與部分該第二介電層33上。再以例如電鍍方式形成導電元件34於該凸塊底下金屬層36上，以製得本發明之半導體結構3。且該導電元件34可為金屬柱、銲錫材或其組合。於本實施例中，該導電元件34包含金屬柱34a與形成於該金屬柱34a上的銲錫材34b。
另請參閱第3D圖，係為本發明之半導體結構3之上視示意圖，其中於該鈍化層301上形成有複數不連續的第二介電層區塊33a。
本發明復提供一種半導體結構2，如第2D圖所示，該半導體結構2包括有晶片20、第一介電層21及導電元件24。
該晶片20包含有例如鋁材之複數電性連接墊200及例如為氮化矽(SiN)之鈍化層201，該鈍化層201具有鈍化層開口2011以外露部份該電性連接墊200。
該第一介電層21係形成於該鈍化層201上且包含有複 數不連續的第一介電層區塊21a，其中各該第一介電層區塊21a形成有複數第一介電層開口211，該些第一介電層開口211位置係對應於該些鈍化層開口2011位置，以外露出該些電性連接墊200。第一介電層21之材料可為聚醯亞胺(polyimide,PI)、聚對二唑苯(polybenzoxazole,PBO)或苯環丁烯(Benezocy-clobutene,BCB)。
該導電元件24係形成於外露出該些第一介電層開口211之該電性連接墊200上，以電性連接至該電性連接墊200。於一實施例中，該導電元件24可為金屬柱、銲錫材或其組合。於一些實施例中，復包括有凸塊底下金屬層26，係設於該些導電元件24下方。
本發明再提供一種半導體結構3，如第3C圖所示。
該半導體結構3類似先前實施例所述之半導體結構2，復包括有線路層32與第二介電層33。
該線路層32係設於各第一介電層開口311中，復延伸至該第一介電層31之部分表面上，並電性連接至該電性連接墊300。
該第二介電層33係設於該第一介電層31與該線路層32上，且包含有複數不連續的第二介電層區塊33a，其中各該第二介電層區塊33a形成有複數第二介電層開口331以外露部分該線路層32。
導電元件34係形成於外露出該第二介電層開口331的線路層32上，以電性連接該線路層32。
另導電元件34可為金屬柱、銲錫材或其組合，並於該 導電元件34下方形成有凸塊底下金屬層36。
綜上所述，本發明之半導體結構及其製法，係於導電元件間隙(pitch)較大的區域，或是不具有導電元件的位置區域，將部分第一介電層及第二介電層移除，以形成複數不連續的第一介電層區塊及第二介電層區塊，如此即可減少第一介電層或第二介電層的殘留應力，避免晶片翹曲(warpage)的發生，進而提高產品良率。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2‧‧‧半導體結構
20‧‧‧晶片
200‧‧‧電性連接墊
201‧‧‧鈍化層
21‧‧‧第一介電層
24‧‧‧導電元件
24a‧‧‧金屬柱
24b‧‧‧銲錫材
26‧‧‧凸塊底下金屬層

Claims (8)

  1. 一種半導體結構，係包括：晶片，係包含有鈍化層及複數電性連接墊，該鈍化層具有複數鈍化層開口以外露該些電性連接墊；第一介電層，係形成於該鈍化層上，並包含有複數不連續之第一介電層區塊，其中各該第一介電層區塊形成有複數第一介電層開口以外露出該些電性連接墊；線路層，係形成於該第一介電層上，並電性連接至該電性連接墊；第二介電層，係形成於該第一介電層與該線路層上，並包含有複數不連續之第二電介電層區塊，其中各該第二介電層區塊形成有複數第二介電層開口以外露出部分該線路層；以及複數導電元件，係形成於外露出該第二介電層開口之部分該線路層上。
  2. 如申請專利範圍第1項所述之半導體結構，復包括有凸塊底下金屬層，係形成於該導電元件下方。
  3. 如申請專利範圍第1項所述之半導體結構，其中，該導電元件為金屬柱、銲錫材或其組合。
  4. 如申請專利範圍第1項所述之半導體結構，其中，該第二介電層區塊位置係對應於該第一介電層區塊位置。
  5. 一種半導體結構之製法，係包括： 提供包含有複數電性連接墊及鈍化層之晶片，其中，該鈍化層具有複數鈍化層開口以外露出該些電性連接墊；形成第一介電層於該鈍化層上，其中該第一介電層包含有複數不連續之第一介電層區塊，且各該第一介電層區塊形成有複數第一介電層開口以外露出該些電性連接墊；形成線路層於該第一介電層上，並令該線路層電性連接至該電性連接墊；形成第二介電層於該第一介電層與該線路層上，其中該第二介電層包含有複數不連續之第二介電層區塊，且各該第二介電層區塊形成有複數第二介電層開口以外露出部分該線路層；以及形成複數導電元件於外露出該第二介電層開口之部分該線路層上。
  6. 如申請專利範圍第5項所述之半導體結構之製法，其中，於形成複數導電元件前，復包括形成凸塊底下金屬層於該些導電元件下方。
  7. 如申請專利範圍第5項所述之半導體結構之製法，其中，該導電元件為金屬柱、銲錫材或其組合。
  8. 如申請專利範圍第5項所述之半導體結構之製法，其中，該第二介電層區塊位置係對應於該第一介電層區塊位置。
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