TWI482257B - 具有垂直地嵌入之多數晶粒之基板的多晶片封裝體，以及其形成方法 - Google Patents

具有垂直地嵌入之多數晶粒之基板的多晶片封裝體，以及其形成方法 Download PDF

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TWI482257B
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Javier Soto Gonzalez
Houssam Jomaa
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Description

具有垂直地嵌入之多數晶粒之基板的多晶片封裝體，以及其形成方法 發明領域
所揭示的具體實施例係有關於半導體微電子封裝體及其形成方法。
 發明背景
現今的消費者電子產品市場經常要求需要極複雜電路的複雜功能。按比例縮放成越來越小的基本建構區塊，例如電晶體，已使得每個先進世代可在單一晶粒上加入更複雜的電路。另一方面，儘管通常認為按比例縮放是減少尺寸，然而有越來越多的封裝晶粒為了計算系統的先進功能及馬力而耦合在一起。再者，特定半導體封裝體的尺寸事實上可能增加以便包含多個晶粒於單一半導體封裝體內。
不過，在企圖耦合多個封裝晶粒時可能出現結構性問題。例如，用於半導體封裝體的組件之間的熱膨脹係數(CTE)差異影響可能在封裝晶粒加在至一起時產生有害的缺陷。同樣，用於單一半導體封裝體內的組件之間的熱膨脹係數(CTE)差異影響可能在進行一個以上之晶粒於單一封裝體內之半導體晶粒封裝製程時產生有害的缺陷。
半導體封裝體係用來保護積體電路(IC)晶片或晶粒，以及也提供晶粒與外部電路的電氣介面。隨著更小電子元件的需求增加，半導體封裝體也被設計成更加緊湊而且必須支援更高的電路密度。例如，此時有些半導體封裝體使用在習知基板常常看到不包含厚樹脂核心層的無核心基板。此外，效能更高元件的需求導致亟須改善半導體封裝體使得混合技術型晶粒能夠堆疊或提供疊合式封裝性能同時保持薄封裝剖面及低整體翹曲而與後續組裝製程相容。
依據本發明之一實施例，係特地提出一種裝置，其係包含：一基板，其係具有一晶粒側及與該晶粒側相反之一焊盤側，該焊盤側有多個接觸墊；有第一主動面及與該第一主動面相反之後表面的第一晶粒；有一主動面及與該主動面相反之後表面的第二晶粒；以及其中該第一晶粒與該第二晶粒皆嵌入該基板使得該第二晶粒位於該第一晶粒與該基板的該焊盤側之間。
圖式簡單說明
為了了解得到具體實施例的方式，以下用附圖更具體地簡描各種具體實施例。該等附圖圖示不一定按比例繪製以及不應被視為可限制範疇的具體實施例。會通過附圖用額外的特定性及細節來描述及解釋一些具體實施例。
第1A圖及第1B圖根據本發明之一具體實施例圖示有多個晶粒嵌在基板內及垂直配置於其中的多晶片封裝體(MCP)。
第2A圖至第2L圖根據本發明之一具體實施例圖示形成有多個晶粒嵌在基板內及垂直配置於其中之多晶片封裝體(MCP)的方法。
第3圖根據本發明之一具體實施例圖示一電腦系統。
第4圖根據本發明之一具體實施例圖示有兩個以上之晶粒嵌在基板內及垂直配置於其中的多晶片封裝體。
第5圖根據本發明另一具體實施例圖示有兩個以上之晶粒嵌在基板內及垂直配置於其中的多晶片封裝體。
 詳細說明
描述具有垂直地嵌入之多數晶粒的多晶片封裝體(MCP)及其製造方法。此時本文會參考附圖，圖中類似結構的元件符號有相同的字尾。為了更清楚地顯示各種具體實施例的結構，包含於本文的附圖示意圖示該等積體電路結構。因此，製成積體電路結構的實際外觀，例如顯微相片，可能看起來不同，然而仍包含圖示具體實施例所主張的結構。此外，附圖只圖示利於了解圖示具體實施例的結構。不納入本技藝所習知的附加結構以維持附圖的簡明。另外，為了讓讀者徹底了解本發明具體實施例，本文提出許多特定細節。在其他情況下，可特別詳細地描述習知半導體加工及封裝技術以免不必要地混淆本發明的具體實施例。
本發明具體實施例包含具有垂直排列地嵌入之多數晶粒之基板的多晶片封裝體。該基板包含焊盤側與晶粒側。第一晶粒與第二晶粒皆嵌入基板使得第二晶粒在第一晶粒與基板焊盤側之間。該封裝基板包含多個佈線層、絕緣層及通孔用以在基板內建立提供第一晶粒與第二晶粒之電連接的互連結構。在本發明之一具體實施例中，至少一佈線層位於第一晶粒、第二晶粒之間。根據本發明具體實施例，可用無凸塊增層(BBUL)製程形成有晶粒垂直排列及埋藏於其中之基板的多晶片封裝體。在本發明之一具體實施例中，第一晶粒黏貼至暫時載體以及建立覆蓋及包圍第一晶粒的絕緣層及佈線層而嵌入該第一晶粒。然後，第二晶粒黏貼至該等絕緣層中之一個，以及堆積附加絕緣層及佈線層於第二晶粒上及四周藉此也埋藏第二晶粒於基板內。以此方式，用基板埋藏第一及第二晶粒以及在基板內形成電耦合第一及第二晶粒的電氣互連(基板佈線)。隨後可移除該載體以產生無核心基板。
本發明具體實施例致能形成有薄封裝體組態及小佔用空間的多晶片封裝體從而節省元件主機板上的寶貴空間。另外，本發明具體實施例使得在不用疊合式封裝(POP)技術下能夠電連接兩個晶粒，疊合式封裝(POP)技術需要容易因基板翹曲而有可靠性問題的表面安裝技術(SMT)。另外，在本發明的具體實施例中，使用低溫無凸塊增層(BBUL)製程來形成基板以便減少或排除嵌入晶粒與基板之熱膨脹係數(CTE)失配的影響從而致能製造極為平坦的多晶片封裝體。
第1A圖的橫截面圖圖示具有垂直排列地嵌入之多數晶粒之基板102的半導體封裝體100。在本發明之一具體實施例中，基板102為無核心基板。基板102有晶粒側120與在晶粒側反面的焊盤側122。封裝體100包含第一晶粒104與第二晶粒106。第一晶粒104有主動面108與在主動面108反面的後表面110。同樣，第二晶粒106有主動面112與在主動面112反面的後表面114，第一晶粒與第二晶粒可由任何習知半導體材料形成，例如但不受限於矽(Si)、矽鍺(SiGe)、鍺(Ge)以及任何III-V族半導體，例如砷化鎵(GaAs)與銻化銦(InSb)。主動面108及112包含用晶粒互連結構互連成功能電路的多個半導體元件，例如但不受限於電晶體、電容器及電阻器，藉此形成積體電路。如本技藝所習知，該晶粒互連結構可包含任意多個金屬化物層，例如M1-M11，其編號及厚度可隨著給定應用設施而改變。第一層金屬化物(M1)與主動面的半導體元件接觸同時最後一層金屬化物(例如，M11)包含用以連接至外界的電接觸。圖中第一晶粒104有電接觸116以及第二晶粒106有電接觸118。在本發明之一具體實施例中，第一晶粒104之主動面108與第二晶粒106之主動面112皆面向形成於基板102上的多個外部導電接觸140或與其同向，如第1A圖所示。亦即，第一晶粒104與第二晶粒106在基板102中的排列是以“面朝下”的方式組態。
第一晶粒104有第一佔用空間或表面積105以及第二晶粒106有第二佔用空間或表面積107。在本發明之一具體實施例中，第一晶粒104有大於第二晶粒106的佔用空間。第二晶粒106嵌入基板102以及經定位成在第一晶粒104與基板102的焊盤側122之間。以此方式，使第一晶粒104與第二晶粒106在基板102內垂直排列。在本發明之一具體實施例中，第二晶粒106佔用空間107中至少有一部份在第一晶粒104的佔用空間105內。在一具體實施例中，如第1A圖所示，第二晶粒106的整個佔用空間107在第一晶粒104的佔用空間105內。在本發明之一具體實施例中，第一晶粒104為記憶體元件，例如但不受限於靜態隨機存取記憶體(SRAM)，動態存取記憶體(DRAM)，非揮發性記憶體(NVM)，以及第二晶粒106為邏輯元件，例如但不受限於微處理器與數位訊號處理器。
焊盤側122包括多個導電接觸墊及/或與多個外部導電接觸140連接的佈線跡線。外部導電接觸140提供封裝體100至其他元件的電連接。基板102包含一起構成基板互連結構的多個佈線層、絕緣層及通孔。該基板互連結構提供第一晶粒104與第二晶粒106的電連接以及提供第一、第二晶粒至形成於焊盤側122上之外部電接觸140的電連接。
該基板互連結構提供第一晶粒104至第二晶粒106的直接電連接使得信號可直接在第一晶粒、第二晶粒之間傳遞。該基板互連結構也可包含第二晶粒106與外部導電接觸140的電連接。在本發明的一些具體實施例中，該基板互連結構也提供第一晶粒104與外部電接觸140的電連接。在其他具體實施例中，在外部導電接觸140與第一晶粒104之間沒有電連接。亦即，在本發明之一具體實施例中，至第一晶粒104的所有外部連接都穿經第二晶粒106。在一特定具體實施例中，除了電源及接地信號以外，至第一晶粒104的所有電信號都由第二晶粒106提供。
在本發明的一具體實施例中，基板102包含第一絕緣層130，如第1A圖所示。第一晶粒104係嵌入第一絕緣層130。亦即，第一晶粒的主動面108及側壁101與絕緣層130接觸。在第一絕緣層130上配置包含多條導電跡線的第一佈線層150。多個導電通孔160在第一絕緣層130中以及使第一佈線層150的導電跡線電連接至第一晶粒104的電接觸116。第一佈線層150的導電跡線151中之一或更多使信號由第一晶粒104佔用空間105路由至基板102的邊緣。第二絕緣層132配置於第一絕緣層130上及第一佈線層150上，如第1A圖所示。在第一絕緣層130、第二絕緣層132之間嵌入第一佈線層150。第二晶粒106的後表面114配置於第二絕緣層132上。第三絕緣層134配置於第二絕緣層132上以及於第二晶粒106上及其四周，如第1A圖所示。第二晶粒106嵌入第三絕緣層134以及在第二絕緣層132、第三絕緣層134之間完全被囊封及埋藏。
第三絕緣層134上配置包含多條導電跡線的第二佈線層152。在本發明之一具體實施例中，第二佈線層152的一或更多導電跡線153使信號從基板102的邊緣路由到第二晶粒106佔用空間107內以提供至第二晶粒106的電連接。在第三絕緣層134中形成多個導電通孔162於第二佈線層152的導電跡線與第二晶粒106的電接觸118之間以使第二佈線層152的跡線電連接至第二晶粒118上的電接觸。另外，形成穿過第二絕緣層132及第三絕緣層134的多個導電通孔164以使第二佈線層152的跡線電連接至第一佈線層150的跡線，如第1A圖所示。
在本發明之一具體實施例中，導電通孔164有大於導電通孔162的直徑。應瞭解，導電通孔164進入基板的深度大於導電通孔162。在本發明之一具體實施例中，通孔164有100至150微米的直徑，而通孔162有30至50微米的直徑。因此，藉由增加導電通孔164的直徑，可減少導電通孔164的高寬比(高度：寬度)以致於能可靠地填充導電通孔。應瞭解，儘管通孔164圖示成被導電膜完全填滿，然而通孔164可用以下方式形成：只有通孔164的側壁有導電膜形成於其中而中央仍未填充。絕緣層的後續形成可用來填充通孔的未充填容積。例如，參考第2J圖。
配置第四絕緣層136於第三絕緣層134上以及於第二佈線層152的跡線上及其四周。在本發明之一具體實施例中，只裝設兩個佈線層150、152，一佈線層(150)提供導電跡線以由第一晶粒104佔用空間105繞出信號，以及一佈線層152以提供導電跡線以路由信號至第二晶粒106佔用空間107內。如果佈線層152為基板的最終佈線層，則第四絕緣層136中可形成多個焊墊開口以定義焊墊於第二佈線層中隨後會形成外部電接觸140的跡線153上。
若需要，不過，取決於特定的佈線要求，可包含附加佈線層、絕緣層及通孔。例如，包含多條導電跡線的第三佈線層154可配置於第四絕緣層136上。可形成穿過第四絕緣層136的多個導電通孔166以提供第二佈線層152之導電跡線與第三佈線層154之導電跡線的電連接。可形成第五絕緣層138於第四絕緣層136上以及於第三佈線層154的導電跡線上及其四周。
此外，第四佈線層156可配置於第五絕緣層138上。如果第四佈線層156為最終佈線層，則它可包含接合至電接觸140的多個佈線層/導電接觸墊157。第四佈線層156也可包含佈線跡線157以重新佈置接觸墊的位置。形成穿過第五絕緣層138的多個通孔168以使第四佈線層156的跡線/接觸墊電耦合至第三佈線層154的跡線。可形成最終第六絕緣層139(例如，防焊層)於第五絕緣層138上以及第四佈線層156上及其四周。在防焊層139中形成開口以使得外部電接觸140可黏貼至佈線層156的接觸墊。
在本發明的具體實施例中，封裝體100可包含黏貼至第一晶粒104後表面110的晶粒貼膜(die attach film，DAF)124，例如基於環氧樹脂的晶粒接合膜(die bonding film，DBF)。在其他具體實施例中，移除晶粒貼膜(DAF)124以致能第一晶粒104後表面110的存取，DAF 124不被視為基板102的一部份。另外，在本發明的具體實施例中，基板102可為無核心基板，因為它用增層製程(build up layer process)形成於載體上，其中該載體最終會由基板102移除。另一基板102可被視為無核心基板，因為它不包含厚核心，例如纖維強化玻璃環氧樹脂。
如第1A圖所示，基板102包含位於第一晶粒104、第二晶粒106之間的至少一佈線層150。此外，在本發明之一具體實施例中，基板102包含至少一導電跡線，例如有一部份在第一晶粒104佔用空間105、第二晶粒106佔用空間107之間以及有一部份在第二晶粒106佔用空間107外延伸的導電跡線151。另外，儘管第1A圖只圖示形成於第一晶粒104、第二晶粒106之間的單一佈線層132，然而本技藝一般技術人員會明白在第一晶粒104與第二晶粒106之間可配置兩個或更多佈線層。另外，儘管圖示在外部接觸140與第二晶粒106之間醜3個佈線層，然而應瞭解，這只是本發明具體實施例的範例以及取決於必要的佈線要求，在第二晶粒106與外部接觸140之間可形成更多或更少的佈線層。
在本發明之一具體實施例中，外部導電接觸140為排列成陣列的焊球以提供球柵陣列(ball grid array)。不過，外部導電接觸140不必採用球形而可具有其他的形狀或結構，例如但不受限於柱體、凸塊、焊盤及接腳。外部接觸140致能半導體封裝體100與基礎基板170的電連接與通訊。例如，當半導體封裝體100為電腦或手持裝置(例如，智慧型手機或手持讀取器)的一部份時，基礎基板170為主機板。在其他具體實施例中，基礎基板170可為另一半導體封裝體以便製造疊合式封裝(POP)元件。
第1B圖根據本發明具體實施例圖示第1A圖之封裝基板100於進一步界定可包含於基板102中之特定電連接時的視圖。在本發明之一具體實施例中，基板102包含至少一電連接182用以提供第一晶粒104與第二晶粒106的直接電連接，其中電連接182不電性連接至外部接觸140。此類連接有用於只在第一晶粒104、第二晶粒106之間通訊的信號。例如，當第一晶粒104為記憶體元件以及第二晶粒106為邏輯元件時，諸如地址信號、資料訊號、寫入致能信號及讀取致能信號之類的信號可在第一晶粒104、半導體晶粒106之間用直接電連接(例如，電連接182)傳遞。另外，在本發明之一具體實施例中，封裝基板102可包含使第一晶粒104及第二晶粒106電連接至外部導電接觸140的一或更多電連接184。以此方式，通過電接觸140提供給封裝體100的訊號係提供給第一晶粒與第二晶粒兩者。此訊號的實施例可為電源及接地信號，例如VCC與VSS。在本發明另一具體實施例中，封裝基板102包含一或更多電連接186用以提供外部接觸140與第二晶粒106的直接電連接而不直接提供訊號給第一晶粒104。例如，當第二晶粒106為邏輯元件(例如，微處理器)時，可用多個電連接186只提供指令給第二晶粒106。另外，儘管未圖示於第1B圖，基板102可提供第一晶粒104與外部電接觸140的一或更多電連接使得信號能夠直接提供給第一晶粒104而不提供給第二晶粒106。本發明具體實施例包括含有上述電連接中之所有或一些的封裝基板102，例如電連接182、184及186。
具有垂直地嵌入之多數晶粒之基板的半導體封裝體100包含完全嵌入及包圍的第二晶粒106。按本揭示內容的用法，“完全嵌入及包圍”意指第二晶粒106的所有表面與基板102的絕緣膜接觸。半導體封裝體100也包含完全嵌入的第一晶粒104。按本揭示內容的用法，“完全嵌入”意指第一晶粒104的主動面108及整個側壁基板102的絕緣膜接觸。不過，第一晶粒104不被“包圍”，因為第一晶粒104的後表面110不與基板102的絕緣膜接觸。在此描述第一晶粒104的兩個“完全嵌入”具體實施例。在如第1A圖所示的第一具體實施例中，第一晶粒有一表面(例如，後表面110)由基板102晶粒側的全域平坦面突出，例如由第1A圖之基板102的表面109突出。在一具體實施例中，第一晶粒104沒有表面由基板102晶粒側的全域平坦面突出，例如不由基板102的表面109突出。
與以上“完全嵌入及包圍”及“完全嵌入”的定義成對比，“部份嵌入”晶粒為整個表面但是部份側壁與基板102之絕緣膜接觸的晶粒。再做對比，“非嵌入型”晶粒為至多有一面與基板之囊封膜接觸而側壁不與其接觸的晶粒。
第2A圖至第2L圖根據本發明具體實施例圖示製造有多個晶粒嵌入基板之半導體封裝體的方法。提供載體201。載體201有蝕刻終止層202。可蝕刻第二層206(例如，銅箔)以建立包圍晶粒安裝面204的凹處或空腔205。在本發明之一具體實施例中，載體201不包含第二層206而沒有形成於載體201的凹處或空腔。
第2B圖根據本發明之一具體實施例圖示具有嵌入之多數晶粒之基板的封裝體於進一步加工時的橫截面圖。在加工期間，載體201可與相同結構201'配對以便建立適於加工用具的背對背載體210。結果，可有效地倍增加工產量。載體201及201'的加工說明可援引描寫載體201之加工的元件符號，但是很清楚對於載體201'可產生雷同的加工及結構。載體210包含黏著釋放層212，212'與黏著黏結劑(adhesive binder)214。提供在載體210兩端的切割帶216供分離加工用，如以下所圖示的。背對背載體210可形成較大面板的一部份，其中有背對背載體210之橫截面的多個相同區域使得可進行批量加工(bulk processing)。在一具體實施例中，該面板有約1000個可放置晶粒的空腔205。
第2C圖根據本發明之一具體實施例圖示第2B圖之背對背載體210進一步加工後的橫截面圖。已藉由安置第一晶粒222於蝕刻終止層204上來進一步加工背對背載體210。第一晶粒222有主動面224與後表面226。主動面224包含多個接觸墊225用於與第一晶粒222電接觸。第一晶粒222有第一佔用空間229。在一具體實施例中，第一晶粒222的後表面226用黏著層228(例如，環氧樹脂基材或晶粒接合膜(DBF))黏貼至蝕刻終止層202。在本發明之一具體實施例中，在要嵌入基板的兩個晶粒中，有較大佔用空間的晶粒為被黏貼的第一晶粒(亦即，第一晶粒222)。黏貼較大的晶粒提供較大表面積與載體201接觸，這有助於刷上翹曲以及在增層製程期間保持平坦性。在一替代具體實施例中，兩個晶粒中較小的是第一晶粒。第2C圖也圖示添加第一晶粒222'於載體201'上以製造裝置220。
第2D圖根據本發明之一具體實施例圖示裝置220進一步加工後的橫截面圖。裝置220已被加工成可接受第一絕緣膜232。在本發明之一具體實施例中，第一絕緣膜232的形成係藉由層合絕緣膜於載體201及第一晶粒222上。在層合該膜於載體210及第一晶粒222上後，以適當的溫度烘乾，例如約180℃。在本發明之一具體實施例中，第一絕緣膜232為環氧樹脂絕緣膜(Ajinomoto Build-Up Film，ABF)。在本發明之一具體實施例中，當載體201包含形成空腔205及蝕刻終止層202的第二層206時，形成與第二絕緣層及蝕刻終止層直接接觸的第一絕緣層232。在主動面224及第一晶粒222之側壁223上形成與其直接接觸的絕緣層232。以此方式，使晶粒222嵌入絕緣層232。在層合的替代例中，可藉由旋塗及固化絕緣膜來形成絕緣層232。同樣，可形成第一絕緣膜232'於晶粒222'上及其周圍以製造圖示於第2D圖的裝置230。
第2E圖根據本發明之一具體實施例圖示第2D圖之裝置230進一步加工後的視圖。已形成穿過第一絕緣層232的多個導通孔242以暴露第一晶粒222的電接觸225。在本發明之一具體實施例中，用雷射鑽孔法形成導通孔242。雷射鑽孔法可用二氧化碳(CO2 )氣體雷射光束，紫外線(UV)雷射光束，或準分子雷射光束實現。在本發明之一具體實施例中，形成直徑在30至50微米之間的通孔開口242。相較於先前技術鑽孔製程，根據數個具體實施例的雷射鑽孔法允許較高的連接密度使得通孔有小尺寸及間距因而可以低成本來改善設計及升級最小化。另外，雷射鑽孔法致能高對準精度(例如，10至15微米)及產量(約2000個通孔/秒)以及範圍寬廣的可能通孔尺寸(例如，30微米至約300微米)以及低成本(每1000個通孔約2美分)。高對準精度與小通孔尺寸的組合使得通孔間距有可能低到60微米，此間距遠小於用於含封裝體核心約有400微米的常見鍍通孔間距。在絕緣層232'中同樣可形成通孔開口242'以提供圖示於第2E圖的裝置240。
第2F圖根據本發明之一具體實施例圖示第2E圖之裝置240進一步加工後的視圖。如第2F圖所示，用導電材料(例如，銅)填充通孔開口242以形成電連接至第一晶粒222之接觸墊225的多個導電通孔252。另外，包含多條導電跡線256(例如，銅)跡線的第一佈線層254形成於第一絕緣層232上以及與導電通孔252接觸，如第2F圖所示。在本發明之一具體實施例中，形成至少一導電跡線256，其係電耦合至接觸225以及向基板邊緣伸出至第一晶粒222的佔用空間229。
在本發明之一具體實施例中，填充通孔242以形成導電通孔252同時用半加成製程(SAP)形成第一佈線層254的導電跡線256。在半加成製程中，形成厚度例如小於1微米的無電鍍種子層(例如，無電鍍銅種子層)於絕緣膜232表面上以及於通孔開口242內及通孔開口242的側壁。然後，沉積光阻層於該無電鍍種子層上以及曝光及顯影藉此形成阻劑圖案留下與想要有導電跡線256之圖案對應的無遮罩區。然後，藉由用無電鍍鍍銅膜作為種子層以電解電鍍例如銅層來形成導電跡線256及導電通孔252。繼續電鍍直到通孔252完全填滿以及形成有想要厚度的第一導電跡線256，例如2至20微米。然後，移除光罩以及用急觸蝕刻(quick touch etch)來移除其餘的種子層。
上述SAP技術可用來填充通孔以及以小於100℃的溫度(通常在50至80℃之間)形成導電跡線。使用半加成方法使得能夠形成有精細線及間格特徵的薄導電跡線，例如，小於30微米的線及間格特徵。利用半加成製程(SAP)填充通孔252及形成第一佈線層254允許電連接第一晶粒222至封裝基板而不必使用高溫製程，例如使用無鉛焊錫的熱壓縮接合或表面安裝技術，在例如覆晶接合及打線接合的其他封裝技術中，無鉛焊錫通常用來使晶粒電連接至封裝基板。利用低溫製程，例如低於100℃的製程，使第一晶粒222電連接至基板，基板與晶粒都不會暴露於高溫而可能導致由第一晶粒222與裝置240中之諸層的CTE失配造成的封裝體翹曲。類似的加工可用來形成導電通孔252'及佈線層254'以提供圖示於第2F圖的裝置250。
第2G圖根據本發明具體實施例圖第2F圖之裝置250進一步加工後的視圖。裝置250已被進一步加工成包括第二絕緣層261與有主動面264及與其相反之後表面266的第二晶粒262。第二晶粒262的主動面264包含多個電接觸265用以提供至第二晶粒262的電連接。第二絕緣層261經形成可覆蓋第一佈線層254的跡線256以及於第一絕緣層232些，如第2F圖所示。第二晶粒262的後表面266黏貼至第二絕緣層261。
在本發明之一具體實施例中，利用第二絕緣層261的黏性使第二晶粒262的後表面266黏貼至第二絕緣層261。例如，在本發明之一具體實施例中，層合覆蓋佈線層254及第一絕緣層的絕緣膜(例如，ABF)，然後以例如70℃的溫度只部份固化該絕緣膜，以便保持絕緣膜的黏性。然後，安置第二晶粒262於該部份固化絕緣膜些以及用該部份固化絕緣膜的黏性固定第二晶粒262。在固定第二晶粒262後，例如，藉由加熱至約180℃的溫度可完全固化該部份固化絕緣層以形成第二絕緣層261。以此方式，不需要黏著劑或晶粒貼膜即可使第二晶粒262固定於第二絕緣層261。晶粒貼膜的排除可減少黏著第二晶粒的階差(step height)從而有助於減少第二晶粒262的形貌以及使得後續可形成更平坦的增層。
在一具體實施例中，第二晶粒262經定位成第二晶粒262的佔用空間269有至少一部份在第一晶粒222的佔用空間229內。在本發明之一具體實施例中，第二晶粒262有小於第一晶粒222之佔用空間269的佔用空間269，以及第二晶粒262位在絕緣層261些使得第二晶粒262的整個佔用空間269落在第一晶粒222的佔用空間229內，如第2G圖所示。在本發明之一具體實施例中，第二晶粒262為邏輯元件，例如英特爾公司所製造的微處理器)或數位訊號處理器。
接下來，形成第三絕緣層268於第二晶粒262的第二絕緣層261及主動面264上，如第2G圖所示。第二晶粒完全嵌入以及被第三絕緣層268及第二絕緣層261包圍，如第2G圖所示。在本發明之一具體實施例中，第三絕緣層268的形成係藉由層合絕緣膜於第二絕緣膜261及第二晶粒262上以及固化該層合膜，如上述。在本發明之一具體實施例中，第二晶粒262為薄晶粒，例如經薄化成有50至150微米之厚度的晶粒。有益的是，提供薄晶粒262藉此為了完全囊封第二晶粒262可不必形成太厚的絕緣層268。在一具體實施例中，第三絕緣層268經形成有約20至30微米的厚度而比第二晶粒厚些以便充分提供第二晶粒與隨後形成佈線層的隔離。應瞭解，如果第二晶粒262太厚，則必須形成厚的第三絕緣層268而難以構造連接至第一佈線層254之導電跡線256的可靠通孔。第二晶粒262'同樣可裝在第二絕緣層258'以及形成覆蓋第二晶粒262'的第三絕緣層268'以製成圖示於第2G圖的裝置260。
第2H圖根據本發明之一具體實施例圖示第2G圖之裝置260進一步加工後的視圖。已形成穿過絕緣層268的多個通孔開口272以暴露第二晶粒262的電接觸265，如第2H圖所示。在一具體實施例中，通孔閉口272有30至50微米的直徑。另外，已形成穿過第三絕緣層268及第二絕緣層258的多個通孔開口274以暴露第一佈線層254的導電跡線256之一部份。在一具體實施例中，通孔開口274有大於通孔開口272的直徑，例如100至150微米的直徑。在一具體實施例中，通孔開口274的直徑至少為通孔開口272之直徑的兩倍。應瞭解，在數個實施例中，通孔開口274的直徑至少部份取決於覆蓋導電跡線254之第二絕緣層261及絕緣層268的厚度組合藉此用可製造的高寬比(高度：寬度)形成通孔開口274。在本發明之一具體實施例中，通孔開口274的直徑大於通孔開口272。在本發明之一具體實施例中，通孔開口274經形成有直徑使得通孔開口有約2：1更更小的高寬比。在本發明之一具體實施例中，用雷射鑽孔製程形成通孔開口272及274，如前述。用製造第2H圖之裝置270的類似方式，在絕緣層268'及258'中形成通孔開口272'及274'。
第2I圖根據本發明之一具體實施例圖示第2H圖之裝置270進一步加工後的視圖。通孔開口272用導電材料(例如，銅)填充以便形成與第二晶粒262之接觸墊265接觸的導電通孔282。另外，通孔開口274用導電材料(例如，銅)填充以提供與第一佈線層254之導電跡線256接觸的多個導電通孔284。
另外，裝置270已被進一步加工成包括有多條導電跡線288的第二佈線層286。第二佈線層286配置於第三絕緣層268上，如第2H圖所示。在本發明之一具體實施例中，形成與導電通孔282及導電通孔284接觸的至少一導電跡線288。在本發明之一具體實施例中，如上述，半加成製程(SAP)用來同時填充通孔282及通孔284以及形成佈線層286。
在本發明之一具體實施例中，該半加成製程經設計成可製造厚度足以完全填滿小通孔272的導電層以形成完全填滿導電通孔282，但是該導電層的厚度不足以完全填滿大通孔開口274。在此情況下，該鍍覆膜會共形地形成於通孔274的側壁而形成有未充填中央部份285的“杯狀”導電通孔284。利用半加成製程使得第二晶粒262可電耦合至基板的佈線層而不必使用常用來使晶粒電連接至封裝基板的高溫焊接製程。同樣，可形成導電通孔282'、284'以及第二佈線層286以製造圖示於第2I圖的裝置280。
第2J圖根據一具體實施例圖示第2I圖之裝置280進一步加工後的視圖。第四絕緣層292形成於第二佈線層286及第三絕緣層268上。在本發明之一具體實施例中，第四絕緣層292的形成係藉由層合絕緣膜於第三絕緣層268及第二佈線層286上。在本發明之一具體實施例中，第四絕緣層292突入通孔284的未充填中央部份285，如第2J圖所示。同樣，可提供第四絕緣層292'以製造圖示於第2J圖的裝置290。如果第二佈線層286為最終佈線層，完成基板的製造可藉由形成絕緣層292的開口以定義佈線層286中可形成外部電接觸的接觸區或墊。
不過，如果需要附加佈線機能，如上述，可形成一或更多附加佈線層及絕緣層與互連通孔。例如，根據本發明之一具體實施例，可進一步加工第2J圖的裝置290以形成附加佈線層及絕緣層。例如，有多條跡線的第三佈線層295可形成於第四絕緣層292上以及多個導電接觸296可形成於第三佈線層295及第二佈線層286的跡線之間。另外，可形成覆蓋第三佈線層295的第五絕緣層296。有多條導電跡線的第四佈線層297可形成於第五絕緣層296上以及穿過絕緣層296的多個導電通孔298以使第四佈線層297的跡線電耦合至第三佈線層295，如第2K圖所示。如果第四佈線層297為最終佈線層，可形成最終絕緣層299於第四佈線層297上及第五絕緣層296上。然後，形成穿過最終絕緣層298的多個開口以暴露第四佈線層297的導電跡線之一部份以定義在其上的接觸墊。對裝置290可提供類似的加工以製造圖示於第2K圖的裝置294。
第2L圖圖示第2K圖裝置295進一步加工後的截面正視圖。已藉由移除切割帶216的邊際材料(第2B圖)以及黏著釋放層212與蝕刻終止層204而分開背對背裝置。圖示製成的多晶片封裝體400。可提供與基礎基板(第1A圖)電氣通訊的多個外部電接觸，例如導電凸塊410。外部電接觸410配置於最終佈線層297的接觸墊上。
儘管已用具有兩個嵌入晶粒之基板102的多晶片封裝體來描述本發明，然而該基板可包含3個或更多的嵌入晶粒，若需要。例如，在本發明之一具體實施例中，如第4圖所示，藉由將第三晶粒470嵌入形成於第一絕緣層130上方的附加埋藏絕緣層480，可形成具有3個嵌入晶粒之基板460的多晶片封裝體450。有多條導電跡線的附加佈線層492與附加絕緣層490可配置於附加埋藏絕緣層480、第三絕緣層130之間，如第4圖所示。多個導電通孔494可形成於第三晶粒470的電接觸與附加佈線層492之間以使第三晶粒470電連接至基板460。另外，多個大導電通孔496(有一個圖示於第4圖)可形成於附加絕緣層490及第一絕緣層130中以使第一佈線層150的跡線與附加佈線層492的跡線電連接。使用大導電通孔164、496與佈線層492、150、152和小通孔162、494，多個直接電連接可形成於第三晶粒470、第二晶粒106之間。基板460中可形成內部電連接以使第三晶粒470連接至第二晶粒106或者是第一晶粒105或連接至第一晶粒104及第二晶粒106兩者同時也提供第三晶粒470與外部導電接觸140的電連接。同樣，若需要，可嵌入附加晶粒，例如第四、第五及第六晶粒。
另外，在本發明另一具體實施例中，如第5圖所示，藉由在基板102中安置與第一晶粒104毗鄰的第三晶粒560可形成具有第三嵌入晶粒之基板502的多晶片封裝體500。第一絕緣層130可包含通孔580以提供第一佈線層150與第三晶粒560的電連接以使第三晶粒560電耦合至基板502。以此方式，如第5圖所示，將第三晶粒560與第一晶粒104嵌入絕緣層130。如第5圖所示，第一佈線層150，通孔160及通孔580可用來提供在第一晶粒104、第三晶粒560之間的一或更多直接電連接570。另外，如第5圖所示，第一佈線層150、第二佈線層152與通孔164、162及580可用來提供在第二晶粒106、第三晶粒560之間的一或更多直接電連接。
用如第2A圖至第2L圖所述的方式可製成多晶片封裝體450及500。
第3圖根據本發明之一具體實施例圖示一電腦系統。系統300包含處理器310、記憶體元件320、記憶體控制器330、圖形控制器340、輸入及輸出(I/O)控制器350、顯示器352、鍵盤354、指向元件356、及周邊元件358，在有些具體實施例中，它們都通過匯流排360相互通訊耦合。處理器310可為通用處理器或特殊應用積體電路(ASIC)。I/O控制器350可包含有線或無線通訊用的通訊模組。記憶體元件320可為動態隨機存取記憶體(DRAM)元件，靜態隨機存取記憶體(SRAM)元件、快閃記憶體元件、或該等記憶體元件的組合。因此，在一些具體實施例中，系統300的記憶體元件320不必包括DRAM元件。
系統300的組件中之一或更多可內含於及/或可包含一或更多積體電路封裝體，例如第1A圖的封裝體結構100。例如，處理器310，或記憶體元件320，或I/O控制器350之至少一部份，或該等組件的組合可內含於包括描述於各種具體實施例之至少一結構實施例的積體電路封裝體。
該等元件係執行本技藝所習知的功能。特別是，在有些情況下，記憶體元件320可用來長期儲存用於形成本發明具體實施例之已封裝結構之方法的可執行指令，以及在其他具體實施例中，在處理器310執行期間可用來短期儲存用於形成本發明具體實施例之封裝體結構之方法的可執行指令。此外，該等指令可儲存於或以其他方式與系統通訊耦合的機械可存取媒體，例如唯讀記憶光碟(CD-ROM)、數位多用途光碟(DVD)、及軟碟、載波、及/或其他傳播信號。在一具體實施例中，記憶體元件320可供給可執行指令給處理器310執行。
系統300可包含電腦(例如，桌上型、膝上型、手持式、伺服器、網路工具、路由器等等)，無線通訊裝置(例如，手機、無線電話、呼叫器、個人數位助理等等)，電腦相關週邊(例如，列表機、掃描器、監視器等等)，娛樂裝置(例如，電視、收音機、音響、磁帶及光碟播放器、視頻錄影機、數位攝影機、數位相機、MP3(動態影像壓縮標準，音頻層面3)播放器、遊戲機、手錶等等)，諸如此類。
因此，已描述具有垂直排列地嵌入之多數晶粒之基板的多晶片封裝體及其製造方法。
100．．．半導體封裝體
101、223．．．側壁
102、460、502．．．基板
104．．．第一晶粒
105．．．第一佔用空間或表面積
106．．．第二晶粒
107．．．第二佔用空間或表面積
108、112、224、264．．．主動面
109．．．表面
110、114、226、266．．．後表面
116、118、265．．．電接觸
120．．．晶粒側
122．．．焊盤側
124．．．晶粒貼膜(DAF)
130．．．第一絕緣層
132．．．單一佈線層
134．．．第三絕緣層
136．．．第四絕緣層
138．．．第五絕緣層
139．．．最終第六絕緣層
140．．．外部導電接觸
150．．．第一佈線層
151、153．．．導電跡線
152．．．第二佈線層
154．．．第三佈線層
156．．．第四佈線層
157．．．佈線層/導電接觸墊
160、162、164、166．．．導電通孔
168．．．通孔
170．．．基礎基板
182、184、186．．．電連接
201、201'．．．載體
201'．．．相同結構
202．．．蝕刻終止層
204．．．晶粒安裝面
205．．．凹處或空腔
206．．．第二層
210．．．背對背載體
212、212'．．．黏著釋放層
214．．．黏著黏結劑
216．．．切割帶
220、230、240、250、260、270、280、290、294、295．．．裝置
222、222'．．．第一晶粒
225．．．接觸墊
228．．．黏著層
229．．．第一佔用空間
232、232'．．．第一絕緣膜
242、242'．．．導通孔
242、242'．．．通孔開口
252、252'．．．導電通孔
254、254'．．．第一佈線層
256、256'、288、288'．．．導電跡線
258、258'、261、261'．．．第二絕緣層
262、262'．．．第二晶粒
268．．．第三絕緣層
269．．．佔用空間
272、272'、274、274'．．．通孔開口
282、282'、284、284'、298、494．．．導電通孔
285．．．未充填中央部份
286、286'．．．第二佈線層
292、292'．．．第四絕緣層
295．．．第三佈線層
296．．．第五絕緣層
296、296'．．．導電接觸
297．．．第四佈線層
299、299'．．．最終絕緣層
300．．．系統
310．．．處理器
320．．．記憶體元件
330．．．記憶體控制器
340．．．圖形控制器
350．．．I/O控制器
352．．．顯示器
354．．．鍵盤
356．．．指向元件
358．．．周邊元件
360．．．匯流排
400、450．．．多晶片封裝體
410．．．導電凸塊
470、560．．．第三晶粒
480．．．附加埋藏絕緣層
490．．．附加絕緣層
492．．．附加佈線層
496．．．大導電通孔
500．．．多晶片封裝體
570．．．直接電連接
580．．．通孔
第1A圖及第1B圖根據本發明之一具體實施例圖示有多個晶粒嵌在基板內及垂直配置於其中的多晶片封裝體(MCP)。
第2A圖至第2L圖根據本發明之一具體實施例圖示形成有多個晶粒嵌在基板內及垂直配置於其中之多晶片封裝體(MCP)的方法。
第3圖根據本發明之一具體實施例圖示一電腦系統。
第4圖根據本發明之一具體實施例圖示有兩個以上之晶粒嵌在基板內及垂直配置於其中的多晶片封裝體。
第5圖根據本發明另一具體實施例圖示有兩個以上之晶粒嵌在基板內及垂直配置於其中的多晶片封裝體。
100．．．半導體封裝體
101．．．側壁
102．．．基板
104．．．第一晶粒
105．．．第一佔用空間或表面積
106．．．第二晶粒
108、112．．．主動面
109．．．表面
110、114．．．後表面
116、118．．．電接觸
120．．．晶粒側
122．．．焊盤側
124．．．晶粒貼膜(DAF)
130．．．第一絕緣層
132．．．單一佈線層
134．．．第三絕緣層
136．．．第四絕緣層
138．．．第五絕緣層
139．．．最終第六絕緣層
140．．．外部導電接觸
150．．．第一佈線層
151．．．導電跡線
152．．．第二佈線層
153．．．導電跡線
154．．．第三佈線層
156．．．第四佈線層
157．．．佈線層/導電接觸墊
160、162、164、166．．．導電通孔
168．．．通孔
170．．．基礎基板

Claims (29)

  1. 一種多晶片封裝體，其包含：一基板，其具有一晶粒側和與該晶粒側相對的一焊盤側，該焊盤側有多個接觸墊；一第一晶粒，其具有一第一主動面和與該主動面相對的一後表面；一第一絕緣層，其中，該第一晶粒係嵌於該第一絕緣層內；在該第一絕緣層中的一第一通孔，其與該第一晶粒之該主動面電接觸；一第一佈線層，其具有在該第一絕緣層上的一第一導電跡線，其中，該第一導電跡線與該第一通孔接觸；一第二晶粒，其具有一主動面和與該主動面相對的一後表面；並且其中，該第一晶粒和該第二晶粒係嵌於該基板中，以使得該第二晶粒係位於該第一晶粒與該基板之該焊盤側之間，並且其中，該第一晶粒之該主動面和該第二晶粒之該主動面皆面向該基板之該焊盤側，其中，該第一晶粒直接電連接至該等多個接觸墊中之一者。
  2. 如申請專利範圍第1項之多晶片封裝體，其中，該第一晶粒有第一佔用空間，並且其中，該第二晶粒有一第二佔用空間，並且其中，該第一晶粒之該第一佔用空間之至少一部份係位在該第二晶粒之該第二佔用空間內。
  3. 如申請專利範圍第1項之多晶片封裝體，其中，該第一 佔用空間大於該第二佔用空間。
  4. 如申請專利範圍第3項之多晶片封裝體，其中，該第二晶粒之該佔用空間整個位在該第一晶粒之該第一佔用空間內。
  5. 如申請專利範圍第1項之多晶片封裝體，其中，該第一晶粒藉由整個嵌在該基板內的一電連接而連接至該第二晶粒。
  6. 如申請專利範圍第5項之多晶片封裝體，其中，該第一晶粒和該第二晶粒間之該電連接不包含直徑大於150微米的垂直連接。
  7. 如申請專利範圍第2項之多晶片封裝體，其中，該第一晶粒藉由嵌在該基板內的一電連接而連接至該等焊盤中之一者。
  8. 如申請專利範圍第2項之多晶片封裝體，其包含：在該第一晶粒與該第二晶粒間之嵌在該基板中的一佈線層。
  9. 如申請專利範圍第1項之多晶片封裝體，其中，該第二晶粒係嵌在該基板之一第二絕緣層中，並且其中，在該第二絕緣層中的一第二導電通孔接觸該第二晶粒之該主動面。
  10. 如申請專利範圍第9項之多晶片封裝體，其進一步包含：一第三絕緣層，其係配置在該第一絕緣層與該第二絕緣層之間；以及一第一佈線層，其包含嵌在該第三絕緣層內的多個 第一跡線，並且其中，該第一互連層之該等第一跡線中之一者係形成在該第一晶粒與該第二晶粒之間。
  11. 如申請專利範圍第10項之多晶片封裝體，其進一步包含：一第四絕緣層，其係在該第二晶粒與該等多個接觸墊之間，其中，在該第四絕緣層中嵌有含有多個第二跡線的一第二佈線層。
  12. 如申請專利範圍第11項之多晶片封裝體，其進一步包含：在該第二佈線層與該第二晶粒間之在該第四電介質中的具有一第一直徑的第一複數個通孔；以及在該第一佈線層與該第二佈線層間之在該第三介電層和該第二介電層中的具有一第二直徑的第二複數個通孔，其中，該第二直徑大於該第一直徑。
  13. 一種形成多晶片封裝體的方法，其包含下列步驟：將一第一晶粒黏貼至一載體；形成覆蓋該第一晶粒及該載體的一第一絕緣層，以使得該第一晶粒被嵌在該第一絕緣層內；在該第一絕緣層中形成與該第一晶粒之該主動面電接觸的一第一導電通孔，形成一第一佈線層，該第一佈線層具有在該第一絕緣層上的一第一導電跡線，其中，該第一導電跡線與該第一導電通孔接觸；在該第一絕緣層上方安置一第二晶粒； 形成覆蓋該第二晶粒的一第二絕緣層，以使得該第二晶粒被嵌在該第二絕緣層內；以及在該第一晶粒與在該封裝體之一焊盤側上的多個接觸中之一者之間形成一直接電連接。
  14. 如申請專利範圍第13項之方法，其進一步包含下列步驟：在該第一晶粒與該第二晶粒之間形成一佈線層。
  15. 如申請專利範圍第13項之方法，其進一步包含下列步驟：在該第一絕緣層與該第二絕緣層之間形成一第三絕緣層，以及將該第二晶粒黏貼至該第三絕緣層。
  16. 如申請專利範圍第15項之方法，其進一步包含下列步驟：在形成該第三絕緣層之後且在黏貼該第一晶粒之前，部份地固化該第三絕緣層以形成一部份固化第三絕緣層；將該第二晶粒黏貼至該部份固化第三絕緣層；以及在黏貼該第二晶粒之後，使該部份固化第三絕緣層完全固化。
  17. 如申請專利範圍第16項之方法，其進一步包含下列步驟：在該第一絕緣層與該第三絕緣層之間形成一第一佈線層，其中，該第三佈線層具有與該第一晶粒電接觸 的一第一跡線。
  18. 如申請專利範圍第17項之方法，其進一步包含下列步驟：在該第二絕緣層上形成一第二佈線層，該第二絕緣層具有與該第二晶粒和該第一跡線電接觸的一第二跡線。
  19. 一種多晶片封裝體，其包含：一第一晶粒，其具有與一後表面相對的一主動面；一第一絕緣層，其中，該第一晶粒係嵌在該第一絕緣層內；在該第一絕緣層中的一第一導電通孔，其與該第一晶粒之該主動面電接觸；一第一佈線層，其具有在該第一絕緣層上的一第一導電跡線，其中，該第一導電跡線與該第一導電通孔接觸；一第二絕緣層，其係在該第一佈線層和該第一絕緣層上；一第二晶粒，其具有與一後表面相對的一主動面，其中，該第二晶粒之該後表面是在該第二絕緣層上；一第三絕緣層，其係在該第二晶粒之該主動面和該第二絕緣層上；在該第三絕緣層中的一第二導電通孔，其與該第二晶粒之該主動面接觸；在該第三絕緣層和該第二絕緣層中的一第三導電 通孔，其與該第一佈線層之該第一導電跡線接觸；一第二佈線層，其具有在該第三絕緣層上的一第二導電跡線，其中，該第二導電跡線與該第二導電通孔和該第三導電通孔接觸；以及一第四絕緣層，其在該第三絕緣層和該第二佈線層上。
  20. 如申請專利範圍第19項之多晶片封裝體，其進一步包含：在該第一晶粒之該後表面上的一絕緣膜。
  21. 如申請專利範圍第19項之多晶片封裝體，其中，該第一晶粒有一第一佔用空間，且該第二晶粒有一第二佔用空間，並且其中，該第一晶粒被定位成使該第一晶粒之該佔用空間至少部份係在該第二晶粒之該佔用空間內。
  22. 如申請專利範圍第19項之多晶片封裝體，其中，該第二導電通孔具有一第一直徑，且該第三導電通孔具有一第二直徑，其中，該第二直徑大於該第三直徑。
  23. 如申請專利範圍第19項之多晶片封裝體，其進一步包含：多個外部電接觸。
  24. 一種形成多晶片封裝體的方法，其包含下列步驟：將具有一電接觸的一第一晶粒黏貼至一載體；形成覆蓋該載體和該第一晶粒的一第一絕緣層；在該第一絕緣層中形成一第一通孔開口以暴露該第一晶粒之該電接觸； 以一導電材料填充該第一通孔開口以形成一導電通孔；在該第二絕緣層上形成包含一第一導電跡線的一第一佈線層，該第一佈線層與該第一導電通孔接觸；形成覆蓋該第一佈線層的一第二絕緣層；將具有一第二電接觸的一第二晶粒安置於該第二絕緣層上方；配置覆蓋該第二晶粒且係在該第二絕緣層上方的一第三絕緣層；在該第三絕緣層中形成暴露該第二晶粒之該接觸的一第二導電通孔開口，並在該第三絕緣層中形成暴露該第一佈線層之該跡線的一第三通孔開口；以一導電材料填充該第二通孔開口和該第三通孔開口以形成一第二導電通孔和一第三導電通孔，該第二導電通孔與該第二晶粒之該電接觸相接觸，該第三導電通孔與該第一佈線層之該跡線電接觸；以及在該第三絕緣層上形成包含一第二跡線的一第二佈線層，該第二跡線被形成為與該第二通孔及該第三通孔接觸。
  25. 如申請專利範圍第24項之方法，其中，該第一通孔開口、該第二通孔開口和該第三通孔開口係藉由雷射鑽孔法形成。
  26. 如申請專利範圍第24項之方法，其中，係使用半加成製程來同時地填充該第一通孔開口並形成該第一佈線層。
  27. 如申請專利範圍第24項之方法，其中，係使用該半加成製程(SAP)來填充該第二通孔開口、該第三通孔開口、及形成該第二佈線層。
  28. 如申請專利範圍第24項之方法，其中，該第一介電層、該第二介電層、和該第三介電層分別係藉由使一第一電介質、一第二電介質和一第三電介質成層而形成。
  29. 如申請專利範圍第14項之方法，其中，該第一導電通孔、該第二導電通孔、該第三導電通孔、該第一佈線層、和該第二佈線層之形成各係在低於100℃的溫度下形成。
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