KR102351676B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

제 1 재배선 기판, 상기 제 1 재배선 기판 상에 배치되고, 그의 내부를 관통하는 제 1 오프닝을 갖는 제 1 연결 기판, 상기 제 1 재배선 기판 상에 제공되고, 상기 제 1 연결 기판의 상기 제 1 오프닝 내에 배치되는 제 1 반도체 칩, 상기 제 1 연결 기판 및 상기 제 1 반도체 칩 상에 배치되는 제 2 재배선 기판, 상기 제 2 재배선 기판 상에 배치되고, 그의 내부를 관통하는 제 2 오프닝을 갖는 제 2 연결 기판, 및 상기 제 2 재배선 기판 상에 제공되고, 상기 제 2 연결 기판의 제 2 오프닝 내에 배치되는 제 2 반도체 칩을 포함하는 반도체 패키지를 제공할 수 있다.

Description

반도체 패키지 및 그 제조 방법{A SEMICONDUCTOR PACKAGE AND A METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 상세하게는 재배선 기판을 포함하는 반도체 패키지 및 그 제조 방법에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 또는 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 최근 전자산업이 발전함에 따라, 반도체 패키지는 소형화, 경량화, 제조비용의 절감에 목표를 두고 다양한 방향으로 발전해 가고 있다. 또한 그 응용분야가 대용량 저장수단 등으로 확장됨에 따라 다양한 종류의 반도체 패키지가 등장하고 있다.
한편, 반도체 칩이 고집적화됨에 따라 반도체 칩의 크기는 점차 줄어들고 있다. 그러나 반도체 칩이 작아짐에 따라, 원하는 수의 솔더볼의 부착이 어려워 졌으며, 솔더볼의 핸들링 및 테스트도 어려워진다. 더불어 반도체 칩의 크기에 따라 실장되는 보드를 다원화해야 하는 문제점이 있다. 이를 해결하기 위해 팬 아웃-패널 레벨 패키지(FO-PLP, Fan-Out Panel Level Package)가 제안되었다.
본 발명이 해결하고자 하는 과제는 집적도가 향상된 반도체 패키지 및 그의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 전기적 특성이 향상된 반도체 패키지 및 그의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 제 1 재배선 기판, 상기 제 1 재배선 기판 상에 배치되고, 그의 내부를 관통하는 제 1 오프닝을 갖는 제 1 연결 기판, 상기 제 1 재배선 기판 상에 제공되고, 상기 제 1 연결 기판의 상기 제 1 오프닝 내에 배치되는 제 1 반도체 칩, 상기 제 1 연결 기판 및 상기 제 1 반도체 칩 상에 배치되는 제 2 재배선 기판, 상기 제 2 재배선 기판 상에 배치되고, 그의 내부를 관통하는 제 2 오프닝을 갖는 제 2 연결 기판, 및 상기 제 2 재배선 기판 상에 제공되고, 상기 제 2 연결 기판의 제 2 오프닝 내에 배치되는 제 2 반도체 칩을 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법은 제 1 연결 기판 내에 그의 내부를 관통하는 제 1 오프닝을 형성하는 것, 상기 제 1 연결 기판의 하면 상에 제 1 캐리어 기판을 형성하는 것, 상기 제 1 오프닝 내에 제 1 반도체 칩을 제공하는 것, 상기 제 1 캐리어 기판을 제거하여 상기 제 1 반도체 칩의 하면 및 상기 제 1 연결 기판의 하면을 노출시키는 것, 상기 제 1 반도체 칩의 상기 하면 및 상기 제 1 연결 기판의 상기 하면 상에 제 1 재배선 기판을 형성하는 것, 제 2 연결 기판 내에 그의 내부를 관통하는 제 2 오프닝을 형성하는 것, 상기 제 2 연결 기판의 하면 상에 제 2 캐리어 기판을 형성하는 것, 상기 제 2 오프닝 내에 제 2 반도체 칩을 제공하는 것, 상기 제 2 연결 기판을 상기 제 1 재배선 기판의 하면 상에 접착하는 것, 상기 제 2 캐리어 기판을 제거하여 상기 제 2 반도체 칩의 하면 및 상기 제 2 연결 기판의 하면을 노출시키는 것, 및 상기 제 2 반도체 칩의 상기 하면 및 상기 제 2 연결 기판의 상기 하면 상에 제 2 재배선 기판을 형성하는 것을 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 제 1 기판, 상기 제 1 기판 상에 배치되는 제 1 반도체 칩, 상기 제 1 기판 상에서 상기 제 1 반도체 칩과 옆으로 이격되며, 평면적 관점에서 상기 제 1 반도체 칩을 둘러싸며 배치되는 제 1 연결 기판, 상기 제 1 연결 기판과 전기적으로 연결되고, 상기 제 1 연결 기판과 상기 제 1 반도체 칩을 덮는 제 2 기판, 상기 제 2 기판 상에 배치되는 제 2 반도체 칩, 및 상기 제 2 기판 상에서 상기 제 2 반도체 칩과 옆으로 이격되며, 평면적 관점서 상기 제 2 반도체 칩을 둘러싸며 배치되는 제 2 연결 기판을 포함할 수 있다. 상기 제 1 연결 기판 및 상기 제 2 연결 기판은 베이스층 및 상기 베이스층 내의 도전부를 포함할 수 있다.
본 발명에 실시예들에 따르면 복수의 반도체 칩들이 적층되는 반도체 패키지는 얇은 두께를 가질 수 있으며, 그의 크기가 줄어들 수 있다. 따라서, 반도체 패키지를 포함하는 소자의 집적도가 향상될 수 있다.
또한, 반도체 칩들 사이의 전기적 경로가 단축되어, 반도체 패키지의 전기적 성능이 향상될 수 있다.
도 1 내지 도 3은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 4는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 5는 본 발명의 실시예들에 따른 반도체 패키지의 제조 과정을 설명하기 위한 평면도이다.
도 6a 내지 도 6k는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도면들을 참조하여 본 발명의 개념에 따른 반도체 패키지를 설명한다.
도 1 내지 도 3은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 1을 참조하여, 제 1 기판(100)이 제공될 수 있다. 제 1 기판(100)은 재배선 기판(redistribution substrate)일 수 있다. 예를 들어, 제 1 기판(100)은 제 1 절연 패턴들(110) 및 제 1 도전 패턴들(120)을 포함할 수 있다. 제 1 도전 패턴들(120)은 제 1 절연 패턴들(110) 사이의 도전층 및 제 1 절연 패턴들(110)을 관통하는 비아(via)를 포함할 수 있다. 제 1 절연 패턴들(110)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기절연층을 포함할 수 있다. 또는. 제 1 절연 패턴들(110)은 폴리머 물질을 포함할 수 있다. 제 1 도전 패턴들(120)은 제 1 절연 패턴들(110)에 둘러싸일 수 있다. 제 1 도전 패턴들(120)은 제 1 기판(100) 상에 실장되는 제 1 반도체 칩(310)을 재배선할 수 있다. 반도체 패키지(P100)는 제 1 기판(100)에 의해 팬-아웃(fan-out) 구조를 가질 수 있다. 제 1 도전 패턴들(120)은 금속을 포함할 수 있다. 제 1 도전 패턴들(120)은 제 1 기판(100)의 하면 상에 배치되는 제 1 패드들(125)에 연결될 수 있다. 제 1 보호층(130)이 제 1 기판(100)의 하면 상에 배치될 수 있다. 제 1 보호층(130)은 에폭시(epoxy)계 폴리머와 같은 절연성 폴리머, ABF(Ajinomoto Build-up Film), 유기물질 또는 무기물질을 포함할 수 있다. 외부 단자들(140)이 제 1 기판(100)의 하면 상에 배치될 수 있다. 외부 단자들(140)은 제 1 패드들(125) 상에 배치될 수 있다. 외부 단자들(140)은제 1 패드들(125)을 통해 제 1 도전 패턴들(120)과 전기적으로 연결될 수 있다.
제 1 기판(100) 상에 제 1 연결 기판(200)이 배치될 수 있다. 제 1 연결 기판(200)은 내부를 관통하는 제 1 오프닝(201)을 가질 수 있다. 예를 들어, 제 1 오프닝(201)은 제 1 연결 기판(200)의 하면(200a) 및 상면(200b)을 연결하는 오픈 홀(open hole) 형태를 가질 수 있다. 제 1 연결 기판(200)의 하면(200a)은 제 1 기판(100)의 상면과 접할 수 있다. 제 1 연결 기판(200)은 제 1 베이스층(210) 및 제 1 베이스층(210) 내의 제 1 도전부(220)를 포함할 수 있다. 일 예로, 제 1 베이스층(210)은 실리콘 산화물을 포함할 수 있다. 제 1 도전부(220)는 제 1 오프닝(201)보다 제 1 연결 기판(200)의 외측에 배치될 수 있다. 제 1 도전부(220)는 제 1 하부 패드들(222), 제 1 관통 비아들(221), 및 제 1 상부 패드들(223)을 포함할 수 있다. 제 1 하부 패드들(222)은 제 1 연결 기판(200)의 하부에 배치될 수 있다. 제 1 하부 패드들(222)은 제 1 베이스층(210)의 하면 상으로 돌출되지 않을 수 있다. 즉, 제 1 하부 패드들(222)은 제 1 연결 기판(200)에 매립(embedded)될 수 있다. 제 1 하부 패드들(222)은 제 1 도전 패턴들(120)과 접하여 전기적으로 연결될 수 있다. 제 1 상부 패드들(223)은 제 1 연결 기판(200)의 상부에 배치될 수 있다. 제 1 상부 패드들(223)은 제 1 베이스층(210)의 상면 상으로 돌출되지 않을 수 있다. 즉, 제 1 상부 패드들(223)은 제 1 연결 기판(200)에 매립(embedded)될 수 있다. 제 1 상부 패드들(223)의 개수는 외부 단자들(140)의 개수와 다를 수 있다. 제 1 관통 비아들(221)은 제 1 베이스층(210)을 관통하고, 제 1 하부 패드들(222)과 제 1 상부 패드들(223)을 전기적으로 연결할 수 있다.
제 1 기판(100) 상에 제 1 반도체 칩(310)이 배치될 수 있다. 제 1 반도체 칩(310)은 제 1 연결 기판(200)의 제 1 오프닝(201) 내에 배치될 수 있다. 제 1 반도체 칩(310)은 평면적인 관점에서 제 1 오프닝(201)보다 작은 평면 형상을 가질 수 있다. 즉, 제 1 반도체 칩(310)은 제 1 오프닝(201)의 내벽과 이격될 수 있다. 제 1 반도체 칩(310)은 제 1 기판(100)을 향하는 하면(310a) 및 하면(310a)과 대향하는 상면(310b)을 가질 수 있다. 제 1 반도체 칩(310)의 하면(310a)은 활성면일 수 있다. 제 1 반도체 칩(310)의 하면(310a)은 제 1 기판(100)의 상면과 접할 수 있다. 이때, 제 1 반도체 칩(310)의 하면(310a)은 제 1 연결 기판(200)의 하면(200a)과 같은 레벨에 배치될 수 있다. 제 1 반도체 칩(310)의 상면은 제 1 연결 기판(200)의 상면(200b)과 같은 레벨에 배치되거나, 더 낮은 레벨에 배치될 수 있다. 제 1 반도체 칩(310)은 그의 하부에 배치된 제 1 칩 패드들(311)을 포함할 수 있다. 제 1 칩 패드들(311)은 제 1 기판(100)의 제 1 도전 패턴들(120)과 전기적으로 연결될 수 있다. 제 1 반도체 칩(310)은 메모리 칩(memory chip), 또는 AP(application processor) 칩일 수 있다. 다른 실시예에 따르면, 복수의 제 1 반도체 칩들(310)이 제 1 오프닝(201) 내에 배치될 수도 있다. 예를 들어, 복수의 제 1 반도체 칩들(310)은 제 1 기판(100) 상에 나란히 배치될 수 있다. 복수의 제 1 반도체 칩들(310)은 상호 이격될 수 있다.
제 1 기판(100) 상에 제 1 절연막(230)이 배치될 수 있다. 제 1 절연막(230)은 제 1 연결 기판(200)과 제 1 반도체 칩(310)의 사이를 채울 수 있다. 제 1 절연막(230)의 최하면은 제 1 기판(100)의 상면과 접할 수 있다. 이때, 제 1 절연막(230)의 최하면은 제 1 연결 기판(200)의 하면(200a)과 같은 레벨에 배치될 수 있다. 제 1 절연막(230)은 절연성 폴리머, 열경화성 수지(resin) 또는 ABF(Ajinomoto Build-up Film)를 포함할 수 있다.
제 1 연결 기판(200) 상에 제 2 기판(400)이 배치될 수 있다. 상세하게는, 제 2 기판(400)은 제 1 연결 기판(200)의 상면(200b) 및 제 1 반도체 칩(310)의 상면(310b)을 덮을 수 있다. 제 2 기판(400)은 재배선 기판(redistribution substrate)일 수 있다. 예를 들어, 제 2 기판(400)은 제 2 절연 패턴들(410) 및 제 2 도전 패턴들(420)을 포함할 수 있다. 일 예로, 제 2 절연 패턴들(410)은 실리콘 산화물을 포함할 수 있다. 제 2 도전 패턴들(420)은 제 2 절연 패턴들(410) 사이의 도전층 및 제 2 절연 패턴들(410)을 관통하는 비아를 포함할 수 있다. 제 2 도전 패턴들(420)은 제 2 기판(400)의 하부에 배치되는 제 2 패드들(425)에 연결될 수 있다. 제 2 패드들(425)은 제 2 기판(400)의 하면으로부터 노출될 수 있다. 평면적인 관점에서, 제 2 패드들(425)은 제 1 반도체 칩(310)과 중첩되지 않을 수 있다. 예를 들어, 제 2 기판(400)은 제 2 패드들(425)과 연결된 제 1 연결 기판(200)을 통해 제 1 반도체 칩(310) 및 제 1 기판(100)과 전기적으로 연결될 수 있다. 이에 따라, 제 2 패드들(425)은 제 1 연결 기판(200)의 상면(200b) 상에 배치되어야 하며, 제 2 패드들(425)은 평면적으로 제 1 반도체 칩(310)의 외측에 배치될 수 있다. 제 2 패드들(425)은 제 1 연결 기판(200)의 제 1 상부 패드들(223)과 접할 수 있다. 제 2 도전 패턴들(420)은 제 2 기판(400) 상에 실장되는 제 2 반도체 칩(320)을 재배선할 수 있다. 제 2 도전 패턴들(420)은 제 2 패드(425)를 통해 제 1 연결 기판(200)의 제 1 상부 패드들(223)과 전기적으로 연결될 수 있다. 이때, 평면적 관점에서, 제 2 패드들(425)은 외부 단자들(140)에 비해 조밀하게 배치될 수 있다. 제 2 도전 패턴들(420)은 금속을 포함할 수 있다.
도 1에서는 제 2 기판(400)의 제 2 패드들(425)이 제 1 상부 패드들(223)과 직접 연결되어 있는 것으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다. 도 2에 도시된 바와 같이, 제 2 기판(400)은 제 2 보호층(430) 및 연결 단자(440)를 더 포함할 수도 있다. 제 2 보호층(430)은 에폭시(epoxy)계 폴리머와 같은 절연성 폴리머 또는 ABF(Ajinomoto Build-up Film)를 포함할 수 있다. 제 2 보호층(430)은 제 2 기판(400)의 하면 상에 배치될 수 있다. 연결 단자들(440)은 제 2 도전 패턴들(420)과 제 1 상부 패드들(223) 사이에 배치되어, 제 2 도전 패턴들(420)과 제 1 상부 패드들(223)을 전기적으로 연결할 수 있다.
다른 실시예들에 따르면, 도 3에 도시된 바와 같이, 제 1 반도체 칩(310)의 상면(310b)과 제 2 기판(400) 사이에 배치되는 접착층(312)을 더 포함할 수 있다. 일 예로, 접착층(312)은 실리콘 수지를 포함할 수 있다. 또는, 열방출의 향상을 위하여, 접착층(312)은 서멀 그리스(thermal grease)와 같은 접촉 열전도제(thermal interface material, TIM)를 포함할 수 있다. 제 2 기판(400)은 접착층(312)을 통해 제 1 반도체 칩(310)과 견고하게 접착될 수 있다. 접착층(312)은 절연성 물질을 포함할 수 있다. 접착층(312)에 의하여 제 1 반도체 칩(310)은 제 2 기판(400)과 절연될 수 있다.
도 1을 다시 참조하여, 제 2 기판(400) 상에 제 2 연결 기판(500)이 배치될 수 있다. 제 2 연결 기판(500)은 그의 내부를 관통하는 제 2 오프닝(501)을 가질 수 있다. 도 1에서는 제 2 연결 기판(500)의 제 2 오프닝(501)이 제 1 연결 기판(200)의 제 1 오프닝(201)과 상하로 중첩되는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 제 2 연결 기판(500)의 하면(500a)은 제 2 기판(400)의 상면과 접할 수 있다. 제 2 연결 기판(500)은 제 2 베이스층(510) 및 제 2 베이스층(510) 내의 제 2 도전부(520)를 포함할 수 있다. 일 예로, 제 2 베이스층(510)은 실리콘 산화물을 포함할 수 있다. 제 2 도전부(520)는 제 2 오프닝(501)보다 제 2 연결 기판(500)의 외측에 배치될 수 있다. 제 2 도전부(520)는 제 2 하부 패드들(522), 제 2 관통 비아들(521), 및 제 2 상부 패드들(523)을 포함할 수 있다. 제 2 하부 패드들(522)은 제 2 연결 기판(500)의 하부에 배치될 수 있다, 제 2 하부 패드들(522)은 제 2 기판(400)의 제 2 도전 패턴들(420)과 접하여 전기적으로 연결될 수 있다. 제 2 상부 패드들(523)은 제 2 연결 기판(500)의 상부에 배치될 수 있다. 제 2 관통 비아들(521)은 제 2 베이스층(510)을 관통하고, 제 2 하부 패드들(522)과 제 2 상부 패드들(523)을 전기적으로 연결할 수 있다.
제 2 기판(400) 상에 제 2 반도체 칩(320)이 배치될 수 있다. 제 2 반도체 칩(320)은 제 2 연결 기판(500)의 제 2 오프닝(501) 내에 배치될 수 있다. 제 2 반도체 칩(320)은 평면적인 관점에서 제 2 오프닝(501)보다 작은 평면 형상을 가질 수 있다. 즉, 제 2 반도체 칩(320)은 제 2 오프닝(501)의 내벽과 이격될 수 있다. 제 2 반도체 칩(320)은 제 2 기판(400)을 향하는 하면(320a) 및 하면(320a)과 대향하는 상면(320b)을 가질 수 있다. 제 2 반도체 칩(320)의 하면(320a)은 활성면일 수 있다. 제 2 반도체 칩(320)의 하면(320a)은 제 2 기판(400)의 상면과 접할 수 있다. 이때, 제 2 반도체 칩(320)의 하면(320a)은 제 2 연결 기판(500)의 하면(500a)과 같은 레벨에 배치될 수 있다. 제 2 반도체 칩(320)은 그의 하부에 배치된 제 2 칩 패드들(321)을 포함할 수 있다. 제 2 칩 패드들(321)은 제 2 기판(400)의 제 2 도전 패턴들(420)과 전기적으로 연결될 수 있다. 제 2 반도체 칩(320)은 메모리 칩, 또는 AP(application processor) 칩일 수 있다. 다른 실시예들에 따르면, 복수의 제 2 반도체 칩들(320)이 제 2 오프닝(501) 내에 배치될 수도 있다.
제 2 기판(400) 상에 제 2 절연막(530)이 배치될 수 있다. 제 2 절연막(530)은 제 2 연결 기판(500)과 제 2 반도체 칩(320) 사이를 채울 수 있다. 제 2 절연막(530)의 최하면은 제 2 기판(400)의 상면과 접할 수 있다. 이때, 제 2 절연막(530)의 최하면은 제 2 연결 기판(500)의 하면(500a)과 같은 레벨에 배치될 수 있다. 제 2 절연막(530)은 절연성 폴리머, 열경화성 수지(resin), 또는 ABF(Ajinomoto Build-up Film)를 포함할 수 있다.
제 2 기판(400) 상에 몰딩막(600)이 배치될 수 있다. 상세하게는, 몰딩막(600)은 제 2 연결 기판(500)의 상면(500b) 및 제 2 반도체 칩(320)의 상면(320b)을 덮을 수 있다. 몰딩막(600)은 ABF(Ajinomoto Build-up Film), 에폭시계 폴리머와 같은 절연성 폴리머, 또는 열경화성 수지(resin)와 같은 고분자 물질을 포함할 수 있다. 다른 실시예들에 따르면, 개구부(미도시)가 몰딩막(600) 내에 형성되어, 제 2 연결 기판(500)의 제 2 상부 패드들(523)을 노출시킬 수 있다.
본 발명의 실시예들에 따른 반도체 패키지는 복수의 팬 아웃-패널 레벨 패키지들(FO-PLP, Fan-Out Panel Level Packages)이 적층(stack)된 구조를 가질 수 있다. 상세하게는, 반도체 패키지는, 반도체 칩들을 적층(stack)하기 위하여 별도의 연결 단자들을 포함하지 않을 수 있으며, 반도체 칩 외각의 도전부 및 플레이팅(plating) 형태의 기판을 이용하여 적층된 반도체 칩들을 전기적으로 연결할 수 있다. 따라서, 복수의 반도체 칩들이 적층(stack)되는 반도체 패키지는 얇은 두께를 가질 수 있으며, 반도체 패키지의 크기가 줄어들 수 있다. 따라서, 본 발명에 따른 반도체 패키지를 포함하는 소자의 집적도가 향상될 수 있다.
또한, 반도체 칩들 사이의 전기적 경로가 단축되어, 반도체 패키지의 전기적 성능이 향상될 수 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 3 이상의 반도체 칩들이 적층되는 멀티 스택 구조를 가질 수 있다. 일 예로, 반도체 패키지는 제 2 반도체 칩 상에 제 3 반도체 칩이 더 적층될 수 있다. 도 4는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 4를 참조하여, 반도체 패키지는 제 2 연결 기판(500)과 몰딩막(600) 사이에 배치되는 제 3 기판(700), 제 3 연결 기판(800) 및 제 3 반도체 칩(330)을 포함할 수 있다. 제 3 기판(700)은 제 2 기판(400)의 구성과 실질적으로 동일할 수 있고, 제 3 연결 기판(800)은 제 2 연결 기판(500)의 구성과 실질적으로 동일할 수 있으므로, 설명의 간소화를 위하여 제 3 기판(700) 및 제 3 연결 기판(800)의 세부 구성에 대한 설명은 생략한다.
도 5는 본 발명의 실시예들에 따른 반도체 패키지의 제조 과정을 설명하기 위한 평면도이다. 도 6a 내지 도 6k는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다. 도 6a 내지 도 6k는 도 5의 Ⅰ-Ⅰ' 선을 따라 자른 단면들에 대응된다. 설명의 편의를 위하여, 도 5에서 반도체 패키지의 일부 구성은 생략되어 있다. 이하 앞서 설명한 바와 중복되는 내용은 설명의 편의를 위하여 생략한다.
도 5 및 도 6a를 참조하면, 제 2 연결 기판(500)이 제공될 수 있다. 제 2 연결 기판(500)은 제 2 베이스층(510) 및 제 2 베이스층(510) 내에 형성되는 제 2 도전부(520)를 포함할 수 있다. 제 2 도전부(520)는 제 2 하부 패드들(522), 제 2 상부 패드들(523), 및 제 2 관통 비아들(521)을 포함할 수 있다. 예를 들어, 제 2 관통 비아들(521), 제 2 하부 패드들(522) 및 제 2 상부 패드들(523)은 제 2 베이스층(510)을 식각한 후 그 내부를 도전 물질로 채워서 형성될 수 있다.
도 5 및 도 6b를 참조하면, 제 2 연결 기판(500) 내에 제 2 오프닝(501)이 형성될 수 있다. 제 2 오프닝(501)은 제 2 연결 기판(500)을 관통하도록 제 2 연결 기판(500)의 일부 영역을 제거하여 형성될 수 있다. 예를 들어, 제 2 오프닝(501)을 형성하는 공정은 드릴링(drilling) 공정, 레이저 어블레이션(laser ablation) 공정 또는 레이저 커팅(laser cutting)과 같은 식각 공정을 통해 수행될 수 있다. 상기 제거되는 제 2 연결 기판(500)의 일부 영역은 후술되는 공정에서 제 2 반도체 칩(320)이 제공되는 공간일 수 있다.
도 5 및 도 6c를 참조하면, 제 2 연결 기판(500)이 제 1 캐리어 기판(910) 상에 부착될 수 있다. 일 예로, 제 1 캐리어 기판(910)은 유리 또는 폴리머를 포함하는 절연 기판이거나, 금속을 포함하는 도전성 기판일 수 있다.
예를 들어, 제 1 캐리어 기판(910)은 그의 상면 상에 제공되는 접착 부재(미도시)를 통해 제 2 연결 기판(500)의 하면(500a)과 접착될 수 있다. 일 예로, 접착 부재(미도시)는 접착 테이프를 포함할 수 있다.
도 5 및 도 6d를 참조하면, 제 2 반도체 칩(320)이 제 1 캐리어 기판(910) 상에 제공될 수 있다. 제 2 반도체 칩(320)은 제 2 연결 기판(500)의 제 2 오프닝(501) 내에 제공될 수 있다. 이때, 제 2 반도체 칩(320)은 제 1 캐리어 기판(910) 상에 부착될 수 있다. 제 2 반도체 칩(320)은 그의 하부에 배치된 제 2 칩 패드들(321)을 가질 수 있다.
도 5 및 도 6e를 참조하면, 제 2 절연막(530)이 제 1 캐리어 기판(910) 상에 형성될 수 있다. 제 2 절연막(530)은 제 2 연결 기판(500)과 제 2 반도체 칩(320) 사이를 채울 수 있다. 예를 들어, 제 2 연결 기판(500)과 제 2 반도체 칩(320) 사이에 절연 부재를 주입한 후, 상기 절연 부재를 경화시켜 제 2 절연막(530)이 형성될 수 있다. 상기 절연 부재는 절연성 폴리머 또는 열경화성 수지를 포함할 수 있다.
도 5 및 도 6f를 참조하면, 제 2 연결 기판(500) 상에 지지 기판(920)이 제공될 수 있다. 일 예로, 지지 기판(920)은 유리 기판과 같은 절연성 기판일 수 있다.
상세하게는 지지 기판(920)은 캐리어 접착층(921)을 이용하여 제 2 연결 기판(500)의 상면(500b) 및 제 2 반도체 칩(320)의 상면(320b) 상에 부착될 수 있다. 일 예로, 캐리어 접착층(921) 수지 필름일 수 있다.
이후, 제 1 캐리어 기판(910)이 제거될 수 있다. 점선으로 도시한 바와 같이, 제 1 캐리어 기판(910)이 제거되어 제 2 반도체 칩(320)의 하면(320a) 및 제 2 연결 기판(500)의 하면(500a)이 노출될 수 있다. 제 1 캐리어 기판(910)은 전단 응력을 가하거나 접착층의 화학적 처리를 통하여 제거될 수 있다.
도 5 및 도 6g를 참조하여, 제 2 반도체 칩(320)의 하면(320a) 및 제 2 연결 기판(500)의 하면(500a) 상에 제 2 기판(400)이 형성될 수 있다. 예를 들어, 제 2 절연 패턴들(410), 제 2 도전 패턴들(420), 및 제 2 패드(425)가 제 2 반도체 칩(320)의 하면(320a) 및 제 2 연결 기판(500)의 하면(500a) 상에 형성되어, 제 2 기판(400)이 제조될 수 있다. 제 2 연결 기판(500)의 하면(500a) 및 제 2 반도체 칩(320)의 하면(320a) 상에 실리콘 산화층과 같은 절연층을 형성한 후, 상기 절연층을 패터닝하여 제 2 절연 패턴(410)의 일부가 형성될 수 있다. 제 2 절연 패턴(410)에 의해 제 2 칩 패드(321)와 제 2 하부 패드(522)가 노출될 수 있다. 제 2 절연 패턴(410)의 하면 상에 도전층을 형성한 후, 상기 도전층을 패터닝하여 제 2 도전 패턴들(420) 및 제 2 패드들(425)이 형성될 수 있다. 제 2 도전 패턴들(420)은 제 2 반도체 칩(320)의 제 2 칩 패드(321) 및 제 2 연결 기판(500)의 제 2 하부 패드(522) 중 어느 하나와 전기적으로 연결될 수 있다. 제 2 도전 패턴들(420)의 하면 상에 절연층을 형성한 후, 상기 절연층을 패터닝하여 제 2 절연 패턴(410)의 다른 일부가 형성될 수 있다. 이때, 제 2 절연 패턴(410)에 의해 제 2 패드들(425)이 노출될 수 있다.
도 5 및 도 6h를 참조하여, 제 1 연결 기판(200) 및 제 1 반도체 칩(310)이 제 2 기판(400)의 하면 상에 형성될 수 있다. 여기서, 제 1 연결 기판(200) 및 제 1 반도체 칩(310)을 제공하는 것은 도 6a 내지 도 6e를 참조하여 설명한 것과 동일할 수 있다. 예를 들어, 제 1 연결 기판(200) 내에 제 1 오프닝(201)이 형성될 수 있다. 제 1 연결 기판(200)이 제 2 캐리어 기판(930) 상에 부착될 수 있다. 제 1 반도체 칩(310)이 제 2 캐리어 기판(930) 상에 제공될 수 있다. 제 1 반도체 칩(310)은 제 1 연결 기판(200)의 제 1 오프닝(201) 내에 위치할 수 있다. 제 1 연결 기판(200)과 제 1 반도체 칩(310) 사이를 채우는 제 1 절연막(230)이 제공될 수 있다. 이후, 제 1 연결 기판(200)이 제 2 기판(400)의 하면 상에 부착될 수 있다. 이때, 제 1 연결 기판(200)의 제 1 상부 패드들(223)은 제 2 기판(400)의 제 2 패드들(425)과 접하여, 전기적으로 연결될 수 있다.
도 5 및 도 6i를 참조하여, 제 2 캐리어 기판(930)이 제거될 수 있다. 일 예로, 제 2 캐리어 기판(930)은 전단 응력을 가하거나 접착층의 화학적 처리를 통하여 제거될 수 있다. 점선으로 도시한 바와 같이 제 2 캐리어 기판(930)이 제거되어 제 1 반도체 칩(310)의 하면(310a) 및 제 1 연결 기판(200)의 하면(200a)이 노출될 수 있다.
도 5 및 도 6j를 참조하여, 제 1 반도체 칩(310) 및 제 1 연결 기판(200)의 아래에 제 1 기판(100)이 형성될 수 있다. 제 1 절연 패턴들(110), 제 1 도전 패턴(120), 및 제 1 패드들(125)이 제 1 반도체 칩(310)의 하면(310a) 및 제 1 연결 기판(200)의 하면(200a) 상에 형성되어, 제 1 기판(100)이 제조될 수 있다. 예를 들어, 제 1 기판(100)은 재배선 공정(re-distribution layer process, RDL), 다마신 공정(damascene process), 듀얼 다마신 공정(dual damascene process), 또는 백엔드오브라인 공정(back end of line process, BEOL)을 통해 형성될 수 있다. 제 1 도전 패턴(120)은 제 1 반도체 칩(310)의 제 1 칩 패드들(311) 및 제 1 연결 기판(200)의 제 1 하부 패드들(222)과 접속될 수 있다. 제 1 보호층(130)이 제 1 기판(100)의 하면 상에 형성될 수 있다. 제 1 보호층(130)을 패터닝하여 제 1 패드들(125)을 노출시킬 수 있다. 노출된 제 1 패드들 (125) 상에 외부 단자들(140)이 형성될 수 있다. 외부 단자들(140)은 제 1 도전 패턴들(120), 제 1 하부 패드들(222), 및 제 1 관통 비아들(221)에 의해 제 1 상부 패드들(223)과 전기적으로 연결될 수 있다.
도 5 및 도 6k를 참조하여, 지지 기판(920)이 제거된 이후, 제 2 기판(400) 상에 몰딩막(600)이 형성될 수 있다. 상세하게는, 제 2 연결 기판(500) 및 제 2 반도체 칩(320) 상에 몰딩 부재를 도포한 후, 상기 몰딩 부재를 경화시켜 몰딩막(600)이 형성될 수 있다. 몰딩 부재는 ABF(Ajinomoto Build-up Film), 에폭시계 폴리머와 같은 절연성 폴리머, 또는 열경화성 수지(resin)와 같은 고분자 물질을 포함할 수 있다. 일 예로, 몰딩 부재는 180℃ 이상의 온도에서 열처리를 통해 경화될 수 있다. 몰딩막(600)은 제 2 연결 기판(500)의 상면(500b) 및 제 2 반도체 칩(320)의 상면(320b)을 덮을 수 있다.
도 5 및 도 1을 다시 참조하여, 제 1 기판(100), 제 1 연결 기판(200), 제 2 기판(400) 및 제 2 연결 기판(500)이 쏘잉(sawing)되어, 반도체 패키지들(P100)이 개별화될 수 있다. 쏘잉 공정 시, 제 1 기판(100), 제 1 연결 기판(200), 제 2 기판(400) 및 제 2 연결 기판(500)은 도 6k에 도시된 쏘잉 라인(SL)을 따라 절단될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
P100: 반도체 패키지
100: 제 1 기판 200: 제 1 연결 기판
310: 제 1 반도체 칩 320: 제 2 반도체 칩
400: 제 2 기판 500: 제 2 연결 기판
600: 몰딩막 700: 제 3 기판
800: 제 3 연결 기판

Claims (10)

  1. 제 1 재배선 기판;
    상기 제 1 재배선 기판 상에 배치되고, 그의 내부를 관통하는 제 1 오프닝을 갖는 제 1 연결 기판;
    상기 제 1 재배선 기판 상에 실장되고, 상기 제 1 연결 기판의 상기 제 1 오프닝 내에 배치되는 제 1 반도체 칩, 상기 제 1 반도체 칩의 하면은 활성면이고;
    상기 제 1 연결 기판 및 상기 제 1 반도체 칩 상에 배치되는 제 2 재배선 기판;
    상기 제 2 재배선 기판 상에 배치되고, 그의 내부를 관통하는 제 2 오프닝을 갖는 제 2 연결 기판; 및
    상기 제 2 재배선 기판 상에 제공되고, 상기 제 2 연결 기판의 제 2 오프닝 내에 배치되는 제 2 반도체 칩을 포함하되,
    상기 제 2 재배선 기판은 상기 제 1 반도체 칩 및 상기 제 1 연결 기판을 덮되, 상기 제 2 재배선 기판은 상기 제 1 연결 기판의 상면 및 상기 제 2 연결 기판의 하면과 접하고,
    상기 제 2 재배선 기판은 상기 제 2 재배선 기판의 하면으로부터 노출되고, 상기 제 1 연결 기판의 제 1 상부 패드들과 직접 연결되는 제 1 패드들을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제 1 연결 기판은 제 1 베이스층들, 및 상기 제 1 베이스층들 내에 제공되는 제 1 도전부를 포함하고,
    상기 제 2 연결 기판은 제 2 베이스층들, 및 상기 제 2 베이스층들 내에 제공되는 제 2 도전부를 포함하는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 제 1 연결 기판의 상기 제 1 도전부와 상기 제 2 연결 기판의 상기 제 2 도전부는 상기 제 2 재배선 기판에 접속되어 상호 전기적으로 연결되는 반도체 패키지.
  4. 제 2 항에 있어서,
    상기 제 1 도전부는:
    상기 제 1 연결 기판의 상면에 매립(embedded)되는 상기 제 1 상부 패드들;
    상기 제 1 연결 기판의 하면에 매립(embedded)되는 제 1 하부 패드들; 및
    상기 제 1 하부 패드들과 상기 제 1 상부 패드들을 연결하는 제 1 관통 비아들을 포함하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 제 1 재배선 기판은:
    제 1 절연 패턴들;
    상기 제 1 재배선 기판의 하면 상에 배치되는 제 2 패드; 및
    상기 제 1 절연 패턴들 사이에 개재되어 상기 제 1 반도체 칩과 상기 제 2 패드를 전기적으로 연결하는 제 1 배선 패턴을 포함하고,
    상기 제 2 재배선 기판은:
    제 2 절연 패턴들;
    상기 제 2 재배선 기판의 하면 상에 배치되는 제 1 패드들; 및
    상기 제 2 절연 패턴들 사이에 개재되어 상기 제 2 반도체 칩과 상기 제 1 패드들을 전기적으로 연결하는 제 2 배선 패턴을 포함하되,
    평면적 관점에서 상기 제 1 패드들은 상기 제 1 반도체 칩의 외측에 배치되는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 제 1 반도체 칩과 상기 제 1 연결 기판 사이, 또는 상기 제 2 반도체 칩과 상기 제 2 연결 기판 사이를 채우는 절연막을 더 포함하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 제 1 반도체 칩의 상면과 상기 제 2 재배선 기판 사이에 배치되는 접착층을 더 포함하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 제 1 반도체 칩의 하면과 상기 제 1 연결 기판의 하면은 상기 제 1 재배선 기판의 상면과 접하되, 상기 제 1 반도체 칩의 상기 하면은 상기 제 1 연결 기판의 상기 하면과 같은 레벨에 배치되고,
    상기 제 2 반도체 칩의 상기 하면과 상기 제 2 연결 기판의 하면은 상기 제 2 재배선 기판의 상면과 접하되, 상기 제 2 반도체 칩의 상기 하면은 상기 제 2 연결 기판의 상기 하면과 같은 레벨에 배치되는 반도체 패키지.
  9. 삭제
  10. 삭제
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