KR20190139491A - 반도체 패키지 및 그 제조 방법 - Google Patents

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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
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Abstract

하부 기판, 상기 하부 기판 상에 접속되고, 내부에 케비티를 갖는 연결 기판, 상기 연결 기판은 그의 상면 상에 제공되는 제 1 도전 패턴을 갖고, 상기 케비티 내부에서 상기 하부 기판 상에 실장되는 하부 반도체 칩, 상기 하부 반도체 칩은 그의 상면 상에 제공되는 제 2 도전 패턴을 갖고, 상기 제 1 도전 패턴과 상기 제 2 도전 패턴을 연결하는 본딩부, 및 상기 제 1 도전 패턴 및 상기 제 2 도전 패턴에 실장되는 상부 패키지를 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND A METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 또는 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 최근 전자산업이 발전함에 따라, 반도체 패키지는 소형화, 경량화, 제조비용의 절감에 목표를 두고 다양한 방향으로 발전해 가고 있다. 또한 그 응용분야가 대용량 저장수단 등으로 확장됨에 따라 다양한 종류의 반도체 패키지가 등장하고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 소형화된 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 또 다른 과제는 작동 시 열 안정성이 높은 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 하부 기판, 상기 하부 기판 상에 접속되고, 내부에 케비티를 갖는 연결 기판, 상기 연결 기판은 그의 상면 상에 제공되는 제 1 도전 패턴을 갖고, 상기 케비티 내부에서 상기 하부 기판 상에 실장되는 하부 반도체 칩, 상기 하부 반도체 칩은 그의 상면 상에 제공되는 제 2 도전 패턴을 갖고, 상기 제 1 도전 패턴과 상기 제 2 도전 패턴을 연결하는 본딩부, 및 상기 제 1 도전 패턴 및 상기 제 2 도전 패턴에 실장되는 상부 패키지를 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 내부에 케비티를 갖고, 상면 상의 제 1 도전 패턴을 갖는 연결 기판, 상기 케비티 내에 제공되고, 비활성면 상의 제 2 도전 패턴을 갖는 반도체 칩, 상기 반도체 칩은 상기 비활성면과 대향하는 활성면을 갖고, 및 상기 제 1 도전 패턴과 상기 제 2 도전 패턴을 전기적으로 연결하는 와이어 본딩을 포함할 수 있다. 상기 반도체 칩과 상기 제 2 도전 패턴은 전기적으로 절연될 수 있다. 상기 연결 기판은 상기 연결 기판을 관통하고 상기 제 1 도전 패턴과 연결되는 연결 기판 비아를 가질 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법은 비활성면 상에 제 1 도전 패턴이 형성된 하부 반도체 칩을 제공하는 것, 내부에 케비티를 갖고, 상면 상에 제 2 도전 패턴이 형성된 연결 기판을 제공하는 것, 하부 기판 상에 상기 하부 반도체 칩 및 상기 연결 기판을 제공하는 것, 상기 하부 반도체 칩을 상기 연결 기판의 상기 케비티 내에 배치되고, 상기 제 1 도전 패턴 및 상기 제 2 도전 패턴을 본딩하는 것, 하면 상에 연결 단자들을 갖는 상부 패키지를 제공하는 것, 및 상기 연결 단자들이 상기 제 1 도전 패턴 및 상기 제 2 도전 패턴에 접속되도록, 상기 하부 반도체 칩 및 상기 연결 기판 상에 상기 상부 패키지를 실장하는 것을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 패키지는 상부 패키지의 연결 단자들이 연결 기판 및 하부 반도체 칩 상에 모두 배치될 수 있다. 도전 패턴들은 상부 패키지의 전기 회로를 재배선할 수 있으며, 상부 패키지와 하부 패키지 간의 배선 자유도가 향상될 수 있다.
또한, 하부 패키지와 상부 패키지 사이에 재배선을 위한 별도의 기판이 필요하지 않아 반도체 패키지의 두께가 감소할 수 있다. 즉, 반도체 패키지의 소형화에 유리할 수 있다.
더하여, 반도체 패키지의 전체 두께가 감소함에 따라, 하부 반도체 칩의 두께를 증가시킬 수 있으며, 이는 하부 반도체 칩의 열 방출에 유리할 수 있다. 이에 더해, 하부 반도체 칩에서 발생한 열이 도전 패턴들을 통해 외부로 방출될 수 있다. 즉, 반도체 패키지의 열 방출 효과가 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2는 제 1 도전 패턴, 제 2 도전 패턴 및 본딩부를 설명하기 위한 평면도이다.
도 3 내지 도 5는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 6 내지 도 12는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 13 내지 도 15는 본 발명의 실시예들에 따른 바도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 16 내지 도 23는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도면들 참조하여 본 발명의 개념에 따른 반도체 패키지를 설명한다. 도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 1을 참조하여, 하부 패키지(P100)가 제공될 수 있다. 하부 패키지(P100)는 하부 기판(100), 연결 기판(200), 하부 반도체 칩(300) 및 하부 몰드부(400)를 포함할 수 있다.
하부 기판(100)은 상면에 신호 패턴들을 가지는 인쇄 회로 기판(printed circuit board, PCB)일 수 있다. 또는, 하부 기판(100)은 절연막과 배선층이 교차로 적층된 구조일 수 있다.
하부 기판(100)의 아래에 외부 단자들(110)이 배치될 수 있다. 외부 단자들(110)은 솔더 볼들 또는 솔더 범프를 포함할 수 있고, 외부 단자들(110)의 종류에 따라 하부 패키지(P100)는 볼 그리드 어레이(ball grid array, BGA), 파인 볼 그리드 어레이(fine ball-grid array, FBGA) 또는 랜드 그리드 어레이(land grid array, LGA) 형태를 포함할 수 있다.
하부 기판(100) 상에 연결 기판(200)이 배치될 수 있다. 연결 기판(200)은 하부 기판(100)의 상면 상에 실장될 수 있다. 예를 들어, 연결 기판(200)은 솔더 범프 또는 솔더 볼을 통해 하부 기판(100)에 실장될 수 있다. 연결 기판(200)은 하부 기판(100)을 통하여 외부 단자들(110)과 전기적으로 연결될 수 있다. 이하에서, 전기적으로 연결된다는 것은 직접 또는 간접적으로 연결되는 것을 포함할 수 있다.
연결 기판(200)은 내부를 관통하는 오프닝(OP)을 가질 수 있다. 예를 들어, 오프닝(OP)은 연결 기판(200)의 하면(200b) 및 상면(200a)을 연결하는 오픈 홀(open hole) 형태를 가질 수 있다. 연결 기판(200)은 베이스층(210) 및 베이스층(210) 내의 도전부(220)를 포함할 수 있다. 일 예로, 베이스층(210)은 실리콘 산화물을 포함할 수 있다. 도전부(220)는 오프닝(OP)보다 연결 기판(200)의 외측에 배치될 수 있다. 도전부(220)는 연결 기판 패드들(222), 연결 기판 비아들(224) 및 제 1 도전 패턴(226)을 포함할 수 있다.
연결 기판 패드들(222)은 연결 기판(200)의 하부에 배치될 수 있다. 연결 기판(200)은 연결 기판 패드들(222) 상에 배치되는 솔더 볼들이나 솔더 범프에 의해 하부 기판(100)과 전기적으로 연결될 수 있다. 연결 기판 비아들(224)은 베이스층(210)을 관통하고, 연결 기판 패드들(222)과 전기적으로 연결될 수 있다. 제 1 도전 패턴(226)은 연결 기판(200)의 상부에 배치될 수 있다. 제 1 도전 패턴(226)은 후술되는 상부 패키지(P200)가 실장되는 제 1 패드들(CP1), 연결 기판 비아들(224)과 접하는 제 2 패드들(CP2), 제 1 배선(EL1) 및 제 1 본딩 패드(BP1)를 포함할 수 있다. 제 1 배선(EL1)은 제 1 패드들(CP1), 제 2 패드들(CP2) 및 제 1 본딩 패드(BP1)와 함께 회로를 구성할 수 있다. 도 1에 도시된 바와 같이, 제 2 패드들(CP2) 상에도 상부 패키지(P200)가 실장될 수 있다. 즉, 하부 패키지(P100)는 제 1 패드들(CP1)와 제 2 패드들(CP2)가 동일한 역할을 할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다.
하부 기판(100) 상에 하부 반도체 칩(300)이 배치될 수 있다. 하부 반도체 칩(300)은 연결 기판(200)의 오프닝(OP) 내에 배치될 수 있다. 하부 반도체 칩(300)은 평면적인 관점에서 오프닝(OP)보다 작은 평면 형상을 가질 수 있다. 즉, 하부 반도체 칩(300)은 오프닝(OP)의 내벽과 이격될 수 있다. 하부 반도체 칩(300)은 하부 기판(100)을 향하는 하면(300b) 및 하면(300b)과 대향하는 상면(300a)을 가질 수 있다. 하부 반도체 칩(300)의 하면(300b)은 활성면이고, 하부 반도체 칩(300)의 상면(300a)은 비활성면일 수 있다. 하부 반도체 칩(300)은 하부 기판(100)의 상면 상에 실장될 수 있다. 예를 들어, 하부 반도체 칩(300)은 플립칩 본딩(flip chip bonding) 방식으로 실장될 수 있다. 즉, 하부 반도체 칩(300)은 하부 칩 패드들(305) 상에 배치되는 솔더 볼들이나 솔더 범프와 같은 하부 칩 단자들(310)에 의해 하부 기판(100)과 전기적으로 연결되는 제 1 회로(EC1)를 가질 수 있다. 이때, 하부 반도체 칩(300)과 하부 기판(100) 사이의 공간은 플럭스(340)에 의해 채워질 수 있다. 하부 반도체 칩(300)은 예를 들어, 로직 칩 또는 메모리 칩일 수 있다. 로직 칩은 로직 부분 및 메모리 부분을 포함할 수 있다. 예를 들어, 메모리 칩은 DRAM, NAND flash, NOR flash, PRAM, ReRAM 또는 MRAM일 수 있다. 하부 반도체 칩(300)은 외부 단자들(110)과 전기적으로 연결될 수 있다. 도 1에서는 하나의 하부 반도체 칩(300)을 포함하는 것을 도시하였으나, 하부 반도체 칩(300)은 복수로 제공될 수도 있다.
하부 반도체 칩(300)은 비활성면인 그의 상면(300a) 상의 제 2 도전 패턴(320)을 포함할 수 있다. 이때, 하부 반도체 칩(300)의 상면(300a)은 연결 기판(200)의 상면(200a)과 동일한 레벨에 위치할 수 있다. 제 2 도전 패턴(320)은 상부 패키지(P200)가 실장되는 제 3 패드들(CP3), 제 2 배선(EL2) 및 제 2 본딩 패드(BP2)를 포함할 수 있다. 제 2 배선(EL2)은 제 3 패드들(CP3) 및 제 2 본딩 패드(BP2)의 전기적 연결을 재배선할 수 있다. 제 2 도전 패턴(320)은 하부 반도체 칩(300)과 직접적으로 전기적으로 연결되지 않을 수 있다.
다른 실시예들에 따르면, 하부 반도체 칩(300)은 그를 관통하는 칩 비아(330)를 포함할 수 있다. 칩 비아(330)는 하부 반도체 칩(300)의 상면(300a)으로부터 하면(300b)으로 연장될 수 있다. 칩 비아(330)는 제 3 패드들(CP3) 중 어느 하나와 접할 수 있다. 칩 비아(330)는 하부 기판(100)에 접속될 수 있다. 즉, 칩 비아(330)는 제 2 도전 패턴(320)과 하부 기판(100)을 전기적으로 연결할 수 있다. 이때, 칩 비아(330)는 하부 반도체 칩(300)의 제 1 회로(EC1)에 접속되지 않을 수 있다. 도 1에 도시된 바와는 다르게, 하부 반도체 칩(300)은 칩 비아(330)를 포함하지 않을 수 있다.
본딩부(BM)가 제공될 수 있다. 본딩부(BM)는 제 1 본딩 패드(BP1)와 제 2 본딩 패드(BP2)를 전기적으로 연결할 수 있다. 실시예들에 따르면, 본딩부(BM)는 와이어 본딩(wire bonding)일 수 있다. 제 2 배선(EL2) 및 제 3 패드들(CP3)은 제 1 및 제 2 본딩 패드들(BP1, BP2) 및 본딩부(BM)를 통하여 연결 기판(200) 및 하부 기판(100)과 전기적으로 연결될 수 있다.
도 2는 제 1 도전 패턴, 제 2 도전 패턴 및 본딩부를 설명하기 위한 평면도로, 하부 반도체 칩의 일부와 연결 기판의 일부를 예시적으로 나타낸 도면이다. 연결 기판(200)의 제 1 패드들(CP1), 제 2 패드들(CP2) 및 제 1 본딩 패드들(BP1)은 제 1 배선(EL1)에 의해 전기적으로 연결될 수 있다. 하부 반도체 칩(300)의 제 3 패드들(CP3) 및 제 2 본딩 패드들(BP2)은 제 2배선(EL2)에 의해 전기적으로 연결될 수 있다. 제 1 본딩 패드들(BP1) 및 제 2 본딩 패드들(BP2)은 오프닝(OP)상에 위치하는 본딩부(BM)에 의해 전기적으로 연결될 수 있다. 도 2에서 패드들(CP1, CP2, CP3), 배선들(EL1, EL2) 및 본딩 패드들(BP1, BP2)의 배치는 설명의 편의를 위하여 임의로 나타낸 것이며, 본 발명이 이에 한정되는 것은 아니다.
도 1을 다시 참조하여, 하부 기판(100) 상에 하부 몰드부(400)가 배치될 수 있다. 하부 몰드부(400)는 연결 기판(200)과 하부 반도체 칩(300) 사이를 채울 수 있다. 하부 몰드부(400)는 하부 반도체 칩(300)의 상면(300a) 및 연결 기판(200)의 상면(200a)을 덮을 수 있다. 하부 몰드부(400)는 제 1 배선(EL1), 제 2 배선(EL2), 제 1 본딩 패드(BP1), 제 2 본딩 패드(BP2) 및 본딩부(BM)를 덮을 수 있다. 제 1 리세스(RS1)가 하부 몰드부(400) 내에 형성되어 연결 기판(200)의 제 1 패드들(CP1)과 제 2 패드들(CP2), 그리고 하부 반도체 칩(300)의 제 3 패드들(CP3)을 노출시킬 수 있다. 하부 몰드부(400)는 ABF(Ajinomoto Build-up Film), 에폭시계 폴리머와 같은 절연성 폴리머, 또는 열경화성 수지(resin)와 같은 고분자 물질을 포함할 수 있다.
다른 실시예들에 다르면, 하부 몰드부(400)는 하부 반도체 칩(300)의 상면(300a)을 노출시킬 수 있다. 도 3은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 3에 도시된 바와 같이, 하부 몰드부(400)는 하부 반도체 칩(300)의 상면(300a) 상의 제 2 배선(EL2) 및 제 3 패드들(CP3)을 노출시킬 수 있다. 이때, 하부 반도체 칩(300)의 제 2 본딩 패드(BP2) 및 본딩부(BM)는 하부 몰드부(400)에 매립될 수 있다.
도 1을 다시 참조하여, 하부 패키지(P100) 상에 상부 패키지(P200)가 제공될 수 있다. 상부 패키지(P200)는 상부 기판(500), 상부 반도체 칩(600), 상부 몰드부(700) 및 연결 단자(510)를 포함할 수 있다.
상부 기판(500)은 상면에 신호 패턴들을 가지는 인쇄 회로 기판(printed circuit board, PCB)일 수 있다. 또는, 상부 기판(500)은 절연막과 배선층이 교차로 적층된 구조일 수 있다. 상부 기판(500)의 폭은 하부 반도체 칩(300)의 폭(W1)보다 클 수 있다. 상부 기판(500)의 폭은 하부 기판(100)의 폭과 같거나 작을 수 있으나, 본 발명이 이에 한정되는 것을 아니다.
상부 기판(500) 상에 상부 반도체 칩(600)이 배치될 수 있다. 상부 반도체 칩(600)의 폭(W2)은 하부 반도체 칩(300)의 폭(W1)보다 클 수 있다. 평면적 관점에서, 상부 반도체 칩(600)은 하부 반도체 칩(300)과 오버랩(overlap)되고, 연결 기판(200)의 일부와 오버랩될 수 있다. 상부 반도체 칩(600)은 상부 기판(500)을 향하는 하면(600b) 및 하면(600b)과 대향하는 상면(600a)을 가질 수 있다. 상부 반도체 칩(600)의 상면(600a)은 활성면일 수 있다. 상부 반도체 칩(600)은 상부 기판(500)의 상면 상에 실장될 수 있다. 예를 들어, 상부 반도체 칩(600)은 와이어 본딩(wire bonding) 방식으로 상부 기판(500)에 실장될 수 있다. 즉, 상부 반도체 칩(600)은 본딩 와이어(610)에 의해 상부 기판(500)과 전기적으로 연결될 수 있다. 상부 반도체 칩(600)은 예를 들어, 로직 칩 또는 메모리 칩일 수 있다. 로직 칩은 로직 부분 및 메모리 부분을 포함할 수 있다.
상부 기판(500) 상에 상부 몰드부(700)가 배치될 수 있다. 상부 몰드부(700)는 상부 기판(500)의 상면 및 반도체 칩(600)의 상면(600a)을 덮을 수 있다. 상부 몰드부(700)는 ABF(Ajinomoto Build-up Film), 에폭시계 폴리머와 같은 절연성 폴리머, 또는 열경화성 수지(resin)와 같은 고분자 물질을 포함할 수 있다.
상부 기판(500)의 아래에 연결 단자들(510)이 배치될 수 있다. 연결 단자들(510)은 솔더 볼들 또는 솔더 범프를 포함할 수 있고, 연결 단자들(510)의 종류에 따라 상부 반도체 패키지는 볼 그리드 어레이(ball grid array, BGA), 파인 볼 그리드 어레이(fine ball-grid array, FBGA) 또는 랜드 그리드 어레이(land grid array, LGA) 형태를 포함할 수 있다. 상부 반도체 칩(600)은 연결 단자들(510)과 전기적으로 연결될 수 있다.
연결 단자들(510)은 제 1 연결 단자들(512) 및 제 2 연결 단자들(514)을 포함할 수 있다. 제 1 연결 단자들(512)은 연결 기판(200) 상에 제공될 수 있다. 제 1 연결 단자들(512)은 연결 기판(200)의 제 1 패드들(CP1)에 접속될 수 있다. 제 2 연결 단자들(514)은 하부 반도체 칩(300) 상에 제공될 수 있다. 제 2 연결 단자들(514)은 하부 반도체 칩(300)의 제 3 패드들(CP3)에 접속될 수 있다. 상부 반도체 칩(600)은 상부 기판(500)을 통해 제 1 연결 단자(512) 및 제 2 연결 단자(514)와 전기적으로 연결될 수 있다. 상부 반도체 칩(600)의 전기적 연결은 제 2 연결 단자(514), 제 2 도전 패턴(320), 본딩부(BM), 제 1 도전 패턴(226)을 통해 외부 단자(110)와 전기적으로 연결되는 제 2 회로(EC2), 및 제 1 연결 단자(512) 및 제 1 도전 패턴(226)을 통해 외부 단자(110)와 연결되는 제 3 회로(EC3)를 포함할 수 있다. 제 2 회로(EC2) 및 제 3 회로(EC3)는 하부 반도체 칩(300)의 제 1 회로(EC1)와 전기적으로 연결되지 않을 수 있다.
도 4 및 도 5는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다. 도 1 및 도 2를 참조하여 설명한 구성과 실질적으로 동일한 구성에 대하여는 동일한 참조 번호가 제공될 수 있으며, 설명의 편의를 위하여 이에 대한 설명들은 생략되거나 간략히 설명한다.
도 4를 참조하면, 본딩부(BM)가 제공될 수 있다. 본딩부(BM)는 제 1 본딩 패드(BP1)와 제 2 본딩 패드(BP2)를 전기적으로 연결할 수 있다. 실시예들에 따르면, 본딩부(BM)는 제 3 도전 패턴(410)을 포함할 수 있다. 제 3 도전 패턴(410)은 하부 몰드부(400)의 제 2 리세스(RS2) 내에 배치될 수 있다. 이때, 제 2 리세스(RS2)는 제 1 본딩 패드(BP1)와 제 2 본딩 패드(BP2) 사이에 형성될 수 있다. 즉, 제 3 도전 패턴(410)은 하부 몰드부(400)의 제 2 리세스(RS2) 내에서 제 1 본딩 패드(BP1)의 일면으로부터 제 2 본딩 패드(BP2)의 일면으로 연장되는 형상을 가질 수 있다.
도 5를 참조하여, 하부 패키지(P100)는 팬 아웃 패널 레벨 패키지(PO-PLP)일 수 있다. 일 예로, 하부 기판(100)은 재배선 기판(redistribution substrate)일 수 있다. 예를 들어, 하부 기판(100)은 절연층들(102) 및 도전층들(104)을 포함할 수 있다. 도전층들(104)은 절연층들(102)을 관통하는 비아(via)를 포함할 수 있다. 절연층들(102)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기절연층을 포함할 수 있다. 또는, 절연층들(102)은 폴리머 물질을 포함할 수 있다. 도전층들(104)은 절연층들(102)에 둘러싸일 수 있다. 도전층들(104)은 하부 기판(100) 상에 실장되는 하부 반도체 칩(300)의 하부 칩 패드들(305)과 하부 기판(100)의 외부 단자들(110) 사이의 전기적 연결을 재배선할 수 있다. 하부 패키지(P100)는 하부 기판(100)에 의해 팬-아웃(fan-out) 구조를 가질 수 있다. 도전층들(104)은 금속을 포함할 수 있다. 도전층들(104)은 하부 기판(100)의 하면 상에 배치되는 기판 패드들(106)에 연결될 수 있다. 보호층(108)이 하부 기판(100)의 하면 상에 배치될 수 있다. 보호층(108)은 에폭시(epoxy)계 폴리머와 같은 절연성 폴리머, ABF(Ajinomoto Build-up Film), 유기물질 또는 무기물질을 포함할 수 있다. 외부 단자들(110)이 하부 기판(100)의 하면 상에 배치될 수 있다. 외부 단자들(110)은 기판 패드들(106) 상에 배치될 수 있다. 외부 단자들(110)은 기판 패드들(106)을 통해 도전층(104)과 전기적으로 연결될 수 있다.
하부 기판(100)은 연결 기판(200)의 하면(200b) 및 하부 반도체 칩(300)의 하면(300b)과 직접적으로 접할 수 있다. 일 예로, 하부 반도체 칩(300)의 하부 칩 패드들(305) 및 연결 기판(200)의 연결 기판 패드들(222)은 하부 기판(100)에 직접 접속될 수 있다.
본 발명의 실시예들에 따른 반도체 패키지는 연결 기판(200)의 상면(200a) 상 및 하부 반도체 칩(300)의 상면(300a) 상에 도전 패턴들(226, 320)이 제공될 수 있으며, 상기 도전 패턴들(226, 320)에 상부 패키지(P200)가 실장될 수 있다. 상부 패키지(P200)의 연결 단자들(510)이 연결 기판(200) 및 하부 반도체 칩(300) 상에 모두 배치될 수 있다. 즉, 연결 단자들(510)이 재치될 수 있는 면적이 증가하게 되며, 이에 따라 동일 면적의 하부 패키지(P100) 상에서 상부 패키지(P200)의 출력 단자(즉, 연결 단자들(510))의 수가 증가될 수 있다. 도전 패턴들(226, 320)은 상부 패키지(P200)의 전기 회로를 재배선할 수 있으며, 상부 패키지(P200)와 하부 패키지(P100) 간의 배선 자유도가 향상될 수 있다. 즉, 반도체 패키지의 전기적 특성이 향상될 수 있다.
또한, 하부 패키지(P100)와 상부 패키지(P200) 사이에 재배선을 위한 별도의 기판이 필요하지 않아 반도체 패키지의 두께가 감소할 수 있다. 재배선을 위한 재배선 기판이 제공되지 않아도, 얇은 두께의 도전 패턴(226, 320)을 이용하여 상부 패키지(P200)의 전기적 연결을 재배선할 수 있다. 즉, 반도체 패키지의 소형화에 유리할 수 있다.
더하여, 반도체 패키지의 전체 두께가 감소함에 따라, 하부 반도체 칩(300)의 두께를 증가시킬 수 있으며, 이는 하부 반도체 칩(300)의 열 방출에 유리할 수 있다. 이에 더해, 하부 반도체 칩(300)에서 발생한 열이 도전 패턴들(226, 320)을 통해 외부로 방출될 수 있다. 즉, 반도체 패키지의 열 방출 효과가 향상될 수 있으며, 작동 시 안정성이 높을 수 있다.
도 6 내지 도 12은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 6을 참조하여, 하부 반도체 칩(300)이 제공될 수 있다. 하부 반도체 칩(300)은 하면(300b) 및 하면(300b)과 대향하는 상면(300a)을 가질 수 있다. 하부 반도체 칩(300)의 하면(300b)은 활성면이고, 하부 반도체 칩(300)의 상면(300a)은 비활성면일 수 있다. 하부 반도체 칩(300)은 그의 하면(300b) 상에 배치되는 하부 칩 패드들(305)을 가질 수 있다. 하부 반도체 칩(300)은 그를 관통하는 칩 비아(330)를 포함할 수 있다. 칩 비아(330)는 하부 반도체 칩(300)의 상면(300a)으로부터 하면(300b)으로 연장될 수 있다.
도 7을 참조하여, 하부 반도체 칩(300)의 상면(300a) 상에 제 2 도전 패턴(320)이 형성될 수 있다. 일 예를 들어, 하부 반도체 칩(300)의 상면(300a) 상에 도전막을 형성한 후, 상기 도전막을 패터닝하여 제 2 도전 패턴(320)이 형성될 수 있다. 또는, 하부 반도체 칩(300)의 상면(300a) 상에 쉐도우 마스크를 형성한 후, 상기 쉐도우 마스크의 패턴 내에 도전 물질을 증착하여 제 2 도전 패턴(320)이 형성될 수 있다. 상기 쉐도우 마스크의 상기 패턴은 하부 반도체 칩(300)의 상면(300a)의 일부를 노출시킬 수 있으며, 제 2 도전 패턴(320)이 형성되는 영역을 정의할 수 있다. 상기 쉐도우 마스크는 제 2 도전 패턴(320)이 형성된 후 제거될 수 있다. 제 2 도전 패턴(320)은 제 3 패드(CP3), 제 2 배선(EL2) 및 제 2 본딩 패드(BP2)를 포함할 수 있다.
도 8을 참조하여, 하부 반도체 칩(300)이 하부 기판(100) 상에 실장될 수 있다. 하부 반도체 칩(300)은 플립 칩 본딩 방식으로 실장될 수 있다. 예를 들어, 활성면인 하부 반도체 칩(300)의 하면(300b) 상에 플럭스(340)를 도포한 후, 하부 반도체 칩(300)의 하면(300b) 상의 하부 칩 단자들(310)이 하부 기판(100)의 상면을 향하도록 배치될 수 있다. 이때, 플럭스(340)는 하부 반도체 칩(300)의 측면 상으로 돌출될 수 있다. 플럭스(340)는 수지(resin), 활성화제(activator) 및 용매를 포함할 수 있다. 용매는 글리콜 에테르 에스테르계 화합물, 글리콜 에테르계 화합물, 에스테르계 화합물, 케톤계 화합물 또는 시클릭 에스테르계 화합물을 포함할 수 있다. 이후, 하부 칩 단자들(310)에 리플로우(reflow) 공정이 수행되어, 하부 반도체 칩(300)이 하부 기판(100)에 실장될 수 있다.
도 9를 참조하여, 연결 기판(200)이 제공될 수 있다. 연결 기판(200)은 베이스층(210) 및 베이스층(210) 내에 형성되는 도전부(220)를 포함할 수 있다. 도전부(220)는 연결 기판 패드들(222), 연결 기판 비아들(224), 및 제 1 도전 패턴(226)을 포함할 수 있다. 예를 들어, 연결 기판 패드들(222), 연결 기판 비아들(224), 및 제 1 도전 패턴(226)은 베이스층을 식각한 후 그 내부를 도전 물질로 채워서 형성될 수 있다. 연결 기판(200) 내에 오프닝(OP)이 형성될 수 있다. 오프닝(OP)은 연결 기판(200)을 관통하도록 연결 기판(200)의 일부 영역을 제거하여 형성될 수 있다. 예를 들어, 오프닝(OP)을 형성하는 공정은 드릴링(drilling) 공정, 레이저 어블레이션(laser ablation) 공정 또는 레이저 커팅(laser cutting)과 같은 식각 공정을 통해 수행될 수 있다.
연결 기판(200)이 하부 기판(100) 상에 실장될 수 있다. 일 예로, 연결 기판(200)이 하부 기판(100) 상에 제공될 수 있다. 이때, 연결 기판(200)은 그의 오프닝(OP) 내에 하부 반도체 칩(300)이 위치하도록 배치될 수 있다. 이후, 연결 기판 패드들(222) 상의 솔더 볼들이나 솔더 범프가 리플로우되어, 연결 기판(200)이 하부 기판(100) 상에 실장될 수 있다.
도 10을 참조하여, 본딩부(BM)를 형성할 수 있다. 일 예로, 연결 기판(200)의 제 1 본딩 패드(BP1)와 하부 반도체 칩(300)의 제 2 본딩 패드(BP2)가 와이어 본딩(wire bonding) 방식으로 연결될 수 있다. 이때, 제 1 본딩 패드(BP1)와 제 2 본딩 패드(BP2)의 와이어 본딩 공정을 용이하게 하기 위하여, 연결 기판(200)의 상면(200a) 및 하부 반도체 칩(300)의 상면(300a)은 동일한 레벨이 되도록 형성될 수 있다.
도 11을 참조하여, 하부 기판(100) 상에 하부 몰드부(400)가 형성될 수 있다. 하부 몰드부(400)는 연결 기판(200)과 하부 반도체 칩(300) 사이를 채울 수 있다. 예를 들어, 연결 기판(200)과 하부 반도체 칩(300) 사이에 절연 부재를 주입한 후, 상기 절연 부재를 경화시켜 하부 몰드부(400)가 형성될 수 있다. 이때, 상기 절연 부재는 연결 기판(200)의 제 1 도전 패턴(226), 하부 반도체 칩(300)의 제 2 도전 패턴(320) 및 본딩부(BM)를 덮을 수 있다. 상기 절연 부재는 절연성 폴리머 또는 열경화성 수지를 포함할 수 있다.
이후, 하부 몰드부(400)를 식각하여 제 1 패드들(CP1), 제 2 패드들(CP2) 및 제 3 패드들(CP3)을 노출시키는 제 1 리세스(RS1)가 형성될 수 있다. 이와는 다르게, 제 1 리세스(RS1)는 하부 반도체 칩(300)의 상면(300a)을 노출시키도록 형성될 수 있다. 즉, 하부 몰드부(400)는 제 1 패드들(CP1), 제 2 패드들(CP2) 및 제 3 패드들(CP3)과 하부 반도체 칩(300)의 상면(300a) 상의 제 2 배선(EL2)을 노출시킬 수 있다. 이와 같이 하부 몰드부(400)를 형성하는 경우, 도 2의 반도체 패키지를 제조할 수 있다. 이하, 하부 몰드부(400)가 제 1 패드들(CP1), 제 2 패드들(CP2) 및 제 3 패드들(CP3) 만을 노출시키는 것을 기준으로 계속 설명한다.
도 12를 참조하여, 하부 기판(100)의 하면 상에 외부 단자들(110)이 형성될 수 있다. 외부 단자들(110)은 솔더 볼들 또는 솔더 범프를 포함할 수 있다. 외부 단자들(110)은 하부 기판(100), 연결 기판(200)의 도전부(220) 및 본딩부(BM)에 의해 제 1 도전 패턴(226) 및 제 2 도전 패턴(320)과 전기적으로 연결될 수 있다. 상기의 과정을 통해 하부 패키지(P100)가 형성될 수 있다.
도 1을 다시 참조하여, 하부 패키지(P100) 상에 상부 패키지(P200)가 제공될 수 있다. 상부 패키지(P200)는 상부 기판(500), 상부 반도체 칩(600), 상부 몰드부(700) 및 연결 단자들(510)을 포함할 수 있다. 상부 기판(500)은 상면에 신호 패턴들을 가지는 인쇄 회로 기판(printed circuit board, PCB)일 수 있다. 상부 기판(500) 상에 상부 반도체 칩(600)이 실장될 수 있다. 상부 몰드부(700)는 상부 기판(500)의 상면 및 반도체 칩(600)의 상면(600a)을 덮을 수 있다. 상부 기판(500)의 아래에 연결 단자들(510)이 배치될 수 있다. 연결 단자들(510)은 제 1 연결 단자들(512) 및 제 2 연결 단자들(514)을 포함할 수 있다. 제 2 연결 단자들(514)은 제 1 연결 단자들(512)의 외측에 위치할 수 있다.
제 1 연결 단자들(512)이 제 1 도전 패턴(226) 상에 위치하고, 제 2 연결 단자들(514)이 제 2 도전 패턴(320) 상에 위치하도록, 하부 패키지(P100)와 상부 패키지(P200)가 정렬될 수 있다. 제 1 연결 단자들(512) 및 제 2 연결 단자들(514)을 각각 제 1 도전 패턴(226) 및 제 2 도전 패턴(320)에 접촉시킨 후, 제 1 연결 단자들(512) 및 제 2 연결 단자들(514)을 리플로우시켜 상부 패키지(P200)가 하부 패키지(P100) 상에 실장될 수 있다. 상기의 과정을 통해 도 1의 반도체 패키지가 형성될 수 있다.
도 13 내지 도 15는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 13을 참조하여, 도 8을 참조하여 제조된 결과물 상에, 하부 몰드부(400)가 형성될 수 있다. 하부 몰드부(400)는 연결 기판(200)과 하부 반도체 칩(300) 사이를 채울 수 있다. 예를 들어, 연결 기판(200)과 하부 반도체 칩(300) 사이에 절연 부재를 주입한 후, 상기 절연 부재를 경화시켜 하부 몰드부(400)가 형성될 수 있다. 하부 몰드부(400)는 제 1 도전 패턴(226) 및 제 2 도전 패턴(320)을 덮을 수 있다.
도 14를 참조하여, 하부 몰드부(400)를 식각하여 제 1 리세스(RS1) 및 제 2 리세스(RS2)가 형성될 수 있다. 제 1 리세스(RS1) 제 1 패드들(CP1), 제 2 패드들(CP2) 및 제 3 패드들(CP3)을 노출시킬 수 있다. 평면적 관점에서, 제 2 리세스(RS2)는 연결 기판(200)과 하부 반도체 칩(300)의 사이, 구체적으로는, 연결 기판(200)의 제 1 본딩 패드(BP1)와 하부 반도체 칩(300)의 제 2 본딩 패드(BP2)의 사이에 형성될 수 있다. 제 2 리세스(RS2)는 제 1 본딩 패드(BP1)의 측면 및 제 2 본딩 패드(BP2)의 측면을 노출할 수 있다.
도 15를 참조하여, 제 2 리세스(RS2) 내에 제 3 도전 패턴(410)이 형성될 수 있다. 제 2 리세스(RS2) 내에 도전 물질을 채워 제 3 도전 패턴(410)이 형성될 수 있다. 일 예로, 도금 공정을 수행하여 제 2 리세스(RS2) 내에 도전 물질이 채워질 수 있다. 이와는 다르게, 상기 도전 물질을 채우는 공정은 잉크 젯 프린팅(ink jet printing)과 같은 프린팅 공정을 통해 수행될 수 있다. 상기의 과정을 통해 하부 패키지(P100)가 형성될 수 있다.
이후, 도 1을 참고하여 설명한 공정이 수행될 수 있다. 즉, 하부 패키지(P100) 상에 상부 패키지(P200)가 실장되어, 도 3의 반도체 패키지가 형성될 수 있다.
도 16 내지 도 23는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 16을 참조하여, 연결 기판(200)이 제공될 수 있다. 연결 기판(200)은 베이스층(210) 및 베이스층(210) 내에 형성되는 도전부(220)를 포함할 수 있다. 도전부(220)는 연결 기판 패드들(222), 연결 기판 비아들(224), 및 제 1 도전 패턴(226)을 포함할 수 있다. 예를 들어, 연결 기판 패드들(222), 연결 기판 비아들(224), 및 제 1 도전 패턴(226)은 베이스층(210)을 식각한 후 그 내부를 도전 물질로 채워서 형성될 수 있다.
도 17을 참조하여, 연결 기판(200) 내에 오프닝(OP)이 형성될 수 있다. 오프닝(OP)은 연결 기판(200)을 관통하도록 연결 기판(200)의 일부 영역을 제거하여 형성될 수 있다. 예를 들어, 오프닝(OP)을 형성하는 공정은 드릴링(drilling) 공정, 레이저 어블레이션(laser ablation) 공정 또는 레이저 커팅(laser cutting)과 같은 식각 공정을 통해 수행될 수 있다. 상기 제거되는 연결 기판(200)의 일부 영역은 후술되는 공정에서 하부 반도체 칩(300)이 제공되는 공간일 수 있다.
연결 기판(200)이 제 1 캐리어 기판(800) 상에 부착될 수 있다. 일 예로, 제 1 캐리어 기판(800)은 유리 또는 폴리머를 포함하는 절연 기판이거나, 금속을 포함하는 도전성 기판일 수 있다.
제 1 캐리어 기판(800)은 그의 상면 상에 제공되는 접착 부재(미도시)를 통해 연결 기판(200)의 하면과 접착될 수 있다. 일 예로, 접착 부재(미도시)는 접착 테이프를 포함할 수 있다.
도 18을 참조하여, 하부 반도체 칩(300)이 캐리어 기판(800) 상에 제공될 수 있다. 하부 반도체 칩(300)은 도 5 및 6을 참조하여 제조된 하부 반도체 칩(300)과 동일할 수 있다. 하부 반도체 칩(300)은 연결 기판(200)의 오프닝(OP) 내에 제공될 수 있다. 이때, 하부 반도체 칩(300)은 캐리어 기판(800) 상에 부착될 수 있다. 하부 반도체 칩(300)은 그의 하부에 배치된 하부 칩 패드들(305)을 가질 수 있다. 즉, 캐리어 기판(800)과 접하는 하부 반도체 칩(300)의 하면(300b)은 활성면일 수 있다.
도 19를 참조하여, 본딩부(BM)를 형성할 수 있다. 일 예로, 연결 기판(200)의 제 1 본딩 패드(BP1)와 하부 반도체 칩(300)의 제 2 본딩 패드(BP2)가 와이어 본딩 방식으로 연결될 수 있다.
도 20을 참조하여, 캐리어 기판(800) 상에 하부 몰드부(400)가 형성될 수 있다. 하부 몰드부(400)는 연결 기판(200)과 하부 반도체 칩(300) 사이를 채울 수 있다. 예를 들어, 연결 기판(200)과 하부 반도체 칩(300) 사이에 절연 부재를 주입한 후, 상기 절연 부재를 경화시켜 하부 몰드부(400)가 형성될 수 있다. 하부 몰드부(400)는 연결 기판(200)의 제 1 도전 패턴(226) 및 하부 반도체 칩(300)의 제 2 도전 패턴(320)을 덮을 수 있다.
도 21을 참조하여, 연결 기판(200) 상에 지지 기판(910)이 제공될 수 있다. 일 예로, 지지 기판(910)은 유리 기판과 같은 절연성 기판일 수 있다. 상세하게는, 지지 기판(910)은 접착층(920)을 이용하여 하부 몰드부(400)의 상면 상에 부착될 수 있다. 일 예로, 접착층(920)은 수지 필름일 수 있다.
이후, 캐리어 기판(800)이 제거될 수 있다. 점선으로 도시한 바와 같이, 캐리어 기판(800)이 제거되어 하부 반도체 칩(300)의 하면(300b) 및 연결 기판(200)의 하면(200b)이 노출될 수 있다. 캐리어 기판(800)은 전단 응력을 가하거나 접착층의 화학적 처리를 통하여 제거될 수 있다.
도 22를 참조하여, 하부 반도체 칩(300)의 하면(300b) 및 연결 기판(200)의 하면(200b) 상에 하부 기판(100)이 형성될 수 있다. 예를 들어, 절연층(102), 도전층(104) 및 기판 패드(106)가 하부 반도체 칩(300)의 하면(300b) 및 연결 기판(200)의 하면(200b) 상에 형성되어, 하부 기판(100)이 제조될 수 있다. 연결 기판(200)의 하면(200b) 및 하부 반도체 칩(300)의 하면(300b) 상에 실리콘 산화층과 같은 절연층을 형성한 후, 상기 절연층을 패터닝하여 절연층(102)의 일부가 형성될 수 있다. 절연층(102)에 의해 하부 칩 패드들(305) 및 연결 기판 패드들(222)이 노출될 수 있다. 절연층(102)의 하면 상에 도전층을 형성한 후, 상기 도전층을 패터닝하여 도전층(104) 및 기판 패드들(106)이 형성될 수 있다. 도전층(104)은 하부 반도체 칩(300) 및 연결 기판(200)과 전기적으로 연결될 수 있다. 도전층(104)의 하면 상에 절연층을 형성한 후, 상기 절연층을 패터닝하여 절연층(102)의 다른 일부가 형성될 수 있다. 이때, 절연층(102)에 의해 기판 패드들(106)이 노출될 수 있다.
노출된 기판 패드들(106) 상에 외부 단자들(110)이 형성될 수 있다. 외부 단자들(110)은 솔더 볼들 또는 솔더 범프를 포함할 수 있다.
도 23을 참조하여, 지지 기판(910)이 제거될 수 있다. 일 예로, 지지 기판(910)은 전단 응력을 가하거나 접착층의 화학적 처리를 통하여 제거될 수 있다. 점선으로 도시한 바와 같이 지지 기판(910)이 제거되어 하부 몰드부(400)의 상면이 노출될 수 있다.
하부 몰드부(400)를 식각하여 제 1 패드들(CP1), 제 2 패드들(CP2) 및 제 3 패드들(CP3)을 노출시키는 제 1 리세스(RS1)가 형성될 수 있다.
이후, 도 1을 참고하여 설명한 공정이 수행될 수 있다. 즉, 하부 패키지(P100) 상에 상부 패키지(P200)가 실장되어, 도 4의 반도체 패키지가 형성될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 하부 기판 200: 연결 기판
300: 하부 반도체 칩 400: 하부 몰드부
500: 상부 기판 600: 상부 반도체 칩
700: 상부 몰드부
BM: 본딩부
P100: 하부 패키지 P200: 상부 패키지

Claims (20)

  1. 하부 기판;
    상기 하부 기판 상에 접속되고, 내부에 케비티를 갖는 연결 기판, 상기 연결 기판은 그의 상면 상에 제공되는 제 1 도전 패턴을 갖고;
    상기 케비티 내부에서 상기 하부 기판 상에 실장되는 하부 반도체 칩, 상기 하부 반도체 칩은 그의 상면 상에 제공되는 제 2 도전 패턴을 갖고;
    상기 제 1 도전 패턴과 상기 제 2 도전 패턴을 연결하는 본딩부; 및
    상기 제 1 도전 패턴 및 상기 제 2 도전 패턴에 실장되는 상부 패키지를 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 상부 패키지는 상부 기판, 상기 상부 기판 상에 실장되는 상부 반도체 칩, 상기 상부 기판의 하면 상에 제공되는 연결 단자를 포함하는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 연결 단자는 상기 하부 반도체 칩 상에 제공되는 반도체 패키지.
  4. 제 2 항에 있어서,
    상기 연결 단자는 상기 제 1 도전 패턴에 접속되는 제 1 연결 단자 및 상기 제 2 도전 패턴에 접속되는 상기 제 2 연결 단자를 포함하는 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 제 2 연결 단자는 상기 제 2 도전 패턴, 상기 본딩부 및 상기 연결 기판을 통해 상기 하부 기판에 전기적으로 접속되는 반도체 패키지.
  6. 제 2 항에 있어서,
    상기 연결 단자는 상기 하부 반도체 칩과 전기적으로 절연되는 반도체 패키지.
  7. 제 2 항에 있어서,
    상기 상부 반도체 칩의 폭은 상기 하부 반도체 칩의 폭보다 큰 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 하부 반도체 칩의 상기 상면은 비활성면인 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 연결 기판의 상기 상면 및 상기 하부 반도체 칩의 상기 상면은 동일한 레벨에 위치하는 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 본딩부는 와이어 본딩, 또는 상기 제 1 도전 패턴과 상기 제 2 도전 패턴 사이의 제 3 도전 패턴을 포함하는 반도체 패키지.

  11. 내부에 케비티를 갖고, 상면 상의 제 1 도전 패턴을 갖는 연결 기판;
    상기 케비티 내에 제공되고, 비활성면 상의 제 2 도전 패턴을 갖는 반도체 칩, 상기 반도체 칩은 상기 비활성면과 대향하는 활성면을 갖고; 및
    상기 제 1 도전 패턴과 상기 제 2 도전 패턴을 전기적으로 연결하는 와이어 본딩을 포함하되,
    상기 반도체 칩과 상기 제 2 도전 패턴은 전기적으로 절연되고,
    상기 연결 기판은 상기 연결 기판을 관통하고 상기 제 1 도전 패턴과 연결되는 연결 기판 비아를 갖는 반도체 패키지.
  12. 제 11 항에 있어서,
    상기 연결 기판의 상기 상면 및 상기 반도체 칩의 상기 비활성면은 공면을 이루는 반도체 패키지.
  13. 제 11 항에 있어서,
    상기 제 1 도전 패턴 및 상기 제 2 도전 패턴에 접속되는 상부 패키지를 포함하는 반도체 패키지.
  14. 제 13 항에 있어서,
    상기 상부 패키지는 그 아래에 제공되는 제 1 연결 단자 및 제 2 연결 단자를 포함하되,
    상기 제 1 연결 단자는 상기 제 1 도전 패턴과 접하고,
    상기 제 2 연결 단자는 상기 제 2 도전 패턴과 접하는 반도체 패키지.
  15. 제 13 항에 있어서,
    상기 상부 패키지의 폭은 상기 연결 기판의 폭과 동일한 반도체 패키지.
  16. 제 11 항에 있어서,
    상기 연결 기판의 아래에 제공되는 기판을 더 포함하되,
    상기 연결 기판 및 상기 반도체 칩은 상기 기판에 접속되고,
    상기 반도체 칩의 상기 활성면은 상기 기판을 향하는 반도체 패키지.

  17. 비활성면 상에 제 1 도전 패턴이 형성된 하부 반도체 칩을 제공하는 것;
    내부에 케비티를 갖고, 상면 상에 제 2 도전 패턴이 형성된 연결 기판을 제공하는 것;
    하부 기판 상에 상기 하부 반도체 칩 및 상기 연결 기판을 제공하는 것, 상기 하부 반도체 칩을 상기 연결 기판의 상기 케비티 내에 배치되고;
    상기 제 1 도전 패턴 및 상기 제 2 도전 패턴을 본딩하는 것;
    하면 상에 연결 단자들을 갖는 상부 패키지를 제공하는 것; 및
    상기 연결 단자들이 상기 제 1 도전 패턴 및 상기 제 2 도전 패턴에 접속되도록, 상기 하부 반도체 칩 및 상기 연결 기판 상에 상기 상부 패키지를 실장하는 것을 포함하는 반도체 패키지의 제조 방법.
  18. 제 17 항에 있어서,
    상기 하부 반도체 칩을 제공하는 것은:
    상기 하부 반도체 칩의 비활성면 상에 도전막을 도포하는 것; 및
    상기 도전막을 패터닝하는 것을 포함하는 반도체 패키지의 제조 방법.
  19. 제 17 항에 있어서,
    상기 제 1 도전 패턴 및 상기 제 2 도전 패턴을 본딩하는 것은:
    상기 연결 기판 및 상기 하부 반도체 칩을 몰딩하는 몰드부를 형성하는 것;
    상기 몰드부에 식각 공정을 수행하여 상기 제 1 도전 패턴 및 제 2 도전 패턴을 노출하는 제 1 리세스를 형성하는 것; 및
    상기 제 1 도전 패턴 및 상기 제 2 도전 패턴을 와이어 본딩하는 것을 포함하는 반도체 패키지의 제조 방법.
  20. 제 17 항에 있어서,
    상기 제 1 도전 패턴 및 상기 제 2 도전 패턴을 본딩하는 것은:
    상기 연결 기판 및 상기 하부 반도체 칩을 몰딩하는 몰드부를 형성하는 것;
    상기 몰드부를 패터닝하여 제 2 리세스를 형성하는 것, 상기 제 2 리세스는 상기 제 1 도전 패턴 및 상기 제 2 도전 패턴을 동시에 노출하고;
    상기 제 2 리세스 내에 도전 물질을 채워 제 3 도전 패턴을 형성하는 것을 포함하는 반도체 패키지의 제조 방법.
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