WO2004077560A1 - 多層プリント配線板 - Google Patents

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printed wiring
wiring board
conductive
multilayer printed
hole
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PCT/JP2004/001233
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Takashi Kariya
Akiyoshi Tsuda
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Ibiden Co., Ltd.
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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
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    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
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    • H05K1/0203—Cooling of mounted components
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    • H05K1/0206—Cooling of mounted components using means for thermal conduction connection in the thickness direction of the substrate by printed thermal vias
    • H—ELECTRICITY
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    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
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    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/183—Components mounted in and supported by recessed areas of the printed circuit board
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    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0355—Metal foils
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    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0388—Other aspects of conductors
    • H05K2201/0394—Conductor crossing over a hole in the substrate or a gap between two separate substrate parts
    • H—ELECTRICITY
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    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
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    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09627—Special connections between adjacent vias, not for grounding vias
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    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04—Soldering or other types of metallurgic bonding
    • H05K2203/049—Wire bonding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07—Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703—Plating
    • H05K2203/0733—Method for plating stud vias, i.e. massive vias formed by plating the bottom of a hole without plating on the walls
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    • H05K3/00—Apparatus or processes for manufacturing printed circuits
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    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4652—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern

Definitions

  • the present invention relates to a multilayer printed wiring board on which electronic components such as an IC chip are mounted, and more particularly, to a multilayer printed wiring board in which an IC chip can be multilayered and is not affected by stress or the like. is there. Background art
  • a technology has been proposed in which a conductor layer is provided on one side and an insulating substrate having an IVH (inner via hole) structure is multilayered (for example, Japanese Patent Application Laid-Open No. H10-13028). . They are electrically connected by connecting a conductor layer of one insulating substrate and a via hole of the other insulating substrate. The functions are demonstrated by mounting electrical components such as IC chips and capacitors on the outer layer conductor circuit as appropriate. As a prior art, there is JP-A-10-13028.
  • FIG. 24 shows a printed wiring board for mounting an IC chip according to the prior art.
  • FIG. 24 (A) shows a plan view
  • FIG. 24 (B) shows a BB cross section of FIG. 24 (A).
  • the substrate 110 constituting the printed wiring board includes a cavity 110a for accommodating the IC chip 170, and a via hole 1 1 connecting the front surface and the back surface. 8 and has.
  • a rectangular bonding pad 1336 is formed in a land 118a of the via hole 118.
  • the solder bumps 156 are connected to the rear surface of the via hole 118 via the conductor circuit 138.
  • the bonding pad 1 36 formed integrally with the via hole land 1 18 a is exposed to the outside by projecting its tip from the opening 144 of the solder resist layer 140, and the IC chip 170
  • the terminal 17 1 and the wire 17 2 are wire-bonded.
  • Substrates on which IC chips are mounted are required to be thinner and more sophisticated. This is because, for example, the housings of electronic products such as mobile phones, cameras, and personal computers are becoming smaller and thinner. In order to fit in these housings, all materials and parts must be made thin so that their functions do not deteriorate. For this reason, it is considered that IC chips should be multilayered and stacked (three-dimensional mounting). Have been. As the technology, the IC chip is mounted directly on the IC chip and multi-layered, that is, the upper IC chip is mounted on the lower IC chip by die bonding to be stacked. Each stacked IC chip is connected via wire bonding. As a result, it is possible to realize high density and miniaturization in the same area.
  • the present invention has been made in order to solve the above-described problems, and an object of the present invention is to provide a multilayer printed wiring board that can be easily multilayered in terms of structure and that can withstand changes in specifications such as design. It is in.
  • the present invention has been made to solve the above-described problems, and an object of the present invention is to provide a multilayer wiring board that can increase the wiring density of wire-to-bonding. Disclosure of the invention
  • the inventors have devised a structure in which electronic terminals such as IC chips are mounted and external terminals are arranged on both sides of a multilayer printed wiring board having external terminals. Since the multilayer printed wiring board has pads for connecting external terminals from both sides, another printed wiring board or the like can be connected to both sides. For example, while another IC module is mounted via external terminals on the front surface, it can be connected to a printed wiring board via external terminals on the rear surface. Also, the degree of freedom of the form of the mounted IC module is increased. In particular, it is desirable that external terminals be provided directly below the IC chip. As a result, the degree of freedom in extracting wiring is increased, and a structure that allows the IC chip to be multi-layered and stacked can be obtained. The board size is reduced to reduce the wiring area.
  • a circuit formed on the multilayer printed wiring board is connected to an IC chip mounted on the board and led to the outside (a PGK circuit) and an IC module.
  • a circuit (interposer circuit) that is connected to the circuit board and drawn out through the multilayer printed wiring board.
  • a single substrate can fulfill the two roles of the interposer and the PKG substrate. Therefore, downsizing and high functionality can be achieved. Further, in this case, even if a defect is caused in the multilayer printed wiring board or another board, the inspection can be performed, and the failure can be dealt with before attaching another board (IC module) to the multilayer printed wiring board. Even if the design of another board (IC module) is changed (for example, the capacity is changed if the memory is the same), it can be easily adapted.
  • the present invention has a technical feature that in a multilayer printed wiring board on which an electronic component such as an IC chip is mounted and which has an external terminal, the mounting area has a zigzag, and the external terminal is arranged on both sides.
  • the external terminal means a terminal that can be connected to the outside such as BGA, PGA, bump (solder or metal). Since the counterbore is formed, the thickness in the mounting area (the thickness when the IC chip is mounted on the multilayer printed wiring board) can be reduced. Furthermore, even when ICs are mounted in multiple layers, the total thickness of the substrate itself including the sealing resin can be reduced.
  • a printed wiring board on which an IC chip is mounted is connected to one side of the multilayer printed wiring board, and electronic components other than the IC chip such as a capacitor are mounted on the other side.
  • Substrates can be connected. In other words, it can also serve as an interposer.
  • Stacked structure (3D mounting) when connecting printed wiring boards containing IC chips etc. to both sides Can be In particular, external terminals can be formed even in the lower region of the IC chip.
  • FIG. 13 it is desirable that the external terminal 56 on the opposite surface does not overlap immediately below the external terminal 56.
  • (A l), (B l), and (CI) show enlarged external terminals in FIG. 2, and (A 2), (B 2), and (C 2) show (A l FIG. 2 is a perspective view of the external terminals in (B 1), (B 1), and (C 1).
  • the contact area of the external terminal on the opposite surface does not overlap immediately below the area where the external terminal is in contact. This prevents direct transmission of stresses and the like generated at the external terminals, prevents misalignment of terminals and poor contact, and does not reduce electrical connection or reliability.
  • the external terminals are mainly BGA (ball grid array), bumps, and the like, so the connection points are smaller than those of the external terminals such as conductive bumps, and stress tends to concentrate. If the thermal expansion rate of the material differs from that of other printed wiring boards, stress is generated due to external factors such as the application of heat (for example, under heat cycle conditions). Although transmitted to the terminals, the stress is relieved on the substrate or external terminals. Therefore, it is not affected by the external terminal on the opposite side. Conversely, when the stress is transmitted directly, the connection of the external terminal on the opposite side peels off, cracks, and causes problems such as poor contact with the external board.
  • BGA ball grid array
  • the connection points are smaller than those of the external terminals such as conductive bumps, and stress tends to concentrate. If the thermal expansion rate of the material differs from that of other printed wiring boards, stress is generated due to external factors such as the application of heat (for example, under heat cycle conditions). Although transmitted to the terminals, the stress is relieved on the substrate or external
  • the external terminal on the opposite side does not overlap immediately below the external terminal on one side and the pad area (which may include a land) of the external terminal.
  • the pad area may be affected by the stress.
  • Vias are preferably formed in the electronic component mounting area, and a metal layer having a heat radiation function is preferably formed in an adjacent part.
  • a metal layer having a heat radiation function is preferably formed in an adjacent part.
  • the external terminals are connected to the via holes in a stack, and the via holes connected to the external terminals are displaced from the via holes in the adjacent layers by the center wires (Xl, X2) as shown in Fig. 13. It is desirable to be arranged.
  • the multilayer printed wiring board of the present invention is optimally formed by laminating two or more single-sided or double-sided circuit boards in which non-through holes formed in an insulating material are filled with a conductive material.
  • a manufacturing method it can be performed by a subtractive method or an additive method (including a build-up method).
  • an additive method including a build-up method.
  • the subtra method if the external terminals are arranged in a structure having through holes penetrating two or more layers, the stress cannot be buffered. Therefore, it may not be applicable.
  • the melting point of the conductive bump connecting the single-sided or double-sided circuit board is higher than the melting point of the adhesive for the external terminals (for example, solder for bonding BGA). Thereby, the dissolution of the conductive bump itself can be prevented.
  • the melting point of the conductive bumps is lower than the melting point of the adhesive for the external terminals, when mounting the external terminals, the conductive bumps will melt in a significant part at that temperature, and the substrate It flows inside. If the flowing range is large, the conductive bump may cause a short circuit with the adjacent conductor layer. On the other hand, when the flowing range is small, stress is generated between the substrates. If the stress is not relieved, a positional shift will be caused. As a result, the thickness of the conductive bump is reduced, and the adhesion strength and the electrical characteristics are reduced.
  • those having a melting point of 200 ° C. or more and 350 ° C. or less are desirable. If it is less than 200, the difference in melting point with the solder on the surface layer is small or low, so when mounting an IC chip, melting, diffusion, etc. will occur, causing a short circuit with the adjacent independent conductor circuit Sometimes. If the temperature exceeds 350 ° C, the metal itself becomes too hard, and the connectivity decreases. As a result, it cannot be joined with the conductor circuit Sometimes it becomes. In addition, if the resin is melted at that temperature, the resin as an insulating material dissolves, so that the insulating property of the insulating material is reduced. In addition, 220 ° C ⁇ 320. A range of C is more desirable.
  • the conductive bumps do not diffuse even in reliability tests under high temperature and high humidity conditions and under heat cycle conditions.
  • Solder such as Sn / Pb, SnZAg, Su / Cu, SnZZn, SnZSb, SnZAg / Cu, and metal such as tin and lead can be used as the conductive bump.
  • the melting point is not less than 20 O and not more than 350 ° C.
  • the flow of the metal itself can be suppressed.
  • a Cu alloy, Zn alloy or Sb alloy is formed on the metal that has been re-solidified. This prevents the alloy from melting under the influence of heat, such as when mounting the IC chip, and suppresses problems such as diffusion of the conductive metal. As a result, short-circuiting does not occur, and electrical characteristics can be improved.
  • the reliability test can be improved.
  • the adhesion strength between the conductor layer and the via hole after the reliability test does not decrease.
  • the electric characteristics do not deteriorate, and the electric characteristics can be improved.
  • the via hole pitch can be further reduced, and a multilayer printed wiring board with a higher density can be obtained.
  • a technical feature is that a conductor circuit immediately above the non-through hole is used as the bonding pad.
  • a conductive circuit is formed on one or both sides of the insulating material, and the non-through hole leading to the conductive circuit is filled with a conductive material on the conductive material filled in the non-through hole. It is formed by laminating through the formed conductive bumps,
  • a technical feature is that a conductor circuit immediately above the conductive material filled in the non-through hole is used as the bonding pad.
  • the conductor circuit directly above the conductive material filled in the non-through hole as a bonding pad, the conductor circuit is not drawn out of the conductor circuit toward the outside of the substrate, and is passed through the non-through hole.
  • the wiring can be drawn out to the lower layer, and it is a non-through hole.
  • the wiring in the bonding pad area can be formed at a high density, the surrounding area does not require a dead space due to unreasonable wiring formation, thereby increasing the degree of freedom in wiring.
  • the present invention further provides a multilayer printed wiring board for performing wire-to-wire bonding from a bonding pad to an electronic component to be mounted,
  • a technical feature is that a non-through hole is disposed immediately below the bonding pad by using a conductor circuit directly above the non-through hole as the bonding pad. Also, in a multi-layer printed wiring board that performs wire bonding from a bonding pad to an electronic component to be mounted,
  • a conductive circuit is formed on one or both sides of an insulating material.
  • a non-through hole that leads to a conductive circuit is filled with a conductive material, and a conductive circuit is formed on the conductive material that fills the non-through hole. Stacked via bumps,
  • a technical feature is that a non-through hole is disposed immediately below the bonding pad by using a conductor circuit directly above the non-through hole as the bonding pad.
  • the conductive circuit directly connected to the conductive material filled in the non-through hole is used as the bonding pad. That is, the conductive circuit (bonding pad) and the via hole are connected by filling the non-through hole leading to the conductive circuit (bonding pad) with the conductive material, so that the conductive material (via hole) and the conductive circuit are connected. (Bonding pad) can be connected without via holes. Since a via hole land having a diameter larger than the line width of the bonding pad is not used, the wiring density can be increased.
  • the wiring can be drawn out to the lower layer through the non-through hole without drawing out the conductive circuit from the conductive circuit toward the outside of the substrate. Unlike a certain through hole, there is no need to take a through hole error over all layers, and wiring can be freely arranged thereafter. Therefore, although the wiring in the bonding pad area can be formed at a high density, the surrounding area does not require a dead space due to an unreasonable wiring formation, and the degree of freedom of wiring is increased.
  • Plating and conductive paste can be used as the conductive material. It is desirable to use plating. This is because the conductive paste may dent after striking the wire.
  • the diffusion of the metal itself can be suppressed.
  • the Cu alloy is formed on the metal of the conductive bumps once solidified. Even if the alloy is affected by various thermal histories applied to the substrate (eg, annealing, plating, IC chip mounting, etc.), it prevents metal dissolution and suppresses problems such as diffusion of conductive bump metal. Therefore, resistance change, short circuit, and deterioration of electric performance can be suppressed, and electric characteristics can be improved.
  • the adhesion strength does not decrease. If water enters, when the temperature rises, the water may start and swell. As a result, a gap is formed or cracks are generated, and the adhesion is reduced. Since there is no occurrence of such a phenomenon, a decrease in strength due to a decrease in contactability is eliminated, and reliability can be improved.
  • the diffusivity of the metal itself is suppressed.
  • the via hole pitch can be further reduced, so that it is possible to obtain a high-density multilayer printed wiring board.
  • an alloy layer made of Cu-conductive metal is formed.
  • the formation of the alloy film becomes a protective film, and the conductive metal This prevents the flow of metal in other parts of the body.
  • the formation of the film prevents the formation of a new Cu alloy, especially in a conductive circuit, even if it is affected by heat such as heat history and heat process. It can be suppressed.
  • any one of Sn—Pb—Cu, Sn / Cu, Sn / Ag / Cu, SnZAgZlnZCu, and SnZCuZZn is used for the conductive bump. Since these are compounded with Cu, the above operation and effect can be obtained by using conductive bumps.
  • the use of lead-based metal materials is a factor that degrades the environment, their use is restricted. Therefore, it is desirable to use lead-free metal materials.
  • other solder compositions Even if it contains Cu, it can be used. It is desirable that the compounding ratio of Cu in the above-mentioned conductive bump is 0.1 to 7 wt%.
  • the formation of the Cu alloy after solidification is small, so that the flow of the conductive bumps cannot be suppressed when re-melted. As a result, connection is likely to occur between adjacent conductor layers.
  • a portion of the interface where the Cu alloy film is not formed occurs. Dissolution and diffusion of the conductive metal occur from the portion where the Cu alloy film is not formed. If it exceeds 7 wt%, the melting point becomes high, and it becomes difficult to dissolve even when heated. As a result, the conductive bump itself becomes hard. When the conductor layer is brought into contact with the via hole, it becomes harder, and the electrical connection and adhesion may be reduced due to non-contact at the conductor and cracks in the conductor. .
  • the fluidity of the conductive bumps can be suppressed, the Cu alloy can be formed appropriately, and the adhesion to the conductor can be ensured.
  • the compounding ratio of Cu in the conductive bump is 0.5 to 5 wt%, because the adhesion strength can be increased most.
  • the hardness is moderate, and it can be spread evenly between the conductors, so that the electrical connectivity can be improved.
  • the adhesion can be improved regardless of the type of conductive metal (plating, conductive paste, composite thereof, etc.) that fills the via hole having the conductive bump.
  • Suppress diffusion of metal itself by blending Zn in conductive bumps can be That is, a Zn alloy is formed on the metal of the conductive bumps once solidified. Even if the alloy is affected by various thermal histories applied to the substrate (for example, anneal treatment, plating treatment, IC chip mounting process, etc.), it prevents metal dissolution and suppresses problems such as diffusion of conductive bump metal It is. Therefore, resistance change, short circuit, and deterioration of electric performance can be suppressed, and electric characteristics can be improved.
  • the re-dissolution and diffusion of the solidified conductive bumps can be suppressed, especially when left at high temperatures or when the temperature is raised (from low to high temperatures).
  • the Zn or Zn alloy layer at the interface between the conductive bump and the conductor portion suppresses intrusion of metal or the like in the conductor circuit.
  • the Zn layer plays the role of a barrier layer. If a heterogeneous substance is formed at the interface, the part will have a different melting point and thermal expansion than other parts. As a result, expansion and shrinkage originating from the dissimilar substance occur, and partial stress is generated in the vicinity of the interface, so that insulation cannot be ensured. As a result, reliability is also reduced.
  • the adhesion strength does not decrease. If water enters, when the temperature rises, the water may start and swell. As a result, a gap is formed or cracks are generated, and the adhesion is reduced. Since there is no such occurrence, a decrease in strength due to a decrease in contactability is eliminated, and reliability can be improved. Further, in the case of a conductive metal containing Zn, the diffusivity of the metal itself is suppressed. This is because the melting point tends to increase. As a result, the via hole pitch can be further reduced, and a high-density multilayer printed wiring board can be obtained.
  • an alloy layer made of Zn-conductive metal is formed.
  • the formation of the alloy film serves as a protective film, and prevents the metal from flowing in other portions of the conductive metal.
  • the formation of the film prevents the formation of a new Zn alloy, especially in a conductive circuit, even if it is affected by heat such as heat history or heat process, so that the flow of the conductive metal is prevented. Can be suppressed.
  • any one of SnZZn, Sn / Ag / Zn, and Sn / Cu / Zn is used for the conductive bump. Since these materials contain Zn, the above-described functions and effects can be obtained by using conductive bumps. In addition, the use of lead-based metal materials is restricted because their use is a factor in deteriorating the environment. Therefore, it is desirable to use lead-free metal materials. However, other solder compositions can be used as long as they contain Zn.
  • the compounding ratio of Zn in the above-mentioned conductive bump is 0.1 to 10 wt%.
  • the content is less than 0.1 wt%, so that the formation of the solidified Zn alloy is small, so that the flow of the conductive bumps cannot be suppressed when re-melting. As a result, connection is likely to occur between adjacent conductor layers.
  • a portion where the Zn alloy film is not formed at a part thereof occurs. Dissolution and diffusion of the conductive metal occur from the portion where the Zn alloy film is not formed.
  • the melting point will be high and it will be difficult to dissolve even if heat is applied. As a result, the conductive bump itself becomes hard. When the conductor layer is brought into contact with the vial, it hardens, and the electrical connection and adhesion are reduced due to non-contact at the conductor and cracks in the conductor. Sometimes.
  • the fluidity of the conductive bumps can be suppressed, and the adhesion to the conductor can be ensured. Furthermore, it is desirable that the composition ratio of Zn in the conductive bumps be 0.5 to 9 wt%, because the adhesion strength can be increased most. Also, the hardness is moderate, and it can be spread evenly between the conductors, so that the electrical connectivity can be improved. Furthermore, the adhesion can be improved regardless of the type of conductive metal (plating conductive paste, composite thereof, etc.) that fills the via hole having the conductive bump.
  • antimony plays the same role as when zinc was added.
  • antimony serves as a barrier layer. This hinders the formation of an alloy layer with copper. It is desirable that the compounding ratio of antimony is 0.1 to 10%. If the content is less than 0.1 wt%, the formation of an antimony alloy after solidification is small, so that the flow of the conductive bumps upon re-melting cannot be suppressed. Therefore, connection with another adjacent conductor layer is likely to occur.
  • a portion where the antimony alloy film is not formed is generated in a part thereof. Dissolution and diffusion of the conductive metal occur from the portion where the antimony alloy film is not formed.
  • the melting point will be high and it will be difficult to dissolve even if heated. As a result, the conductive bump itself becomes hard. Conductive layers and viahos When the conductors come into contact with each other, they become too hard, so they may not be in contact with each other or crack the conductors, and the electrical connection and adhesion may be reduced. Within the above range, the fluidity of the conductive bumps can be suppressed, and the adhesion to the conductor can be ensured.
  • solder paste such as SnZPb, Sn / Ag, Sn / Ag / Cu may be used.
  • the insulating base a resin base with a hard single-sided copper foil formed from a completely cured resin material.
  • the final dimension of the insulating base material does not fluctuate due to the press when it is pressed against another single-sided circuit board by a heat press for multi-layering (no shrinkage). Therefore, the positional deviation of the via hole can be minimized and the via land diameter can be reduced. Accordingly, the wiring pitch can be reduced and the wiring density can be improved.
  • the thickness of the base material can be kept substantially constant, when an opening for forming a filled via hole as described later is formed by laser processing, setting of the laser irradiation conditions becomes easy. .
  • Such insulating resin base materials include glass cloth epoxy resin base material, glass cloth vismaleimide triazine resin base material, glass cloth polyphenylene ether resin base material, aramide nonwoven fabric-epoxy resin base material, aramide nonwoven fabric-polyimide resin It is preferable to use a hard base material selected from base materials, and a glass cloth epoxy resin base material is most preferable.
  • a thermosetting resin such as polyimide, a composite thereof, a photosensitive resin, or a photocurable resin may be used as the thermoplastic resin.
  • Insulating resin Inorganic fillers such as glass, alumina and zirconia may be dispersed in the resin of the base material.
  • the thickness of the insulating base material is desirably 20 to 600 m.
  • the thickness is less than 20 m, the strength is reduced and handling becomes difficult, and the reliability of the electrical insulation is reduced. Also, this is because the shape retention when forming the zigzag may be reduced. If it exceeds 600 m, it is difficult to form a fine opening for forming a via hole, and the substrate itself becomes thick.
  • the conductor layer or the conductor circuit formed on one surface of the insulating base material is formed by attaching a copper foil to the insulating base material via an appropriate resin adhesive and etching the copper foil. Respectively.
  • the conductor layer is formed by hot-pressing a copper foil having a thickness of 5 to 50 m on an insulating base material through a resin adhesive layer maintained in a semi-cured state. Also, for the conductor circuit, after the copper foil is hot-pressed, a photosensitive dry film is attached to the copper foil surface, or a liquid photosensitive resist is applied, and then a mask having a predetermined wiring pattern is placed thereon. It is desirable to form the plating resist layer by performing exposure and development processing, and then to perform etching processing on the copper foil in the portion where no etching resist is formed.
  • an opening is formed by router, laser, punching, etc.
  • the size of the opening is desirably 10 to 70% based on the area of the substrate when the substrate is an individual piece. If it is less than 10%, since the formation region of the Zudary is small, the merits of formation are reduced. If it exceeds 70%, the strength of a press or the like cannot be maintained, and the area for forming external terminals becomes small, which may be a factor limiting the IC chip to be mounted.
  • the hot pressing of the copper foil on the insulating base material is performed under an appropriate temperature and pressure, and more preferably, under reduced pressure to cure only the semi-cured resin adhesive layer.
  • the copper foil can be firmly bonded to the insulating base material, so that the manufacturing time is shortened as compared with a circuit board using a conventional pre-preda.
  • a protective film to protect the sag and the flow of the adhesive at the interface.
  • Conductive circuits can also be formed by etching with at least one selected from aqueous solutions of sulfuric acid, hydrogen peroxide, persulfate, cupric chloride, and ferric chloride.
  • lands (pads) as a part of the conductor circuit are formed on the surface corresponding to each via hole of the conductor circuit in a diameter range of 50 to 250 m.
  • via holes are stacked in a stack, it is preferable to form the via holes off the center line of the via holes. As a result, the stress transmitted by the stack structure can be buffered.
  • a roughening layer is formed on the surface of the wiring pattern of the above conductor circuit, and the circuit boards are joined together. It is preferable to improve the adhesion to the adhesive layer and prevent the occurrence of delamination.
  • Roughening methods include, for example, soft etching, blackening (oxidation) -reduction treatment, formation of a needle-like alloy made of copper-nickel-phosphorus (manufactured by EBARA Uzilite: Interplate, trade name), MEC Corporation There is a surface roughening by an etching liquid called "Mech etch pond” manufactured by KK.
  • the via hole forming opening formed to reach the conductor circuit from the surface opposite to the surface of the insulating resin substrate on which such a conductor circuit is formed has a pulse energy of 0.5 to: L 0. m J, pulse width 1 to: L 00 s, pulse interval 0.5 ms or more, preferably formed by a carbon dioxide laser irradiated under the conditions of 3 to 50 shots. , 50-250; m.
  • a resin film is adhered to the surface of the insulating substrate opposite to the surface on which the conductor circuit is formed, and that the laser irradiation is performed from above the resin film.
  • This resin film functions as a protective mask when the inside of the opening for forming the via hole is desmeared, and the opening after the desmear treatment is filled with metal plating by electrolytic plating. It functions as a printing mask for forming a protruding conductor (conductive bump) directly on the layer.
  • the resin film is preferably formed of, for example, a PET film having a pressure-sensitive adhesive layer thickness of 1 to 20 and a film thickness of 10 to 50 // m.
  • the height of the protruding conductor described later is determined depending on the thickness of the PET film. If the thickness is less than 10 am, the protruding conductor is too low, and connection failure is likely to occur. If the thickness exceeds 0, the protruding conductor spreads too much at the connection interface, so that a fine pattern cannot be formed.
  • plating filling or conductive paste filling is desirable.
  • filling with a conductive paste is suitable, but the composition ratio in the paste (conductive (Hard metal, resin, hardener, etc.), the cure shrinkage may become too large. From the viewpoint of the shape and connection reliability at the time of filling, it is preferable to use the filling filling.
  • the above plating filling can be carried out by either electrolytic plating or electroless plating, but metal plating formed by electrolytic plating, for example, tin, silver, solder Metal plating such as copper / tin and copper / silver is preferred, and electrolytic copper plating is particularly optimal.
  • the copper foil formed on the insulating substrate is plated with the protective film adhered in advance to the copper foil application surface (conductor circuit forming surface) of the insulating substrate. Electrolytic plating is performed as a lead. Since this copper foil (metal layer) is formed over the entire surface of one surface of the insulating base material, the current density is uniform, and the opening for forming the via hole has a uniform height by electroplating. Can be filled with.
  • the surface of the metal layer in the non-through hole may be activated with an acid or the like.
  • the electroplating (metal) swelling from the opening edge be removed by belt sander polishing, puff polishing, etc., and flattened.
  • a part of the opening is filled by a method of filling with a conductive paste or electrolytic plating or electroless plating, and the remaining part is filled with a conductive base. It can be performed by filling a strike.
  • a conductive paste composed of at least one or more metal particles selected from copper, tin, gold, silver, nickel, and various solders can be used. Further, as the metal particles, those obtained by coating the surface of metal particles with a dissimilar metal can also be used. Specifically, metal particles in which the surface of copper particles is coated with a noble metal selected from gold and silver can be used.
  • the conductive paste is preferably an organic conductive paste obtained by adding a thermosetting resin such as an epoxy resin or a polyphenylene sulfide (PPS) resin to metal particles.
  • a thermosetting resin such as an epoxy resin or a polyphenylene sulfide (PPS) resin
  • the opening formed by the above laser processing has a fine diameter of 20 to 150 ⁇ m, so when filling with conductive paste, air bubbles tend to remain, so filling by electrolytic plating is practical. It is a target.
  • the via holes formed on the single-sided circuit board described above have the largest arrangement density for single-sided circuit boards stacked outside to mount LSI chips, etc.
  • the other single-sided circuit board on the outside to be connected to the mother board is formed to be the smallest, that is, the distance between via holes formed on each stacked circuit board is determined by mounting the LSI chip etc.
  • the wiring board be formed so as to increase in size from the circuit board on the side to be connected to the circuit board on the side connected to the mother board. According to such a configuration, the routing of wiring is improved.
  • a single-sided circuit board which is a basic unit to be laminated, is provided with a protruding conductor, that is, a conductive bump, on a via hole to establish electrical connection with another single-sided circuit board. It is desirable to configure it to secure.
  • This conductive bump is desirably formed by plating or filling a conductive paste in the opening of the protective film formed by laser irradiation.
  • the above-mentioned plating filling can be performed by either electrolytic plating treatment or electroless plating treatment, but electrolytic plating treatment is desirable.
  • Low melting point metals such as copper, gold, nickel, tin and various solders can be used for electrolytic plating, but tin plating or solder plating is most suitable.
  • the height of the conductive bump is desirably in the range of 3 to 60 m. The reason for this is that if the height is less than 3 m, variations in the height of the bump cannot be tolerated due to the deformation of the bump.If the height exceeds 60 m, the resistance value will increase and the bump will not be formed. This is because it spreads in the lateral direction and causes a short circuit.
  • the conductive bumps are formed by filling a conductive paste
  • variations in the height of electrolytic plating forming the via holes are corrected by adjusting the amount of the conductive paste to be filled, and a large number of conductive pastes are formed.
  • the bump height can be made uniform.
  • the bump made of the conductive paste is preferably in a semi-cured state. This is because the conductive paste is hard even in a semi-cured state, and can penetrate the softened organic adhesive layer during hot pressing. In addition, the contact area increases due to deformation during hot pressing, so that not only the conduction resistance can be reduced, but also the variation in bump height can be corrected.
  • a method of screen-printing a conductive paste using a metal mask having an opening at a predetermined position a method of printing a solder paste, which is a low-melting metal, and immersing in a solder melt.
  • the conductive bump can be formed by a method, electroless or electrolytic plating.
  • the low-melting point metal include Sn—Ag, Sn—Sb, Sn—Pb, Sn—Zn, Sn—Pb—Cu, Sn—Cu, and Ag—Sn—Cu. It is preferable to use a compound of Cu, such as solder, In-Cu solder, or Sn-Cu-Zn.
  • SnZPbZCu Sn ZCu
  • Sn / Ag / Cu Sn / Ag / In / Cu
  • SnZCu / Zn SnZZn
  • SnZSb Sn / Sb / In
  • metals such as lead.
  • solder it is desirable to use solder in which Cu, Zn or Sb is blended.
  • the fluidity of the conductive paste can be suppressed, and it is superior in electrical connectivity and reliability in other reliability tests under high-temperature, high-humidity conditions and heat cycle conditions.
  • a multilayer printed wiring board according to the present invention is formed by laminating a plurality of single-sided circuit boards each having a conductive circuit formed on one side of an insulating base material in a predetermined direction as described above, A copper foil, which is matted on one side, is pressed against the surface on the conductive bump side of the single-sided circuit board placed inside, with the mat side facing the surface, and is etched by etching. It is formed in a conductor circuit having a predetermined wiring pattern.
  • the matte surface of the copper foil is desirably formed by a known etching process, an electroless plating process, an oxidation-reduction process, or the like, and is particularly desirably formed by an etching process.
  • etching treatment examples include an etching solution mainly containing a chemical solution such as cupric chloride, ferric chloride, persulfates, hydrogen peroxide / sulfuric acid, alkali etchant, an organic acid and a cupric complex,
  • a chemical solution such as cupric chloride, ferric chloride, persulfates, hydrogen peroxide / sulfuric acid, alkali etchant, an organic acid and a cupric complex
  • electroless plating examples include single-layer electroless plating of copper, nickel, aluminum, etc., substitution plating, and composite plating of copper-nickel-phosphorus.
  • the adhesion between the matte-treated copper foil and the insulating resin substrate depends on the viscosity of the resin, the thickness of the copper foil, the heating press pressure, etc., but the insulating resin substrate is a hard resin. If the copper foil is a substrate and the thickness of the copper foil is in the range of 5 to 50, the roughness of the matte surface of the copper foil is in the range of 0.1 to 5 m, and the temperature is At 120-250 ° C., the heating press pressure is preferably in the range of 1-1 OMpa, and the resulting peel strength is preferably in the range of 0.6-1.4 kg / cm 2 .
  • the matte surface of the copper foil is not only the surface on the conductive bump side of the single-sided circuit board, but also The conductive bumps are also pressed against the conductive bumps protruding from the surface, so that the copper foil is etched and processed between the conductive circuit and the conductive bump side surface and between the conductive circuit and the conductive bump. And the bondability between them is improved.
  • the heating process such as drying anneal is repeated after immersion in a plating solution or cleaning solution, so there is no metal layer conductor circuit. Since the stress applied to the part is not buffered, the board itself warps, causing breakage of the conductor circuit, disconnection, poor connection at the via hole, separation of the filled metal, etc., and electrical connectivity And reliability may be reduced.
  • the copper foil is etched to form a conductor circuit, and the conductor circuit is formed.
  • Another single-sided circuit board is laminated on the surface in a direction opposite to the above direction, and integrated by a heating press.
  • the matte surface of the copper foil is pressed against the conductive bump side surface of the single-sided circuit board located on the inner side, and the conductor circuit formed by etching the copper foil is on the other hand. It can be formed in a desired wiring pattern having at least a conductive pad to be joined to a conductive bump of another single-sided circuit board to be laminated.
  • the peel strength and the pull strength of the conductor circuit with respect to the surface of the substrate on the conductive bump side are sufficiently ensured, and the displacement of the conductor pad with respect to the via hole due to the heating press can be prevented. It can be carried out.
  • a matte surface of the copper foil forming the conductive circuit may be coated with at least one kind of protective film selected from tin, zinc, nickel, and phosphorus or a protective film made of a noble metal such as gold or platinum. .
  • the thickness of such a protective film is preferably in the range of 0.01 to 3 m. The reason is that if it is less than 0.0 l ⁇ m, the fine irregularities on the mat surface may not be completely covered. This is because the processing effect may be offset.
  • a particularly preferred film thickness is in the range of 0.03 to Lm.
  • the tin protective film is deposited by electroless displacement plating. It can be most advantageously applied because it can be formed as a thin film layer that has good adhesion to the mat surface.
  • An electroless plating bath for forming such a tin-containing plating film uses a tin borofluoride solution or a tin-thiourea chloride solution, and the plating treatment condition is about 20 ° C at room temperature. It is preferable that the heating time is 5 minutes, and about 1 minute at a high temperature of about 50 ° C. to 60 ° C.
  • a copper-substitution reaction based on the formation of a metal complex of thiourea occurs on the surface of the copper pattern, and a tin thin film layer is formed. Since it is a copper-tin substitution reaction, the mat surface can be coated without destroying the uneven shape.
  • the noble metal that can be used in place of a metal such as tin is preferably gold or platinum. These noble metals are less susceptible to acid or oxidizing agent as a roughening solution than silver and the like, and can easily coat the mat surface. However, precious metals are often used only in high value-added products due to their high cost.
  • Such a gold or platinum coating can be formed by sputtering, electrolysis or electroless plating.
  • the wettability of the matte surface becomes uniform, not only improving the bonding property with the conductive bump formed corresponding to the via hole, but also as a core material constituting the resin insulating layer. Since the bondability with the impregnated resin can be improved, the electrical connectivity and connection reliability are greatly improved.
  • the multilayer printed wiring board formed by the above-mentioned lamination and heating press can be provided with a solder-resist layer so as to cover the surface of the outer circuit board.
  • the solder resist layer is mainly made of a thermosetting resin or a photosensitive resin, and an opening is formed at a position corresponding to a via hole position on a circuit board, and a conductor circuit (conductor pad) exposed from the opening.
  • a solder body such as a solder bump as an external terminal, a solder pole, or a T-shaped conductive pin is formed thereon. External terminals are formed on both sides.
  • FIG. 1A is a cross-sectional view showing a configuration of a multilayer printed wiring board according to a first embodiment of the present invention
  • FIG. 1B is a cross-sectional view showing a state in which an IC chip is mounted on the multilayer printed wiring board.
  • FIG. 2 is a cross-sectional view showing a state in which an IC module is mounted on the multilayer printed wiring board shown in FIG. 1 (B).
  • FIG. 3 is a manufacturing process diagram of a single-sided circuit board constituting the multilayer printed wiring board shown in FIG.
  • FIG. 4 is a manufacturing process diagram of a single-sided circuit board constituting the multilayer printed wiring board shown in FIG.
  • FIG. 5 is a manufacturing process diagram of a single-sided circuit board constituting the multilayer printed wiring board shown in FIG.
  • FIG. 6 is a manufacturing process diagram of a single-sided circuit board constituting the multilayer printed wiring board shown in FIG.
  • FIG. 7 is a manufacturing process diagram of the multilayer printed wiring board shown in FIG.
  • FIG. 8 is a manufacturing process diagram of the multilayer printed wiring board shown in FIG.
  • FIG. 9 is a manufacturing process diagram of a multilayer printed wiring board according to a first modification of the first embodiment.
  • FIG. 10 is a manufacturing process diagram of the multilayer printed wiring board according to the second modification of the first embodiment.
  • FIG. 11A is a cross-sectional view of a multilayer printed wiring board according to a modification of the first embodiment
  • FIG. 11B is a plan view.
  • FIG. 12 is a sectional view of a multilayer printed wiring board according to a modification of the first embodiment.
  • FIG. 13 (Al), (B1), and (C1) show enlarged external terminals in Fig. 2, and (A2), (B2), and (C2) show (A1)
  • FIG. 3 is a perspective view of external terminals in (B 1) and (C 1).
  • FIG. 14 (A) is a sectional view showing the via hole of the first modification of the first embodiment, (B) is a sectional view showing the via hole of the second modification of the first embodiment, and (C) is a sectional view of the via hole of the first modification.
  • FIG. 4 is a sectional view showing a via hole of No. 3;
  • FIG. 15 (A;), (B) and (C) are views of the conventional multilayer printed wiring board.
  • FIG. 15 (A;), (B) and (C) are views of the conventional multilayer printed wiring board.
  • FIG. 16 is a chart comparing the results of the continuity test between Example 1 and Comparative Examples 1 and 2.
  • FIG. 17 (A) is a cross-sectional view showing a configuration of a multilayer printed wiring board according to a second embodiment of the present invention
  • FIG. 17 (B) shows an IC chip mounted on the multilayer printed wiring board. It is sectional drawing which shows a state.
  • FIG. 18 (A) is a cross-sectional view showing a state in which the IC chip 70 of the multilayer printed wiring board shown in FIG. 17 (A) is resin-molded
  • FIG. 8 is a cross-sectional view showing a state where the IC module is mounted on the multilayer printed wiring board shown in FIG.
  • FIG. 19 (A) is a plan view of the multilayer printed wiring board shown in FIG. 9 (C)
  • FIG. 19 (B) is a plan view of the multilayer printed wiring board shown in FIG. 17 (B). It is a top view.
  • FIG. 20 (A) is a plan view of the multilayer printed wiring board shown in FIG. 18 (A)
  • FIG. 20 (B) is a multilayer printed wiring according to a modification of the second embodiment. It is a top view of a board.
  • FIG. 21 (A) is a cross-sectional view of the multilayer printed wiring board according to the third embodiment, and FIG. 21 (B) shows a state where an IC chip is mounted on the multilayer printed wiring board. It is sectional drawing.
  • FIG. 22 (A) is a plan view of the multilayer printed wiring board of FIG. 21 (A)
  • FIG. 22 (B) is a plan view of the multilayer printed wiring board of FIG. 21 (B).
  • FIG. FIG. 23 is a chart comparing the results of the continuity test between Example 2 and Comparative Examples 3 and 4.
  • FIG. 24 (A) is a plan view of the multilayer printed wiring board according to the prior art
  • FIG. 24 (B) is a cross-sectional view of the multilayer printed wiring board of FIG. 24 (A).
  • FIG. 1 the configuration of a multilayer printed wiring board formed by laminating single-sided circuit boards according to the first embodiment of the present invention will be described with reference to FIGS. 1 and 2.
  • FIG. 1 the configuration of a multilayer printed wiring board formed by laminating single-sided circuit boards according to the first embodiment of the present invention will be described with reference to FIGS. 1 and 2.
  • FIG. 1 the configuration of a multilayer printed wiring board formed by laminating single-sided circuit boards according to the first embodiment of the present invention will be described with reference to FIGS. 1 and 2.
  • FIG. 1 (A) shows the structure of a multilayer printed wiring board 100 constituting a package substrate.
  • FIG. 1 (B) shows a state in which an IC chip 70 is mounted on the multilayer printed wiring board 100.
  • FIG. 2 shows a state in which an IC module 120 is stacked on a multilayer printed wiring board 100 on which an IC chip 70 is mounted.
  • the multilayer printed wiring board 100 is formed by laminating two layers of a single-sided circuit board A and a single-sided circuit board B.
  • An opening (zaddy portion) 10a for accommodating the IC chip is formed in the center of the upper single-sided circuit board A.
  • a conductive circuit 36 is formed on the upper surface of the single-sided circuit board A, and a BGA 56 for connecting an IC module is arranged on the conductive circuit 36.
  • a via hole 18 is formed below the conductive circuit 36 in an opening 16 penetrating the insulating substrate 10. At the lower end of the via hole 18, a solder bump 24 for connecting to the conductor circuit 28 of the lower single-sided circuit board B is arranged.
  • the single-sided circuit board A and the lower single-sided circuit board B are connected via an adhesive layer 26.
  • a metal layer 28a for heat dissipation of the IC chip 70 is provided at the center of the upper surface of the lower single-sided circuit board B.
  • a via hole 18a for heat radiation is provided below the metal layer 28a.
  • a via hole 18 for circuit connection is provided below the conductor circuit 28 on the upper surface of the lower single-sided circuit board B.
  • a conductor circuit 38 is connected to the solder bump 24 of the lower single-sided circuit board B, and a BGA 56 is attached to the conductor circuit 38.
  • the upper surface of the single-sided circuit board A and the lower surface of the single-sided circuit board B are covered with a solder resist layer 40.
  • an IC chip 70 is accommodated in the opening 10a of the multilayer printed wiring board 100 and on the metal layer 28a.
  • the IC chip 70 is connected to the conductor circuit (pad) 36 p on the multilayer printed wiring board side by the wire 72.
  • the IC chip 70 and the opening 10a are molded with a resin 74.
  • an IC module 120 is connected to a BGA 56 on the front side of the multilayer printed wiring board 100 via a terminal 132.
  • the BGA 56 on the back side of the multilayer printed wiring board is connected to a printed wiring board (not shown).
  • the IC module 120 is made by molding an IC chip 122 mounted on a terminal board 130 with a resin 124, and the IC chip 122 and the terminal 130 of the terminal board 130 are molded. 2 is connected by bonding with one wire.
  • the BGAs 56 are arranged on the front and back surfaces, another printed wiring board or the like can be connected to both sides. For example, with the IC module 120 mounted via the BGA 56 on the front surface, it can be connected to a printed wiring board via the BGA 56 on the rear surface. Also, the degree of freedom of the form of the mounted IC module is increased.
  • a circuit formed on the multilayer printed wiring board is a circuit (PGK circuit) connected to an IC chip 70 mounted on the board and led out. And a circuit (interposer circuit) connected to the IC module 120 and drawn out through the multilayer printed wiring board.
  • the function of the interposer and the PKG board can be fulfilled by a single sheet, enabling downsizing and high functionality. Further, in this case, even if a defect is caused in the multilayer printed wiring board 100 or the IC module 120, it can be dealt with before the IC module 120 is mounted on the multilayer printed wiring board. Even if the design of the IC module 120 is changed (for example, if the capacity is changed in the case of a memory, this means that the module can be easily adapted).
  • the thickness in the mounting area (the thickness when the IC chip 70 is mounted on the multilayer printed wiring board 100) can be reduced. Further, even when ICs are mounted in multiple layers, the total thickness of the substrate itself including the sealing resin can be reduced.
  • the BGA 56 on the back surface is arranged immediately below the BGA 56 on the front surface and the pad 36 p so as not to overlap. That is, as shown in FIG. 13 which is an enlarged view of a part of FIG. 2, the center line XI of the via hole 18 where the BGA 56 is attached and the via hole 18 where the BGA 56 on the back side are attached.
  • the center line X 2 is arranged so as to be shifted from the center line X 2. That is, the connection area of the BGA 56 on the rear surface is arranged immediately below the connection area of the BGA 56 on the front surface and the pad so as not to overlap.
  • BGA56 has smaller connection points than external terminals such as conductive connection pins, and tends to concentrate stress.
  • the thermal expansion coefficient of the material or the like with other printed wiring boards is different, stress is generated due to external factors such as application of heat, and the stress is transmitted to the outer end. Therefore, the generated stress is transmitted to the substrate.
  • the BGAs 56 on both surfaces are formed so as to overlap, the stress is transmitted to the opposite surface. This can cause poor connections on the other side.
  • the BGAs 56 do not overlap, the stress is buffered, making it less likely to cause connection failures.
  • the IC chip 122 is a memory that generates a small amount of heat
  • the IC chip 70 is a logic IC that generates a large amount of heat.
  • FIG. 11A is a cross-sectional view of a multilayer printed wiring board according to a modification of the first embodiment
  • FIG. 11B is a plan view.
  • the pads 36 p are arranged in a staggered manner.
  • FIG. 12 is a sectional view of a multilayer printed wiring board according to a modification of the first embodiment. As in this modified example, it is also possible to place the IC chips 122B in a stack on the IC chip 122A.
  • a single-sided circuit board 1 OA as a basic unit constituting the multilayer printed wiring board is obtained by attaching a copper foil 12 to one surface of an insulating substrate 10.
  • a copper foil 12 is attached to one surface of an insulating substrate 10.
  • the insulating base material may be, for example, a glass cloth epoxy resin base material, a glass cloth bismaleimide triazine resin base material, a glass cloth polyphenylene ether resin base material, an aramide non-woven fabric, an epoxy resin base, or an aramide non-woven fabric.
  • a hard laminated substrate selected from polyimide resin substrates can be used, but glass cloth eboxy resin substrates are most preferred.
  • Inorganic fillers such as glass, alumina, and zirconia may be dispersed in the resin of the insulating base material.
  • the thickness of the insulating substrate 10 is desirably 20 to 600 m. The reason for this is that if the thickness is less than 200 m, the strength decreases and handling becomes difficult, and the reliability of the electrical insulation becomes low. If the thickness exceeds 600 m, fine via holes are formed. This is because filling the conductive paste becomes difficult and the substrate itself becomes thick.
  • the thickness of the copper foil 12 is desirably 5 to 18 m. The reason for this is that when forming an opening for forming a via hole in an insulating substrate using laser processing as described later, the hole is too thin to penetrate; This is because it is difficult to form a conductor circuit pattern having a fine line width.
  • epoxy resin is made of glass. It is preferable to use a single-sided copper-clad laminate obtained by laminating a copper foil and a pre-preda which is immersed in a cloth to form a B-stage, and heating and pressing. The reason is that the positions of the wiring patterns and via holes do not shift during handling after the copper foil is etched, and the positional accuracy is excellent.
  • a transparent protective film 14 is attached to the surface of the insulating substrate opposite to the surface to which the copper foil is attached (FIG. 3 (B)).
  • a polyethylene terephthalate (PET) film having a pressure-sensitive adhesive layer thickness of 1 to 20 m and a film thickness of 10 to 50 m is used.
  • This laser processing is performed by a pulse oscillation type carbon dioxide laser processing apparatus.
  • the processing conditions are: pulse energy 0.5 to 100 mJ, pulse width 1 to 100 S, pulse interval 0.5 ms or more, shot It is desirable that the number be in the range of 3 to 50.
  • the diameter of the via forming opening 16 that can be formed under such processing conditions be 50 to 250.
  • the protective film can be used as a printing mask when a solder bump as described later is formed by printing a conductive paste.
  • solder containing Cu, Zn or Sb it is desirable to use solder containing Cu, Zn or Sb.
  • the high melting point and the low fluidity of the paste itself make it difficult to cause a short circuit with another adjacent conductor circuit. Therefore, electrical connectivity and reliability are improved.
  • a commonly used solder paste such as Sn / Pb or Sn / Ag or a conductive paste made of metal particles such as copper and gold may be used.
  • This desmear treatment is desirably performed by dry treatment such as oxygen plasma discharge treatment, corona discharge treatment, ultraviolet laser treatment, or excimer laser treatment.
  • the PET film 15 attached to the substrate was peeled off, and the electrolytic copper plating raised on the upper part of the opening was removed by belt sander polishing, buff polishing, etc., and flattened. (Fig. 4 (A)).
  • a plating process is performed to form a projecting conductor made of electrolytic solder plating, that is, a conductive bump 24 is formed so as to slightly protrude from the surface of electrolytic copper plating 18 (FIG. 4 (B)).
  • the conductive bumps formed at this time were formed of SnZCu (97: 3).
  • a resin adhesive is applied to the surface of the insulating substrate 10 including the conductive bumps 24 to form the adhesive layer 26, and then the copper foil 12 of the insulating substrate 10 is formed. Peel off the PET film on top (Fig. 4 (C)).
  • Such a resin adhesive is applied to, for example, the entire surface of an insulating substrate including the conductive bumps or the surface not including the conductive bumps, and is an adhesive layer made of an uncured resin in a dried state. Is formed as This adhesive layer is preferably pre-cured for easy handling, and its thickness is preferably in the range of 5 to 50 / m.
  • the adhesive layer is desirably made of an organic adhesive, such as epoxy resin.
  • an organic adhesive such as epoxy resin.
  • PPE thermosetting polyphenolene
  • the resin be at least one resin selected from the group consisting of resin, composite resin of epoxy resin and silicone resin, and BT resin.
  • the uncured resin which is an organic adhesive
  • a curtain coat, a spin coat, a roll coat, a spray coat, a screen printing, or the like can be used as an application method of the uncured resin which is an organic adhesive.
  • the formation of the adhesive layer can also be performed by laminating an adhesive sheet. At this time, two types of single-sided circuit boards are created.
  • One is a single-sided circuit board (hereinafter, referred to as a single-sided circuit board A) having an opening 10a by a router, punching, or the like on the board (FIG. 4 (D)).
  • a single-sided circuit board A having an opening 10a by a router, punching, or the like on the board (FIG. 4 (D)).
  • the other is a single-sided circuit board described below (hereinafter, referred to as a single-sided circuit board B) having no opening.
  • the single-sided circuit board A manufactured according to the above steps (1) to (7) is A substrate having an opening in the substrate is formed by a heater, punching, laser, or the like.
  • the area to be formed has an area of 3% or more of the area of the iC chip to be mounted.
  • the IC chip cannot be mounted because there is no allowance for unavoidable misalignment such as alignment of the IC chip. Also, no area is reserved for implementation.
  • a copper foil as a conductor layer is provided on one surface of the insulating base material, a filling via hole is provided in an opening reaching the copper foil from the other surface, and a solder bump made of solder is provided on the filling via hole.
  • the metal layer in the portion where the etching resist is not formed is:
  • a conductor circuit pattern including a via land is formed.
  • the etchant is preferably at least one aqueous solution selected from aqueous solutions of sulfuric acid hydrogen peroxide, persulfate, cupric chloride, and ferric chloride.
  • the entire surface of the copper foil is previously etched to a thickness of 1 to 10 m, more preferably It can be as thin as 2 to 8 m.
  • the inner diameter of the peer land as a part of the conductor circuit is almost the same as the diameter of the via hole, but the outer diameter is preferably formed in a range of 50 to 250 m.
  • a thin film layer 29 of tin or the like may be formed on the surface of the conductor circuit formed in (8) by electroless plating (FIG. 6 (C)).
  • An electroless plating bath for forming such a tin-containing plating film uses a tin borofluoride solution or a tin-thiourea chloride solution, and the plating treatment condition is a temperature of about 20 ° C to 60 ° C. Is preferably about 1 to 5 minutes. According to such an electroless plating treatment, a copper-tin substitution reaction based on the formation of a metal complex of thiourea occurs on the surface of the copper pattern, and a tin thin film layer having a thickness of 0.01 to lim is formed.
  • the surface of the conductor circuit 28 formed in the step (7) is subjected to a roughening treatment as necessary, and the tin layer formed in the step (8) is formed on the roughened layer. You can also.
  • the above-mentioned roughening treatment is for improving the adhesion to the adhesive layer and preventing peeling (delamination) when forming a multilayer.
  • Roughening methods include, for example, soft etching, blackening (oxidation) and reduction, formation of copper-nickel-phosphorus needle-shaped alloy plating (manufactured by EBARA UGILITE, trade name: Inter-plate), There is surface roughening with an etching solution called "Mech Etch Pond” manufactured by Mec.
  • the roughened layer is preferably formed using an etching solution.
  • the roughened layer is formed by etching the surface of a conductive circuit from a mixed aqueous solution of a cupric complex and an organic acid using an etching solution.
  • an etching solution can dissolve the copper conductor circuit pattern under oxygen-existing conditions such as spraying and bubbling, and the reaction is presumed to proceed as follows.
  • A represents a complexing agent (acting as a chelating agent), and n represents a coordination number.
  • the generated cuprous complex dissolves under the action of an acid and combines with oxygen to form a cupric complex, which again contributes to copper oxidation.
  • the cupric complex used in the present invention is preferably a cupric complex of azoles.
  • the etching solution composed of the organic acid-cupric complex includes a cupric complex of azoles and an organic acid (if necessary). And halogen ion) in water.
  • Such an etchant is formed, for example, from an aqueous solution in which 10 parts by weight of an imidazole copper (II) complex, 7 parts by weight of glycolic acid, and 5 parts by weight of potassium chloride are mixed.
  • the single-sided circuit board B may be formed without performing a roughening treatment or forming a coating layer.
  • Such a resin adhesive is applied to, for example, the entire surface of the insulating base material including the solder bumps or the surface not including the solder bumps, and forms an adhesive layer made of an uncured resin in a dried state. It is formed.
  • This adhesive layer is preferably precured for easy handling, and its thickness is preferably in the range of 5 to 50 m.
  • the adhesive layer is desirably made of an organic adhesive.
  • the organic adhesive include epoxy resin, polyimide resin, thermosetting borief enolen ether (PPE), and epoxy resin and thermoplastic resin. It is desirable to use at least one resin selected from a composite resin, a composite resin of an epoxy resin and a silicone resin, and a BT resin.
  • the method of applying the uncured resin which is an organic adhesive
  • spray coating, screen printing, etc. such as Rikitenko, Spincoat, Rollko, etc.
  • the formation of the adhesive layer can also be performed by laminating an adhesive sheet.
  • the single-sided circuit board B manufactured according to the steps (8) to (10) has a conductor circuit on one surface of the insulating base material 10 and has a soldered surface on the other surface.
  • the single-sided circuit board B With the surface on the conductive bump side of the single-sided circuit board A facing downward, the single-sided circuit board B is laminated in the same direction with respect to that surface, and the solder bump 24 side of the single-sided circuit board B is A copper foil 30 having a mat surface with a surface roughness of 1.0 zm and a thickness of 5 to 18 and having a mat surface facing the surface is laminated on the surface (FIG. 7 (A) ), The heating temperature is 150 to 200, the pressure is 1 to 1 OMPa, and the heating is pressed to integrate the single-sided circuit board A and the single-sided circuit board B (Fig. 7 (B))).
  • a metal or resin film is sandwiched between the press plates in the opening 10a of the single-sided circuit board A. This is effective to prevent the adhesive from flowing out and to prevent the positional deviation and the pressure from being uneven during the pressing. In this case, nothing needs to be inserted, or only a lining plate having a convex portion may be placed.
  • Such a heating press is more preferably performed under reduced pressure, and the single-sided circuit board A and the single-sided circuit board B are bonded by hardening the unhardened resin adhesive layer 26.
  • the copper foil 30 is adhered by curing the adhesive layer 32.
  • a photosensitive dry film resist is attached to the surfaces of the copper foils 12 and 30 and then exposed and developed along a predetermined circuit pattern to form an etching resist.
  • etching the metal layer in the portion where the etching resist is not formed a conductor circuit 36 and a conductor circuit 38 including via hole lands are formed.
  • solder-resist chips 40 are formed outside the single-sided circuit boards A and B, respectively (FIG. 8 (A)).
  • a solder-resist composition is applied to the entire outer surface of the circuit board A and B, and after the coating film is dried, a photomask film having an opening drawn thereon is placed on the coating film. Exposure and development are performed to form openings 44 exposing the conductor circuit and the solder pad portion located immediately above the via hole, respectively.
  • a film may be attached and exposed, developed, or opened with a laser.
  • Solder pads (openings 44) exposed directly above the via holes from the openings in the solder resist obtained in the step (13) above are provided with conductive bumps, conductive poles or conductive terminals as external terminals. Before disposing the conductive pins, it is preferable to form a metal layer made of “nickel 52—gold 54” on each solder pad portion (FIG. 8 (B)).
  • the thickness of the nickel layer 52 is desirably 1 to 7 m, and the thickness of the gold layer 54 is desirably 0.01 to 0.06 m.
  • the reason for this is that if the nickel layer is too thick, This is because the value increases, and if the thickness is too thin, it is easy to peel.
  • the gold layer is too thick, the cost increases, and if it is too thin, the effect of adhering to the solder body decreases.
  • a single layer of a tin or noble metal layer may be formed.
  • a solder body is supplied on a metal layer made of nickel-gold, which is provided on the solder pad portion, and a conductive bump as an external terminal is formed by melting and solidifying the solder body.
  • the conductive poles or conductive pins are joined to the solder pads to form a multilayer circuit board (Fig. 1 (A)).
  • solder transfer method As a method for supplying the solder body, a solder transfer method or a printing method can be used.
  • solder transfer method a solder foil is bonded to a pre-preda and this solder foil is etched leaving only a portion corresponding to an opening to form a solder pattern to form a solder carrier film.
  • solder carrier film is applied to the solder-resist opening of the board with a flux, then laminated so that the solder pattern contacts the pads, and heated to transfer.
  • the printing method is a method in which a printing mask (metal mask) having an opening at a position corresponding to a pad is placed on a substrate, and a solder paste is printed and heated.
  • a printing mask metal mask
  • solder paste As the solder, tin-silver, tin-indium, tin-zinc, tin-bismuth, tin-antimony and the like can be used. It is desirable that their melting points be lower than the melting point of the conductive bumps.
  • an appropriate solder is supplied onto each solder pad exposed from the opening of the solder resist layer to form a conductive bump, or a conductive pole or a conductive T pin is connected.
  • solder material for connecting the conductive balls 56 and the T pins tin / antimony solder, tin Z silver solder, tin / silver / copper solder having a melting point higher than the melting point of the conductive bump may be used. preferable.
  • the multilayer printed wiring board 60 has a single-sided circuit board A and a single-sided circuit board B laminated in the same direction, and a single-sided circuit board B.
  • a single-sided circuit board is adhered to the single-sided circuit board by heating and pressing, with the copper foil 30 facing the solder bump side so that the matte surface faces the single-sided circuit board.
  • the copper foil 12 of the single-sided circuit board A and the copper foil 30 crimped on the single-sided circuit board B 2 are etched to form conductor circuits 36 and 38, respectively. Was formed.
  • the copper foil 30 With the copper foil 30 having a matte surface facing the solder bump 24 side of the single-sided circuit board B (FIG. 9 (A)), the copper foil 30 is placed on the single-sided circuit board by a vacuum heating press. Crimp to B (Fig. 9 (B)). Then, with the etching protection film attached, an etching process is performed, and the copper foil is selectively etched to form a conductor circuit 38 having a predetermined pattern, thereby forming a double-sided circuit board B (FIG. 9). (C)).
  • the copper foil 12 of the single-sided circuit board A shown in FIG. 4 (C) is etched to form a conductor circuit 36 (FIG. 10 (A)), and the board 10 is opened by a router or punching. Drill 0a (Fig. 10 (B)). Then, vacuum heating press is performed on the single-sided circuit board A with the double-sided circuit board B on which the conductor circuits 38 are formed in the step of FIG. 9 (C) facing (FIG. 10 (C)). (Fig. 10 (D)).
  • two single-sided circuit boards are stacked and integrated to form a multilayer into two layers.
  • the number of single-sided circuit boards can be increased to increase the number of single-sided circuit boards as required.
  • a single-sided circuit board constituting a multilayer printed wiring board is manufactured.
  • This circuit board uses, as a starting material, a single-sided copper-clad laminate obtained by laminating a copper foil with a pre-preparer made of a glass cloth impregnated with an epoxy resin to form a B-stage, and hot pressing.
  • the thickness of the insulating base material is 75 m
  • the thickness of the copper foil is 18 m
  • a 12 / m-thick adhesive layer is formed on the surface of the laminate opposite to the surface on which the copper foil is formed.
  • a PET film having a thickness of 12 m and having a thickness of 12 m is laminated.
  • a high peak short pulse oscillation type carbon dioxide laser processing machine made by Mitsubishi Electric was used to form an opening for forming a via hole, and a 22 m thick PET film was laminated on the resin surface as a whole. Then, a glass film epoxy resin substrate having a substrate thickness of 60 jm was irradiated with a laser beam from the PET film side by a mask image method to form an opening for forming a 150 ⁇ via hole at a speed of 100 holes / second.
  • an electrolytic soldering process is performed to form a soldering layer on the copper plating layer filled in the opening, and the surface of the insulating base material has a thickness of 3 to 3 mm. Form a solder bump protruding 10 m.
  • An opening is formed in the insulating base material formed in the step (5) by a router, punching, laser or the like.
  • the opening area was formed between 15 and 70%. In the present example, it was formed at 36.5%.
  • the single-sided circuit board A manufactured in accordance with the above (1) to (6) is a circuit board to be arranged in an upper layer in the case of multilayering, and an opening is an area where an IC chip is mounted.
  • the surface of the conductor circuit obtained in (7) above was subjected to an electroless plating treatment using a tin borofluoride-thiourea solution as an electroless plating bath at a plating condition of about 45 ° C for about 5 minutes.
  • a tin thin film layer having a thickness of 1 may be formed.
  • the single-sided circuit board A manufactured according to the above-mentioned steps (6) to (8) is a board to be multilayered in combination with the single-sided circuit board B.
  • a coarse copper-nickel-lin A roughened surface may be provided by an oxide layer or etching.
  • the viscosity was measured using a rotor type No. 4 at 60 rpm with a B-type viscometer (Tokyo Keiki, DVL-B type) and a rotor type No. 3 at 6 rpm.
  • solder resist composition obtained in the above (13) was applied to a thickness of 20 m on the surface of the circuit board of the multilayer substrate obtained in the above (11).
  • the substrate was electrolessly plated with 2 g / l of potassium gold cyanide, 75 g / l of ammonium chloride, 50 g / l of sodium citrate, and 10 g / l of sodium hypophosphite. Immersion at 93 ° C for 23 seconds to form a 0.03 / m-thick gold plating layer on the nickel plating layer, and to form a coating metal layer consisting of the nickel plating layer and the gold plating layer . In some cases, a single layer of tin or a noble metal layer may be formed.
  • solder paste consisting of tin-zinc-silver solder with a melting point of about 190 ° C was printed on the solder pad exposed from the opening of the solder-resist layer covering the upper single-sided circuit board A. By reflowing at ° C, solder poles were connected on both sides to produce a multilayer printed wiring board.
  • the multilayer printed wiring board according to the modification 1 of the first embodiment has the same configuration as that of the first embodiment (the via holes 18 are shifted between the upper and lower single-sided substrates and the BGA 56 is removed from immediately below). Bumps were formed of Sn / 'Zn (97: 3).
  • the multilayer printed wiring board of Modification 2 of Embodiment 1 has the same configuration as that of Embodiment 1 described above, but the conductive bumps are formed of SnZSb (95: 5).
  • the multilayer pudding 1 and the wiring board according to the modified example 3 of the embodiment 1 have the same configuration as that of the above-mentioned embodiment 1, but the conductive pump is formed of Sn / Pb (97: 3).
  • the multilayer printed wiring board according to Modification 4 of Example 1 has the same configuration as that of Example 1 except that the conductive bumps are formed of Sn / Ag (95: 5).
  • the conductive bumps are made of SnZSu (97: 3).
  • the configuration shown in FIG. As described above, the external terminal 56 on the rear surface is disposed immediately below the external terminal 56 on the front surface.
  • the conductive bumps are formed of Sn / Su (97: 3).
  • the via hole 18 of the single-sided circuit board on the upper surface was disposed immediately above the via hole 18 of the single-sided circuit board on the lower surface.
  • the conductive bumps are formed of Sn / Su (97: 3).
  • the external terminals 56 on the rear surface are arranged immediately below the external terminals 56 on the front surface, and the via holes of the single-sided circuit board on the lower surface are provided.
  • a via hole 18 of a single-sided circuit board on the upper surface was arranged immediately above 18.
  • FIG. 15 (A) a multilayer printed wiring board was formed from a single-sided circuit board by the manufacturing method described in Japanese Patent Application Laid-Open No. 10-13028.
  • FIG. 15 (B) shows a state where the multilayer printed wiring board shown in FIG. 15 (A) is mounted on a dough board 90.
  • FIG. 15 (C) shows a state where IC chips 7OA and 70B are placed in a stack.
  • the non-through holes were filled with a conductive base to form via holes 118, and the single-sided circuit boards were laminated without using conductive bumps.
  • Via holes 1 1 8 are arranged in a stack.
  • the land 1336 was formed by extending the conductor circuit connected to the via hole ..
  • the wire 13 of the 1C chip 70 was connected to the land 1336 by a wire 172.
  • the multilayer printed wiring board of Comparative Example 2 has the same configuration as that of Comparative Example 1 described above, except that the non-through holes were filled by plating instead of the conductive paste.
  • a PKG substrate on which an IC chip is mounted is connected to the upper surface of the substrate, and a multilayer substrate formed by a subtra system in which only electronic components such as capacitors are mounted is connected to the lower surface of the substrate.
  • a multi-layer board made by a sub-transistor method in which a multilayered IC chip is mounted on the top surface of the board and only electronic components such as capacitors are mounted on the side where the BGA is placed (Doo board 90).
  • Example 1 the configuration in which the stacked structure (the via hole is disposed immediately above the via hole) and the external terminal is separated from immediately below the external terminal on the opposite surface is considered to have electrical connectivity and reliability. It was confirmed that the properties were the best. On the other hand, the stacked structure, in which the external terminals are at the same position, deteriorated quickly. Again, it was shown that the generated stress was difficult to be relieved.
  • the conductive bumps mixed with Cu, Zn, and Sb had higher reliability than other conductive metals.
  • the multilayer printed wiring board has pads for connecting external terminals from both sides, it is possible to connect another printed wiring board or the like to both sides. . As a result, the degree of freedom in drawing out the wiring is increased, and a structure in which IC chips can be multilayered and stacked can be obtained.
  • the combination of Zn and Sb can further improve the reliability.
  • the reliability can be improved by not forming the via hole in a stacked structure, or by providing external terminals on the opposite surfaces immediately below the external terminals when external terminals are provided on both surfaces.
  • FIG. 17 the configuration of a multilayer printed wiring board formed by laminating single-sided circuit boards according to the second embodiment of the present invention will be described with reference to FIGS. 17 and 18.
  • FIG. 17 the configuration of a multilayer printed wiring board formed by laminating single-sided circuit boards according to the second embodiment of the present invention will be described with reference to FIGS. 17 and 18.
  • FIG. 17 the configuration of a multilayer printed wiring board formed by laminating single-sided circuit boards according to the second embodiment of the present invention will be described with reference to FIGS. 17 and 18.
  • FIG. 17 (A) shows a configuration of a multilayer printed wiring board 100 constituting a package substrate
  • FIG. 17 (B) shows an IC chip 70 mounted on the multilayer printed wiring board 100.
  • the state is shown.
  • Fig. 18 (A) shows the multilayer structure shown in Fig. 17 (A). A state in which the IC chip 70 of the printed wiring board is resin-molded
  • FIG. 18 (B) shows a state in which the IC module 120 is stacked on the multilayer printed wiring board 100 on which the IC chip 70 is mounted. ing.
  • the multilayer printed wiring board 100 is formed by laminating two layers of a single-sided circuit board A and a single-sided circuit board B.
  • the upper surface of the single-sided circuit board A and the lower surface of the single-sided circuit board B are covered with a solder resist layer 40.
  • an opening (zaddy portion) 10 & for forming an IC chip is formed in the center of the upper single-sided circuit board A.
  • a conductive circuit 36 and a bonding pad 36a are formed on the upper surface of the single-sided circuit board A, and a BGA 5 for IC module connection is formed in the opening 44 of the solder resist layer 40 on the conductive circuit 36. 6 are located.
  • a via hole 18 is formed below the conductive circuit 36 and the bonding pad 36 p in an opening 16 penetrating the insulating base material 10.
  • a solder bump 24 for connecting to the conductor circuit 28 of the lower single-sided circuit board B is arranged.
  • the single-sided circuit board A and the lower single-sided circuit board B are connected via an adhesive layer 26.
  • a metal layer 28a for heat dissipation of the IC chip 70 is provided at the center of the upper surface of the lower single-sided circuit board B.
  • a via hole 18a for heat radiation is provided below the conductor circuit 28 on the upper surface of the lower single-sided circuit board B.
  • FIG. 19 (B) is a plan view of Fig. 17 (B), and Fig. 19 (A) is a state of the multilayer printed wiring board shown in Fig. 17 (B) before the solder resist layer is formed. Show. As shown in FIG. 19 (A), the conductor circuit 36 immediately above the via hole 18 is formed in a circular shape, and the bonding pad 36 p directly connected to the via hole 18 is formed in a rectangular shape. As shown in FIG.
  • the shape of the opening 44a is an ellipse, but this shape may be a circle, an oval shape, a polygon, or a shape as shown in FIG. 20 (B). Alternatively, a quadrangular shape exposing the tips of all the bonding pads 36 may be used.
  • FIG. 17 (B) the multilayer printed wiring board 100
  • the IC chip 70 is accommodated on the metal layer 28a.
  • the IC chip 70 is connected to the bonding pad 36 p below the opening 44 a of the multilayer printed wiring board side solder resist layer 40 by the wire 72.
  • a plan view of FIG. 17 (B) is shown in FIG. 20 (A).
  • the IC chip 70 and the opening 10a are molded with resin 74.
  • an IC module 120 is connected to a BGA 56 on the front side of the multilayer printed wiring board 100 via a terminal 132.
  • the BGA 56 on the back side of the multilayer printed wiring board is connected to a printed wiring board (not shown).
  • the IC module 120 is made by molding the IC chip 122 mounted on the terminal board 130 with resin 124, and the IC chip 122 and the terminal 133 of the terminal board 130. And are connected by bonding with wire 128.
  • a bonding pad 36p is directly connected to a via hole 18 made of a conductive material filled in a non-through hole. That is, the conductive circuit (bonding pad) 36 p is connected to the conductive material (via hole) 18 by filling the non-through hole leading to the conductive circuit (bonding pad) 36 p with a conductive material. Therefore, unlike the conventional technique described above with reference to FIG. 24, the conductive material (via hole) and the conductive circuit (bonding pad) can be connected without via-hole lands. Since a via hole land having a diameter larger than the line width of the bonding pad is not used, the wiring density can be increased.
  • the multilayer printed wiring board 100 of the second embodiment has BGAs on the front and back surfaces.
  • the IC module 120 is mounted via the BGA 56 on the front surface, it can be connected to the printed wiring board via the BGA 56 on the rear surface. Also, the degree of freedom of the form of the IC module to be mounted is increased.
  • BGA 56 are arranged so that they do not overlap. That is, as shown in FIG.
  • the center line X 1 of the via hole 18 for attaching the BGA 56 and the center line X 2 of the via hole 18 for attaching the BGA 56 on the rear surface are arranged so as to be shifted from each other. Thereby, the same effect as in the first embodiment can be obtained.
  • the IC chip 122 is a memory that generates a small amount of heat
  • the IC chip 70 is a logic IC that generates a large amount of heat.
  • a metal layer 28a is provided directly below the IC chip 70, and the metal layer 2.8a is connected to the BGA 56 via holes 18a. With this configuration, heat can be efficiently transmitted to the printed wiring board connected to the BGA 56, and the heat can be radiated.
  • a multilayer printed wiring board according to a modification of the second embodiment may be configured as in the modification of the first embodiment described above with reference to FIGS. 11 and 12.
  • the method for manufacturing the multilayer printed wiring board according to the second embodiment of the present invention is the same as that of the above-described first embodiment, and thus the description is omitted. Note that, as Modification Example 1 and Modification Example 2 of the manufacturing method of the second embodiment, the same configurations as Modification Example 1 (FIG. 11) and Modification Example 2 (FIG. 12) of the manufacturing method of the first embodiment are used. Can also be adopted.
  • FIG. 21 (A) shows a cross section of the multilayer printed wiring board according to the third embodiment
  • FIG. 21 (B) shows a state where an IC chip is mounted on the multilayer printed wiring board
  • FIG. 22 (A) is a plan view of the multilayer printed wiring board of FIG. 21 (A)
  • FIG. 22 (B) is a plan view of the multilayer printed wiring board of FIG. 21 (B).
  • a circular bonding pad 36 p is provided immediately above the via hole 18, and the wire 72 is bonded.
  • the bonding pads 36 p are disposed immediately above the via holes 18 made of a conductive material filled in the non-through holes, so that the bonding pads do not need to be routed. Therefore, the wiring density can be increased.
  • the shape of the bonding pad is circular, but various shapes such as an elliptical shape, an oval shape, and a polygonal shape can be adopted.
  • Example 2 The manufacturing method of the second embodiment is the same as that of the above-described first embodiment, and a description thereof will not be repeated.
  • the multilayer printed wiring board according to the first modification of the second embodiment has the same configuration as that of the second embodiment (the via holes 18 are shifted between the upper and lower single-sided substrates, and the BGA 56 is removed from immediately below). Bumps were formed of Sn / Zn (97: 3).
  • the multilayer printed wiring board according to the modification 2 of the second embodiment has the same configuration as that of the second embodiment, except that the conductive bumps are made of Sn / Sb (95: 5).
  • the multilayer printed wiring board according to the third modification of the second embodiment has the same configuration as that of the second embodiment, except that the conductive bumps are formed of Sn / Pb (97: 3).
  • the multilayer printed wiring board according to the fourth modification of the second embodiment has the same configuration as that of the second embodiment, except that the conductive bumps are formed of SnZAg (95: 5).
  • the conductive bumps are formed of Sn / Su (97: 3).
  • the external terminals 56 on the rear surface are arranged immediately below the external terminals 56 on the front surface.
  • the conductive bumps are formed of Sn / Su (97: 3).
  • the via hole 18 of the single-sided circuit board on the lower surface was disposed immediately above the via hole 18 of the single-sided circuit board on the lower surface.
  • the conductive bumps are made of SnZSu (97: 3).
  • the external terminals 56 on the back surface are arranged immediately below the external terminals 56 on the front surface, and the via holes 18 of the single-sided circuit board on the lower surface are directly above the external terminals 56.
  • a via hole 18 of a single-sided circuit board on the upper surface was arranged on the upper surface.
  • FIG. 15 (A) a multilayer printed wiring board was formed from a single-sided circuit board by the manufacturing method described in Japanese Patent Application Laid-Open No. 10-13028.
  • FIG. 15 (B) shows a state in which the multilayer printed wiring board shown in FIG. State.
  • FIG. 15 (C) shows a state where 1 ⁇ chips 708 and 70B are placed in a stack.
  • non-through holes were filled with conductive paste to form via holes 118
  • single-sided circuit boards were laminated without using conductive bumps.
  • Pier holes 1 18 were arranged in a stack.
  • a land 136 extended from a conductor circuit connected to the via hole was formed, and connected to the land 136 by a wire 172 from a wire pad of the IC chip 70.
  • the multilayer printed wiring board of Comparative Example 4 had the same configuration as that of Comparative Example 3 described above, but the non-through holes were filled by plating instead of the conductive paste.
  • Example 2 the PKG board on which the IC chip was mounted was connected to the upper surface of the board, and the lower surface of the board was connected to a multi-layer board made by the subtra method in which only electronic components such as capacitors were mounted .
  • FIG. 23 shows the average values obtained by simply measuring the inductance of the five pieces prepared in Example 1 and Comparative Examples 3 and 4, respectively. The measurement results are simulation results. At the same time, a continuity test was performed for reliability tests (500 cycles, 100 cycles, 200 cycles in 1 cycle of 135/3 min ⁇ 1 65 ° C / 3 min under heat cycle conditions) 0 cycles and 30000 cycles).
  • the inductance was smaller than that of the conventional one (comparative example), and the electrical characteristics and reliability were secured. It was confirmed that the conductive bumps containing Cu, Zn, and Sb had higher reliability than other conductive metals. Furthermore, it was confirmed that the electrical connection and reliability were excellent when the stack structure was not used (the via hole was placed directly above the via hole) and the external terminal was separated from directly below the external terminal on the opposite side. Was done.
  • the dead space can be reduced. For this reason, Compared with the comparative example, even if an IC with the same number of clocks is mounted, it is possible to reduce the size by almost 5 to 10%.
  • electrical characteristics such as a reduction in inductance can be improved.
  • the reliability is improved by using the conductive bump.
  • the via hole is not formed in a stack structure or when external terminals are provided on both sides, reliability can be improved by not providing an external terminal on the opposite surface immediately below the external terminal.

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Abstract

片面回路基板A、Bからなり、ICチップ70を収容する多層プリント配線板100は、表面及び裏面にBGA56が配置され、表面のBGA56を介してICモジュール120を実装した状態で、裏面のBGA56を介してプリント配線板に接続することができる。このため、実装されるICモジュールの形態の自由度が増し、種々のICモジュールを搭載することができる。

Description

明 細 書 多層プリント配線板 技術分野
本発明は、 I Cチップなどの電子部品を実装する多層プリント配線板に関し、 特に、 I Cチップを多層化することができ、 かつ、 応力などの影響を受けるこ とのない多層プリント配線板に関するものである。 背景技術
片面に導体層を有し、 I VH (インナ一バイァホ一ル） 構造からなる絶縁基 板を多層化した技術が、 提案されている （例えば、 特開平 1 0 _ 1 3 0 2 8号 など） 。 それらは、 一方の絶縁基板の導体層と他方の絶縁基板のバイァホール とを接続させることにより、 電気的に接続を行うものである。 外層の導体回路 上には I Cチップ、 コンデンサなどの電気部品を適時実装させることにより、 その機能を発揮させる。 従来技術としては特開平 10-13028号公報がある。
第 2 4図に従来技術に係る I Cチップ搭載用プリン卜配線板を示す。ここで、 第 2 4図 （A) は平面図を、 第 2 4図 （B ) は、 第 2 4図 （A) の B— B断面 を示している。 第 2 4図 ( B ) に示すようにプリント配線板を構成する基板 1 1 0は、 I Cチップ 1 7 0を収容するためのキヤビティ一 1 1 0 aと、 表面と 裏面を接続するバイァホール 1 1 8とを有している。 バイァホール 1 1 8のラ ンド 1 1 8 aには、 矩形状のボンディングパッド 1 3 6がー体に形成されてい る。 パイァホール 1 1 8の裏面側には、 導体回路 1 3 8を介して半田バンプ 1 5 6が接続されている。 バイァホールランド 1 1 8 aと一体に形成されたボン ディングパッド 1 3 6は、 先端がソルダーレジスト層 1 4 0の開口 1 4 4から 突出することで外部に露出し、 I Cチップ 1 7 0の端子 1 7 1とワイヤー 1 7 2によりワイヤ一ボンディングされている。
I Cチップを実装した基板の薄膜化、 高機能化が要求されている。 その理由 として、 例えば、 携帯電話、 カメラ、 パソコンなどの電子製品の筐体が、 小型 ィ匕、 薄膜化していることにある。 それらの筐体に収めるためには、 すべての材 料、 部品を薄くし、 つ、 機能を低下させることがないようにしなければなら ない。 そのため、 I Cチップを多層化、 積層 （三次元実装） することを検討さ れている。 その技術としては、 I Cチップ上に直接 I Cチップを実装して、 多 層化、 即ち、 下層 I Cチップ上に、 ダイボンディングして上層 I Cチップを実 装することで積層している。 積層した各 I Cチップはワイヤーボンディングを 経て接続させている。 それにより、 同一面積下において、 高密度化と共に小型 化を実現できる。
しかしながら、 I Cチップを積層したものは、 リペアすることができない。 また、 実装した後にワイヤーボンディングで接続を取るため、 ワイヤ一ポンデ ィングで接続を取つた後でしか I Cチップもしくは基板を検査することしかで きない。 そのために、 I Cチップの内の 1つでも不具合があると、 実装された 基板自体が使用することができないということになつてしまう。
さらに、 積層した回路の下部もしくは I Cチップ間には、 回路を形成してお らず、 配線の引き回しをすることができない。 そのために、 クロック数などの 増加に伴い、 配線長が長くなることとなる。 設計変更や仕様変更の際には、 適 時実装形成を検討しなければならない。
本発明は、 上述した課題を解決するためになされたものであり、 その目的と するところは、 構造的にも容易に多層化でき、 設計などの仕様変更に耐え得る 多層プリント配線板を提供することにある。
また、 I Cチップを実装した基板において、 配線密度を高めることが要求さ れている。 このためには、 ワイヤ一ボンディングを行うボンディングパッドを 高密度で配置する必要がある。 しかしながら、 第 2 4図 （A) に示すように、 ボンディングパッド 1 3 6をバイァホールランド 1 1 8 aと一体に形成する場 合には、 ボンディングパッド 1 3 6の線幅よりも外形の大きなバイァホールラ ンド 1 1 8 aを配置するために、 ボンディングパッドを高密度で配置すること ができなかった。
本願発明は、 上述した課題を解決するためになされたものであり、 その目的 とするところは、 ワイヤ一ボンディングの配線密度を高めることができる多層 •配線板を提供することにある。 発明の開示
発明者が鋭意研究した結果、 上記課題を解決するために、 I Cチップなどの 電子部品が実装され、 外部端子を有する多層プリント配線板において、 外部端 子を両面に配置する構造を案出した。 該多層プリント配線板の両面から外部端子を接続するパッドを有しているこ とから、 その両面に別のプリント配線板などを接続することが可能となる。 例 えば、 表面の外部端子を介して他の I Cモジュールを実装した状態で、 裏面の 外部端子を介してプリント配線板に接続することができる。 また、 実装される I Cモジュールの形態の自由度が増す。 特に、 I Cチップの直下にも外部端子 が配設されていることが望ましい。 それにより、 配線の引き出す自由度が増す し、 さらに I Cチップの多層化、 積層をすることをでき得る構造となる。 配線 面積を少なくするため、 基板の小型化がなされる。
また、 別の見方をすれば、 該多層プリント配線板に形成される回路は、 該基 板上に実装された I Cチップに接続させ外部へと引き出されている回路 （P G K回路) と、 I Cモジュールに接続され該多層プリント配線板を介して外部へ 引き出される回路 (インタ一ポーザ回路) との 2種類が混在している。 それら を適時効率よく、 接続させるためには、 両面に外部端子を形成させる方が望ま しい。 ィンターポーザと P K G基板との 2つの役目を一枚の基板で果たすこと ができるのである。そのために、小型化、高機能化をすることができる。また、 この場合、 多層プリント配線板あるいは別の基板で不良を引き起こしたとして も、検査を行うことができ、多層プリント配線板に別の基板 ( I Cモジュール) を取り付ける前に対応できる。 別の基板 ( I Cモジュール) を設計変更 （例え ば、 メモリ一であれば容量を変更した等の場合を意味する) したとしても、 容 易に適応することができる。
また、 本発明は、 I Cチップなどの電子部品が実装され、 外部端子を有する 多層プリン卜配線板において、 実装エリアにザダリを有し、 前記外部端子を両 面に配置することを技術的特徴とする。 ここで、 外部端子とは、 B GA、 P G A、 バンプ (半田もしく金属) などの外部へ接続し得る端子を意味する。 ザグリが形成されていることから、 その実装エリアにおける厚み (多層プリ ント配線板に I Cチップを実装した状態での厚み) を薄くすることができる。 さらに、 I Cを多層化して実装しても封止樹脂を含めた基板自体の総厚みを薄 くすることもできる。
また、 上記の両面構造によると、 例えば、 該多層プリント配線板の片面に、 I Cチップを実装したプリント配線板を接続し、 その反対面には、 コンデンサ などの I Cチップ以外の電子部品を実装した基板を接続させることができる。 いわば、 インターポーザ的な役目を果たすこともできる。 両面に、 I Cチップ などを含んだプリント配線板を接続する場合は、 スタック構造 （三次元実装） となり得る。 特に、 I Cチップの下部領域でも外部端子を形成することが可能 となる。
第 1 3図に示すように、 外部端子 5 6の直下には、 反対面の外部端子 5 6が 重ならないことが望ましい。 ここで、 （A l )、 （B l )、 （C I ) は、第 2図中の 外部端子を拡大して示し、 （A 2 )、 （B 2 )、 ( C 2 ) は、 （A l )、 （B l )、 ( C 1 ) 中の外部端子の斜視図である。 この場合、 外部端子が接触している領域の 直下に、 反対面の外部端子の接触している領域が重ならないことを意味してい る。 それにより、 外部端子に発生している応力などをダイレクトに伝わること を防止し、 端子の位置ズレ、 接触不良を防止し、 電気的な接続や信頼性を低下 させることがない。 そもそも外部端子は、 主として B GA (ボールグリッドァ レイ）、バンプ等であるために、導電性バンプなどの外部端子と比べると接続箇 所が小さく、 応力が集中し易い。 また、 他のプリント配線板との材料等の熱膨 張率が異なると、 熱が加わる (例えば、 ヒートサイクル条件下） などの外的な 要因によって応力が発生し、 その応力が反対面の外部端子へ伝わるが、 基板も しくは外部端子において応力が緩和される。 そのために、 反対面の外部端子へ の影響を受けない。 逆に応力がダイレクトに伝わると、 反対面の外部端子の接 続部において、 剥がれ、 クラックや、 外部基板との接触不良などの不具合を弓 I き起こす。
また、 片面の外部端子および外部端子のパット領域 （ランドを含む場合もあ る） の直下には、 反対面の外部端子が重ならないことが望ましい。 外部端子の パッドの下部にめっき、導電性ペーストなどの導電性材料を充填したときには、 パット領域までは、 その応力の影響を受けてしまうことがあり、 その領域を外 して、 反対面の外部端子の接続領域を配設することにより、 確実に応力の影響 を受けなくする。
電子部品の実装領域には、 ビアが形成されていて、 近接する部分に放熱機能 を有する金属層が形成されていることが望ましい。 特に、 I Cチップ直下に金 属層を設けて、 該金属層にビア （非貫通孔） を介して外部端子に接続させるこ とが望ましい。 その構成にすることにより、 外部端子に接続されたプリント配 線板側へ熱を効率よく伝達させ、 放熱することができるのである。
外部端子は、 スタック状のバイァホールに接続され、 かつ、 外部端子に接続 されるバイァホールは、 第 1 3図中に示すように、 隣接層のバイァホールと中 心線 （X l、 X 2 ) をずらして配置されることが望ましい。
スタック構造直上に、 外部端子を形成したものであると、 外部端子を起因と して発生した応力が直接基板内に伝達されるのである。 そのために、 基板内も しくは反対面の外部端子へとその応力の影響を受けるのである。 基板内であれ ば、 スタックビアの接続を阻害するし、 反対面の外部端子であれば、 接続不良 を引き起こしてしまうのである。 しかしながら、 バイァホールの中心線からず らして、 スタック状にバイァホールを形成させると、 その応力の伝達が緩衝さ れるのである。 バイァホ一ル内にめっき、 導電性ペーストなどを充填したとき に効力を発生する。 導電性材料を充填させることで応力が伝わり易い状態にな る。
本発明の多層プリント配線板は、 絶縁材料に形成された非貫通孔に導電性材 料が充填されて成る片面もしくは両面回路基板を 2層以上積層し構成すること が最適である。 製造方法としては、 サブトラ法、 アディティブ法 （ビルドアツ プ法含む) ででも行えることができる。 しかしながら、 サブトラ法では、 2層 以上を貫通するスルーホールを有する構造により外部端子を配置したのである なれば、 応力を緩衝することができない。 それ故に、 適用することができない 場合がある。
また、 ビルドアップ法であれば、 心材が含有されない樹脂絶縁層を用いたな らば、 ザダリ部分を形成することは、 樹脂絶縁材料での形状を安定化させるこ とが難しいので、 適用することができない場合がある。
片面回路を用いることが望ましい。 片面もしくは両面回路基板を接続させる 導電性バンプの融点は、 外部端子の接着剤 （例えば、 B G Aの接着用半田） の 融点よりも高いことが望ましい。 それにより、 導電性バンプの溶解自体を防止 することができるのである。 その逆に、 導電性バンプの融点が外部端子の接着 剤の融点よりも低い場合、 外部端子を実装する際、 その温度では、 導電性バン プがかなりの部分で溶解してしまうために、 基板内で流動してしまう。 流動す る範囲が大きいと導電性バンプを原因として隣の導体層とショートを引き起こ してしまう。一方、流動する範囲が小さいと、基板間で応力が発生してしまう。 その応力が緩和されないと位置ズレを引き起こされてしまう。 そのために、 導 電性バンプの厚みが薄くなり、 密着強度や電気特性が低下してしまう。
特に、融点は 2 0 0 °Cを以上、 3 5 0 °C以下であるものが望ましい。 2 0 0 未満では、 表層の半田との融点の差が小さい、 あるいは、 低くなるために、 I Cチップを実装する際、 溶解、 拡散などを引き起こし、 隣にある独立した導体 回路と短絡してしまうことがある。 3 5 0 °Cを超えると、 金属自体が硬くなり すぎてしまい、 接続性が低下する。 そのために、 導体回路との接合ができなく なってしまうことがある。 また、 その温度で融解しょうとすると、 絶縁材料で ある樹脂が、 溶解してしまうために、 絶縁材料での絶縁性が低下してしまう。 さらに、 220°C〜320。Cの範囲ものがより望ましい。その範囲であれば、 高温高湿下、 ヒートサイクル条件化などの信頼性試験においても、 導電性バン プが拡散することがない。 Sn/Pb、 SnZAg、 Su/Cu、 SnZZn、 SnZSb、 S nZAg/Cuなどの半田や、 スズ、 鉛などの金属を導電性バ ンプとして用いることができる。 このとき融点が 20 O 以上 350°C以下で あることが望ましい。
前述の導電性バンプ内に Cu、 Znもしくは S bが配合されていることによ り、 金属自体の流動を抑えることができるのである。 つまり、 一旦再固化した 金属に Cu合金、 Zn合金もしくは S b合金が形成される。 その合金が I Cチ ップの実装時などの熱の影響を受けて溶解することを防止し、 導電性金属の拡 散などの不具合を抑えるのである。そのために、ショートすることがなくなり、 電気特性を向上させることができるのである。
また、 ヒートサイクル試験、 高温放置などの信頼性試験のとき、 特に昇温時 (低温→高温） あるいは高温下で放置させても、 導電性金属の固化の再溶解す ることを抑制される。 そのために信頼性試験も向上させることができる。 また、 信頼性試験後の導体層とバイァホールとの密着強度が低下しない。 そ のために、 電気特性も低下することがなくなるので、 電気特性を向上させるこ とができる。 さらに Ct Znもしくは S b含有の導電性金属では金属自体の 流動性が抑えられる。 そのため、 バイァホールピッチをさらに狭くすることが でき、 高密度化した多層プリント配線板を得ることが可能になる。
また、 発明者が鋭意研究した結果、 上記課題を解決するために、 実装する電 子部品に対してボンディングパッドからワイヤーボンディングする多層プリン ト配線板において、
絶縁材料の片面もしくは両面に導体回路が形成され、 導体回路へ至る非貫通 孔に導電性材料が充填された基板で、
前記非貫通孔の直上の導体回路を前記ボンディングパッドとして用いるこ とを技術的特徴とする。
また、 実装する電子部品に対してボンディングパッドからワイヤーボンディ ングする多層プリント配線板において、
絶縁材料の片面もしくは両面に導体回路が形成され、 導体回路へ至る非貫通 孔に導電性材料が充填された基板を、 非貫通孔に充填された導電性材料上に形 成された導電性バンプを介して積層することで形成され、
前記非貫通孔に充填された導電性材料の直上の導体回路を前記ボンディング パッドとして用いることを技術的特徴とする。
本発明では、 非貫通孔に充填された導電性材料の直上の導体回路をボンディ ングパッドとして用いることで、 該導体回路から基板の外側に向かって導体回 路を引き出すことなく、 非貫通孔を介して下層へ配線を引き出すことができ、 非貫通孔であるため、 貫通孔であるスルーホールのように全層に渡ってスルー ホールェリァを取ることがなく、その後も自由に配線を配置することができる。 それ故に、 ボンディングパッド領域の配線が高密度にできるにも関わらず、 そ の周囲は、 無理な配線形成によるデッドスペースが要らなくなり、 配線の自由 度が増す。
更に本発明は、 実装する電子部品に対してボンディングパッドからワイヤ一 ボンディングする多層プリント配線板において、
絶縁材料の片面もしくは両面に導体回路が形成され、 導体回路へ至る非貫通 孔に導電性材料が充填された基板で、
前記非貫通孔の直上の導体回路を前記ボンディングパッドとして用いて、 前 記ボンディングパッドの直下に非貫通孔を配置したことを技術的特徴とする。 また、 実装する電子部品に対してボンディングパッドからワイヤーボンディ ングする多層プリント配線板において、
絶縁材料の片面もしくは両面に導体回路が形成され.， 導体回路へ至る非貫通 孔に導電性材料が充填された基板で、 非貫通孔に充填された導電性材料上に形 成された導電性バンプを介して積層され、
前記非貫通孔の直上の導体回路を前記ボンディングパッドとして用いて、 前 記ボンディングパッドの直下に非貫通孔を配置したことを技術的特徴とする。 本発明では、 非貫通孔に充填された導電性材料に直接接続された導体回路を ボンディングパッドとしてある。 即ち、 導体回路 （ボンディングパッド） に至 る非貫通孔に導電性材料を充填することで、 導体回路 （ボンディングパッド） とパイァホールとを接続してあるので、 導電性材料 （バイァホール） と導体回 路 （ボンディングパッド） とをバイァホールランドを介することなく接続でき る。 ボンディングパッドの線幅よりも直径の大きなバイァホールランドを用い ないため、 配線密度を高めることができる。
該導体回路から基板の外側に向かって導体回路を引き出すことなく、 非貫通 孔を介して下層へ配線を引き出すことができ、 非貫通孔であるため、 貫通孔で あるスルーホールのように全層に渡ってスルーホールェリァを取ることがなく、 その後も自由に配線を配置することができる。 それ故に、 ボンディングパッド 領域の配線が高密度にできるにも関わらず、 その周囲は、 無理な配線形成によ るデッドスペースが要らなくなり、 配線の自由度が増す。
導電材料としては、 めっき、 導電性ペーストを用いることができる。 めっき を用いることが望ましい。 導電ペーストは、 ワイヤーを打った後にへこみを生 じることがあるからである。
( C u含有金属バンプ）
導電性バンプ内に C uが配合されていることにより、 金属自体の拡散を抑え ることができるのである。 つまり、 一旦固化した導電性バンプの金属に C u合 金が形成される。 その合金が基板にかかる様々な熱履歴 (例えば、 ァニール処 理、 めっき処理、 I Cチップ実装工程など） の影響を受けても金属溶解を防止 し、 導電性バンプ金属の拡散などの不具合を抑える。 そのために、 抵抗変化や ショート、 電気性能劣化を抑え、 電気特性を向上させることができる。
また、 高温放置、 ヒートサイクル試験などの信頼性試験のとき、 特に高温下 での放置あるいは昇温 （低温→高温） させても、 固化した導電性バンプの再溶 解や拡散を抑制させる。
さらに、 導電性バンプと導体部分の界面への水分の浸入を抑制させるので、 界面における水分を起点とする膨張、 収縮が発生することがなくなる。 界面付 近における部分的な電気的な絶縁状態 （該水分が隙間を形成させることを意味 する) を作り出さないので、 電気的な接続性が確保される。 そのために信頼性 試験も向上させることができるのである。
さらに、 信頼性試験後の導体層とバイァホールとの間には、 水分が浸入しな いことから密着強度が低下しない。 水分が浸入すると、 温度上昇した際、 その 水分が起点となり膨らむことがある。 そのために、 隙間を形成したり、 クラッ クなどが発生したりしてしまい、 密着性が低下してしまう。 その発生がないた めに、 接触性の低下による強度低下がなくなり、 信頼性を向上させることがで さる。
さらに C u含有の導電性金属では金属自体の拡散性が抑えられる。そのため、 バイァホールピッチをさらに狭くすることができるので、 高密度化した多層プ リント配線板を得ることが可能である。
固化した導電性金属と導体回路との界面には、 C u—導電性金属からなる合 金層が形成されている。 その合金膜の形成が保護膜となり、 該導電性金属のそ の他の部分の金属の流動を防止しているのである。また、その膜の形成により、 熱履歴や熱工程などの熱の影響を受けたとしても、 新たな Cu合金の形成、 特 に導体回路での形成を防止されるので、 導電性金属の流動を抑えられるのであ る。
前述の導電性バンプには、 Sn— Pb— Cu、 S n/Cu, Sn/Ag/C u、 SnZAgZl nZCu、 S nZC uZZ nのいずれか 1つを用いられて いることが望ましい。 これらには、 Cuが配合されているので、 導電性バンプ を用いることで上記作用、 効果を得られる。
また、 鉛を用いる金属材料は、 環境を悪化させる要因となるために、 使用に 対する制限がされているため、鉛を用いない金属材料を用いることが望ましレ^ しかしながらこれ以外の半田の組成であっても C uを配合されているものであ れば用いることができるのである。 前述の導電性バンプにおける C uの配合比 が 0. l〜7w t %であることが望ましい。
0. lwt%未満であると、 固化した後の C u合金の形成が少ないため、 再 溶解した際に、 導電性バンプの流動を抑えられない。 そのために隣り合う別の 導体層とで接続が発生しやすい。また、導電性金属と導体回路の界面において、 その一部分で C u合金膜が形成されない箇所が発生してしまう。 その Cu合金 膜非形成部分から、 導電性金属の溶解、 拡散が発生してしまう。 7wt %を超 えると、融点が高くなり、熱をかけたとしても溶解しにくくなる。そのために、 導電性バンプ自体が硬くなつてしまう。 導体層とパイァホールを接触させたと き、 その硬くなつてしまうので、 導体部分において、 接触しないことや導体に クラックを発生したりするために、 電気接続性や密着性が低下してしまうこと がある。
上述の範囲であれば、 導電性バンプでの流動性を抑えられ、 適切に Cu合金 を形成させることができ、 導体との密着性も確保することができるのである。 さらに、 導電性バンプにおける C uの配合比が 0. 5〜5w t %であること が望ましいのは、 もっとも密着強度が増すことができるのである。 また、 硬度 的にも適度なものであり、 導体間で均一に広がることができるので、 電気接続 性も向上させられる。 さらに導電性バンプを有しているバイァホールを埋めた 導電性金属の種類（めっき、導電性ペースト、それらの複合体など）によらず、 密着性を向上させることができる。
(Zn含有金属バンプ）
導電性バンプ内に Znが配合されていることにより、 金属自体の拡散を抑え ることができる。 つまり、 一旦固化した導電性バンプの金属に Z n合金が形成 される。 その合金が基板にかかる様々な熱履歴 （例えば、 ァニール処理、 めつ き処理、 I Cチップ実装工程など） の影響を受けても金属溶解を防止し、 導電 性バンプ金属の拡散などの不具合を抑えるのである。 そのために、 抵抗変化や ショート、 電気性能劣化を抑え、 電気特性を向上させることができる。
また、 高温放置、 ヒートサイクル試験などの信頼性試験のとき、 特に高温下 での放置あるいは昇温 （低温→高温） させても、 固化した導電性バンプの再溶 解、 拡散を抑制させれる。
さらに、 導電性バンプと導体部分の界面への Z nもしくは Z n合金層が導体 回路の金属などの浸入を抑制する。 つまり、 Z n層がバリア層の役目を果たし ているのである。 その界面における異種物質が形成されると、 その部分は他の 部分と比較すると融点や熱膨張の異なるものが形成されるのである。 そのため にその異種物質を起点とする膨張、 収縮が発生してしまい、 界面付近における 部分的な応力が発生してしまうために、 絶縁性が確保されないのである。 その ために信頼性も低下してしまうのである。
さらに、 信頼性試験後の導体層とバイァホールとの間には、 水分が浸入しな いことから密着強度が低下しない。 水分が浸入すると、 温度上昇した際、 その 水分が起点となり膨らむことがある。 そのために、 隙間を形成したり、 クラッ クなどが発生したりしてしまい、 密着性が低下してしまう。 その発生がないた めに接触性低下による強度低下がなくなり、信頼性を向上させることができる。 さらに Z n含有の導電性金属では金属自体の拡散性が抑えられる。 融点が高 くなりやすいからである。 そのため、 バイァホールピッチをさらに狭くするこ とができ、 高密度化した多層プリント配線板を得ることが可能である。
固化した導電性金属と導体回路との界面には、 Z n—導電性金属からなる合 金層が形成されている。 その合金膜の形成が保護膜となり、 該導電性金属のそ の他の部分の金属の流動を防止する。 また、 その膜の形成により、 熱履歴や熱 工程などの熱の影響を受けたとしても、 新たな Z n合金の形成、 特に導体回路 での形成を防止されるので、 導電性金属の流動を抑えられる。
前述の導電性バンプには、 S n Z Z n、 S n /A g / Z n、 S n / C u / Z nのいずれか 1つを用いられていることが望ましい。 これらには、 Z nが配合 されているので、 導電性バンプを用いることで上記作用、 効果が得られる。 また、 鉛を用いる金属材料は、 環境を悪化させる要因となるために、 使用に 対する制限がされているため、鉛を用いない金属材料を用いることが望ましい。 しかしながらこれ以外の半田の組成であっても Znを配合されているものであ れば用いることができる。
前述の導電性バンプにおける Znの配合比が 0. 1〜10wt%であること が望ましい。
0. lwt %未満であると、 固化した後の Z n合金の形成が少ないため、 再 溶解した際に、 導電性バンプの流動を抑えられない。 そのために隣り合う別の 導体層とで接続が発生しやすい。また、導電性金属と導体回路の界面において、 その一部分で Z n合金膜が形成されない箇所が発生してしまう。 その Z n合金 膜非形成部分から、 導電性金属の溶解、 拡散が発生してしまう。
10wt%を超えると、 融点が高くなり、 熱をかけたとしても溶解しにくくな る。 そのために、 導電性バンプ自体が硬くなつてしまう。 導体層とパイァホー ルを接触させたとき、 その硬くなつてしまうので、 導体部分において、 接触し ないことや導体にクラックを発生したりするために、 電気接続性や密着性が低 下してしまうことがある。
上述の範囲であれば、 導電性バンプでの流動性を抑えられて、 導体との密着 性も確保することができるのである。 さらに、 導電性バンプにおける Znの配 合比が 0. 5〜9wt %であることが望ましいのは、 もっとも密着強度が増す ことができるのである。 また、 硬度的にも適度なものであり、 導体間で均一に 広がることができるので、 電気接続性も向上させることができる。 さらに導電 性バンプを有しているバイァホールを埋めた導電性金属の種類 （めっき 導電 性ペースト、 それらの複合体など） によらず、 密着性を向上させることができ る。
また、 アンチモンを含有したものを用いてもよい。 その場合は、 アンチモン が亜鉛を配合したときと同じ役目を果たしている。 つまり、 アンチモンがバリ ァ層の役目を果たして。 銅との合金層の形成を阻害しているのである。 アンチ モンの配合比は、 0. 1〜10%であることが望ましい。 0. lwt%未満で あると、 固化した後のアンチモン合金の形成が少ないため、 再溶解した際に、 導電性バンプの流動することを抑えられない。 そのために隣り合う別の導体層 との接続が発生しやすい。 また、 導電性金属と導体回路の界面において、 その 一部分でアンチモン合金膜が形成されない箇所が発生してしまう。 そのアンチ モン合金膜非形成部分から、 導電性金属の溶解、 拡散が発生してしまう。
10wt%を超えると、 融点が高くなり、 熱をかけたとしても溶解しにくく なる。 そのために、 導電性バンプ自体が硬くなつてしまう。 導体層とバイァホ ールを接触させたとき、 その硬くなつてしまうので、 導体部分において、 接触 しないことや導体にクラックを発生したりするために、 電気接続性や密着性が 低下してしまうことがある。 上述の範囲であれば、 導電性バンプでの流動性を 抑えて、 導体との密着性も確保することができる。
それ以外にも S nZP b、 S n/A g、 S n/A g/C u等の一般的に適用 される半田ペーストもしくは導電性ペーストをなどを用いてもよい。
(片面回路基板の概要説明）
本発明に係る多層プリント配線板を構成する基本単位としての片面回路基板 は、 絶縁性基材として、 完全に硬化した樹脂材料から形成される硬質の片面銅 箔付き樹脂基材を用いることが望ましい。 このような基板の採用によって、 多 層化するための加熱プレスによって他の片面回路基板と圧着される際に、 プレ スによる絶縁性基材の最終的な寸法の変動がなくなる （収縮がない） ので、 ノ ィァホールの位置ずれを最小限度に抑えて、 ビアランド径を小さくできる。 し たがって配線ピッチを小さくして配線密度を向上させることができる。 また、 基材の厚みを実質的に一定に保つことができるので、 後述するような充填バイ ァホール形成用の開口をレーザ加工によって形成する場合には、 そのレーザ照 射条件の設定が容易となる。
このような絶縁性樹脂基材として、 ガラス布エポキシ樹脂基材、 ガラス布ビ スマレイミドトリアジン樹脂基材、ガラス布ポリフエニレンエーテル樹脂基材、 ァラミド不織布—エポキシ樹脂基材、 ァラミド不織布一ポリイミド樹脂基材か ら選ばれる硬質基材が使用されることが好ましく、 ガラス布エポキシ樹脂基材 が最も好ましい。 それ以外にも、 熱可塑性樹脂にポリイミドなどの熱硬化性樹 脂、 それらの複合体、 感光性樹脂、 光硬化性樹脂を用いてもよい。 絶縁性樹脂 基材の樹脂中にガラス、 アルミナ、 ジルコニァ等の無機フィラーが分散してい てもよい。
また、 上記絶縁性基材の厚さは、 2 0〜 6 0 0 mが望ましい。
その理由は、 2 0 m未満の厚さでは、 強度が低下して取扱いが難しくなると ともに、 電気的絶縁性に対する信頼性が低くなるからである。 また、 ザダリを 形成させたときの形状保持性が低下してしまうときがあるからである。 6 0 0 mを超えると、 微細なパイァホール形成用開口が難くなると共に、 基板その ものが厚くなるためである。
上記絶縁性基材の片面に形成される導体層あるいは導体回路は、 絶縁性基材 上に適切な樹脂接着剤を介して銅箔を貼付し、 その銅箔をエッチング処理する ことによつてそれぞれ形成される。
すなわち、 上記導体層は、 厚さが 5〜5 0 ^ mの銅箔を、 半硬化状態を保持 された樹脂接着剤層を介して絶縁性基材上に加熱プレスすることによつて形成 し、 また導体回路は、 銅箔を加熱プレスした後、 銅箔面に感光性ドライフィル ムを貼付するか、 液状感光性レジストを塗布した後、 所定の配線パターンを有 するマスクを載置し、 露光 ·現像処理することによってめっきレジスト層を形 成し、 その後、 エッチングレジスト非形成部分の銅箔をエッチング処理するこ とによって形成されるのが望ましい。
導体回路を形成させた後に、 ルーター、 レーザ、 パンチングなどで開口を形 成させる。 その開口の大きさとして、 個片である基板にした場合において、 基 板の面積に対して、 1 0〜7 0 %であることが望ましい。 1 0 %未満では、 ザ ダリの形成領域が小さいために、 形成するメリットが小さくなる。 7 0 %を超 えると、 プレスなどのおける強度が保てないし、 外部端子の形成する領域が小 さくなるので、 実装する I Cチップが制限される要因になってしまう。
上記銅箔の絶縁性基材上への加熱プレスは、 適切な温度および加圧力のもと で行なわれ、 より好ましくは、 減圧下において行なわれ、 半硬化状態の樹脂接 着剤層のみを硬化することによって、 銅箔を絶縁性基材に対してしつかりと接 着され得るので、 従来のプリプレダを用いた回路基板に比べて製造時間が短縮 される。
このとさ、 ザダリを形成した場合には、 ザダリ部分を保護するためとその界 面部分における接着剤の流動を防止するために、 保護フィルムを用いるなどし て行う方が望ましい。
なお、 このような絶縁性基材上への銅箔の貼付に代えて、 絶縁性基材上に予 め銅箔が貼付された片面銅張積層板を採用し、 その片面銅張積層板を硫酸一過 酸化水素、 過硫酸塩、 塩化第二銅、 塩化第二鉄の水溶液から選ばれる少なくと も 1種によりエッチング処理して導体回路を形成することもできる。
上記導体回路の各バイァホールに対応した表面には、 導体回路の一部として のランド（パッド）が、 その口径が 5 0〜 2 5 0 mの範囲に形成されるのが好 ましい。
また、 バイァホールをスタックで積層する場合には、 バイァホールの中心線 からずらして形成させるほうが望ましい。 それにより、 スタック構造で伝達さ れる応力を緩衝することができるのである。
上記導体回路の配線パターン表面に粗化層を形成し、 回路基板相互を接合す る接着剤層との密着性を改善し、 剥離 （デラミネーシヨン） の発生を防止する ことが好ましい。
粗化処理方法としては、 例えば、 ソフトエッチング処理や、 黒化 （酸化） 一 還元処理、銅一ニッケルーリンからなる針状合金めつき（荏原ユージライト製： 商品名インタープレート） の形成、 メック社製の商品名 「メックエッチポンド」 なるエツチング液による表面粗化がある。
このような導体回路が形成された絶縁性樹脂基材の表面と反対側の表面から、 導体回路に達するように形成されるバイァホール形成用開口は、 パルスェネル ギ一が 0 . 5〜： L 0 0 m J、 パルス幅が 1〜： L 0 0 s、 パルス間隔が 0 . 5 m s以上、 ショット数が 3〜5 0の条件で照射される炭酸ガスレーザによって 形成されることが好ましく、 その開口径は、 5 0〜2 5 0； mの範囲であるこ とが望ましい。
その理由は、 5 0 /x m未満では開口に導電性物質を充填し難くなると共に、 接続信頼性が低くなるからであり、 2 5 0 を超えると、 高密度化が困難に なるからである。
このような炭酸ガスレーザによる開口形成の前に、 絶縁性基材の導体回路形 成面と反対側の面に樹脂フィルムを粘着させ、 その樹脂フィルム上からレーザ 照射を行うのが望ましい。
この樹脂フィルムは、 バイァホール形成用の開口内をデスミア処理し、 その デスミア処理した後の開口内に電解めつき処理によって金属めつきを充填する 際の保護マスクとして機能し、 またバイァホールの金属めつき層の直上に突起 状導体 （導電性バンプ） を形成するための印刷用マスクとして機能する。
上記樹脂フィルムは、 たとえば、 粘着剤層の厚みが 1〜 2 0 であり、 フ イルム自体の厚みが 1 0〜5 0 // mである P E Tフィルムから形成されるのが 好ましい。
その理由は、 P E Tフィルムの厚さに依存して後述する突起状導体の高さが 決まるので、 1 0 a m未満の厚さでは突起状導体が低すぎて接続不良になりや すく、 逆に 5 0 を超えた厚さでは、 接続界面で突起状導体が拡がりすぎる ので、 ファインパターンの形成ができないからである。
上記バイァホール形成用開口内に導電性物質を充填してバイァホールを形成 するには、 めっき充填や導電性ペースト充填が望ましい。
充填工程をシンプルにして、 製造コストを低減させ、 歩留まりを向上させる ためには、 導電性ペーストの充填が適しているが、 ペースト内の組成比 （導電 性金属、 樹脂、 硬化剤など） によっては硬化収縮が大きくなりすぎてしまうこ とがある。 それよりも充填したときの形状や接続信頼性の点ではめつき充填が 望ましい。
上記めつき充填は、 電解めつき処理または無電解めつき処理のいずれによつ ても行うことができるが、 電解めつき処理によって形成される金属めつき、 た とえば、 すず、 銀、 半田、 銅/すず、 銅/銀等の金属めつきが好ましく、 とく に、 電解銅めつきが最適である。
電解めつき処理により充填する場合は、 上記絶縁性基材の銅箔貼付面 （導体 回路形成面） に予め保護フィルムを粘着させた状態で、 絶縁性基材に形成され た銅箔をめつきリードとして電解めつきを行う。 この銅箔 （金属層） は、 絶縁 性基材の一方の表面の全域に亘つて形成されているため、 電流密度が均一とな り、 バイァホール形成用開口を電解めつきにて均一な高さで充填することがで さる。
ここで、 電解めつき処理の前に、 非貫通孔内の金属層の表面を酸などで活性 化処理しておくとよい。
また、 電解めつきした後、 開口縁から盛り上がった電解めつき （金属） を、 ベルトサンダー研磨やパフ研磨等により除去して、平坦化することが望ましい。 さらに、 めっき処理による導電性物質の充填の代わりに、 導電性ペーストを 充填する方法、 あるいは電解めつき処理又は無電解めつき処理によつて開口の 一部を充填し、 残存部分に導電べ一ストを充填して行うこともできる。
上記導電性ペーストとしては、 銅、 スズ、 金、 銀、 ニッケル、 各種半田から 選ばれる少なくとも 1種以上の金属粒子からなる導電性ペーストを使用できる。 また、 上記金属粒子としては、 金属粒子の表面に異種金属をコーティングし たものも使用できる。 具体的には銅粒子の表面に金、 銀から選ばれる貴金属を 被覆した金属粒子を使用することができる。
なお、 導電性ペーストとしては、 金属粒子に、 エポキシ樹脂などの熱硬化性 樹脂、 ポリフエ二レンスルフイド （P P S ) 樹脂を加えた有機系導電性ペース トが望ましい。
上記レーザ加工によって形成された開口は、 その孔径が 2 0〜1 5 0 ^ mの 微細径であるため、 導電ペーストを充填する場合には、 気泡が残り易いので、 電解めつきによる充填が実用的である。
上述した片面回路基板に形成されるバイァホールは、 その配置密度が、 L S Iチップ等を搭載すべく外側に積層された片面回路基板については最も大きぐ マザ一ボードに接続されるべく外側の他の片面回路基板については最も小さく なるように形成される、 すなわち、 積層される各回路基板に形成されるバイァ ホール間の距離は、 L S Iチップ等を搭載する側の回路基板からマザ一ボード に接続される側の回路基板に向かうにつれて大きくなるように形成されること が好ましく、 このような構成によれば、 配線の引き回し性が向上する、 本発明による多層プリント配線板を製造する上で、 積層される基本単位とな る片面回路基板には、 バイァホール上に突起状導体、 すなわち導電性バンプを 設けて、 他の片面回路基板との電気的接続を確保するように構成することが望 ましい。
この導電性バンプは、 レーザ照射によつて形成された保護フィルムの開口内 に、 めっき充填または導電性ペーストを充填することによって形成されること が望ましい。
上記めつき充填は、 電解めつき処理または無電解めつき処理のいずれによつ ても行うことができるが、 電解めつき処理が望ましい。
電解めつきとしては、 銅、 金、 ニッケル、 スズ、 各種半田等の低融点金属を 使用できるが、 スズめっき又は半田めつきが最適である。
上記導電性バンプの高さとしては、 3〜6 0 mの範囲が望ましい。 この理 由は、 3 m未満では、 バンプの変形により、 バンプの高さのばらつきを許容 することができず、 また、 6 0 mを越えると抵抗値が高くなる上、 バンプを 形成した際に横方向に拡がってショートの原因となるからである。
上記導電性バンプを導電性ペーストの充填によって形成する場合には パイ ァホールを形成する電解めつきの高さのばらつきは、 充填される導電性ペース ト量を調整することにより是正され、 多数の導電性バンプの高さを揃えること ができる。
この導電性ペース卜からなるバンプは、 半硬化状態であることが望ましい。 導電性ペーストは、 半硬化状態でも硬く、 熱プレス時に軟化した有機接着剤層 を貫通させることができるからである。 また、 熱プレス時に変形して接触面積 が増大し、 導通抵抗を低くすることができるだけでなく、 バンプの高さのばら つきを是正することができるからである。
この他に、 例えば、 導電性ペーストを所定位置に開口の設けられたメタルマ スクを用いてスクリーン印刷する方法、 低融点金属である半田べ一ストを印刷 する方法の他、 半田溶融液に浸漬する方法、 無電解もしくは電解めつきによつ て導電性バンプを形成することができる。 上記低融点金属としては、 Sn— Ag系、 Sn— Sb系半田、 Sn— Pb系 半田、 Sn— Zn系半田、 Sn— Pb— Cu系半田、 Sn— Cu系半田、 Ag 一 Sn— Cu系半田、 I n— Cu系半田、 S n— C u— Z n等の C uを配合し たものを用いることがよい。 具体的なものとしては、 SnZPbZCu、 Sn ZCu、 S n/Ag/Cu, S n/Ag/ I n/Cu、 S nZCu/Z n、 S nZZn、 SnZSb、 Sn/Sb/I n、 あるいはスズ、 鉛等の金属が挙げ られる。 基本的には、 半田内に Cu、 Z nあるいは S bが配合されたものを用 いることが望ましい。 導電性ペーストの流動性を抑えることができ、 高温高湿 条件下やヒートサイクル条件下などの信頼性試験においても他のものよりも電 気的な接続性や信頼性で優れているのである。
本発明にかかる多層プリント配線板は、 上述したような、 絶縁性基材の片面 に導体回路が形成されてなる片面回路基板の複数枚が、 所定の方向に積層され てなり、 それらの片面回路基板のうち、 内側に配置された片面回路基板の導電 性バンプ側の表面に対して、 一面がマット処理されてなる銅箔が、 そのマット 面を対向させた状態で圧着され、 かつエッチング処理によって所定の配線パ夕 ーンを有する導体回路に形成されている。
上記銅箔のマット面は、 それ自体公知であるエッチング処理や、 無電解めつ き処理、 酸化還元処理等によって形成することが望ましく、 特に、 エッチング 処理によって形成することが望ましい。
上記エッチング処理としては、 塩化第二銅、 塩化第二鉄、 過硫酸塩類、 過酸 化水素/硫酸、 アルカリエツチャント、 有機酸と第二銅錯体等の薬液を主剤と したエッチング液があり、
上記無電解めつき処理としては、 銅、 ニッケル、 アルミなどの単層の無電解 めっき、 置換めつき、 銅一ニッケル—リンなどの複合めつきなどがあり、 上記酸化還元処理としては、 黒化浴とナ卜リゥ厶などのアル力リ浴である還 元浴で行う処理がある。
上記マット処理された銅箔と絶縁性樹脂基材との間の密着性は、樹脂粘度や、 銅箔の厚さ、 加熱プレス圧等によっても異なるが、 絶縁性樹脂基材が硬質の樹 脂基材であり、 銅箔の厚さが、 5〜 50 の範囲である場合には、 銅箔のマ ット面の粗面度は、 0. 1〜 5 mの範囲であり、 温度は、 120〜250°C で、加熱プレス圧は、 1〜1 OMpaの範囲であり、その結果としてのピール強度 は、 0. 6〜1. 4Kg/cm2の範囲であることが望ましい。
上記銅箔のマット面は、 片面回路基板の導電性バンプ側の面だけでなく、 そ の面から突出する導電性バンプに対しても圧着されるので、 その銅箔をエッチ ング処理して形成される導体回路と導電性バンプ側の面との間およびその導体 回路と導電性ノ ンプとの間の接合性が向上する。
一般的に、 片面回路基板を同一方向に多層に積層する場合には、 めっき液や 洗浄液などに浸漬した後、 乾燥ゃァニールなどの加熱工程を繰り返すため、 金 属層である導体回路が存在しない部分に加わる応力が緩衝されないために、 基 板自体が反ってしまい、 そのために、 導体回路の破断、 断線、 バイァホール部 分での接続不良や充填金属の剥離などが発生してしまい、 電気接続性と信頼性 に低下を引き起こしてしまうことがある。
しかしながら、 本願発明のように、 同一方向に積層された複数の片面回路基 板と銅箔とを加熱プレスによって一体化した後に、 銅箔をエッチング処理して 導体回路を形成し、 その導体回路形成面に対して、 上記方向とは反対方向に他 の片面回路基板を積層して加熱プレスによって一体化される。
この場合には、 より内側に位置する片面回路基板の導電性バンプ側の面に対 して銅箔のマツ卜面が圧着され、 その銅箔をエツチング処理して形成した導体 回路は、 それに対して積層される他の片面回路基板の導電性バンプに接合され るべき導体パッドを少なくとも有する所望の配線パターンに形成することがで きる。
したがって、 基板の導電性バンプ側の面に対する導体回路のピール強度ゃプ ル強度が十分に確保され、 加熱プレスによるパイァホールに対する導体パッド の位置ずれを防止することができるので、 確実な電気的接続を行うことができ る。
また、 この場合には、 加熱プレスを 2回行うことが望ましい。 正確なスケー ルファクタ一を必要とするが、高いピール強度やプル強度を得ることができる。 上記導体回路を形成する銅箔のマット面に対して、 スズ、 亜鉛、 ニッケル、 リンから選ばれる少なくとも 1種類の保護膜または金や白金等の貴金属からな る保護膜を被覆形成してもよい。
このような保護膜の膜厚は、 0 . 0 1〜3 mの範囲が望ましい。 その理由 は、 0 . 0 l ^ m未満では、 マット面の微細な凹凸を完全に被覆できないこと があり、 3 /x mを越えると、 形成したマット面の凹部に保護膜が充填されて、 マツト処理効果が相殺されてしまうことがあるからである。 特に好ましい膜厚 は、 0 . 0 3〜； L mの範囲である。
上記保護膜のうち、 スズからなる保護膜は、 無電解置換めつきによって析出 する薄膜層として形成でき、 マツ卜面との密着性にも優れることから、 最も有 利に適用することができる。
このような含スズめつき膜を形成するための無電解めつき浴は、 ホウフッ化 スズーチォ尿素液または塩化スズーチォ尿素液を使用し、 そのめつき処理条件 は、 2 0 °C前後の室温において約 5分とし、 5 0 °C〜6 0 °C程度の高温におい て約 1分とすることが望ましい。
このような無電解めつき処理によれば、 銅パターンの表面にチォ尿素の金属 錯体形成に基づく銅ースズ置換反応が起き、スズ薄膜層が形成される。銅-スズ 置換反応であるため、 凹凸形状を破壊することなくマツト面を被覆できる。 また、 スズ等の金属に代えて使用することができる貴金属は、 金あるいは白 金であることが望ましい。 これらの貴金属は、 銀などに比べて粗化処理液であ る酸や酸化剤に冒されにくく、 またマツト面を容易に被覆できるからである。 ただし、 貴金属は、 コストが嵩むために、 高付加価値製品にのみ使用されるこ とが多い。 このような金や白金の被膜は、 スパッ夕、 電解あるいは無電解めつ きにより形成することができる。
このような被覆層を設けることによって、 マツト面の濡れ性が均一となり、 バイァホールに対応して形成された導電性バンプとの接合性が向上させるだけ でなく、 樹脂絶縁層を構成する芯材に含浸されている樹脂との接合性も向上さ せることができるため、 電気的接続性と接続信頼性が大幅に改善される。 上記積層 ·加熱プレスにより形成された多層プリント配線板は、 外側の回路 基板の表面を覆つてソルダ一レジスト層を設けることができる。
そのソルダーレジス卜層は、 主として熱硬化性樹脂や感光性榭脂から形成さ れ、 回路基板上のバイァホール位置に対応した個所に開口が形成され、 その開 口から露出する導体回路 （導体パッド） 上に外部端子である半田バンプや、 半 田ポール、 T形の導電性ピン等の半田体が形成される。 外部端子は、 両面に形 成されるのである。
また、 外側に位置する回路基板のうち、 マザ一ボードに接続される側にある 下層にある他の回路基板については、 バイァホールの直上に位置して、 たとえ ば、 4 2ァロイやリン青銅等の金属材料から形成された T形の導電性ピンや、 たとえば、 金、 銀、 半田等の金属材料から形成された導電性ポールを設けるこ とができる。 図面の簡単な説明 第 1図 （A) は、 本発明の第 1実施形態に係る多層プリント配線板の構成を 示す断面図であり、 （B) は該多層プリント配線板に I Cチップを実装した状 態を示す断面図である。
第 2図は、 第 1図 （B) に示す多層プリント配線板に I Cモジュールを搭載 した状態を示す断面図である。
第 3図は、 第 1図に示す多層プリント配線板を構成する片面回路基板の製造 工程図である。
第 4図は、 第 1図に示す多層プリント配線板を構成する片面回路基板の製造 工程図である。
第 5図は、 第 1図に示す多層プリント配線板を構成する片面回路基板の製造 工程図である。
第 6図は、 第 1図に示す多層プリント配線板を構成する片面回路基板の製造 工程図である。
第 7図は、 第 1図に示す多層プリント配線板の製造工程図である。
第 8図は、 第 1図に示す多層プリント配線板の製造工程図である。
第 9図は、 第 1実施形態の第 1改変例に係る多層プリン卜配線板の製造工程 図である。
第 10図は、 第 1実施形態の第 2改変例に係る多層プリント配線板の製造ェ 程図である。
第 1 1図 （A) は、 第 1実施形態の改変例に係る多層プリン卜配線板の断面 図であり、 （B) は、 平面図である。
第 12図は、 第 1実施形態の改変例に係る多層プリント配線板の断面図であ る。
第 13図 （Al) 、 (B 1) 、 (C 1) は、 第 2図中の外部端子を拡大して 示し、 （A2) 、 (B 2) 、 (C 2) は、 （A 1 ) 、 (B 1) 、 (C 1) 中の 外部端子の斜視図である
第 14図（A)は実施例 1の改 1のバイァホールを示す断面図であり、 （B) は実施例 1の改 2のバイァホールを示す断面図であり、 （C) は実施例 1の改 3のバイァホールを示す断面図である。
第 1 5図 （A；) 、 (B) 、 (C) は、 従来技術の多層プリント配線板の説 明図である。
第 1 6図は、 実施例 1と比較例 1、 2とで導通試験の結果を比較した図表で ある。
第 1 7図 （A) は本発明の第 2実施形態に係る多層プリント配線板の構成を 示す断面図であり、 第 1 7図 （B ) は該多層プリント配線板に I Cチップを実 装した状態を示す断面図である。
第 1 8図 （A) は、 第 1 7図 （A) に示す多層プリント配線板の I Cチップ 7 0を樹脂モールドした状態を示す断面図であり、 第 1 8図 （B ) は、 第 1 8 図 （A) に示す多層プリント配線板に I Cモジュールを搭載した状態を示す断 面図である。
第 1 9図（A)は、第 9図（C) に示す多層プリント配線板の平面図であり、 第 1 9図（B )は、第 1 7図（B) に示す多層プリント配線板の平面図である。 第 2 0図 （A) は、 第 1 8図 （A) に示す多層プリント配線板の平面図であ り、 第 2 0図 （B ) は、 第 2実施形態の改変例に係る多層プリント配線板の平 面図である。
第 2 1図 （A) 、 は、 第 3実施形態に係る多層プリント配線板の断面図であ り、 第 2 1図 （B ) は、 該多層プリント配線板に I Cチップを実装した状態を 示す断面図である。
第 2 2図 （A) は、 第 2 1図 （A) の多層プリント配線板の平面図であり、 第 2 2図 （B) は、 第 2 1図 (B ) の多層プリント配線板の平面図である。 第 2 3図は、 実施例 2と比較例 3， 比較例 4とで導通試験の結果を比較した 図表である。
第 2 4図 （A) は、 従来技術に係る多層プリン卜配線板の平面図であり、 第 2 4図 （B) は、 第 2 4図 （A) の多層プリント配線板の断面図である。 発明を実施するための最良の形態
[実施形態]
まず、 本発明の第 1実施形態に係る片面回路基板を積層してなる多層プリン ト配線板の構成について第 1図及び第 2図を参照して説明する。
第 1図 （A) は、 パッケージ基板を構成する多層プリント配線板 1 0 0の構 W
- 22 - 成を示し、 第 1図 （B) は該多層プリント配線板 1 0 0に I Cチップ 7 0を実 装した状態を示している。 第 2図は、 I Cチップ 7 0を実装した多層プリント 配線板 1 0 0に I Cモジュール 1 2 0を積層した状態を示している。
第 1図 （A) に示すように多層プリント配線板 1 0 0は、 2層の片面回路基 板 A、 片面回路基板 Bを積層して成る。 上層の片面回路基板 Aの中央部には、 I Cチップを収容するための開口 （ザダリ部） 1 0 aが形成されている。 片面 回路基板 Aの上面には、 導体回路 3 6が形成されており、 該導体回路 3 6上に I Cモジュール接続用の B GA 5 6が配置されている。 また、 該導体回路 3 6 下に、 絶縁性基材 1 0を貫通する開口 1 6にバイァホール 1 8が形成されてい る。 バイァホール 1 8の下端には、 下層の片面回路基板 Bの導体回路 2 8と接 続するための半田バンプ 2 4が配置されている。 該片面回路基板 Aと、 下層の 片面回路基板 Bとは、 接着剤層 2 6を介して接続されている。 下層の片面回路 基板 Bの上面中央には、 I Cチップ 7 0の放熱のための金属層 2 8 aが設けら れている。 金属層 2 8 aの下方には、 放熱用のバイァホール 1 8 aが設けられ ている。 下層の片面回路基板 Bの上面の導体回路 2 8の下方には、 回路接続用 のパイァホール 1 8が設けられている。 下層の片面回路基板 Bの半田バンプ 2 4には、 導体回路 3 8が接続され、 該導体回路 3 8には、 B GA 5 6が取り付 けられている。 なお、 片面回路基板 Aの上面及び片面回路基板 Bの下面にはソ ルダーレジスト層 4 0が被覆されている。
第 1図 （B ) に示すように、 多層プリント配線板 1 0 0の開口 1 0 a内であ つて、 上記金属層 2 8 aの上には、 I Cチップ 7 0が収容される。 I Cチップ 7 0は、 ワイヤー 7 2により、 多層プリント配線板側の導体回路 （パッド） 3 6 pと接続が取られる。 該 I Cチップ 7 0と開口 1 0 aには、 樹脂 7 4により モールドがなされている。
第 2図に示すように、多層プリント配線板 1 0 0の表面側の B GA 5 6には、 端子 1 3 2を介して I Cモジュール 1 2 0が接続される。 一方、 多層プリント 配線板の裏面側の B GA 5 6は、 図示しないプリント配線板等に接続される。 I Cモジュール 1 2 0は、 端子板 1 3 0上に載置された I Cチップ 1 2 2を樹 脂 1 2 4でモールドしてなり、 I Cチップ 1 2 2と端子板 1 3 0の端子 1 3 2 とは、 ワイヤ一 1 2 8でボンディング接続されている。 第 1実施形態の多層プリント配線板 1 0 0は、 表面及び裏面に B GA 5 6が 配置されているため、 その両面に別のプリン卜配線板などを接続することが可 能となる。 例えば、 表面の B GA 5 6を介して I Cモジュール 1 2 0を実装し た状態で、裏面の B G A 5 6を介してプリント配線板に接続することができる。 また、 実装される I Cモジュールの形態の自由度が増す。
また、 別の見方をすれば、 該多層プリント配線板に形成される回路は、 該基 板上に実装された I Cチップ 7 0に接続させ外部へと引き出されている回路 ( P GK回路） と、 I Cモジュール 1 2 0に接続され該多層プリント配線板を 介して外部へ引き出される回路 （インタ一ポーザ回路） との 2種類が混在して いる。インターポーザと P K G基板の役目を一枚で果たすことができ、小型化、 高機能化を可能にする。 また、 この場合、 多層プリント配線板 1 0 0あるいは I Cモジュール 1 2 0で不良を引き起こしたとしても、 多層プリント配線板に I Cモジュール 1 2 0を取り付ける前に対応できる。 I Cモジュール 1 2 0を 設計変更 （例えば、 メモリーであれば容量を変更した等の場合を意味する） し たとしても、 容易に適応することができる。
ザダリ 1 0 aが形成されていることから、 その実装エリアにおける厚み （多 層プリント配線板 1 0 0に I Cチップ 7 0を実装した状態での厚み) を薄くす ることができる。 さらに、 I Cを多層化して実装しても封止樹脂を含めた基板 自体の総厚みを薄くすることもできる。
第 1実施形態では、 表面の B GA 5 6およぴパッド 3 6 pの直下には、 裏面 の B GA 5 6が重ならないように配置されている。 即ち、 第 2図の一部を拡大 して示す第 1 3図中に示すように、 B GA 5 6を取り付けるバイァホール 1 8 の中心線 X Iと、 裏面の B GA 5 6を取り付けるパイァホール 1 8の中心線 X 2とがずれるように配置されている。 即ち、 表面の B GA 5 6およびパッドの 接続領域の直下に、裏面の B GA 5 6の接続領域が重ならないように配置されて いる。 B GA 5 6は、導電性接続ピン等の外部端子に比べると接続箇所が小さく、 応力が集中しやすい。また、他のプリント配線板との材料等の熱膨張率が異なる と、 熱が加わるなどの外的な要因により応力が発生し、その応力が、外部端へと 伝達されるからである。そのために、 発生した応力が基板にも伝えられる。 この とき、両面の B GA 5 6が重なり合うように形成されていれば、応力が反対面へ 伝わる。そのために、 反対面での接続不良を引き起こすことがある。 しかしなが ら B GA 5 6が重なっていないと、その応力が緩衝されるので、接続に不具合を 引き起こしにくくなるのである。 第 1実施形態では、 I Cチップ 1 2 2は発熱量の小さいメモリであり、 I C チップ 7 0は発熱量の多いロジック I Cである。 この I Cチップ 7 0の直下に 金属層 2 8 aを設けて、 該金属層 2 8 aにバイァホール 1 8 aを介して B G A 5 6に接続させる。 その構成にすることにより、 B GA 5 6に接続されたプリ ン卜配線板側へ熱を効率よく伝達させ、 放熱することができるのである。 第 1 1図 （A) は、 第 1実施形態の改変例に係る多層プリン卜配線板の断面 図であり、 第 1 1図 （B) は平面図である。 この改変例では、 パッド 3 6 pが 千鳥状に配置されている。
第 1 2図は、 第 1実施形態の改変例に係る多層プリント配線板の断面図であ である。 この改変例のように、 I Cチップ 1 2 2 Aの上に、 スタック状に I C チップ 1 2 2 Bを載置することも可能である。
以下、 第 1実施形態に係る多層プリント配線板を製造する方法の一例につい て、 添付図面を参照にして具体的に説明する。
( 1 ) 本発明にかかる多層プリント配線板を製造するに当たって、 それを構 成する基本単位としての片面回路基板 1 O Aは、 絶縁性基材 1 0の片面に銅箔 1 2が貼付けられたものを出発材料として用いる (第 3図 (A) )
この絶縁性基材は、 たとえば、 ガラス布エポキシ榭脂基材、 ガラス布ビスマ レイミドトリアジン樹脂基材、 ガラス布ポリフエ二レンエーテル榭脂基材、 ァ ラミド不織布一エポキシ樹脂基材、 ァラミド不織布一ポリイミド榭脂基材から 選ばれる硬質な積層基材が使用され得るが、 ガラス布ェボキシ樹脂基材が最も 好ましい。 絶縁性基材の樹脂中にガラス、 アルミナ、 ジルコニァ等の無機フィ ラーが分散していてもよい。
上記絶縁性基材 1 0の厚さは、 2 0〜6 0 0 mが望ましい。 その理由は、 2 0 m未満の厚さでは、 強度が低下して取扱が難しくなるとともに、 電気的 絶縁性に対する信頼性が低くなり、 6 0 0 mを超える厚さでは微細なバイァ ホールの形成および導電性ペーストの充填が難しくなるとともに、 基板そのも のが厚くなるためである。
また銅箔 1 2の厚さは、 5〜1 8 mが望ましい。 その理由は、 後述するよ うなレーザ加工を用いて、 絶縁性基材にバイァホール形成用の開口を形成する 際に、 薄すぎると貫通してしまうからであり、 逆に厚すぎるとエッチングによ り、 微細な線幅の導体回路パターンを形成し難いからである。
上記絶縁性基材 1 0および銅箔 1 2としては、 特に、 エポキシ樹脂をガラス クロスに含潰させて Bステージとしたプリプレダと、 銅箔とを積層して加熱プ レスすることにより得られる片面銅張積層板を用いることが好ましい。 その理 由は、 銅箔がエッチングされた後の取扱中に、 配線パターンやバイァホールの 位置がずれることがなく、 位置精度に優れるからである。
(2) 次に、 絶緣性基材の銅箔が貼付けられた表面と反対側の表面に、 透明 な保護フィルム 14を貼付ける （第 3図 （B) ) 。
この保護フィルム 14は、 粘着剤層の厚みが 1〜20 m、 フィルム自体の 厚みが 10〜50 mであるようなポリエチレンテレフ夕レー卜 （PET) フ イルムが使用される。
(3) 次いで、 絶縁性基材上に貼付けられた PETフィルム 14上から炭酸 ガスレーザ照射を行つて、 P E Tフィルムを貫通して、 絶縁性基材 10の表面 から銅箔 （あるいは導体回路パターン） 12に達する開口 16を形成する （第 3図 (C) )
このレーザ加工は、 パルス発振型炭酸ガスレーザ加工装置によって行われ、 その加工条件は、 パルスエネルギーが 0. 5〜 100m J、 パルス幅が 1〜 1 00 S, パルス間隔が 0. 5 m s以上、 ショット数が 3〜 50の範囲内であ ることが望ましい。
このような加工条件のもとで形成され得るビア形成用開口 16の口径は、 5 0〜250 であることが望ましい。
なお 上記保護フィルムは 後述するような半田バンプを導電性ペーストの 印刷によって形成する場合には、 その印刷用マスクとして使用され得る。 この 場合、 半田として、 Cu、 Znもしくは Sbが配合されたものを用いることが 望ましい。 S n/P bと比較すると融点が高いこととペースト自体の流動性が 小さいことから、 隣り合う別の導体回路とのショート (短絡) を引き起こしに くい。そのため、電気接続性や信頼性が向上されるからである。しかしながら、 Sn/Pb、 S n/Agなどの一般的に用いられている半田ペーストや銅、 金 などの金属粒子からなる導電性ペーストを用いてもよい。
(4) 前記 （3) の工程で形成された開口 16の側面および底面に残留する樹 脂残滓を除去するために、 デスミア処理を行う。
このデスミア処理は、 酸素プラズマ放電処理、 コロナ放電処理、 紫外線レー ザ処理またはエキシマレーザ処理等の乾式処理によって行われることが望まし い。
(5) 次に、 デスミア処理した基板 10の銅箔 12面に対して、 めっき保護フ イルムとしての P E Tフィルム 1 5を貼付した後 （第 3図 （D) ) 、 銅箔 1 2 をめつきリードとする電解銅めつき処理を施して、 開口内に電解銅めつきを充 填して、 充填バイァホール 1 8を形成する （第 3図 （E) ) 。
なお、 電解銅めつき処理の後、 基板に貼付した P E Tフィルム 1 5を剥離さ せ、 開口の上部に盛り上がった電解銅めつきを、 ベルトサンダー研磨やバフ研 磨等によって除去して平坦化させてもよい （第 4図 （A) ) 。
( 6 ) 上記 （5 ) の電解銅めつき処理を施した後、 銅めつき 1 8をめつきリー ドとする電解半田。めっき処理を施して、電解半田めつきからなる突起状導体、 すなわち、 導電性バンプ 2 4を電解銅めつき 1 8表面から僅かに突出するよう に形成する （第 4図 （B) ) 。 このとき形成した導電性バンプは、 S n ZC u ( 9 7 ： 3 ) で形成した
( 7 ) 次いで、 絶縁性基材 1 0の導電性バンプ 2 4を含んだ表面に樹脂接着 剤を塗布して接着剤層 2 6を形成した後、 絶縁性基材 1 0の銅箔 1 2上に貼付 した P E Tフィルムを剥離させる （第 4図 （C) ) 。
このような樹脂接着剤は、 例えば、 絶縁性基材の導電性バンプを含んだ表面 全体または導電性バンプを含まない表面に塗布され、 乾燥化された状態の未硬 化樹脂からなる接着剤層として形成される。 この接着剤層は、 取扱が容易にな るため、 プレキュアしておくことが好ましく、 その厚さは、 5〜5 0 / mの範 囲が望ましい。
前記接着剤層は、 有機系接着剤からなることが望ましく、 有機系接着剤とし ては、 エポキシ樹脂.. ポリイミド樹脂、 熱硬化型ポリフエノレンェ一テル （P P E) 、 エポキシ樹脂と熱可塑性樹脂との複合樹脂、 エポキシ樹脂とシリコ一 ン掛脂との複合樹脂、 B Tレジンから選ばれる少なくとも 1種の榭脂であるこ とが望ましい。
有機系接着剤である未硬化樹脂の塗布方法は、 カーテンコ一夕、 スピンコー 夕、 ロールコ一夕、スプレーコート、スクリーン印刷などを使用できる。また、 接着剤層の形成は、 接着剤シートをラミネートすることによつてもできる。 このとき、 2種類の片面回路基板を作成する。
1つは、 基板にルーターやパンチング等により、 開口 1 0 aを有する片面回路 基板 （以下片面回路基板 Aと称する） である （第 4図 （D) ) 。
もう一つは、 開口を有さない後述する片面回路基板 （以下片面回路基板 Bと 称する） である。
上記 （1 ) 〜 （7 ) の工程にしたがって作製された片面回路基板 Aは、 ルー ター、 パンチング、 レーザ等により、 基板内に開口を有するものを形成する。 形成するエリアは実装する i Cチップの面積の 3 %以上の面積で形成される。
2 %未満では、 I Cチップのァライメント等の不可避的な位置ズレに対する許 容がなくなるため、 I Cチップを実装することができないからである。 また、 実装するために領域も確保されないからである。
絶縁性基材の一方の表面に導体層としての銅箔を有し、 他方の表面から銅箔 に達する開口に充填バイァホ一ルを有するとともに、 その充填バイァホール上 に半田めつきからなる半田バンプを形成し、 さらに半田バンプを含んだ絶縁性 基材の表面に接着剤層を有して形成され、 本発明にかかる多層プリント配線板 を作製する際に、 上層に位置して積層される回路基板、 またはマット面を有し てなる銅箔とともに両面回路基板を形成する回路基板として採用されることが 望ましい。
次に、 上記片面回路基板 Aの下層に積層される他の片面回路基板 Bを作製す る。
( 8 ) まず、 上記 ( 1 ) 〜 ( 6 ) の工程と同様に処理した後 (第 5図 (A) 〜 （G) 参照） 、 絶縁性基材 1 0の半田バンプ 2 4形成面に、 エッチング保護 フィルム 2 5を貼付け （第 6図 （A) ) 、 銅箔 1 2を所定の回路パターンのマ スクで披覆した後、 エッチング処理を施して、 導体回路 (ビアランドを含む) 2 8及び I Cチップ直下の放熱板として機能する導体層 2 8 aを形成する （第 6図 （B) ) 。 ト
Figure imgf000028_0001
レジストを形成し、エッチングレジス卜非形成部分の金属層を：
ビアランドを含んだ導体回路パターンを形成する。
このエッチング液としては、 硫酸一過酸化水素、 過硫酸塩、 塩化第二銅、 塩 化第二鉄の水溶液から選ばれる少なくとも 1種の水溶液が望ましい。
上記銅箔をエッチングして導体回路 2 8を形成する前処理として、 ファイン パターンを形成しやすくするため、 あらかじめ、 銅箔の表面全面をエッチング して厚さを 1〜1 0 m、より好ましくは 2〜8 m程度まで薄くすることがで きる。
導体回路の一部としてのピアランドは、 その内径がバイァホール口径とほぼ 同様であるが、 その外径は、 5 0〜2 5 0 mの範囲に形成されることが好ま しい。 (9) 上記 （8) で形成した導体回路の表面に対して、 無電解めつき処理に よってスズ等の薄膜層 29を形成してもよい （第 6図 （C) ) 。
このような含スズめっき膜を形成するための無電解めつき浴は、 ホウフッ化 スズーチォ尿素液または塩化スズーチォ尿素液を使用し、 そのめつき処理条件 は、 20°C〜60°C程度の温度において約 1〜5分とすることが望ましい。 このような無電解めつき処理によれば、 銅パターンの表面にチォ尿素の金属 錯体形成に基づく銅—スズ置換反応が起き、 厚さ 0. 01〜l imのスズ薄膜 層が形成される。
なお、 上記（7)の工程で形成した導体回路 28の表面に対して必要に応じて 粗化処理を施し、 その粗化層上に上記 （8) の工程で形成したスズ層を形成す ることもできる。
また、 スズ層に代えて、 亜鉛、 ニッケル、 リンから選ばれる少なくとも 1種 類からなる保護膜または金や白金等の貴金属からなる保護膜で被覆するのが望 ましい。
上記粗化処理は 多層化する際に、 接着剤層との密着性を改善し、 剥離 （デ ラミネーシヨン） を防止するためである。
粗化処理方法としては、 例えば、 ソフトエッチング処理や、 黒化 (酸化) 一 還元処理、銅—ニッケル一リンからなる針状合金めっき（荏原ュ一ジライト製: 商品名インタ一プレート) の形成、 メック社製の商品名 「メックエッチポンド」 なるエッチング液による表面粗化がある。
上記粗化層の形成は、 エツチング液を用いて形成されるのが好ましく、 たと えば、 導体回路の表面を第二銅錯体と有機酸の混合水溶液からエツチング液を 用いてエツチング処理することによつて形成することができる。 かかるエッチ ング液は、 スプレーやバブリングなどの酸素共存条件下で、 銅導体回路パター ンを溶解させることができ、 反応は、 次のように進行するものと推定される。
Cu + Cu (II) An →2 Cu (I) An/2
2 Cu (I) An/2 +n/402 +nAH (エアレーション)
→2 Cu (II) An +n/2H20
式中、 Aは錯化剤 （キレート剤として作用） 、 nは配位数を示す。
上式に示されるように、 発生した第一銅錯体は、 酸の作用で溶解し、 酸素と 結合して第二銅錯体となって、 再び銅の酸化に寄与する。 本発明において使用 される第二銅錯体は、 ァゾール類の第二銅錯体がよい。 この有機酸—第二銅錯 体からなるエッチング液は、 ァゾール類の第二銅錯体および有機酸 （必要に応 じてハロゲンイオン） を、 水に溶解して調製することができる。
このようなエッチング液は、 たとえば、 イミダゾール銅（I I )錯体 1 0重 量部、 グリコール酸 7重量部、 塩化カリウム 5重量部を混合した水溶液か ら形成される。
また、 粗化処理や被覆層を形成することなく、 片面回路基板 Bを作成してもよ い。
( 1 0 ) 次いで、 半田バンプを含んだ絶縁性基材 1 0の表面から保護フィル ム 2 5を剥離させた後、その絶縁性基材の表面に樹脂接着剤 3 2を塗布する（第 6図 （D) ) 。
このような樹脂接着剤は、 例えば、 絶縁性基材の半田バンプを含んだ表面全 体または半田バンプを含まない表面に塗布され、 乾燥化された状態の未硬化樹 脂からなる接着剤層として形成される。 この接着剤層は、 取扱が容易になるた め、 プレキュアしておくことが好ましく、 その厚さは、 5〜5 0 mの範囲が 望ましい。
前記接着剤層は、 有機系接着剤からなることが望ましく、 有機系接着剤とし ては、 エポキシ榭脂、 ポリイミド樹脂、 熱硬化型ボリフエノレンエーテル ( P P E) 、 エポキシ樹脂と熱可塑性樹脂との複合樹脂、 エポキシ樹脂とシリコー ン掛脂との複合樹脂、 B Tレジンから選ばれる少なくとも 1種の樹脂であるこ とが望ましい。
有機系接着剤である未硬化樹脂の塗布方法は、 力一テンコ一夕、 スピンコー 夕、 ロールコ一夕 スプレーコート、スクリ一ン印刷などを使用できる。また、 接着剤層の形成は、 接着剤シートをラミネートすることによつてもできる。 上記 （8 ) 〜 （1 0 ) の工程にしたがって作製された片面回路基板 Bは、 絶 縁性基材 1 0の一方の表面に導体回路を有し、 他方の表面には半田めつきから なる半田バンプ 2 4を有し、 さらに半田バンプ 2 4を含んだ絶縁性基材の表面 に他の絶縁性基材との接着用の接着剤層 2 6、 または、 銅箔との接着用の接着 剤層 3 2を有して形成される。
( 1 1 ) 上記片面回路基板 Aの導電性バンプ側の面を下方に向け、 その面に 対して片面回路基板 Bを同一方向に積層すると共に、 片面回路基板 Bの半田バ ンプ 2 4側の表面に対して、 表面粗さが 1 . 0 z mのマット面を有する厚さが 5〜1 8 の銅箔 3 0を、 そのマット面を対向させた状態で積層し （第 7図 (A) ) 、 加熱温度 1 5 0〜2 0 0 、 加圧力 1〜 1 O MP aの条件のもとで、 加熱プレスして、 片面回路基板 Aと片面回路基板 Bとを一体化する （第 7図 (B ) ) 。
このとき、 片面回路基板 Aの開口 1 0 a内には、 金属や樹脂フィルムなどを プレス板間に挟みこむ。 それにより接着剤の流出を防止するためとプレス時の 位置ズレと圧力に不均一になることを回避するために有効である。 この場合、 何も入れなくてもよいし、 凸部を有する当て板を置くだけでもよい。
このような加熱プレスは、 より好ましくは、 減圧下において行なわれ、 未硬 化状態の樹脂接着剤層 2 6を硬化させることによって、 片面回路基板 Aと片面 回路基板 Bとが接着される。 接着剤層 3 2を硬化させることにより銅箔 3 0を 接着させる。
( 1 2 ) 上記 （1 1 ) において一体化された回路基板の上層の銅箔 1 2と下 層の銅箔 3 0を、 エッチング処理することによって、 多層プリント配線板の上 層および下層に導体回路 3 6および導体回路 3 8 (バイァホールランド、 パッ ド 3 6 pを含む） を形成する （第 7図（C)参照） 。
この処理工程においては、 先ず、 銅箔 1 2および銅箔 3 0の表面に感光性ド ライフィルムレジストを貼付した後、 所定の回路パターンに沿って露光、 現像 処理してエッチングレジストを形成し、 エッチングレジスト非形成部分の金属 層をエッチングして、 バイァホールランドを含んだ導体回路 3 6および導体回 路 3 8を形成する。
( 1 3 ) 次に、 片面回路基板 Aおよび Bの外側にソルダ一レジスト屑 4 0を それぞれ形成する （第 8図 （A) ) 。 この場合、 回路基板 Aょぴ Bの外表面全 体にソルダ一レジスト組成物を塗布し、 その塗膜を乾燥した後、 この塗膜に、 開口部を描画したフォトマスクフィルムを載置して露光、 現像処理することに より、 導体回路およびバイァホール直上に位置する半田パッド部分を露出させ た開口 4 4をそれぞれ形成する。 それ以外にもフィルムを貼り付けて、 露光、 現像処理もしくはレーザで開口させてもよい。
( 1 4 ) 上記 ( 1 3 ) の工程で得られたソルダ一レジストの開口からバイァ ホール直上に露出した半田パッド （開口 4 4 ) 部分に、 外部端子である導電性 バンプ、 導電性ポールあるいは導電性ピンを配設する前に、 各半田パッド部上 に 「ニッケル 5 2—金 5 4」 からなる金属層を形成することが好ましい （第 8 図 （B) ) 。
このニッケル層 5 2の厚みは 1〜7 mが望ましく、 金層 5 4の厚みは 0 . 0 1〜0 . 0 6 mが望ましい。 この理由は、 ニッケル層は、 厚すぎると抵抗 値の増大を招き、 薄すぎると剥離しやすいからである。 一方金層は、 厚すぎる とコスト増になり、 薄すぎると半田体との密着効果が低下するからである。 ス ズもしくは貴金属層の単層を形成してもよい。
( 1 5 ) 上記半田パッド部上に設けたニッケル一金からなる金属層上に、 半 田体を供給し、 この半田体の溶融，固化によって外部端子である導電性バンプ を形成し、あるいは導電性ポールまたは導電性ピンを半田パッド部に接合して、 多層回路基板を形成する （第 1図 （A) ) 。
上記半田体の供給方法としては、半田転写法や印刷法を用いることができる。 ここで、 半田転写法は、 プリプレダに半田箔を貼合し、 この半田箔を開口部 分に相当する箇所のみを残してエッチングすることにより、 半田パターンを形 成して半田キャリアフィルムとし、 この半田キャリアフィルムを、 基板のソル ダ一レジスト開口部分にフラックスを塗布した後、 半田パターンがパッドに接 触するように積層し、 これを加熱して転写する方法である。
一方、 印刷法は、 パッドに相当する箇所に開口を設けた印刷マスク (メタル マスク） を基板に載置し、 半田ペーストを印刷して加熱処理する方法である。 半田としては、 スズー銀、 スズ—インジウム、 スズー亜鉛、 スズ—ビスマス、 スズーアンチモンなどが使用できる。 それらの融点は、 導電性バンプの融点よ りも低いことが望ましい。
すなわち、 ソルダーレジスト層の開口から露出するそれぞれの半田パッド上 に適切な半田体を供給して導電性バンプを形成したり、 導電性ポールまたは導 電性の Tピンを接続するように構成する。
なお、 導電性ボール 5 6や Tピンを接続する半田材料としては、 導電性バン プの融点よりも融点の高いスズ /アンチモン半田、 スズ Z銀半田、 スズ /銀/ 銅半田などを用いることが好ましい。
上記 ( 1 ) 〜 ( 1 5 ) の工程に従う実施形態によれば、 多層プリント配線板 6 0は、 片面回路基板 Aと片面回路基板 Bとを同一方向に積層すると共に、 片 面回路基板 Bの半田バンプ側の表面に対して、 マツト面が対向するように銅箔 3 0を対向配置させた状態で、 加熱プレスすることによって、 片面回路基板同 士を接着すると共に銅箔 3 0を片面回路基板 Bに圧着して多層化した後、 片面 回路基板 Aの銅箔 1 2と片面回路基板 B 2に圧着された銅箔 3 0とをエツチン グ処理して、 それぞれ導体回路 3 6および 3 8を形成した。 このような実施形 態の他に、 以下の①改変例 1、 ②改変例 2に記載したような製造工程を採用す ることもできる。 ① 改変例 1
片面回路基板 Bの半田バンプ 2 4側の表面にマツト面を有する銅箔 3 0を対 向配置させた状態で （第 9図 （A) ) 、 真空加熱プレスにより銅箔 3 0を片面 回路基板 Bに圧着する （第 9図 （B) ) 。 その後、 エッチング保護フィルムを 貼付した状態で、 エッチング処理を施して、 銅箔を選択的にエッチングして所 定パターンを有する導体回路 3 8を形成し、 両面回路基板 Bを形成する （第 9 図 （C) ) 。
その後、 片面回路基板 Aの半田バンプ 2 4側の面に対して、 回路基板 Bの導 体回路 2 8側の面を対向配置させた状態で （第 9図 （D) ) 、 真空加熱プレス することによって多層化する （第 9図 （E) ) 。 その後、 片面回路基板 Aの銅 箔をエッチングして導体回路を形成する （第 7図 （C) 参照） 。
② 改変例 2
第 4図 （C) に示す片面回路基板 Aの銅箔 1 2をエッチングして導体回路 3 6を形成し （第 1 0図 （A) ) 、 基板 1 0にルーターやパンチング等により開 口 1 0 aを穿設する （第 1 0図 （B ) ) 。 その後、 片面回路基板 Aに対して、 第 9図 （C) の工程で導体回路 3 8を形成した両面回路基板 Bを対向配置した 状態で (第 1 0図 ( C) ) 、 真空加熱プレスすることによって多層化する (第 1 0図 （D) ) 。
上述した実施形態では、 2枚の片面回路基板を積層一体化して、 2層に多層 化したが、 3層以上でも片面回路基板の数を増やすことで必要に応じた多層化 が可能である。
[実施例 1 ]
( 1 ) まず、 多層プリント配線板を構成する片面回路基板を製作する。 この 回路基板は、 エポキシ樹脂をガラスクロスに含潰させて Bステージとしたプリ プレダと、 銅箔とを積層して加熱プレスすることにより得られる片面銅張積層 板を出発材料として用いる。
この絶縁性基材の厚さは 7 5 m、 銅箔の厚さは 1 8 mであり、 この積層 板の銅箔形成面と反対側の表面に、 厚みが 1 2 / mの粘着剤層を有し、 かつフ イルム自体の厚みが 1 2 mであるような P E Tフィルムをラミネートする。
( 2 ) ついで、 P E Tフィルム上から炭酸ガスレーザ照射を行って、 P E T フィルムおよび絶縁性基材を貫通して銅箔に至るバイァホール形成用開口を形 成し、 さらにその開口内を酸素プラズマ放電によってデスミア処理や酸、 酸化 材、 アルカリなどの薬液により浸漬してデスミア処理を行ってもよい。 デスミ ァ処理により、 基材の平滑化と銅箔である導体部分の樹脂残渣を除去すること ができる。 それにより、 その後の導電性充填剤を充填しても、 接続性と信頼性 の確保がなされる。 該樹脂残渣が、 その原因となるが除去されているために、 問題がなく発生しない。
この実施例においては、 バイァホール形成用の開口の形成には、 三菱電機製 の高ピーク短パルス発振型炭酸ガスレーザ加工機を使用し、 全体として厚さ 2 2 mの PETフィルムを樹脂面にラミネートした、 基材厚 60 j mのガラス 布エポキシ樹脂基材に、 マスクイメージ法で P E Tフィルム側からレーザビー ム照射して 100穴/秒のスピードで、 150 πιφのバイァホール形成用の 開口を形成した。
(3) デスミァ処理を終えた絶縁性基材の銅箔貼付面に Ρ Ε Τフィルムを貼り 付け、 以下のような条件で、 銅箔をめつきリードとする電解銅めつき処理を施 して、 開口内に電解銅めつきを充填してバイァホールを形成した。 電解銅めつ きは開口の上部にわずかに露出し際には、 サンダーベルト研磨およびパフ研磨 によって露出部分を除去して平坦化してもよい。
〔電解銅めつき水溶液〕
硫酸 175 g 1
硫酸銅 78 g/ 1
添加剤 製、 商品名
0. 98 ml./ 1
〔電解めつき条件〕
電流密度 6 A/dm2
時間 60 分
温度 25
(4) さらに、 以下のような条件で、 電解半田めつき処理を施して、 開口に 充填された銅めつき層上に半田めつき層を形成して、 絶縁性基材の表面から 3 〜 10 m突出する半田バンプを形成する。
〔電解半田めつき溶液〕
金属組成比： SnZCu=99. 9/0. 1〜 70 / 30の範囲で形成させた。 添加剤 ： 5mlZl
(電解半田めつき条件）
21。C 電流密度 g : 0. 41 A/dm2
その具体的な事例として、 Sn/Cu = 99. 3/0. 7 (融点 227°C) 、 Sn/Cu=95/5 (融点 310)
この場合、 形成された半田バンプの比率が SnZCu = 99. 9/0. 1〜9 0Z10の比率のものを最適例とし、 S nZCu>90/10となるものを適 用例とした。
(5) 次に、 上記 （3) で絶縁性基材に貼付した PETフィルムを剥離させ た後、 絶縁性基材の半田バンプ側の全面にエポキシ榭脂接着剤を塗布し、 プレ キュアして、 多層化のための接着剤層を形成した。
(6) ルーター、 パンチング、 レーザ等により (5) の工程で形成された絶縁 性基材に開口を形成させる。 その開口する面積は 15〜70%の間で形成させ た。 本実施例では、 36. 5%で形成させた。
上記（1)〜（6) にしたがって作製した片面回路基板 Aは、多層化の際に、 上層に配置されるべき回路基板であり、 開口内には I Cチップが実装される領 域になる。
(7) 上記 （1) 〜 （4) の工程と同様の処理をした後、 絶縁性基材の銅箔 貼付面から PETフィルムを剥離させ、 絶縁性基材の半田バンプ側の表面にェ ツチング保護フィルムを貼付した状態で、銅箔に適切なエッチング処理を施し、 所定パターンを有する導体回路を形成した。
上記 （7) で得た導体回路の表面に 無電解めつき浴として、 ホウフッ化スズ ーチォ尿素液を用い、 45 °C前後で約 5分のめっき条件にて、 無電解めつき処 理を施して、 厚さ 1 のスズ薄膜層を形成してもよい。
(8) 上記 (6) で絶縁性基材に貼付したエツチング保護フィルムを剥離さ せた後、 絶縁性基材の半田バンプ側の全面にエポキシ樹脂接着剤を塗布し、 プ レキュアして、 各回路基板を接着して多層化するための接着剤層を形成した。 上記 （6) 〜 （8) の工程にしたがって作製される片面回路基板 Aは、 片面 回路基板 Bとの組み合わせで多層化される基板である。
(9) マット面を有する銅箔 30が圧着される片面回路基板 Bとして、 上記 (1) 〜 （5) 、 (7) の工程と同様の処理をした後、 上記 （8) のような接 着剤に代えて、 マット面を有する銅箔 30を絶縁性基材 10上に効果的に接着 するためのエポキシ樹脂接着剤が塗布され、 60 で 30分間の乾燥を行って 厚さ 20 の樹脂接着剤層が形成された。
(10) 上記 （1) 〜 （8) にしたがって作製した片面回路基板 Aと、 上記 ( (9) に従って作製した片面回路基板 Bとを、 同一方向に積層した後、 片面 回路基板 Bの半田バンプ側の面に対して、 片面がマット処理されて、 その表面 粗度が 1. であり、 厚さが 12 mの銅箔を、 そのマット面を対向させ た状態で、 加熱温度 200 °C、 加熱時間 10分、 圧力 2 M P a、 真空度 2. 5 X 103P aの条件のもとで、 加熱プレスすることによって、 各片面回路基板 A， B間を接着すると共に、 銅箔を片面回路基板に接着して多層化した。
(11) その後、 多層化された基板の片面回路基板 Aおよび片面回路基板 B 上の銅箔に、適切なエッチング処理により導体回路および（ビアランドを含む） を形成した。
(12) 上記 （1) 〜 （11) の工程にしたがって作製した多層化基板の表 面に、 ソルダ一レジス卜層を形成する前に、 必要に応じて、 銅一ニッケル—リ ンからなる粗化層やエッチングによる粗面を設けてもよい。
(13) 一方、 DMDGに溶解させた 60重量％のクレゾ一ルノポラック型 エポキシ樹脂 (日本化薬製) のエポキシ基 50%をアクリル化した感光性付与 のオリゴマー (分子量 4000) を 46. 67重量部、 メチルェチルケトンに 溶解させた 80重量％のビスフエノール A型エポキシ樹脂 （油化シェル製、 ェ ピコ一卜 1001) 14.121重量部、 イミダゾール硬化剤 （四国化成製、 2 E4MZ-CN) 1.6重量部、感光性モノマーである多価ァクリルモノマ一（日 本化薬製、 R 604) 1.5重量部、 同じく多価アクリルモノマー（共栄社化学 製、 DPE6A) 30重量部 アクリル酸エステル重合物からなるレべリング 剤 (共栄社製、 ポリフロー No.75) 0.36重量部を混合し、 この混合物に対 して光開始剤としてのペンゾフエノン (関東化学製) 20重量部、 光増感剤と しての EAB (保土ケ谷化学製) 0.2重量部を加え、 さらに DMDG (ジェチ レングリコールジメチルエーテル） 10重量部を加えて、 粘度を 25°Cで 1. 4 ±0.3 P a · Sに調整したソルダーレジスト組成物を得た。
なお、 粘度測定は、 B型粘度計 （東京計器、 DVL - B型） で 60 r pmの 場合はローター No.4、 6 r pmの場合はロータ一 No.3によった。
(14) 上記 （11) で得られた多層化基板の回路基板の表面に、 前記 （1 3) で得られたソルダーレジスト組成物を 20 mの厚さで塗布した。
次いで、 70°Cで 20分間、 100 で 30分間の乾燥処理を行った後、 ク ロム層によってソルダ一レジスト開口部の円パターン (マスクパターン) が描 画された厚さ 5mmのソーダライムガラス基坂を、 クロム層が形成された側を ソルダ一レジスト層に密着させて 1000m JZcm2の紫外線で露光し、 DMTG現像処理した。 さらに、 80 で 1時間、 100 °Cで 1時間、 120 で 1時間、 150 °Cで 3時間の条件で加熱処理し、 パッド部分に対応した開口を 有する（開口径 200 ^m)ソルダーレジスト層（厚み 20 m)を形成した。
(15) 次に、 ソルダーレジスト層を形成した基板を、 塩化ニッケル 30 g ノ1、 次亜リン酸ナトリウム 10 g/l、 クェン酸ナトリウム 10 gZlから なる pH= 5の無電解ニッケルめっき液に 20分間浸漬して、 開口部に厚さ 5 β mのニッケルめつき層を形成した。
さらに、 その基板を、 シアン化金カリウム 2 g/l、 塩化アンモニゥム 75 g/l、 クェン酸ナトリウム 50 g/l、 次亜リン酸ナトリウム 10 g/1力、 らなる無電解金めつき液に 93 °Cの条件で 23秒間浸漬して、 ニッケルめっき 層上に厚さ 0. 03 /mの金めつき層を形成し、 ニッケルめっき層と金めつき 層とからなる被覆金属層を形成した。 場合によっては、 スズもしくは貴金属層 の単層を形成してもよい。
(16) そして、 上層の片面回路基板 Aを覆うソルダ一レジスト層の開口か ら露出する半田パッドに対して、 融点が約 190°Cのスズ Z銀半田からなる半 田ペーストを印刷して 220°Cでリフローすることにより、 両面に半田ポール を接続させて、 多層プリント配線板を製作した。
[実施例 1の改変例 1]
実施例 1の改変例 1の多層プリント配線板は、上記実施例 1と同様な構成 (バ ィァホール 18を上下の片面基板でずらしてあり BGA 56を直下から外し てある） であるが、 導電性バンプを Sn/'Zn (97 : 3) で形成した。
[実施例 1の改変例 2]
実施例 1の改変例 2の多層プリント配線板は、 上記実施例 1と同様な構成で あるが、 導電性バンプを SnZS b (95 : 5) で構成した。
[実施例 1の改変例 3]
実施例 1の改変例 3の多層プリン 1、配線板は、 上記実施例 1と同様な構成で あるが、 導電性パンプを Sn/Pb (97 : 3) で構成した。
[実施例 1の改変例 4]
実施例 1の改変例 4の多層プリント配線板は、 上記実施例 1と同様な構成で あるが、 導電性バンプを Sn/Ag (95 : 5) で構成した。
[実施例 1改 1]
実施例 1の改 1の多層プリント配線板は、導電性バンプを SnZSu (97 : 3) で構成した。 但し、 上記実施例 1の構成と異なり、 第 14図 （A) に示す ように、 表面の外部端子 5 6の直下に裏面の外部端子 5 6を配置した。
[実施例 1改 2 ]
実施例 1の改 1の多層プリント配線板は、導電性バンプを S n / S u ( 9 7 : 3 ) で構成した。 但し、 上記実施例 1の構成と異なり、 第 1 4図 （B) に示す ように、 下面の片面回路基板のパイァホール 1 8を直上に上面の片面回路基板 のバイァホール 1 8を配置した。
[実施例 1改 3 ]
実施例 1の改 1の多層プリント配線板は、導電性バンプを S n / S u ( 9 7： 3 ) で構成した。 但し、 上記実施例 1の構成と異なり、 第 1 4図 （C) に示す ように、 表面の外部端子 5 6の直下に裏面の外部端子 5 6を配置し、 下面の片 面回路基板のバイァホール 1 8を直上に上面の片面回路基板のバイァホール 1 8を配置した。
[比較例 1 ]
第 1 5図 （A) に示すように、 特開平 1 0— 1 3 0 2 8に記載された製造方 法により片面回路基板にて多層プリント配線板を構成した。第 1 5図（B)は、 第 1 5図 (A) に示す多層プリント配線板をドー夕ボード 9 0に取り付けた状 態を示している。 第 1 5図 (C) は、 スタック状に、 I Cチップ 7 O A, 7 0 Bを載置した状態を示している。 ここでは、 導電性べ一ストで非貫通孔を充填 してバイァホール 1 1 8を構成し、 導電性バンプを用いることなく片面回路基 板を積層した。 バイァホール 1 1 8は.. スタック状に配置した。 バイァホール と接続する導体回路を延長したランド 1 3 6を形成し.. 1 Cチップ 7 0のワイ ヤー用のパッドからワイヤ一 7 2でランド 1 3 6と接続した。
[比較例 2 ]
比較例 2の多層プリント配線板は、 上記比較例 1と同様な構成であるが、 導 電性ペーストの代わりに、 めっきにより非貫通孔を充填させた。
[比較試験]
実施例では、 基板の上面に I Cチップが実装された P K G基板を接続し、 基 板の下面には、 コンデンサなどの電子部品しか実装されていないサブトラ方式 で作成された多層基板に接続させた。
比較例では、 基板の上面には、 スタック状に多層化させた I Cチップを実装 し、 B GAを配置した側では、 コンデンサなどの電子部品しか実装されていな いサブトラ方式で作成された多層基板 （ドー夕ボード 9 0 ) に接続させた。 それぞれ、 実施例 1及び比較例 1， 2で作成した 5ピースを実装前の I Cチ ップの検査の有無、 リペア一の可否 （I Cチップの取り替えの有無） 、 信頼性 試験を行った導通検査 （ヒートサイクル条件下 1 3 5 °C/ 3分 — 6 5 °C/ 3分を 1サイクルで 5 0 0サイクル、 1 0 0 0サイクル、 2 0 0 0サイクル、 3 0 0 0サイクル行った） の結果を、 第 1 6図中に示す。
従来のもの （比較例） に比べて、 電気接続性や信頼性が確保されていること が確認された。
また、 実施例 1での比較において、 スタック構造 （バイァホールの直上にバ ィァホールを配置） にせず、 且つ、 外部端子が反対面の外部端子の直下から外 れている構成が、 電気接続性及び信頼性が最も優れていることが確認された。 それに対して、 スタック構造で、 外部端子が同一位置にあるものは、 劣化する のが早かった。 やはり、 発生した応力が緩和され難い構造であることが示され た。
さらに、 導電性バンプに、 C u、 Z n、 S bが配合されているものは、 他の 導電性金属に比べて、 信頼性に優れていることが確認された。
以上のように、 実施例 1によれば、 多層プリント配線板の両面から外部端子 を接続するパッドを有していることから、 その両面に別のプリント配線板など を接続することが可能となる。 それにより、 配線の引き出す自由度が増し、 さ らに I Cチップの多層化、 積層でき得る構造となる。
また、導電性バンプを用いることで信頼性を向上させることができる。 C u、
Z n、 S bが配合されていることが更に信頼性を改善できる。
更に、 パイァホールをスタック構造にしないことや、 両面に外部端子を設け た際、 外部端子の直下に反対面の外部端子を設けないことで信頼性を向上させ ることができる。
[第 2実施形態]
まず、 本発明の第 2実施形態に係る片面回路基板を積層してなる多層プリン ト配線板の構成について第 1 7図及び第 1 8図を参照して説明する。
第 1 7図 （A) は、 パッケージ基板を構成する多層プリント配線板 1 0 0の 構成を示し、 第 1 7図 （B ) は該多層プリント配線板 1 0 0に I Cチップ 7 0 を実装した状態を示している。 第 1 8図 （A) は、 第 1 7図 （A) に示す多層 プリント配線板の I Cチップ 7 0を樹脂モールドした状態を、 第 1 8図 （B ) は、 I Cチップ 7 0を実装した多層プリント配線板 1 0 0に I Cモジュール 1 2 0を積層した状態を示している。
第 1 7図 （A) に示すように多層プリント配線板 1 0 0は、 2層の片面回路 基板 A、 片面回路基板 Bを積層して成る。 片面回路基板 Aの上面及び片面回路 基板 Bの下面にはソルダーレジスト層 4 0が被覆されている。 上層の片面回路 基板 Aの中央部には、 I Cチップを収容するための開口 （ザダリ部） 1 0 &カ 形成されている。 片面回路基板 Aの上面には、 導体回路 3 6及びボンディング パッド 3 6 aが形成されており、 該導体回路 3 6上のソルダーレジスト層 4 0 の開口 4 4に I Cモジュール接続用の B GA 5 6が配置されている。 また、 該 導体回路 3 6及びボンディングパッド 3 6 p下に、 絶縁性基材 1 0を貫通する 開口 1 6にバイァホール 1 8が形成されている。バイァホール 1 8の下端には、 下層の片面回路基板 Bの導体回路 2 8と接続するための半田バンプ 2 4が配置 されている。 該片面回路基板 Aと、 下層の片面回路基板 Bとは、 接着剤層 2 6 を介して接続されている。 下層の片面回路基板 Bの上面中央には、 I Cチップ 7 0の放熱のための金属層 2 8 aが設けられている。金属層 2 8 aの下方には、 放熱用のバイァホール 1 8 aが設けられている。 下層の片面回路基板 Bの上面 の導体回路 2 8の下方には、回路接続用のバイァホール 1 8が設けられている。 下層の片面回路基板 Bの半田バンプ 2 4には、 導体回路 3 8が接続され、 該導 体回路 3 8には、 B G A 5 6が取り付けられている。 第 1 7図 (B ) の平面図 を第 1 9図 (B ) に、 第 1 7図 (B) に示す多層プリント配線板のソルダーレ ジスト層形成前の状態を第 1 9図 (A) に示す。第 1 9図（A) に示すように、 バイァホール 1 8直上の導体回路 3 6は円形に形成され、 バイァホール 1 8に 直接接続されるボンディングパッド 3 6 pは、 矩形に形成されており、 第 1 9 図 (B ) に示すようにボンディングパッド 3 6 pは、 ソルダ一レジスト層 4 0 の楕円形状の開口 4 4 aにより一部が露出されている。 ここで、 第 2実施形態 では、 開口 4 4 aの形状を楕円としたが、 この形状は、 円形でも、 小判形状で も、 多角形でも、 更には、 第 2 0図 （B ) に示すように、 全てのボンディング パッド 3 6の先端を露出させる 4角形であってもよい。
第 1 7図 （B ) に示すように、 多層プリント配線板 1 0 0の開口 1 0 a内で あって、 上記金属層 2 8 aの上には、 I Cチップ 7 0が収容される。 I Cチッ プ 7 0は、 ワイヤー 7 2により、 多層プリント配線板側ソルダーレジスト層 4 0の開口 4 4 a下のボンディングパッド 3 6 pと接続が取られる。 第 1 7図 (B ) の平面図を第 2 0図 （A) に示す。
第 1 8図 （A) に示すように I Cチップ 7 0と開口 1 0 aには、 樹脂 7 4に よりモールドがなされている。
第 1 8図 （B ) に示すように、 多層プリント配線板 1 0 0の表面側の B G A 5 6には、 端子 1 3 2を介して I Cモジュール 1 2 0が接続される。 一方、 多 層プリント配線板の裏面側の B GA 5 6は、 図示しないプリント配線板等に接 続される。 I Cモジュール 1 2 0は、 端子板 1 3 0上に載置された I Cチップ 1 2 2を樹脂 1 2 4でモールドしてなり、 I Cチップ 1 2 2と端子板 1 3 0の 端子 1 3 2とは、 ワイヤー 1 2 8でボンディング接続されている。
第 2実施形態の多層プリント配線板 1 0 0では、 非貫通孔に充填された導電 性材料からなるバイァホール 1 8にボンディングパッド 3 6 pを直接接続して ある。 即ち、 導体回路 (ボンディングパッド) 3 6 pに至る非貫通孔に導電性 材料を充填することで、 導体回路 （ボンディングパッド） 3 6 pと導電性材料 (バイァホール） 1 8とを接続してあるので、 第 2 4図を参照して上述した従 来技術と異なり、 導電性材料 （バイァホール） と導体回路 （ボンディングパッ ド） とをバイァホールランドを介することなく接続できる。 ボンディングパッ ドの線幅よりも直径の大きなバイァホールランドを用いないため、 配線密度を 高めることができる。
また、 第 2実施形態の多層プリント配線板 1 0 0は、 表面及び裏面に B GA
5 6が配置されているため、 その両面に別のプリント配線板などを接続するこ とが可能となる。 例えば、 表面の B GA 5 6を介して I Cモジュール 1 2 0を 実装した状態で、 裏面の B GA 5 6を介してプリン卜配線板に接続することが できる。 また、 実装される I Cモジュールの形態の自由度が増す。
第 2実施形態では、表面の B GA 5 6およびパッド 3 6 pの直下には、裏面の
B GA 5 6が重ならないように配置されている。 即ち、 第 1 8図に示すように、
B GA 5 6を取り付けるバイァホール 1 8の中心線 X 1と、裏面の B GA 5 6を 取り付けるバイァホール 1 8の中心線 X 2とがずれるように配置されている。こ れにより、 第 1実施形態と同様な効果を得られる。 第 2実施形態では、 I Cチップ 1 2 2は発熱量の小さいメモリであり、 I C チップ 7 0は発熱量の多いロジック I Cである。 この I Cチップ 7 0の直下に 金属層 2 8 aを設けて、 該金属層 2.8 aにバイァホール 1 8 aを介して B G A 5 6に接続させる。 その構成にすることにより、 B GA 5 6に接続されたプリ ント配線板側へ熱を効率よく伝達させ、 放熱することができるのである。 第 2実施形態の改変例に係る多層プリント配線板として、 第 1 1図及び第 1 2図を参照して上述した第 1実施形態の改変例のように構成することも可能で ある。
本発明の第 2実施形態に係る多層プリント配線板の製造方法は、 上述した第 1実施形態と同様であるため説明を省略する。 なお、 第 2実施形態の製造方法 の改変例 1、改変例 2として、第 1実施形態の製造方法の改変例 1 (第 1 1図）、 改変例 2 (第 1 2図） と同様な構成を採用することもできる。
[第 3実施形態]
引き続き、 本発明の第 3実施形態に係る多層プリント配線板について第 2 1 図及び第 2 2図を参照して説明する。
第 2 1図 (A) 、 は、 第 3実施形態に係る多層プリント配線板の断面を、 第 2 1図 （B ) は、 該多層プリント配線板に I Cチップを実装した状態を示して いる。 第 2 2図 (A) は、 第 2 1図 (A) の多層プリント配線板の平面図であ り、第 2 2図（B) は 第 2 1図（B) の多層プリント配線板の平面図である。 第 1 7図及び第 1 9図を参照して上述した第 2実施形態では、 ボンディング パッド 3 6 pが矩形に形成され、 該ボンディングパッド 3 6 pの 1端にバイァ ホール 1 8が接続され、 他端にワイヤ一 7 2がボンディングされた。 これに対 して、 第 3実施形態では、 バイァホール 1 8の直上に円形のボンディングパッ ド 3 6 pが配設され、 ワイヤー 7 2がボンディングされている。
第 3実施形態の多層プリン 1、配線板では、 非貫通孔に充填された導電性材料 からなるバイァホール 1 8の直上にボンディングパッド 3 6 pを配置すること で、 ボンディングパッドを取り回すことが無くなるので、 配線密度を高めるこ とができる。 第 3実施形態では、 ボンディングパッドの形状を円形にしたが、 この形状は、 楕円形、 小判形、 多角形等種々の形状を採用することができる。
[実施例 2 ] 実施例 2の製造方法は、上述した実施例 1と同じであるため説明を省略する。
[実施例 2の改変例 1]
実施例 2の改変例 1の多層プリント配線板は、上記実施例 2と同様な構成 (バ ィァホール 18を上下の片面基板でずらしてあり、 BGA56を直下から外し てある） であるが、 導電性バンプを Sn/Zn (97 : 3) で形成した。
[実施例 2の改変例 2]
実施例 2の改変例 2の多層プリント配線板は、 上記実施例 2と同様な構成で あるが、 導電性バンプを Sn/S b (95 : 5) で構成した。
[実施例 2の改変例 3]
実施例 2の改変例 3の多層プリント配線板は、 上記実施例 2と同様な構成で あるが、 導電性バンプを Sn/Pb (97 : 3) で構成した。
[実施例 2の改変例 4]
実施例 2の改変例 4の多層プリント配線板は、 上記実施例 2と同様な構成で あるが、 導電性バンプを S nZAg (95 ： 5) で構成した。
[実施例 2改 1 ]
実施例 2の改 1の多層プリント配線板は、導電性バンプを Sn/Su (97 : 3) で構成した。 但し、 上記実施例 2の構成と異なり、 第 14図 （A) に示す ように、 表面の外部端子 56の直下に裏面の外部端子 56を配置した。
[実施例 2改 2]
実施例 2の改 1の多層プリント配線板は、導電性バンプを Sn/Su (97 : 3) で構成した。 但し、 上記実施例 2の構成と異なり、 第 14図 （B) に示す ように、 下面の片面回路基板のバイァホール 18を直上に上面の片面回路基板 のバイァホール 18を配置した。
[実施例 2改 3]
·実施例 2の改 1の多層プリント配線板は、導電性バンプを SnZSu (97： 3) で構成した。 但し、 上記実施例 2の構成と異なり、 第 14図 （C) に示す ように、 表面の外部端子 56の直下に裏面の外部端子 56を配置し、 下面の片 面回路基板のバイァホール 18を直上に上面の片面回路基板のパイァホール 1 8を配置した。
[比較例 3]
第 1 5図 （A) に示すように、 特開平 10— 13028に記載された製造方 法により片面回路基板にて多層プリント配線板を構成した。第 15図（B)は、 第 1 5図 （A) に示す多層プリント配線板をドー夕ボード 90に取り付けた状 態を示している。 第 1 5図 （C) は、 スタック状に、 1〇チップ7 0八、 7 0 Bを載置した状態を示している。 ここでは、 導電性ペーストで非貫通孔を充填 してバイァホール 1 1 8を構成し、 導電性バンプを用いることなく片面回路基 板を積層した。 パイァホール 1 1 8は、 スタック状に配置した。 バイァホール と接続する導体回路を延長したランド 1 3 6を形成し、 I Cチップ 7 0のワイ ヤー用のパッドからワイヤ一 7 2でランド 1 3 6と接続した。
[比較例 4]
比較例 4の多層プリント配線板は、 上記比較例 3と同様な構成であるが、 導 電性ペーストの代わりに、 めっきにより非貫通孔を充填させた。
[比較試験]
実施例 2では、 基板の上面に I Cチップが実装された P K G基板を接続し、 基板の下面には、 コンデンサなどの電子部品しか実装されていないサブトラ方 式で作成された多層基板に接続させた。
比較例 3， 4では、 基板の上面には、 スタック状に多層化させた I Cチップ を実装し、 B G Aを配置した側では、 コンデンサなどの電子部品しか実装され ていないサブトラ方式で作成された多層基板 (ドー夕ボード 9 0 ) に接続させ た。
それぞれ、 実施例 1及び比較例 3 , 4で作成した 5ピースを簡易にインダク 夕ンスを測定した平均値を第 2 3図中に示す。 測定結果はシミュレーション結 果である。 同時に、 信頼性試験を行った導通検査 （ヒートサイクル条件下 1 3 5 / 3分 < ^一 6 5 °C/ 3分を 1サイクルで 5 0 0サイクル、 1 0 0 0サイ クル、 2 0 0 0サイクル、 3 0 0 0サイクル行った) の結果を示す。
従来のもの (比較例) に比べて、 インダクタンスを小さくでき、 電気特性や 信頼性が確保されていることが確認された。 導電性バンプに、 C u、 Z n、 S bが配合されているものは、 他の導電性金属に比べて、 信頼性に優れているこ とが確認された。 更に、 スタック構造 （バイァホールの直上にバイァホ一ルを 配置） にせず、 且つ、 外部端子が反対面の外部端子の直下から外れている構成 が、 電気接続性及び信頼性が優れていることが確認された。
導電性バンプの無い比較例の構造は、 接合面での剥がれなどが早期に発生す るため信頼性が低下した。
実施例の形態では、 デッドスペースを小さくすることができる。 このため、 比較例の形態のものと比較すると同じクロック数の I Cを実装したとしても 5 〜1 0 %近く小型化することが可能である。
それは、 I Cパッドのワイヤーのパッド付近におけるデッドスペース （実質 的に配線を形成することができないエリアを指す） が少なくなるからである。 以上のように、 実施例 2によれば、 非貫通孔無いを導電性材料で充填された バイァホール上の導体回路にワイヤーを接続させているため、 配線のデッドス ペースが小さくなり、 小型化することができる。
また、インダク夕ンスを低下するなどの電気特性も向上させることができる。 更に、 導電性バンプを用いることで信頼性が向上する。 バイァホールをスタ ック構造にしないことや両面に外部端子を設けた場合には、 外部端子の直下に 反対面の外部端子を設けないことで、 信頼性を向上させることができる。

Claims

請 求 の 範 囲
1 . 電子部品が実装され、 外部端子を有する多層プリント配線板において、 前記外部端子を両面に配置したことを特徴とする多層プリント配線板。
2 . 電子部品が実装され、 外部端子を有する多層プリント配線板において、 実装エリァに電子部品を収容するザダリを設け、
前記外部端子を両面に配置したことを特徴とする多層プリント配線板。
3 . 前記片面の外部端子の直下から外して、 前記反対面の外部端子を配置し たことを特徴とする請求の範囲第 1項又は第 2項に記載の多層プリント配線板。
4 . 前記外部端子は、 スタック状のバイァホールに接続され、 かつ、 外部端 子に接続されるバイァホールは、 隣接層のバイァホールと中心線をずらして配 置されていることを特徴とする請求の範囲第 1項〜第 3項のいずれか 1に記載 の多層プリント配線板。
5 . 前記多層プリント配線板は、 絶縁材料に形成された非貫通孔に導電性材 料が充填されて成る片面もしくは両面回路基板を積層することで形成されてい ることを特徵とする請求の範囲第 1項〜第 4項のいずれか 1に記載の多層プリ ント配線板。
6 . 前記片面もしくは両面回路基板は、 非貫通孔に充填された導電性材料上 に形成された導電性バンプを介して相互に接続されていることを特徴とする請 求の範囲第 5項の多層プリント配線板。
7 . 実装する電子部品に対してボンディングパッドからワイヤ一ボンディン グする多層プリント配線板において、
絶縁材料の片面もしくは両面に導体回路が形成され、 導体回路へ至る非貫通 孔に導電性材料が充填された基板で、
前記非貫通孔の直上の導体回路を前記ボンディングパッドとして用いること を特徴とする多層プリント配線板。
8 . 実装する電子部品に対してボンディングパッドからワイヤーボンディン グする多層プリント配線板において、
絶縁材料の片面もしくは両面に導体回路が形成され、 導体回路へ至る非貫通 ？しに導電性材料が充填された基板で、
前記非貫通孔の直上の導体回路を前記ボンディングパッドとして用いて、 前 記ボンディングパッドの直下に非貫通孔を配置したことを特徴とする多層プリ ン卜配線板。
9 . 実装する電子部品に対してボンディングパッドからワイヤ一ボンディン グする多層プリン卜配線板において、
絶縁材料の片面もしくは両面に導体回路が形成され、 導体回路へ至る非貫通 孔に導電性材料が充填された基板で、 非貫通孔に充填された導電性材料上に形 成された導電性バンプを介して積層され、
前記非貫通孔の直上の導体回路を前記ボンディングパッドとして用いること を特徴とする多層プリント配線板。
1 0 . 実装する電子部品に対してボンディングパッドからワイヤーボンディ ングする多層プリント配線板において、
絶縁材料の片面もしくは両面に導体回路が形成され、 導体回路へ至る非貫通 孔に導電性材料が充填された基板で、 非貫通孔に充填された導電性材料上に形 成された導電性バンプを介して積層され、
前記非貫通孔の直上の導体回路を前記ボンディングパッドとして用いて、 前 記ボンディングパッドの直下に非貫通孔を配置したことを特徴とする多層プリ ント配線板。
1 1 . 前記ボンディングパッドを矩形形状に形成したことを特徴とする請求 の範囲第 7項〜第 1 0項のいずれか 1に記載の多層プリン卜配線板。
1 2 . 前記導電性バンプは、 ボンディングパッドの導体回路の反対面に形成 されることを特徴とする請求の範囲第 9項又は第 1 0項に記載の多層プリント 配線板。
1 3 . 外部端子を両面に配置したことを特徴とする請求の範囲第 7項〜第 1
0項のいずれか 1に記載の多層プリント配線板。
1 4 . 実装ェリァに電子部品を収容するザグリを設け、
前記外部端子を両面に配置したことを特徴とする請求の範囲第 7項〜第 1 0 項のいずれか 1に記載の多層プリント配線板。
1 5 . 前記片面の外部端子及びパッドの直下から外して、 前記反対面の外部 端子を配置したことを特徴とする請求の範囲第 1 3項又は第 1 4項に記載の多 層プリント配線板。
1 6 . 前記電子部品の実装領域には、 ビアが形成され、 近接する部分に放熱 機能を有する金属層が形成されていることを特徴とする請求項第 1項〜第 6項、 第 1 3項、 第 1 4項にいずれか 1に記載の多層プリント配線板。
1 7 . 前記外部端子は、 B GAであることを特徴とする請求の範囲第 1項〜 第 6項、 第 1 0項〜第 1 4項のいずれか 1に記載の多層プリント配線板。
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