JP5297083B2 - はんだバンプ形成方法 - Google Patents
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Description
を含むことを特徴とするはんだバンプ形成方法が提供される。
図9は、本発明の第1の実施の形態に係る基板の断面図である。
図24は、本発明の第2の実施の形態に係る基板の断面図である。図24において、第1の実施の形態の基板100と同一構成部分には同一符号を付す。
酸化されやすいNi膜を用いた場合、Ni膜が酸化されることを防止することができる。したがって、金属膜151(この場合、Ni膜)の面を覆うようにAu膜161を形成することは、金属膜151が形成された構造体をしばらく放置する場合(金属膜151を形成後に有機系粘着層155を直ぐに形成しない場合)に有効である。
101 基板本体
101A 下面
101B 上面
102 貫通電極
103,107 パッド
104,108 ソルダーレジスト
105,109 めっき膜
111,151 金属膜
112 はんだバンプ
115 貫通孔
117,121 接続部
117A,121A,125A,125B 面
118,122 開口部
125 基材
127,155 有機系粘着層
129 導電性ボール
130 導電性ボール供給装置
131 ステージ
132 振動装置
133 支持体
134 導電性ボール収容体
147 フラックス
161 Au膜
171 導電性ボール収容体
173 板体
A 基板形成領域
B 切断位置
R1〜R4 直径
Claims (11)
- 複数のパッド上に載置された導電性ボールをリフロー処理することにより、はんだバンプを形成するはんだバンプ形成方法であって、
前記複数のパッドを露出する複数の開口部を備えており、各開口部は1つの導電性ボールのみ搭載可能な大きさを有するソルダーレジストを、前記複数のパッド上に形成する工程と、
前記ソルダーレジストの各開口部から露出する前記複数のパッド上に粘着性付与化合物と化学反応可能な金属膜を形成する金属膜形成工程と、
前記粘着性付与化合物を含んだ溶液と前記金属膜とを化学反応させて、前記金属膜上に有機系粘着層を形成する有機系粘着層形成工程と、
前記ソルダーレジストの各開口部から露出する前記有機系粘着層上に1つの前記導電性ボールを供給することにより、前記有機系粘着層及び前記金属膜を介して、前記複数のパッドに前記導電性ボールを載置する導電性ボール載置工程と、
前記複数のパッドに載置された導電性ボールをリフロー処理してはんだバンプを形成するリフロー処理工程と、
を含むことを特徴とするはんだバンプ形成方法。 - 前記複数のパッド上にそれぞれ1つの前記導電性ボールを載置することを特徴とする請求項1記載のはんだバンプ形成方法。
- 前記粘着性付与化合物は、ナフトトリアゾール系誘導体、ベンゾトリアゾール系誘導体、イミダゾール系誘導体、ベンゾイミダゾール系誘導体、メルカプトベンゾチアゾール系誘導体、及びベンゾチアゾールチオ脂肪酸系誘導体のうち、少なくとも一種を含むことを特徴とする請求項1又は2記載のはんだバンプ形成方法。
- 前記金属膜は、Cu膜又はNi膜であることを特徴とする請求項1ないし3のうち、いずれか一項記載のはんだバンプ形成方法。
- 前記金属膜として前記Ni膜を用いる場合、前記金属膜形成工程と前記有機系粘着層形成工程との間に、前記金属膜上にAu層を形成するAu層形成工程と、
前記有機系粘着層形成工程の直前に前記Au層を除去するAu層除去工程と、を設けたことを特徴とする請求項4記載のはんだバンプ形成方法。 - 前記導電性ボール載置工程では、前記有機系粘着層が形成された前記複数のパッド上に前記複数の導電性ボールを振り掛け、前記複数のパッドを振動又は揺動させることにより、前記複数のパッド上にそれぞれ1つの前記導電性ボールを載置することを特徴とする請求項1ないし5のうち、いずれか一項記載のはんだバンプ形成方法。
- 前記金属膜形成工程の前に、前記複数のパッド上にめっき膜を形成するめっき膜形成工程を設けると共に、前記めっき膜上に前記金属膜を形成することを特徴とする請求項1ないし6のうち、いずれか一項記載のはんだバンプ形成方法。
- 前記めっき膜は、Ni膜、Pd膜、Au膜のうち少なくとも1つの膜からなることを特徴とする請求項7記載のはんだバンプ形成方法。
- 前記導電性ボールがはんだからなることを特徴とする請求項1乃至8いずれか一項に記載のはんだバンプ形成方法。
- 前記導電性ボール載置工程と、前記リフロー処理工程の間に、
前記導電性ボールに含まれるはんだを半溶融させて、前記金属膜を介して、前記複数のパッドに前記導電性ボールを仮固定する工程と、
前記導電性ボールを覆うようにフラックスを形成する工程と、を有し、
前記リフロー処理工程後に、フラックスを洗浄により除去する工程を有することを特徴とする請求項1乃至9いずれか一項に記載のはんだバンプ形成方法。 - 前記複数のパッドは、配線基板、チップサイズパッケージ、又は半導体チップのいずれかに設けられたものであることを特徴とする請求項1ないし10のうち、いずれか一項記載のはんだバンプ形成方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008125761A JP5297083B2 (ja) | 2007-07-17 | 2008-05-13 | はんだバンプ形成方法 |
US12/173,985 US7807560B2 (en) | 2007-07-17 | 2008-07-16 | Solder bump forming method |
KR1020080068999A KR20090008146A (ko) | 2007-07-17 | 2008-07-16 | 솔더 범프 형성 방법 |
TW097127081A TWI427720B (zh) | 2007-07-17 | 2008-07-17 | 焊料凸塊形成方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007186020 | 2007-07-17 | ||
JP2007186020 | 2007-07-17 | ||
JP2008125761A JP5297083B2 (ja) | 2007-07-17 | 2008-05-13 | はんだバンプ形成方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2009044128A JP2009044128A (ja) | 2009-02-26 |
JP2009044128A5 JP2009044128A5 (ja) | 2011-03-24 |
JP5297083B2 true JP5297083B2 (ja) | 2013-09-25 |
Family
ID=40269039
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008125761A Active JP5297083B2 (ja) | 2007-07-17 | 2008-05-13 | はんだバンプ形成方法 |
Country Status (4)
Country | Link |
---|---|
JP (1) | JP5297083B2 (ja) |
KR (1) | KR20090008146A (ja) |
CN (1) | CN101350323A (ja) |
TW (1) | TWI427720B (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101122140B1 (ko) | 2010-05-11 | 2012-03-16 | 엘지이노텍 주식회사 | 단일층 인쇄회로기판 및 그 제조방법 |
TW201233280A (en) * | 2011-01-25 | 2012-08-01 | Taiwan Uyemura Co Ltd | Chemical palladium-gold plating film method |
TW201233279A (en) * | 2011-01-25 | 2012-08-01 | Taiwan Uyemura Co Ltd | Copper or palladium-copper wire package process and structure thereof |
TWI464929B (zh) * | 2011-03-16 | 2014-12-11 | Lextar Electronics Corp | 提昇散熱效率之光源模組及其嵌入式封裝結構 |
TWI555452B (zh) * | 2014-08-12 | 2016-10-21 | 南亞電路板股份有限公司 | 電路板及其製造方法 |
CN108513433A (zh) * | 2018-04-24 | 2018-09-07 | 苏州维信电子有限公司 | 一种隔锡的柔性线路板pad及其制造方法 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3838672B2 (ja) * | 1993-06-07 | 2006-10-25 | 昭和電工株式会社 | はんだ回路基板の形成方法 |
JPH11121495A (ja) * | 1997-10-16 | 1999-04-30 | Ricoh Co Ltd | 半導体装置製造方法 |
WO1999034654A1 (fr) * | 1997-12-29 | 1999-07-08 | Ibiden Co., Ltd. | Plaquette a circuits imprimes multicouche |
JP2001267731A (ja) * | 2000-01-13 | 2001-09-28 | Hitachi Ltd | バンプ付き電子部品の製造方法および電子部品の製造方法 |
WO2004077560A1 (ja) * | 2003-02-26 | 2004-09-10 | Ibiden Co., Ltd. | 多層プリント配線板 |
JP4409990B2 (ja) * | 2003-02-28 | 2010-02-03 | 昭和電工株式会社 | ハンダ回路基板の製造方法。 |
JP2005117035A (ja) * | 2003-09-19 | 2005-04-28 | Showa Denko Kk | フリップチップ型窒化ガリウム系半導体発光素子およびその製造方法 |
JP2007516602A (ja) * | 2003-09-26 | 2007-06-21 | テッセラ,インコーポレイテッド | 流動可能な伝導媒体を含むキャップ付きチップの製造構造および方法 |
US7626829B2 (en) * | 2004-10-27 | 2009-12-01 | Ibiden Co., Ltd. | Multilayer printed wiring board and manufacturing method of the multilayer printed wiring board |
-
2008
- 2008-05-13 JP JP2008125761A patent/JP5297083B2/ja active Active
- 2008-07-16 KR KR1020080068999A patent/KR20090008146A/ko not_active Application Discontinuation
- 2008-07-17 CN CNA2008101307670A patent/CN101350323A/zh active Pending
- 2008-07-17 TW TW097127081A patent/TWI427720B/zh active
Also Published As
Publication number | Publication date |
---|---|
TWI427720B (zh) | 2014-02-21 |
KR20090008146A (ko) | 2009-01-21 |
CN101350323A (zh) | 2009-01-21 |
JP2009044128A (ja) | 2009-02-26 |
TW200908180A (en) | 2009-02-16 |
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A521 | Written amendment |
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A977 | Report on retrieval |
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