WO2006126621A1 - プリント配線板 - Google Patents

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WO2006126621A1
WO2006126621A1 PCT/JP2006/310413 JP2006310413W WO2006126621A1 WO 2006126621 A1 WO2006126621 A1 WO 2006126621A1 JP 2006310413 W JP2006310413 W JP 2006310413W WO 2006126621 A1 WO2006126621 A1 WO 2006126621A1
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WO
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solder resist
resist layer
wiring board
solder
printed wiring
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PCT/JP2006/310413
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English (en)
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Yoichiro Kawamura
Shigeki Sawa
Katsuhiko Tanno
Hironori Tanaka
Naoaki Fujii
Original Assignee
Ibiden Co., Ltd.
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Definitions

  • the present invention relates to a printed wiring board such as a package substrate on which an electronic component such as a battery is mounted.
  • a printed wiring board such as a package substrate on which an electronic component such as a battery is mounted.
  • FIG. 11 shows a printed wiring board constituting a package substrate according to the prior art.
  • the printed wiring board 2 1 in order to mount the IC chip 2 90 on the substrate, a plurality of solder bumps 2 7 6 are formed on the substrate so that these solder bumps 2 7 6 are not fused to each other.
  • Solder Regis cocoon layer 270 is provided.
  • a conductor circuit 2 5 8 including a solder pad 2 7 5 is formed on a substrate, a solder resist layer 2 70 is provided so as to cover the conductor circuit 2 5 8, and the solder resist layer 2
  • An opening 2 7 1 is provided at a position corresponding to the solder pad of 7 0, and a nickel plating layer and a gold plating layer are formed on the surface of the solder pad 2 7 5 exposed from this opening 2 7 1 (these two layers are denoted by reference numerals 2 7 4
  • solder bumps 2 76 are formed by printing solder paste and reflowing. Then, after mounting the IC chip 2 90 via the solder bump 2 7 6, in order to maintain high connection reliability between the solder bump 2 7 6 and the IC chip 2 90, Underfill (sealing resin) 2 8 8 is filled between the substrate.
  • the underfill resin liquid is filled in a space (gap) formed between the lower surface of the IC chip and the surface of the solder resist layer along one side of the IC chip. It flows from one side to the other by capillarity.
  • the solder-resist layer is a conductive circuit (actual circuit) formed by the additive method or the tenting method. (Including wearing pads)
  • the solder resist layer is usually uneven because the solder resist layer has a conductor circuit 7 ⁇ ) ⁇ some parts and some parts are not. Therefore, the surface of the solder resist layer is usually a surface having irregularities corresponding to the irregularities of the foundation, that is, the gap between the lower surface of the IC chip and the surface of the solder resist layer is usually not constant.
  • the object of the present invention is to solve the above-mentioned problems of the conventional technology and to flatten the surface of the solder resist layer, thereby reducing the variation in the distance between the surface of the solder resist layer and the lower surface of the IC chip.
  • the purpose is to propose a printed wiring board in which voids hardly remain inside the underfill.
  • Another object of the present invention is to improve the adhesion between the surface of the solder resist layer and the under-fill after the surface of the solder resist layer is flattened and then further roughened on the flattened surface.
  • the proposed printed wiring board is proposed.
  • the present inventors have made the surface flat when forming the solder resist layer, or formed the solder resist layer, and then heated the surface by heating. By flattening by polishing or polishing, and reducing the large unevenness caused by the presence or absence of the conductor circuit under the solder resist layer, variation in the distance between the solder resist layer surface and the lower surface of the chip is reduced.
  • the flow rate of the underfill material can be made constant, and the flow rate of the underfill material varies on the flattened surface of the Solder Regis ⁇ ⁇ layer.
  • solder resist layer on the surface of the wiring board on which the conductor circuit is formed
  • a part of the conductor circuit exposed from the opening provided in the solder resist layer is used as a conductor for mounting electronic components.
  • the printed wiring board is characterized in that a surface of the solder resist layer is flattened at least in the electronic component mounting region.
  • the present invention also provides
  • solder resist layer on the surface of the wiring board on which the conductor circuit is formed
  • a part of the conductor circuit exposed from the opening provided in the solder resist layer is formed as a conductor pad.
  • the surface of the solder resist ridge layer is subjected to a flattening process at least in the electronic component mounting region.
  • the flattened surface of the solder resist layer has an uneven surface with a maximum roughness of 0.3 to 7.5 / 'm.
  • it is formed on an uneven surface having a maximum roughness of 0.8 to 2.0 m.
  • the present invention also provides
  • the surface of the solder resist ridge layer is subjected to a flattening process at least in the electronic component mounting region, and the flattened surface is further subjected to a roughening process. It is a board.
  • the present invention also provides
  • a solder resist layer is provided on the surface of the wiring board on which the conductor circuit is formed, and at the same time, a part of the conductor circuit exposed from the opening provided in the solder resist layer is formed as a conductor pad.
  • solder bumps are formed on pads
  • electronic components are mounted via the solder bumps, and the resin is sealed between the electronic components and the solder resist layer by underfill.
  • the printed wiring board wherein the surface of the solder resist layer is flattened at least in the electronic component mounting region, and further roughened on the flattened surface. It is.
  • the surface of the solder resist layer is formed on the first uneven surface having a predetermined maximum surface roughness formed by the planarization process, and on the uneven surface. It is preferable to form the second concavo-convex surface formed by the roughening process and having a surface roughness smaller than the maximum surface roughness of the first concavo-convex surface.
  • the “maximum surface roughness” of the first uneven surface is a solder-resist layer on a conductor pad or conductor circuit in the electronic component mounting area, as schematically shown in FIG. And the height of the solder resist layer in the adjacent conductor pad non-formation part or conductor circuit non-formation part ⁇ 1, ⁇ 2, ⁇ 3, ⁇ 4, ⁇ 5 ⁇ - means.
  • the “arithmetic mean roughness” of the second uneven surface means the arithmetic mean roughness (Ra) defined by JIS.
  • the first uneven surface of the solder resist ridge layer preferably has a maximum surface roughness of 0.3 to 7.5 ⁇ m, and more preferably 0.8 to 3.0; m.
  • the second uneven surface of the solder resist layer preferably has an arithmetic average roughness (Ra) of 0.2 to 0.7 jum.
  • the surface of the solder resist layer is preferably flattened by a heat press treatment, and the flattened surface has a press temperature of 35 to 100 ° C., a press pressure of 1.0 to 1 OMPa, press time: It is preferably formed by a heat press treatment under conditions of 20 seconds to 3 minutes.
  • the present invention also provides
  • a solder resist layer is provided on the surface of the wiring board on which the conductor circuit is formed, and a part of the conductor circuit exposed from the opening provided in the solder resist layer is used for mounting electronic components.
  • the printed wiring board manufacturing method characterized by including.
  • the present invention also provides (6) In addition to providing a solder resist layer on the surface of the wiring board on which the conductor circuit is formed, a part of the conductor circuit exposed from the opening provided in the solder resist layer is formed as a conductor pad.
  • a method of manufacturing a printed circuit board comprising forming a solder bump on a conductor pad, mounting an electronic component through the solder bump, and sealing the electronic component with an underfill material,
  • the printed wiring board manufacturing method characterized by including.
  • the present invention also provides
  • a part of the conductor circuit exposed from the opening provided in the solder resist layer is used as a conductor for mounting electronic components.
  • the printed wiring board manufacturing method characterized by including.
  • the present invention also provides
  • a part of the conductor circuit exposed from the opening provided in the solder resist layer is formed as a conductor pad.
  • the flattened surface is roughened to form a roughened surface having an arithmetic average roughness (R a) smaller than the maximum surface roughness.
  • the printed wiring board manufacturing method characterized by including.
  • the heating press treatment is performed at a press temperature of 35 to 100 ° C. and a press pressure of 1.0 to 10 MP a, pressing time: It is preferably performed under conditions of 20 seconds to 3 minutes.
  • the roughening treatment may be performed by immersing in a potassium permanganate solution having a concentration of 40 to 100 g / liquid temperature: 40 to 80 ° C. for 0.5 to 10 minutes, or power: 400 to 1 It is preferable to perform the oxygen plasma treatment under conditions of 600 W, oxygen flow rate: 100 to 500 sccm, and time: 10 to 300 seconds.
  • the present invention by flattening the surface of the solder resist layer, it is possible to reduce the variation in the distance between the solder resist layer surface and the lower surface of the chip. Even if the electronic parts such as and the like with small variations are enlarged, it is possible to suppress voids from remaining in the underfill.
  • FIGS. 1A to 1D are diagrams showing a part of a process for manufacturing a printed wiring board according to Example 1 of the present invention.
  • FIGS. 2 (a) to 2 (c) are diagrams showing a part of the process for manufacturing the printed wiring board according to the first embodiment of the present invention.
  • FIGS. 3 (a) to 3 (d) are diagrams showing a part of the process of manufacturing the printed wiring board according to Example 1 of the present invention.
  • FIGS. 4A to 4D are diagrams showing a part of a process for manufacturing a printed wiring board according to Example 1 of the present invention.
  • FIGS. 5A to 5B are diagrams showing a part of the process for manufacturing the printed wiring board according to Example 1 of the present invention.
  • 6 (a) to 6 (b) are diagrams showing a part of the process for manufacturing the printed wiring board according to Example 1 of the present invention.
  • FIG. 7 is a cross-sectional view of the printed wiring board according to Example 1 of the present invention.
  • FIG. 8 is a sectional view showing a printed wiring board in which an IC chip is mounted on the printed wiring board according to the embodiment “I of the present invention.
  • Fig. 9 (a) is a schematic diagram showing the roughness of the surface of the solder resist soot layer before the flattening process in the printed wiring board according to Example 1 of the present invention, and Fig. 9 (b) is also after the flattening process.
  • FIG. 9 (c) is a schematic diagram showing the roughness of the surface of the solder-resist layer after the roughening treatment.
  • FIG. 10 is a schematic diagram for explaining the “maximum surface roughness” of the solder resist layer surface.
  • FIG. 11 is a cross-sectional view of a printed wiring board manufactured by a conventional manufacturing method.
  • the surface of the solder resist layer provided on the surface of the wiring board on which the conductor circuit is formed is subjected to a flattening process at least in the electronic component mounting region, or the flat
  • the roughened surface is further roughened.
  • an opening is formed in the solder resist provided to cover the conductor circuit of the wiring board on which the conductor circuit is formed, and a part of the conductor circuit exposed from the opening is used as a conductor pad for mounting an electronic component.
  • An opening is formed in the solder resist layer that covers the printed circuit board formed or the conductor circuit of the wiring board on which the conductor circuit is formed, and a part of the conductor circuit exposed from the opening is formed. Shaped as a conductor pad Formed, solder bumps are formed on the conductor pads, electronic parts are mounted via the solder bumps, and the resin parts are sealed with an underfill material between the electronic parts and the solder resist layer.
  • the “electronic component mounting region” is a region in which the electronic component to be mounted is projected from above, that is, a region directly below the electronic component, and is a region in which conductor pads including connection pads and via holes are formed. It is almost equivalent.
  • solder resist layer As the resin for forming the solder resist layer, a commercially available solder resist glaze, for example, “R P Z I” manufactured by Hitachi Chemical Co., Ltd.! ”, The product name“ DPR—80 SGT—7 ”manufactured by Asahi Chemical Research Laboratories, the product name“ 5-4 0 0 series ”manufactured by Taiyo Ink Manufacturing Co., Ltd., etc.
  • the thickness of the resist layer is preferably 5 to 40 m. This is because if it is too thin, the effect of the half body dam will be reduced, and if it is too thick, it will be difficult to develop.
  • the flattening treatment of the surface of the solder regis layer in the present invention is as follows.
  • solder resist composition After applying the solder resist composition, before drying or curing it, in a semi-cured state, the surface of the solder resist layer is squeezed with a squeegee, blade, roll coater, spatula, etc. That, or
  • solder resist composition is preferably applied in a semi-cured state after being applied or pasted, or after being dried or cured, by pressing, grinding or polishing the surface of the solder resist layer.
  • the solder resist composition that has been applied or pasted is semi-cured, or after drying or curing, the semi-cured surface or the cured surface is coated with, for example, PET or the like.
  • the resin film After pasting the resin film, it is desirable to flatten by pressing from the top of the resin film, and the surface of the solder resist layer is hot-pressed. It is more desirable to flatten with less. This is because flattening by pressing is easy.
  • the surface of the planarized solder resist layer in the present invention is desirably an uneven surface (hereinafter referred to as “first uneven surface”) having a maximum surface roughness of 0.3 7.5 / m.
  • the first uneven surface preferably has a maximum surface roughness of 0.8 3. Oim.
  • the maximum surface roughness of the first uneven surface is less than 0.3 m, the wettability of the underfill material to the surface of the solder resist layer is reduced, or the adhesion between the solder resist layer and the underfill material is poor.
  • the maximum surface roughness of the first ⁇ convex surface exceeds 7.5 m, it will be the force that causes a difference in the movement speed of the underfill material.
  • the first uneven surface having a maximum surface roughness of 0.3 to 7 in the solder resist layer has a pressing temperature of 35 to 100 ° C., a pressing pressure of 1 ⁇ 10 to 10 MPa, Time: It is desirable to form under conditions of 20 seconds to 3 minutes.
  • the press temperature is less than 35 ° C
  • the press pressure is less than 1. OMPa
  • the press time is less than 20 seconds
  • the maximum surface roughness of the solder resist layer surface exceeds the desired range.
  • the press temperature exceeds 100 ° C
  • the press pressure exceeds 1 OM Pa
  • the press time exceeds 3 minutes
  • excessive pressurization causes the solder resist layer to be thin. This is because if the insulation reliability decreases, the impact resistance deteriorates.
  • the uneven surface (hereinafter referred to as “second uneven surface”) formed by the roughening treatment on the flattened surface is made of potassium permanganate, cuprate, etc. It is desirable to form by roughening treatment using an oxidizing agent or plasma treatment. The reason is that the uneven surface can be formed uniformly.
  • the conditions for the roughening treatment are, for example, when using a permanganate solution, concentration: 40 100 g / I, liquid temperature: 40 80 ° C., immersion time: 0.5 10 minutes
  • concentration 40 100 g / I
  • liquid temperature 40 80 ° C.
  • immersion time 0.5 10 minutes
  • the conditions of power: 400 160 0 W, oxygen flow rate: 1 00 500 sccm, time: 1 0 300 seconds are desirable That's right.
  • the second uneven surface formed by the roughening treatment is an uneven surface that is smaller than the maximum surface roughness of the first uneven surface and has an arithmetic average roughness Ra of 0.2 to 0.7 jum.
  • the second uneven surface is more preferably an uneven surface having an arithmetic average roughness Ra of 0.2 to 0.5 jum.
  • an opening for exposing a part of the conductor pad is formed in accordance with a conventional method on the surface of the soldered resist layer that has been flattened and roughened. A part of the conductor circuit functioning as these conductor pads can be either partially exposed from the opening or completely exposed. In the former case, it is possible to prevent cracking of the resin insulation layer that occurs at the boundary between the conductor pads, and in the latter case, it is possible to increase the allowable range of the opening position deviation.
  • the “conductor pad” is a part of a conductor circuit (wiring pattern), a via hole (including a filled via in which a plated conductor is completely filled in an opening provided in a resin insulating layer), and a via hole thereof. It includes a form in which a part of the conductor circuit is added to.
  • the wiring board on which the solder resist layer is formed is not particularly limited, but a plating resist layer is formed on the resin insulating material whose surface has been roughened.
  • a so-called additive printed wiring board or build-up printed wiring board in which a conductor circuit including a pad is formed in a non-formed portion is desirable.
  • the opening diameter of the solder resist layer can be made smaller than the conductor pad diameter.
  • the resist for resin which is a resin
  • a solder resist layer is provided on the surface of the wiring board on which the conductor circuit is formed, and a part of the conductor circuit exposed from the opening provided in the solder resist layer is provided. It is formed as a conductor pad, a solder bump is supplied and held on the conductor pad, an electronic component is mounted through the solder bump, and a resin seal is formed between the electronic component and the solder resist layer with an underfill material.
  • the surface of the solder resist layer is flattened at least in the region where the electronic component is mounted, or a roughened surface is formed on the flattened surface by further roughening. It is a printed wiring board characterized by this.
  • the solder bump is preferably formed of at least one kind of solder selected from SnZPb, SnZSb, Sn / A, Sn / Ag / Cu, Sn / Cu, Sn, Zn. That is, it may be formed of one kind selected from the above various solders, or two or more kinds may be mixed and used.
  • the solder bumps are preferably formed by printing by placing a mask having a circular opening on the conductor pads.
  • solder bump forming solder according to the present invention almost all kinds of solders used in the production of general printed wiring boards can be used alone or in combination.
  • the height of the solder bump is preferably in the range of 5 to 5 Ojum, and such height and shape are preferably uniform.
  • the solder paste printed on the conductor pad is formed into a solder bump by performing a reflow process.
  • the reflow condition is performed in a temperature range of 100 to 300 ° C. using an inert gas such as nitrogen.
  • the optimal reflow temperature is set according to the melting point of the solder used.
  • All the solder bumps formed by the reflow process are substantially hemispherical, Its height is uniformly formed in the range of 50 to 50 m, and the solder resist layer is not contaminated with solder base.
  • a method for connecting the electronic component and the solder bump As a method for connecting the electronic component and the solder bump, a method of reflowing the electronic component and the wiring board in a aligned state, or a method in which the solder bump is heated and dissolved in advance and the electronic component and the wiring board are connected. And the like.
  • the temperature to be applied at this time is preferably at the peak temperature, the solder bump melting temperature "TC to T + 50 ° C. Below the melting temperature T ° C, the solder does not melt and T + 5 If the temperature exceeds 0 ° C, the melted solder will connect between adjacent solder bumps and cause a short circuit, or the substrate will deteriorate and become damaged.
  • the gap between the mounted electronic component and the flattened solder resist layer surface, or the mounted electronic component and the flattened and roughened solder resist layer surface is filled in the gaps between them and cured, so that the electronic parts are sealed with resin.
  • This gap between the mounted electronic component and the wiring board prevents the mismatch of the thermal expansion coefficient between the electronic component and the wiring board.
  • the formed solder resist An underfill material is potted on the layer along one side of the electronic component using a nozzle, and the potted resin is filled between the electronic component and the solder resist layer.
  • thermosetting resin a thermoplastic resin, an ultraviolet curable resin, a photosensitive resin, or the like
  • an epoxy resin a silicon resin, a polyimide resin, a phenol resin, a fluorine resin, or the like
  • a liquid resin containing an inorganic filler dispersed resin in which an inorganic filler such as silica or alumina is dispersed in the resin.
  • the liquid grease preferably has a viscosity of 1.3 to 16 Pa ⁇ s at 25 ° C. When used within this range, the liquid resin has a liquid resin filling property. It is good.
  • the roughened layer formed on the surface of the conductor circuit including the conductor pad acts as an anchor.
  • the conductor circuit and the solder resist layer are firmly adhered to each other, and the adhesion to the solder body supplied and held on the surface of the conductor pad is also improved.
  • Ni / Au or N ⁇ / Pd / Au should be applied to the pad surface.
  • Fig. 7 shows a cross section of the printed wiring board 10 (package substrate) before mounting the chip 90 as an electronic component.
  • Figure 8 shows the printed wiring board 1 with the IC chip 90 mounted. A cross section of 0 is shown. As shown in FIG. 8, the IC chip 90 is mounted on the upper surface of the printed wiring board 10, and the lower surface is connected to the daughter board 94.
  • the printed wiring board 10 has a form in which build-up wiring layers 80 A and 8 OB are formed on the front surface and the back surface of the core substrate 30, respectively.
  • the building-up layer 8 OA includes an interlayer resin insulation layer 50 in which via holes 60 and conductor circuits 58 are formed, and an interlayer resin insulation layer 1 in which via holes 160 and conductor circuits 15 8 are formed. It consists of 5 0.
  • the build-up wiring layer 80 B includes an interlayer resin insulation layer 50 in which via holes 60 and conductor circuits 58 are formed, and an interlayer resin insulation in which via holes 160 and conductor circuits 15 8 are formed.
  • Layers 1 5 0 and Solder bumps 76 U to be connected to the electrodes 92 (see FIG. 8) of the IC chip 90 are provided on the upper surface of the printed wiring board 10.
  • the solder bump 76 6 U is connected to the through hole 36 through the via hole 160 and via hole 60.
  • solder bumps 7 6 D to be connected to a land 9 6 (see FIG. 8) of a daughter board (sub board) 94 are provided on the lower surface of the printed wiring board 10.
  • the solder bump 7 6 D is connected to the sulfonyl 36 via the via hole 16 0 and via hole 60.
  • Solder bump 7 6 U, 7 6 D Solder in which a nickel plating layer and a gold-plated layer (these two layers are denoted by reference numeral 74) are formed on the conductor circuit 15 8 and the via hole 16 0 exposed in the opening 7 1 of the strike layer 70 It is formed by filling the pad 75 with solder.
  • an underfill material 88 for resin sealing is disposed between the printed wiring board 10 and the IC chip 90.
  • an underfill material 8 8 is disposed between the printed wiring board 10 and the mother board 8 4.
  • the surfaces of the solder resist layer 70 on the upper side of the built-up layer 8 OA and the lower side of the built-up layer 80 B are flattened by hot pressing as described later.
  • the surface is formed as an uneven surface with a maximum surface roughness of about 0.3 jtm.
  • planarized surface was subjected to a roughening treatment with potassium permanganate, and the roughened surface had a maximum surface roughness of about 0.25 ⁇ m, and an arithmetic average Roughness Ra is formed on the uneven surface of about 0.2 m.
  • Such a configuration can reduce the variation in the distance between the surface of the solder resist layer 70 and the lower surface of the IC chip 90, so that the movement speed of the underfill material 8 8 becomes constant, and the IC chip Even if the size of 90 is increased, it is possible to prevent the voids from remaining in the underfill material 8 8.
  • the adhesion between the solder resist layer 70 and the underfill 88 can be improved.
  • a raw material composition for adjusting the resin filler was prepared as follows.
  • Imidazole curing agent (Shikoku Chemicals, 2E4MZ-CN) 6.5 parts by weight.
  • This copper-clad laminate 30 A is first drilled, then electrolessly plated and electrolytically plated, and then etched into a pattern to form inner layer copper pattern 34 on both sides of substrate 30.
  • a through hole 36 was formed (Fig. 1 (b)).
  • the conductor circuit (inner layer copper pattern) 34 and the conductor circuit 34 And filled into the through-hole 36, and dried by heating under the conditions of temperature: 70 ° C and time: 20 minutes (see Fig. 1 (d)).
  • the surface of the inner layer copper pattern 34 is formed on one side 36 of the inner layer copper pattern 34 by belt sander polishing using # 600 belt polishing paper (manufactured by Sankyori Chemical Co., Ltd.) Polishing was performed so that the resin filler 40 did not remain on the surface of the land 36a, and then buffing was performed to remove scratches caused by the belt sander polishing.
  • the surface layer portion of the resin filler 40 filled in the through-hole 36 and the like and the roughened layer 38 on the upper surface of the inner layer conductor circuit 34 are removed to smooth the both surfaces of the substrate 30 and then the resin filler 40 And a wiring board in which the side surface of the inner layer conductor circuit 34 is firmly attached via the roughened layer 38, and the inner wall surface of the through hole 36 and the resin filler 40 are firmly attached via the roughened layer 38. Obtained. That is, by this step, the surface of the resin filler 40 and the surface of the inner layer copper pattern 34 were flattened so as to be at the same level.
  • a copper surface roughening agent (trade name: Etch pond C Z series ⁇ C z—81 00 ”) manufactured by MEC is sprayed onto the substrate, and the conductor circuit 34 and the through hole 36 land 36 A roughened layer 42 was formed on the surface of a (see Fig. 2 (b)).
  • the resin film for the interlayer resin insulation layer is subjected to main pressure bonding on the substrate under the conditions of a vacuum degree of 67 Pa, a pressure of 0.47 MPa, a temperature of 85 ° C, and a bonding time of 60 seconds, and then 1 70 ° C for 40 minutes. It was cured by heating.
  • the substrate on which the via hole opening 48 is formed is immersed in an 80 ° C solution containing 60 g I of permanganate strength lithium for 10 minutes, and an inorganic resin existing on the surface of the interlayer resin insulation layer 50 By removing the particles, a roughened surface 5 Or was formed on the surface of the interlayer resin insulating layer 50 including the inner wall of the via hole opening 48 (FIG. 3B).
  • catalyst nuclei were attached to the surface of the interlayer resin insulation layer and the inner wall surface of the opening 48 for the via hole. . That is, the substrate was immersed in a catalyst solution containing palladium chloride (P d CI 2 ) and stannous chloride (S nCl 2 ), and the catalyst was applied by depositing palladium metal.
  • P d CI 2 palladium chloride
  • S nCl 2 stannous chloride
  • a commercially available photosensitive dry film is pasted on the electroless copper plating film 52 formed in the above (11), a mask is placed, exposure is performed with 1 OOmJZcm 2 , and 0.8% sodium carbonate is added. And developed a resist 15 with a thickness of 15 mm (see Fig. 3 (d)).
  • electrolytic copper plating was applied to the non-resist formation area under the following conditions to form an electrolytic copper plating film 56 having a thickness of 15 mm (see Fig. 4 (a)).
  • Solder resist ink Product name "RPZ-1", manufactured by Hitachi Chemical Co., Ltd. Screen version: Made of polyester fiber
  • solder resist ink After screen printing, after drying at 50 ° C for 10 minutes, print the solder resist ink on the other side under the same conditions, and then dry at 60 to 70 ° C for 20 to 25 minutes. A solder resist layer 70 in a state was formed. (See Figure 5 (a)).
  • PET film ⁇ is affixed to both sides of the solder resist ⁇ layer 70 formed in the above (17), and pressure is applied to the solder resist layer through the PET film under the following planarization conditions. The surface of the solder resist was flattened.
  • the surface of the solder resist layer 70 that has been flattened after the solder-resist ink is applied and dried is an uneven surface with a maximum surface roughness of 0.3 m. .
  • a 5 mm-thick photomask film (not shown) on which a circular pattern (mask pattern) is drawn is placed in close contact with the surface of the solder resist ridge layer 70 formed in (18).
  • the film was exposed to ultraviolet rays of 1 000 mJZcm 2 and developed with a sodium carbonate (Na 2 C0 3 ) solution of 10 gZ I. And then for one hour at 80 ° C,
  • the substrate is made of potassium gold cyanide 7.61 x 1 0 3 molZI, ammonium chloride 1. 87 x 1 0 -1 mol / k sodium citrate 1. 1 6x 1 0 _1 ⁇ / ⁇ , hypochlorous acid Immerse it in an electroless gold plating solution consisting of 1.70X 1 0 1 molZI at 80 ° C for 7 minutes and 20 seconds and deposit a 0.03mm thick gold plating layer on the nickel plating layer ( By forming a nickel plating layer and a gold layer by reference numeral 74, conductor pads 75 were formed on the surfaces of the via hole 160 and the conductor circuit 158 (see FIG. 6 (a)).
  • solder resist layer 70 is placed on the solder resist layer 70, printed by soldering paste using a printing method, removed from the metal mask, and then reflowed at 200 ° C to be exposed from the opening 71.
  • the IC chip 90 is mounted so that the electrode 92 of the IC chip 90 corresponds to the solder bump 76 U of the printed wiring board 10 obtained in (22), and the reflow process is performed. To attach the IC chip 90.
  • a commercially available liquid underfill material for example, the product name “E— 1 1 72AJ (Emerson The underfill 88 that seals the gap with resin is formed by filling the substrate to a temperature at which the underfill 88 does not harden. The underfill 88 was hardened in the same manner.After the daughter board 94 was attached to the solder bump 76D of the reprinted wiring board 10 by reflow, the underfill 88 was formed by filling a commercially available underfill material. Finally, the underfill 88 was cured to obtain a printed wiring board 10 on which electronic components such as an IC chip were mounted.
  • a commercially available liquid underfill material for example, the product name “E— 1 1 72AJ (Emerson The underfill 88 that seals the gap with resin is formed by filling the substrate to a temperature at which the underfill 88 does not harden. The underfill 88 was hardened in the same manner.After the daughter board 94 was attached to the solder bump 76D of the reprinted wiring board 10 by
  • the area of the solder resist layer area (electronic component mounting area) corresponding to the area (C4 area) where the chip mounting conductor pads are to be provided is 70 mm 2, and the conductor pads provided in the mounting area
  • a printed wiring board was manufactured in the same manner as in Example 1 except that the number of the electrodes was 200 (the same number as the number of electrodes of the IC chip).
  • the surface in the electronic component mounting area in this example was formed as an uneven surface having a maximum roughness of 0.5 jum.
  • the area of the solder resist layer area (electronic component mounting area) corresponding to the area (G4 area) where the IC chip mounting conductor pad is to be provided is 1 30 mm 2, and the area of the conductor pad provided in the mounting area is A printed wiring board was produced in the same manner as in Example 1 except that the number was 400.000.
  • the surface in the electronic component mounting area in this example was formed as an uneven surface having a maximum roughness of 0.4 jum.
  • solder resist layer area (electronic component mounting area) corresponding to the area where the conductor pads for mounting IC chips (G4 area) are provided is 3 10 mm 2, and the conductor provided in the mounting area A printed wiring board was manufactured in the same manner as in Example 1 except that the number of pads was changed to 100.000.
  • the surface in the electronic component mounting area in this example was formed as an uneven surface having a maximum roughness of 0.5 im.
  • the area of the solder resist layer area (electronic component mounting area) corresponding to the area where the chip mounting conductor pads are to be provided (C4 area) is 900 mm 2, and the conductor pads provided in the mounting area
  • a printed wiring board was produced in the same manner as in Example 1 except that the number was 300,000.
  • the surface of the electronic component mounting region in this example, the maximum roughness is formed on the uneven surface of the 0. 5 jum.
  • a printed wiring board was produced in the same manner as in Example 1 except that the pressing temperature for flattening the solder-resist layer was 6 mm.
  • the surface in the electronic component mounting area in this example was formed as an uneven surface having a maximum roughness of 0 ⁇ 7 / m.
  • a printed wiring board was produced in the same manner as in Example 2 except that the pressing temperature for flattening the solder resist layer was 60 ° C.
  • the surface in the electronic component mounting area in this example was formed as an uneven surface having a maximum roughness of 0.8 / m 2.
  • a printed wiring board was produced in the same manner as in Example 3 except that the pressing temperature for flattening the solder resist layer was 60 ° G.
  • the surface in the electronic component mounting area in this example was formed as an uneven surface having a maximum roughness of 0.8 jum.
  • a printed wiring board was produced in the same manner as in Example 4 except that the pressing temperature for flattening the solder resist layer was 60 ° C.
  • the surface in the electronic component mounting area in this example was formed as an uneven surface with a maximum roughness of 0.7 jum.
  • a printed wiring board was produced in the same manner as in Example 5 except that the pressing temperature for flattening the solder resist layer was 60 ° C.
  • the surface in the electronic component mounting area in this example was formed as an uneven surface having a maximum roughness of 0.8 / m 2.
  • Example 1 A printed wiring board was produced in the same manner as in Example 1 except that the pressing pressure for flattening the solder resist layer was 3 MPa.
  • the surface in the electronic component mounting area in this example was formed as an uneven surface having a maximum roughness of 2.0 jum.
  • a printed wiring board was produced in the same manner as in Example 2 except that the pressing pressure for flattening the solder resist layer was 3 MPa.
  • the surface in the electronic component mounting area in this example was formed as an uneven surface with a maximum roughness of 2.0 m.
  • a printed wiring board was produced in the same manner as in Example 3 except that the pressing pressure for flattening the solder resist ridge layer was 3 MPa.
  • the surface in the electronic component mounting area in this example was formed as an uneven surface having a maximum roughness of 2. Oum.
  • a printed wiring board was produced in the same manner as in Example 4 except that the pressing pressure for flattening the solder resist layer was 3 MPa.
  • the surface in the electronic component mounting area in this example was formed as an uneven surface having a maximum roughness of 2.1 jum.
  • a printed wiring board was produced in the same manner as in Example 5 except that the pressing pressure for flattening the solder resist layer was 3 MPa.
  • the surface in the electronic component mounting area in this example was formed as an uneven surface having a maximum roughness of 2.2 / m 2.
  • a printed wiring board was produced in the same manner as in Example 1 except that the pressing pressure for flattening the solder resist layer was 1 MPa. Note that the surface in the electronic component mounting area in this example was formed as an uneven surface having a maximum roughness of 4. Sum.
  • a printed wiring board was produced in the same manner as in Example 2 except that the pressing pressure for flattening the solder resist layer was 1 MPa.
  • the surface in the electronic component mounting area in this example was formed as an uneven surface with a maximum roughness of 4.7 rn.
  • a printed wiring board was produced in the same manner as in Example 3 except that the pressing pressure for flattening the solder resist layer was 1 MPa.
  • the surface in the electronic component mounting area in this example was formed as an uneven surface having a maximum roughness of 5. O / im.
  • a printed wiring board was produced in the same manner as in Example 4 except that the pressing pressure for flattening the solder resist layer was 1 MPa. ,
  • the surface in the electronic component mounting area in this example was formed as an uneven surface with a maximum roughness of 4. m.
  • a printed wiring board was produced in the same manner as in Example 5 except that the pressing pressure for flattening the solder resisted soot layer was 1 MPa.
  • the surface in the electronic component mounting area in this example was formed as an uneven surface having a maximum roughness of 5.0 jum.
  • a printed wiring board was produced in the same manner as in Example 1 except that the pressing pressure for flattening the solder resist layer was 1 MPa and the pressing temperature was 60 ° C.
  • the surface in the electronic component mounting area in this example was formed as an uneven surface having a maximum roughness of 7. O um.
  • Example 22 A printed wiring board was produced in the same manner as in Example 2 except that the pressing pressure for flattening the solder resist layer was 1 MPa and the pressing temperature was 60 ° G.
  • the surface in the electronic component mounting area in this example was formed as an uneven surface with a maximum roughness of 7.2 mm.
  • a printed wiring board was produced in the same manner as in Example 3 except that the pressing pressure for flattening the solder resist layer was 1 MPa and the pressing temperature was 60 ° C.
  • the surface in the electronic component mounting area in this example was formed as an uneven surface having a maximum roughness of 7.3 ⁇ m.
  • a printed wiring board was produced in the same manner as in Example 4 except that the pressing pressure for flattening the solder resist layer was 1 MPa and the pressing temperature was 60 ° C.
  • the surface in the electronic component mounting area in this example was formed as an uneven surface with a maximum roughness of 7.5 m.
  • a printed wiring board was produced in the same manner as in Example 5 except that the pressing pressure for flattening the solder resist layer was 1 MPa and the pressing temperature was 60 ° C.
  • the surface in the electronic component mounting area in this example was formed as an uneven surface with a maximum roughness of 7.5 ⁇ m.
  • the planarized surface of the solder resist layer 70 formed in the step (18) of Example 1 is subjected to a roughening treatment using a permanganate-strength solution under the following conditions to obtain a solder.
  • a printed wiring board was produced in the same manner as in Example 1 except that the surface of the resist ridge was roughened.
  • the measurement points are the surface of the solder resist layer corresponding to the conductor circuit (pad) formation area and the surface of the solder resist layer corresponding to the conductor circuit non-formation area, and near the boundary between the conductor circuit formation area and the conductor circuit non-formation area. Not measured.
  • the roughened surface formed on the flattened surface has a maximum surface roughness (Rmax: see Fig. 9 (c)) of 0.25 ji m and arithmetic average roughness Ra. It has an uneven surface of about 0.2 m.
  • a printed wiring board was produced in the same manner as in Example 26 except that the number was 200 (the same number as the number of electrodes of the IC chip).
  • the flattened surface in the electronic component mounting region is formed as an uneven surface having a maximum surface roughness of 0.5 / m, and the roughened surface is a maximum surface roughness.
  • the roughened surface is a maximum surface roughness.
  • solder resist layer area (electronic component mounting area) corresponding to the area where the IC chip mounting conductor pad is provided (C4 area) is 130 mm 2, and the area of the conductor pad provided in the mounting area is A printed wiring board was manufactured in the same manner as in Example 26 except that the number was 400.000.
  • the flattened surface in the electronic component mounting region is formed as an uneven surface having a maximum surface roughness of 0.4 / m, and the roughened surface has a maximum surface roughness.
  • Example 29 The area of the solder resist layer area (electronic component mounting area) corresponding to the area (C4 area) where the conductor pads for mounting the IC chip are provided is 310 mm 2, and the number of conductor pads provided in the mounting area A printed wiring board was manufactured in the same manner as in Example 26, except that the number was changed to 10,000.
  • the flattened surface in the electronic component mounting area in this example is formed as an uneven surface with a maximum surface roughness of 0.5 m, and the roughened surface has a maximum surface roughness.
  • the flattened surface in the electronic component mounting area in this example is formed as an uneven surface with a maximum surface roughness of 0.5 m, and the roughened surface has a maximum surface roughness.
  • the flattened surface in the electronic component mounting area is formed as an uneven surface with a maximum surface roughness of 0.7 m, and the roughened surface has a maximum surface roughness.
  • Example 33 Printed wiring as in Example 27, except that the pressing temperature for flattening the solder resist layer was 60 ° C and the immersion time for roughening the flattened surface was 1.5 minutes. A board was produced.
  • the flattened surface in the electronic component mounting area is formed as an uneven surface with a maximum surface roughness of 0.8 jum, and the roughened surface has a maximum surface roughness.
  • the flattened surface in the electronic component mounting area in this example is formed as an uneven surface having a maximum surface roughness of 0.8 m, and the roughened surface has a maximum surface roughness.
  • the flattened surface in the electronic component mounting area is formed as an uneven surface with a maximum surface roughness of 0.7 / m, and the roughened surface has a maximum surface roughness of 0.7 / m. It was formed on a concavo-convex surface of about 0.4 m with an arithmetic average roughness Ra of 0.45 m.
  • the flattened surface in the electronic component mounting area in this example is formed as an uneven surface having a maximum surface roughness of 0.8 m, and the roughened surface has a maximum surface roughness.
  • a printed wiring board was manufactured in the same manner as in Example 26, except that the pressing pressure for flattening the solder resist layer was 3 MPa and the immersion time for roughening the flattened surface was 2.0 minutes. did.
  • the flattened surface in the electronic component mounting area is formed as an uneven surface having a maximum surface roughness of 3.0 / m, and the roughened surface has a maximum surface roughness.
  • (Embodiment 37) is formed on a concavo-convex surface of about 0.35 m with an arithmetic average roughness Ra.
  • a printed wiring board was manufactured in the same manner as in Example 27, except that the pressing pressure for flattening the solder resist layer was 3 MPa, and the immersion time for roughening the flattened surface was 2.0 minutes. did.
  • the flattened surface in the electronic component mounting area is formed as an uneven surface having a maximum surface roughness of 3.0 m, and the roughened surface has a maximum surface roughness.
  • a printed wiring board was manufactured in the same manner as in Example 28, except that the pressing pressure for flattening the solder resist layer was 3 MPa and the immersion time for roughening the flattened surface was 2.0 minutes. did.
  • the flattened surface in the electronic component mounting area is formed as an uneven surface having a maximum surface roughness of 3. Om, and the roughened surface has a maximum surface roughness.
  • the flattened surface in the electronic component mounting area is formed as an uneven surface having a maximum surface roughness of 3. Om, and the roughened surface has a maximum surface roughness.
  • a printed wiring board was prepared in the same manner as in Example 29 except that the pressing pressure for flattening the solder resist layer was 3 MPa and the immersion time for roughening the flattened surface was 1.5 minutes. Manufactured.
  • the flattened surface in the electronic component mounting area in this example is formed as an uneven surface with a maximum surface roughness of 3.1 jtm, and the roughened surface is a maximum surface roughness. It was formed on a concavo-convex surface of about 0.4 m with an arithmetic average roughness Ra of about 0.3 m.
  • Example 40 A printed wiring board is manufactured in the same manner as in Example 30 except that the pressing pressure for flattening the solder resist layer is 3 MPa and the dipping time for roughening the flattened surface is 1.0 min. did.
  • the flattened surface in the electronic component mounting area is formed as an uneven surface having a maximum surface roughness of 3.2 jum, and the roughened surface has a maximum surface roughness.
  • a printed wiring board was prepared in the same manner as in Example 26, except that the pressing pressure for flattening the solder resist layer was 1 MPa and the immersion time for roughening the flattened surface was 2.5 minutes. Manufactured.
  • the flattened surface in the electronic component mounting area is formed as an uneven surface with a maximum surface roughness of 4.8 m, and the roughened surface has a maximum surface roughness. However, it was formed on a four-convex surface of 0.5 m with an arithmetic mean roughness Ra of 0.55 jum. (Example 42)
  • Example 27 Printed wiring as in Example 27, except that the pressing pressure when flattening the solder resist layer was 1 MPa and the dipping time when roughening the flattened surface was 1 minute. A board was produced.
  • the flattened surface in the electronic component mounting area is formed as an uneven surface with a maximum surface roughness of 4.7 m, and the roughened surface has a maximum surface roughness.
  • a printed wiring board was prepared in the same manner as in Example 28, except that the pressing pressure for flattening the solder resist layer was 1 MPa and the immersion time for roughening the flattened surface was 1.5 minutes. Manufactured.
  • the flattened surface in the electronic component mounting area is formed as an uneven surface having a maximum surface roughness of 5.0 m, and the roughened surface has a maximum surface roughness.
  • a printed wiring board was prepared in the same manner as in Example 29, except that the pressing pressure for flattening the solder resist layer was 1 MPa and the immersion time for roughening the flattened surface was 1.0 min. Manufactured.
  • the flattened surface in the electronic component mounting area is formed as an uneven surface having a maximum surface roughness of 4.9 jum, and the roughened surface has a maximum surface roughness.
  • the printed wiring board was formed in the same manner as in Example 30, except that the pressing pressure for flattening the solder resist layer was 1 MPa and the immersion time for roughening the flattened surface was 2.5 minutes. Manufactured.
  • the flattened surface in the electronic component mounting area is formed as an uneven surface having a maximum surface roughness of 5.0 // m, and the roughened surface is the maximum surface.
  • Roughness was 0.5, and an arithmetic average roughness Ra was formed on an uneven surface of about 0.5 / m.
  • a printed wiring board was produced in the same manner as in Example 26.
  • the flattened surface in the electronic component mounting area in this example is formed as an uneven surface having a maximum surface roughness of 7. Oim, and the roughened surface has a maximum surface roughness.
  • the flattened surface in the electronic component mounting area is formed as an uneven surface having a maximum surface roughness of 7.2 m, and the roughened surface has a maximum surface roughness.
  • Example 48 Except that the press pressure when flattening the solder resist layer was 1 MPa, the press temperature was 60 ° C, and the dipping time for roughening the flattened surface was 1.0 min.
  • a printed wiring board was produced in the same manner as in Example 28.
  • the flattened surface in the electronic component mounting area is formed as a concavo-convex surface having a maximum surface roughness of 7.3 jtm, and the roughened surface has a maximum surface roughness.
  • a printed wiring board was produced in the same manner as in Example 29.
  • the flattened surface in the electronic component mounting area is formed as an uneven surface having a maximum surface roughness of 7.5 m, and the roughened surface has a maximum surface roughness.
  • a printed wiring board was produced in the same manner as in Example 30.
  • the flattened surface in the electronic component mounting area is formed as an uneven surface having a maximum surface roughness of 7.5 m, and the roughened surface has a maximum surface roughness.
  • a printed wiring board was produced in the same manner as in Example 31 except that the immersion time for roughening the flattened surface of the solder resist layer was 2.75 minutes.
  • the flattened surface in the electronic component mounting area is formed as an uneven surface with a maximum surface roughness of 0.7 m, and the roughened surface has a maximum surface roughness.
  • a printed wiring board was produced in the same manner as in Example 32 except that the immersion time for roughening the flattened surface of the Solder Regis soot layer was set to 3.0 minutes.
  • the flattened surface in the electronic component mounting area in this example is formed as an uneven surface having a maximum surface roughness of 0.8 jum, and the roughened surface has a maximum surface roughness. Is formed on a concavo-convex surface with an average roughness Ra of 0.5 to 5 5 m.
  • a printed wiring board was produced in the same manner as in Example 33, except that the immersion time for roughening the flattened surface of the solder-resist layer was 2.75 minutes.
  • the flattened surface in the electronic component mounting area in this example is formed as an uneven surface having a maximum surface roughness of 0.8 m, and the roughened surface has a maximum surface roughness.
  • a printed wiring board was produced in the same manner as in Example 34, except that the immersion time for roughening the flattened surface of the solder resist layer was 2.75 minutes.
  • the flattened surface in the electronic component mounting area is formed as an uneven surface having a maximum surface roughness of 0.7 / m, and the roughened surface has a maximum surface roughness.
  • a printed wiring board was produced in the same manner as in Example 35 except that the immersion time for roughening the flattened surface of the solder resist layer was 3.25 minutes.
  • the flattened surface in the electronic component mounting area in this example is formed as an uneven surface having a maximum surface roughness of 0.8 jum, and the roughened surface has a maximum surface roughness.
  • a printed wiring board was produced in the same manner as in Example 36, except that the immersion time for roughening the flattened surface of the solder resist layer was 4.0 minutes. Note that the flattened surface in the electronic component mounting area in this example is formed as an uneven surface with a maximum surface roughness of 3. O ⁇ m, and the roughened surface has a maximum surface roughness. The thickness was 0.8 jum and the arithmetic mean roughness Ra was about 0.7 m. (Example 57)
  • a printed wiring board was produced in the same manner as in Example 37 except that the immersion time for roughening the flattened surface of the Solder Regis soot layer was 3.5 minutes.
  • the flattened surface in the electronic component mounting area has a maximum surface roughness of 3. Ojum, and the roughened surface has a maximum surface roughness of 3. It was formed on a concavo-convex surface of about 0.6 m with an arithmetic average roughness Ra of 0.8 m.
  • a printed wiring board was produced in the same manner as in Example 38, except that the immersion time for roughening the flattened surface of the solder resist layer was 3.25 minutes.
  • the flattened surface in the electronic component mounting area in this example is formed as an uneven surface with a maximum surface roughness of 3. O / im, and the roughened surface has a maximum surface roughness.
  • a printed wiring board was produced in the same manner as in Example 39, except that the immersion time for roughening the flattened surface of the Solder Regis soot layer was 3.5 minutes.
  • the flattened surface in the electronic component mounting area is formed as an uneven surface having a maximum surface roughness of 3.1 m, and the roughened surface has a maximum surface roughness.
  • a printed wiring board was produced in the same manner as in Example 40 except that the immersion time for roughening the flattened surface of the Solder Regis soot layer was 4.0 minutes.
  • the flattened surface in the electronic component mounting area is formed as an uneven surface with a maximum surface roughness of 3.2 m, and the roughened surface has a maximum surface roughness.
  • a printed wiring board was produced in the same manner as in Example 41 except that the immersion time for roughening the flattened surface of the solder resist layer was set to 3.0 minutes.
  • the flattened surface in the electronic component mounting area in this example is formed as an uneven surface with a maximum surface roughness of 4.8 im, and the roughened surface has a maximum surface roughness.
  • the uneven surface is formed as 0.65 jum and arithmetic mean roughness Ra of 0.55 m.
  • a printed wiring board was produced in the same manner as in Example 42, except that the immersion time for roughening the flattened surface of the solder resist layer was 2.75 minutes.
  • the flattened surface in the electronic component mounting area in this example is formed as an uneven surface having a maximum surface roughness of 4.7 / m, and the roughened surface has a maximum surface roughness.
  • a printed wiring board was produced in the same manner as in Example 43, except that the immersion time for roughening the flattened surface of the solder-resist layer was 3.25 minutes.
  • the flattened surface in the electronic component mounting area is formed as an uneven surface having a maximum surface roughness of 5.0 m, and the roughened surface has a maximum surface roughness.
  • a printed wiring board was produced in the same manner as in Example 44 except that the immersion time for roughening the flattened surface of the solder resist layer was set to 3.0 minutes.
  • the flattened surface in the electronic component mounting area is formed as an uneven surface having a maximum surface roughness of 4.9 m, and the roughened surface has a maximum surface roughness.
  • a printed wiring board was produced in the same manner as in Example 45, except that the immersion time for roughening the flattened surface of the solder resist layer was 4.0 minutes. Note that the flattened surface in the electronic component mounting area in this example is formed as an uneven surface having a maximum surface roughness of 5. O / m, and the roughened surface has a maximum surface roughness. The thickness was 0.8 jum and the arithmetic mean roughness Ra was about 0.7 m. (Example 66)
  • a printed wiring board was produced in the same manner as in Example 46 except that the immersion time for roughening the flattened surface of the solder resist layer was 3.75 minutes.
  • the flattened surface in the electronic component mounting area is formed as an uneven surface having a maximum surface roughness of 7.0 m, and the roughened surface has a maximum surface roughness.
  • a printed wiring board was produced in the same manner as in Example 47 except that the immersion time for roughening the flattened surface of the Solder Regis soot layer was 3.0 minutes.
  • the flattened surface in the electronic component mounting area in this example is formed as an uneven surface having a maximum surface roughness of 7.2 / m, and the roughened surface has a maximum surface roughness.
  • a printed wiring board was produced in the same manner as in Example 48 except that the immersion time for roughening the flattened surface of the solder resist layer was 2.75 minutes.
  • the flattened surface in the electronic component mounting area is formed as a concavo-convex surface having a maximum surface roughness of 7.3 m, and the roughened surface has a maximum surface roughness. 0.6 /, arithmetic average roughness [3 ⁇ 4 was formed on the uneven surface of about 0.55 jum. (Example 69)
  • a printed wiring board was produced in the same manner as in Example 49, except that the immersion time for roughening the flattened surface of the solder resist layer was 3.5 minutes.
  • the flattened surface in the electronic component mounting area in this example is formed as an uneven surface with a maximum surface roughness of 7.5 m, and the roughened surface is the maximum surface.
  • Surface roughness is 0.75 / m, and arithmetic mean roughness Ra is about 0.65 m.
  • a printed wiring board was produced in the same manner as in Example 30, except that the immersion time for roughening the flattened surface of the solder resist layer was 3.5 minutes.
  • the flattened surface in the electronic component mounting area is formed as an uneven surface having a maximum surface roughness of 7.5 m, and the roughened surface has a maximum surface roughness.
  • a printed wiring board was produced in the same manner as in Example 26 except that the immersion time for roughening the flattened surface of the solder-resist layer was 12 minutes.
  • the flattened surface in the electronic component mounting area in this example is formed as an uneven surface with a maximum surface roughness of 0.3 m, and the roughened surface has a maximum surface roughness. 3. Ojum, with an arithmetic average roughness Ra, formed on an uneven surface of about 2.3 m.
  • a printed wiring board was produced in the same manner as in Example 1 except that the solder resist layer was not flattened or roughened.
  • the surface in the electronic component mounting area in this comparative example was formed as an uneven surface with a maximum surface roughness of 9.8 m.
  • a printed wiring board was produced in the same manner as in Example 2 except that the soldering resist soot layer was not flattened or roughened.
  • the surface in the electronic component mounting area in this comparative example was formed as an uneven surface having a maximum surface roughness of 9.6 jtm.
  • a printed wiring board was produced in the same manner as in Example 3 except that the soldering resist soot layer was not flattened or roughened. Note that the surface in the electronic component mounting region in this comparative example was formed as an uneven surface having a maximum surface roughness of 10.0 Um.
  • a printed wiring board was produced in the same manner as in Example 4 except that the soldering resist soot layer was not flattened or roughened.
  • the surface in the electronic component mounting area in this comparative example was formed as an uneven surface with a maximum surface roughness of 9.8 m.
  • a pudding-wiring board was produced in the same manner as in Example 5 except that the soldering resist soot layer was not flattened or roughened.
  • the surface in the electronic component mounting area in this comparative example was formed as an uneven surface having a maximum surface roughness of 10.0 m.
  • the insulation resistance after HAST test is 10 7 ⁇ or more, ⁇ , less than 10 7 ⁇ X in the case.
  • it measured value after 5 0 h is 1 0 7 Omega more which is a target value for the insulation resistance.
  • connection resistance value after heat cycle-initial connection resistance value initial connection resistance value
  • X 1 0 0, 1 out of 10 good products If the value exceeds 10%, the electrical connectivity is considered to be poor, and is indicated by X. If all 10 values are less than 10%, the electrical connectivity is It was considered good and marked with a circle.
  • the maximum surface roughness of the flattened surface of the solder resist layer is within a specific range, and the arithmetic average roughness Ra of the roughened surface is specified.
  • the maximum surface roughness of the flattened surface of the solder resist layer is in the range of 0.3 to '7.5 m, and the arithmetic average roughness Ra of the roughened surface is 0.
  • the target value could be cleared within the range of 2 ⁇ 0.7 ⁇ m. Furthermore, the maximum roughness of the flattened surface is in the range of 0.8 to 3. Ojum, and the arithmetic average roughness Ra of the roughened surface is 0.2 to 0.5 / m. If it is within the range, the reliability becomes higher.
  • the maximum surface roughness of the flattened surface of the solder-resist ridge layer is within a specific range, and the arithmetic average roughness Ra of the roughened surface is specified.
  • the maximum surface roughness of the flattened surface of the solder resist layer is in the range of 0.3 to 7.5 m, and the arithmetic average roughness Ra of the roughened surface is 0.2 to 0. It was found that the target value can be cleared when it is in the range of 7 / m.
  • the maximum roughness of the flattened surface is in the range of 0.8 to 3. OjL m, and the arithmetic average roughness Ra of the roughened surface is 0.2 to 0.5 m. If it is within the range, it becomes more reliable.
  • the present invention has the problem that the insulation resistance of the insulating layer composed of the solder resist layer and the underfill has deteriorated, the problem that the connection resistance between the chip and the solder bump increases due to the separation between the substrates, and the occurrence of migration.
  • a printed wiring board that can advantageously solve the problem of short circuit between solder bumps.

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Abstract

導体回路を形成した配線基板の表面にソルダーレジスト層を設けると共に、このソルダーレジスト層に設けた開口部から露出する前記導体回路の一部を導体パッドとして形成し、その導体パッド上に半田バンプを形成し､その半田バンプを介して電子部品を実装し、その電子部品をアンダーフィルによって樹脂封止してなるプリント基板において、ソルダーレジスト層の表面は、少なくとも電子部品実装領域において平坦化処理が施されてなること、または、その平坦化処理されてなる表面にさらに粗化処理が施されてなるプリント配線板およびその製造方法を提案する。

Description

明 細 書 プリント配線板
技術分野
本発明は、に等の電子部品を載置するパッケージ基板等のプリン卜配線板に係 リ、 特に、 IC等を樹脂封止するアンダーフィル内にボイドが残存しないようなソ ルダーレジスト層の表面構造に関する。
背景技術
図 1 1は、従来技術に係るパッケージ基板を構成するプリント配線板を示す。該 プリント配線板 2 1 0では、 基板上に I Cチップ 2 9 0を実装するために、 基板 上に複数の半田バンプ 2 7 6を形成し、 これらの半田バンプ 2 7 6が互いに融着 しないようにソルダーレジス卜層 2 7 0が設けられている。
具体的には、 基板上に半田パッド 2 7 5を含んだ導体回路 2 5 8を形成し、 こ の導体回路 2 5 8を被覆してソルダーレジスト層 2 7 0を設け、 そのソルダーレ ジスト層 2 7 0の半田パッド対応位置に開口 2 7 1を設け、 この開口 2 7 1から 露出する半田パッド 2 7 5の表面にニッケルめっき層および金めつき層 （これら の 2層を符号 2 7 4で示す） を形成した後、 半田ペースト等を印刷し、 リフロー させることによって半田バンプ 2 7 6を形成する。 そして、 該半田バンプ 2 7 6 を介して I Cチップ 2 9 0を取り付けた後、 半田バンプ 2 7 6と I Cチップ 2 9 0との高い接続信頼性を保持するために、 I Cチップ 2 9 0と基板との間にアン ダ一フィル （封止用樹脂） 2 8 8を充填している。
このようなアンダーフィルを充填する方法には、 ノズルを用いたポッティング 法がある。 この方法では、 I Cチップの一辺に沿って、 アンダーフィル樹脂液が I C チップ下面とソルダーレジス卜層表面との間にできる空間 （隙間） に充填され、 その際、樹脂液は I Cチップの一方の側面から他方の側面まで毛管現象により流れ 込むようになつている。
ここで、 プリント配線板のソルダーレジス卜層表面に着目すると、 ソルダーレ ジスド層は、アディティブ法またはテンティング法により形成された導体回路 (実 装用パッドを含む） 上に印刷または塗布により形成されるが、 ソルダーレジスト 層の下地は、 導体回路 7ί)《ある部分とない部分があるため、 通常は凹凸面となって いる。 それ故、 ソルダーレジス卜層の表面も、 下地の凹凸に対応した凹凸を有す る表面となる、即ち、 I Cチップ下面とソルダーレジスト層表面との隙間が一定と ならないのが通常である。 したがって、 そのような隙間では、 場所によって流れ 込むアンダーフィル材 （樹脂液） の流れ込み速度に差が生じるので、 隙間に存在 する空気を完全に反対側に押し出すことができない場合があリ、 そのような場合 には、 アンダーフィル内に空気が残存してしまう （ポイドの形成） ことがある。 このようなアンダーフィル材は、 充填された後に硬化されて、 ICチップ実装プ リント配線板が製造されるが、 硬化されたアンダーフィル内部にボイドが存在す る場合には、 そのポイド内に水分が貯まリやすくなると共に、 プリント配線板に 対して高温多湿環境下での HAST試験を行うと、ソルダーレジスト層表面とアンダ 一フィルの界面またはアンダーフィルと I C の界面付近にあるポィドを基点とし て、ソルダ一レジスト層とアンダーフィルとの間またはアンダーフィルと との 間にクラックが生じやすくなる。そのため、ソルダーレジス卜層とアンダーフィル とからなる絶縁層の絶縁抵抗が劣化したり、基板間に剥離が生じてにチップと半 田バンプ間の接続抵抗が上昇したりするという問題があった。
また、 クラックが生じた界面から水分が侵入して、 半田バンプから半田のマイ グレーシヨンが発生して、 半田バンプ相互間に短絡が生じたりするという問題も あった。
そこで、 本発明の目的は、 従来技術が抱える上記問題点を解決して、 ソルダー レジスト層表面を平坦化処理することによって、 ソルダーレジス卜層表面と IC チップ下面との間の距離のばらつきを小さくして、 アンダーフィル内部にボイド が残存しにくくしたプリント配線板を提案することにある。
本発明の他の目的は、 ソルダーレジスト層表面を平坦化処理した後に、 その平 坦化処理面に対してさらに粗化処理を施して、 ソルダーレジスト層表面とアンダ -フィルとの密着性が向上したプリント配線板を提案することにある。
発明の開示 本発明者らは、 上記目的の実現のために鋭意研究を重ねた結果、 ソルダーレジ スト層を形成する際にその表面を平坦化するか、 あるいはソルダーレジスト層を 形成した後に、 その表面を加熱プレスや研磨によって平坦化して、 ソルダ一レジ スト層下の導体回路の有無に起因する大きな凹凸を小さくすることによって、 ソ ルダーレジスト層表面とにチップ下面との間の距離のばらつきを少なくして、に チップ実装後のアンダーフィル材の充填の際に、 アンダーフィル材の流動速度を 一定にすることができるということ、 さらにソルダーレジス卜層の平坦化した表 面にアンダーフィル材の流動速度のバラツキを大きくしない程度の微細な凹凸を、 少なくとも部品実装領域全面に形成することによって、 ソルダーレジスト層とァ ンダ一フィルとの間の密着力の向上を図ることができることを知見し、 そのよう な知見に基づいて、 以下のような内容を要旨構成とする本発明を完成した。
すなわち、 本発明は、
( 1 ) 導体回路を形成した配線基板の表面にソルダーレジスト層を設けると共 に、そのソルダーレジスト層に設けた開口部から露出する前記導体回路の一部を、 電子部品を実装するための導体パッドとして形成してなるプリント配線板におい て、
前記ソルダーレジスト層の表面は、少なくども前記電子部品実装領域において 平坦化処理が施されてなることを特徴とするプリント配線板である。
また、 本発明は、
( 2 ) 導体回路を形成した配線基板の表面にソルダーレジスト層を設けると共 に、このソルダ一レジスト層に設けた開口部から露出する前記導体回路の一部を、 導体パッドとして形成し、その導体パッド上に半田バンプを形成し、その半田バン プを介して電子部品を実装し、 その電子部品をアンダーフィルによつて樹脂封止 してなるプリント基板において、
前記ソルダーレジス卜層の表面は、 少なくとも前記電子部品実装領域において 平坦化処理が施されてなることを特徴とするプリント配線板である。
上記 （1 ) ~ ( 2 ) に記載のプリント配線板において、 ソルダーレジスト層の 平坦化処理された表面は、 最大粗さが 0 . 3〜7 . 5 / 'mであるような凹凸面に 形成することが好ましく、 さらに、 最大粗さが 0. 8〜2. 0 mであるような 凹凸面に形成することがより好ましい。
また、 本発明は、
( 3 ) 導体回路を形成した配線基板の表面にソルダーレジスト層を設けると共 に、そのソルダーレジスト層に設けた開口部から露出する前記導体回路の一部を、 電子部品を実装するための導体パッドとして形成してなるプリント配線板におい て、
前記ソルダーレジス卜層の表面は、少なくとも前記電子部品実装領域において 平坦化処理が施され、 その平坦化処理された表面に対して、 さらに粗化処理が施 されてなることを特徴とするプリント配線板である。
また、 本発明は、
( 4 ) 導体回路を形成した配線基板の表面にソルダーレジスト層を設けると共 に、そのソルダーレジスト層に設けた開口部から露出する前記導体回路の一部を、 導体パッドとして形成し、その導体パッド上に半田バンプを形成し、その半田バン プを介して電子部品を実装し、 その電子部品とソルダーレジスト層との間をアン ダーフィルによって樹脂封止してなるプリント基板において、
前記ソルダーレジスト層の表面は、 少なくとも前記電子部品実装領域において 平坦化処理が施され、 その平坦化処理された表面に対して、 さらに粗化処理が施 されてなることを特徴とするプリント配線板である。
上記 （3 ) ~ ( 4 ) に記載のプリント配線板において、 ソルダーレジスト層の 表面は、 平坦化処理によって形成された所定の最大表面粗さを有する第 1の凹凸 面と、 その凹凸面上に粗化処理によって形成され、 かつ前記第 1の凹凸面の最大 表面粗さよリも小さい表面粗さを有する第 2の凹凸面から形成することが好まし い。
なお、 ここでいう第 1の凹凸面の 「最大表面粗さ」 とは、 図 1 0に概略的に示 すように、 電子部品実装領域において、 導体パッド上または導体回路上のソルダ 一レジスト層の高さと、 隣接する導体パッド非形成部または導体回路非形成部の ソルダーレジスト層の高さとの差 Χ1、 Χ2、 Χ3、 Χ4、 Χ5· - ■ ■ ■の中の最大値を 意味する。
また、 第 2の凹凸面の 「算術平均粗さ」 とは、 J I Sで規定された算術平均粗 さ （Ra) を意味する。
前記ソルダーレジス卜層の第 1の凹凸面は、 最大表面粗さが 0. 3〜7. 5μ mであること力好ましく、 0. 8~3. 0; mであることがより好ましい。
また、 前記ソルダーレジスト層の第 2の凹凸面は、 算術平均粗さ （R a) が、 0. 2〜0. 7 jumであることが好ましい。
前記ソルダーレジス卜層表面の平坦化された表面は、 過マンガン酸カリウム (KMn04) やクロム酸等の酸化剤に浸潰したり、 02プラズマや、 Ar、 CF4プラズ マ等の物理処理を用いた粗化処理により粗面化することができる。
また、 前記ソルダ一レジスト層の表面は、 加熱プレス処理により平坦化されて いることが好ましく、 その平坦化された表面は、 プレス温度： 35〜1 00°C、 プレス圧： 1. 0~1 OMP a、 プレス時間： 20秒〜 3分の条件下での加熱プ レス処理により形成されることが好ましい。
また、 本発明は、
(5) 導体回路を形成した配線基板の表面にソルダーレジスト層を設けると共 に、そのソルダーレジス卜層に設けた開口部から露出する前記導体回路の一部を、 電子部品を実装するための導体パッドとして形成してなるプリン卜配線板を製造 するに当って、 その製造工程中に少なくとも以下の (1)〜(3)までの工程；
(1)絶縁層上に形成された導体回路を被覆してソルダーレジスト層を形成するェ 程、
(2)ソルダーレジスト層表面に樹脂フイルムを貼付した後、その樹脂フィルム上か ら加熱プレス処理を施して平坦化する工程、
(3)樹脂フィルムを剥離させた後、ソルダーレジスト層の平坦化された表面に開口 を形成し、その開口から露出する導体回路の一部を導体パッドとして形成するェ 程、
を含むことを特徴とするプリント配線板の製造方法である。
また、 本発明は、 ( 6 ) 導体回路を形成した配線基板の表面にソルダーレジスト層を設けると共 に、このソルダーレジス卜層に設けた開口部から露出する前記導体回路の一部を、 導体パッドとして形成し、その導体パッド上に半田バンプを形成し、その半田バン プを介して電子部品を実装し、 その電子部品をアンダーフィル材によって樹脂封 止してなるプリント基板の製造方法であって、
その製造工程中に少なくとも以下の (1 )~(6)までの工程：
(1 )絶縁層上に形成された導体回路を被覆してソルダーレジスト層を形成するェ 程、
(2)ソルダーレジスト層表面に樹脂フィルムを貼付した後、その樹脂フィルム上か ら加熱プレス処理を施して、 ソルダーレジスト層表面を平坦化する工程、
(3)樹脂フィルムを剥離させた後、ソルダーレジスト層の平坦化された表面に開口 部を形成し、その開口部から露出する導体回路の一部を導体パッドとして形成す る工程、
(4)導体パッド上に半田ペーストを充填して半田バンプを形成する工程、
(5)に等の電子部品を半田バンプを介して配線基板上に実装する工程、
(6) 実装された電子部品とソルダーレジス卜層表面との間にアンダーフィル材を 充填して、電子部品を樹脂封止する工程、
を含むことを特徴とするプリント配線板の製造方法である。
また、 本発明は、
( 7 ) 導体回路を形成した配線基板の表面にソルダーレジスト層を設けると共 に、そのソルダーレジスト層に設けた開口部から露出する前記導体回路の一部を、 電子部品を実装するための導体パッドとして形成してなるプリント配線板を製造 するに当って、 その製造工程中に少なくとも以下の (1)~(4)までの工程；
(1 )絶縁層上に形成された導体回路を被覆してソルダーレジスト層を形成するェ 程、
(2) ソルダーレジスト層表面に樹脂フィルムを貼付した後、 その樹脂フィルム上 から加熱プレス処理を施して、 所定の最大表面粗さ以下に平坦化する工程、
(3) 前記樹脂フィルムを剥離させた後、前記平坦化された表面に粗化処理を施し て、 算術平均粗さ （R a ) が前記最大表面粗さよりも小さな粗化面を形成するェ 程、
(4)ソルダーレジス卜層の表面に開口を形成し、その開口から露出する導体回路 の一部を導体パッドとして形成する工程、
を含むことを特徴とするプリント配線板の製造方法である。
また、 本発明は、
( 8 ) 導体回路を形成した配線基板の表面にソルダーレジス卜層を設けると共 に、このソルダーレジスト層に設けた開口部から露出する前記導体回路の一部を、 導体パッドとして形成し、その導体パッド上に半田バンプを形成し、その半田バン プを介して電子部品を実装し、 その電子部品とソルダーレジスト層との間をアン ダーフィル材によって樹脂封止してなるプリント基板の製造方法であって、 その製造工程中に少なくとも以下の (1 )~(7)までの工程；
(1 )絶縁層上に形成された導体回路を被覆してソルダーレジスト層を形成するェ 程、
(2) ソルダーレジス卜層表面に樹脂フィルムを貼付した後、 その樹脂フィルム上 から加熱プレス処理を施して、 所定の最大表面粗さ以下に平坦化する工程、
(3) 前記樹脂フィルムを剥離させた後、前記平坦化された表面に粗化処理を施し て、 算術平均粗さ （R a ) が前記最大表面粗さよりも小さな粗化面を形成するェ 程、
(4)ソルダーレジスト層の平坦化された表面に開口部を形成し、その開口部から露 出する導体回路の一部を導体パッドとして形成する工程、
(5)導体パッド上に半田ペーストを充填して半田バンプを形成する工程、
(6)に等の電子部品を半田バンプを介して配線基板上に実装する工程、
(7) 実装された電子部品とソルダーレジスト層表面との間にアンダーフィル材を 充填して、電子部品を樹脂封止する工程、
を含むことを特徴とするプリント配線板の製造方法である。
上記 （5 ) - ( 8 ) に記載されたプリント配線板の製造方法において、 前記加熱プレス処理は、 プレス温度： 3 5 ~ 1 0 0 °C、 プレス圧： 1 . 0 ~ 1 0 M P a、 プレス時間： 20秒〜 3分の条件下で行なわれることが好ましい。
また、 前記粗化処理は、 濃度： 40〜 1 00 g /し 液温： 40 ~ 80°Cの過マ ンガン酸カリウム溶液中に 0. 5〜1 0分浸潰したり、 パワー： 400~1 60 0 W、 酸素流量： 1 00〜500 s c cm、 時間： 1 0〜 300秒の条件化での 酸素プラズマ処理により行うことが好ましい。
本発明によれば、 ソルダーレジス卜層の表面を平坦化することによって、 ソル ダーレジスト層表面とにチップ下面との間の距離のばらつきを小さくすること ができるので、 アンダーフィル材の移動速度のばらつきが小さくなリ、 に等の電 子部品が大型化してもアンダーフィル内部にボイドが残存することを抑制するこ とができる。
また、 ソルダ一レジスト層の平坦化した表面に粗化処理を施すことによって、 その平坦化した表面上に、 より小さい表面粗さの凹凸を形成することができるの で、ソルダーレジスト層とアンダーフィルとの間の密着力の向上を図ることがで きる。
したがって、ソルダ一レジスト層とアンダーフィルとの間またはアンダーフィ ルと I Cチップとの間にクラックや剥離が発生することを阻止することができる ので、ソルダーレジスト層とアンダーフィルとからなる絶縁層の絶縁抵抗の劣化 や、基板間に剥離が生じてに.チップと半田バンプ間の接続抵抗の上昇を抑制する ことができ、さらに、半田バンプ間のマイグレーションが発生することもないので、 半田バンプ相互の短絡を阻止することができる。その結果、絶縁性および接続信頼 性に優れたプリン卜配線板を提供することができる。 図面の簡単な説明
図 1 (a) ~ (d) は、 本発明の実施例 1にかかるプリント配線板を製造するェ 程の一部を示す図である。
図 2 (a) ~ (c) は、 本発明の実施例 1にかかるプリン卜配線板を製造するェ 程の一部を示す図である。 図 3 (a) ~ (d) は、 本発明の実施例 1にかかるプリント配線板を製造するェ 程の一部を示す図である。
図 4 (a) 〜 （d) は、 本発明の実施例 1にかかるプリント配線板を製造するェ 程の一部を示す図である。
図 5 (a) 〜 （b) は、 本発明の実施例 1にかかるプリント配線板を製造するェ 程の一部を示す図である。
図 6 (a) 〜 （b) は、 本発明の実施例 1にかかるプリント配線板を製造するェ 程の一部を示す図である。
図 7は、 本発明の実施例 1にかかるプリント配線板の断面図である。
図 8は、 本発明の実施例 "Iにかかるプリント配線板に I Cチップを実装したプリ ント配線板を示す断面図である。
図 9 (a)は、本発明の実施例 1にかかるプリント配線板における、平坦化処理前 のソルダーレジス卜層表面の粗さを示す概略図、 図 9 (b)は、同じく平坦化処理 後のソルダ一レジスト層表面の粗さを示す概略図、 図 9 (c)は、同じく粗化処理 後のソルダ一レジスト層表面の粗さを示す概略図である。
図 1 0は、 ソルダーレジスト層表面の 「最大表面粗さ」 を説明するための概略図 である。
図 1 1は、 従来技術に係る製造方法によるプリント配線板の断面図である。
発明を実施するための最良の形態
本発明のプリント配線板は、導体回路を形成した配線基板の表面に設けたソル ' ダーレジス卜層の表面が、 少なくとも電子部品実装領域において、 平坦化処理が 施されてなること、 または、 その平坦化された表面がさらに粗化処理されてなる ことを特徴とする。
すなわち、導体回路を形成した配線基板の導体回路を被覆して設けたソルダー レジストに開口部が形成され、 その開口部から露出する導体回路の一部を電子部 品を実装するための導体パッドとして形成してなるプリント配線板、 または、 導 体回路を形成した配線基板の導体回路を被覆して設けたソルダーレジスト層に開 口部が形成され、 その開口部から露出する導体回路の一部を導体パッドとして形 成し、その導体パッド上に半田バンプを形成し、その半田バンプを介して電子部品 を実装し、 その電子部品とソルダーレジスト層との間をアンダーフィル材によつ て樹脂封止してなるプリント基板において、
ソルダーレジスト層の表面の少なくとも電子部品実装領域において、 平坦化処 理が施されてなること、 または、 その平坦化された表面がさらに粗化処理されて なることを特徴とする。
前記 「電子部品実装領域」 とは、 実装される電子部品を垂直上方から投影した 領域、 即ち、 電子部品直下の領域のことであり、 接続パッドやバイァホールを含 む導体パッドが形成される領域にほぼ相当する。
本発明のプリント配線板において、前記ソルダーレジスト層を形成する樹脂と しては、市販のソルダーレジス卜剤、例えば、 日立化成工業社製の商品名 「R P Z 一"！」や、 アサヒ化学研究所社製の商品名 「D P R— 8 0 S G T— 7」、太陽イン キ製造社製の商品名 「 5 ー4 0 0シリーズ」 等を用いることができ、 そのソ ルダ一レジスト層の厚さは、 5 ~ 4 0 mとすることが望ましい。 薄すぎると半 田体のダムとしての効果が低下し、 厚すぎると現像処理しにくいからである。 本発明におけるソルダーレジス卜層表面の平坦化処理は、
(a)ソルダーレジスト組成物を塗布した後、 それを乾燥または硬化する前に、 あ るいは半硬化の状態で、 ソルダーレジスト層表面をスキージゃ、 ブレード、 ロー ルコータ、 へら等でならすことにより行なうこと、 または
(b)ソルダーレジスト組成物を塗布または貼付した後、 半硬化の状態で、 または 乾燥あるいは硬化させた後にソルダーレジスト層表面をプレスしまたは研削ある いは研磨することによって行なわれることが望ましい。
上記 (a)の場合には、 基板に過剰な力が加わらないため、 基板に応力が蓄積され ないので、 耐ヒー卜サイクル性の向上や高密度化を達成できる。
また、 上記 (b)のように、塗布または貼付したソルダーレジスト組成物を半硬化 の状態で、または乾燥あるいは硬化させた後、その半硬化状態の表面または硬化し た表面に、例えば PET等の樹脂フィルムを貼付した後に、樹脂フィルム上からプ レスすることで平坦化することが望ましく、 ソルダーレジスト層表面をホットプ レスにより平坦化することがより望ましい。 プレスによる平坦化が容易であるか らである。
本発明における平坦化されたソルダーレジスト層の表面は、最大表面粗さが 0. 3 7. 5 / mであるような凹凸面（以下、 「第 1の凹凸面」 という） であること が望ましく、 その第 1 の凹凸面は、最大表面粗さが 0. 8 3. O imであるこ とがより望ましい。
その理由は、第 1の凹凸面の最大表面粗さが 0. 3 m未満では、ソルダーレジ スト層表面に対するアンダーフィル材の濡れ性が低下したり、 ソルダーレジスト 層とアンダーフィル材との密着性が低下するからであり、 一方、 第 1の ω凸面の 最大表面粗さが 7.5 mを超えると、アンダーフィル材の移動速度に差が生じる 力、らである。
前記ソルダーレジスト層における、最大表面粗さが 0. 3~7. であるよ うな第 1の凹凸面は、 プレス温度： 35~1 00°C、 プレス圧： 1 · 0~1 0M Pa、 プレス時間： 20秒〜 3分の条件下で形成されることが望ましい。
その理由は、プレス温度が 35°C未満、プレス圧が 1. OMPa未満、 プレス時 間が 20秒未満では、ソルダーレジスト層表面の最大表面粗さが望ましい範囲を 超えてしまうからであり、一方、 プレス温度が 1 00°Cを超え、プレス圧が 1 OM Paを超え、プレス時間が 3分を超 ¾ると、過剰に加圧されるために、 ソルダーレ ジス卜層の厚みが薄くなリ過ぎて、 絶縁信頼性の低下ゃ耐衝撃性が劣化するから である。
さらに、 本発明においては、 前記平坦化された表面上に粗化処理によって形成 される凹凸面（以下、 「第 2の凹凸面」 という） は、 過マンガン酸カリウムや、 ク 口ム酸等の酸化剤を用いた粗化処理やブラズマ処理によって形成されることが望 ましい。 その理由は、 凹凸面を均一に形成できるからである。
前記粗化処理の条件は、例えば、過マンガン酸力リゥム溶液を用いる場合には、 濃度： 40 1 00 g/ I、 液温： 40 80°C、 浸漬時間： 0. 5 1 0分であ ることが望ましく、 酸素プラズマ処理による場合には、 パワー： 400 160 0 W、'酸素流量： 1 00 500 s c cm、 時間： 1 0 300秒の条件が望ま しい。
前記粗化処理によって形成される第 2の凹凸面は、 第 1の凹凸面の最大表面粗 さよりも小さく、 算術平均粗さ R aで 0 . 2〜0 . 7 ju mであるような凹凸面で あることが望まし 第 2の凹凸面は、算術平均粗さ R aで 0. 2 ~ 0. 5 ju mで あるような凹凸面であることがより望ましい。
その理由は、第 2の凹凸面の表面粗さが R aで 0 . 2〃m未満では、アンダーフ ィルとソルダーレジスト層との間の密着性や、 アンダーフィル材の濡れ性が悪い からであり、 一方、表面粗さが R aで 0. 7 mを超えると、凹部にフラックス残 渣ゃ洗浄液の残渣が残存して絶縁信頼性や接続信頼性が低下するからである。 本発明においては、 平坦化され、 かつ粗面化されたソルダーレジス卜層の表面 に、導体パッドの一部を露出させるための開口が、常法に従って形成される。これ らの導体パッドとして機能する導体回路の一部は、 開口からその一部分が露出し た形態、 あるいは全部が露出されてなる形態のいずれも採用できる。 前者の場合 は、 導体パッドの境界部分で生じる樹脂絶縁層のクラックを防止でき、 後者の場 合は開口位置ずれの許容範囲を大きくすることができる。
また、 「導体パッド」 は導体回路（配線パターン）の一部という形態、 バイァホ —ル （めっき導体が樹脂絶縁層に設けた開口内に完全に充填されたフィルドビア を含む） という形態、 およびそのバイァホールに導体回路の一部を加えた形態を 含んでいる。
本発明のプリント配線板において、 ソルダーレジスト層が形成される配線基板 は、 特には限定されないが、 表面が粗化処理された樹脂絶縁材上にめっきレジス 卜が形成され、 そのめつきレジス卜の非形成部分にパッドを含む導体回路が形成 された、 いわゆるアディティブプリント配線板、 ビルドアッププリント配線板で あることが望ましい。
このような配線基板にソルダーレジスト組成物を塗布すると、 ソルダーレジス 卜層の開口径は、 導体パッド径よりも小さくすることができる。 その結果、 樹脂 であるめつきレジストは、 半田体となじまずに半田体を弾くために、 半田体のダ 厶としての作用があるからである。 また、本発明のプリント配線板は、導体回路を形成した配線基板に対し、その表 面にソルダ一レジスト層を設けると共にこのソルダーレジスト層に設けた開口部 から露出する前記導体回路の一部を導体パッドとして形成し、 その導体パッド上 に半田バンプを供給保持し、その半田バンプを介して電子部品を実装し、その電子 部品とソルダーレジス卜層との間をアンダーフィル材によつて樹脂封止してなる プリント基板において、
前記ソルダーレジスト層の表面は、 少なくとも前記電子部品を実装する領域に おいて平坦化処理が施されてなること、 または、 その平坦化された表面にさらに 粗化処理によって粗化面を形成したことを特徴とするプリント配線板である。 前記半田バンプは、 SnZPb、 SnZSb、 S n/A , S n/A g/C u, S n/C u、 S n,Z nから選ばれる少なくとも一種の半田から形成されること- が望ましい。 すなわち、 上記各種半田の中から選ばれる一種類で形成させてもよ いし、 2種類以上を混合して用いてもよい。
そのような半田の例を上げると、 組成比が S n ： Pb = 63 : 37であるスズ Z鉛半田、 同じく Sn : Pb ： A g = 62 : 36 ： 2であるスズ Z鉛/銀半田、 同じく Sn : Ag = 96. 5 : 3. 5であるスズ Z銀半田等がある。
半田バンプの形成は、 導体パッド上に円形の開口を有するマスクを載置して、 印刷法により形成されることが望ましい。
本発明にかかる半田バンプ形成用の半田は、 一般的なプリント配線板の製造で 使用されている半田のほとんど全ての種類を単独で、 あるいは組み合わせて用い ることができる。
前記半田バンプの高さは、 5〜5 Ojumの範囲が望ましく、 そのような高さ、 および形状は均一化することが望ましい。
そして、 導体パッド上に印刷された半田ペーストは、 リフロー処理を施すこと によって半田バンプ化される。 そのリフロー条件は、 窒素等の不活性ガスを用い て温度 1 00~300°Cの範囲で行われる。 リフロー温度は、 用いる半田の融点 に応じて最適な温度プロフィールを設定する。
前記リフロー処理によって形成された半田バンプは、全てがほぼ半球状となり、 その高さも 5〜5 0 mの範囲で均一形成され、 ソルダーレジスト層は半田べ一 ス卜に汚染されることがなくなる。
前記電子部品と半田バンプとの接続方法としては、 電子部品と配線基板との位 置合わせをした状態でリフローする方法や、 予め半田バンプを加熱、 溶解させて おいた状態で電子部品と配線基板とを接合させる方法などがある。
その際に加える温度は、 ピーク温度にて、 半田バンプの融解温度" TCから T + 5 0 °Cの範囲が望ましし、。融解温度 T °C未満では半田が溶融しないし、 T + 5 0°C を越えると、 溶融した半田が隣り合う半田バンプ間を接続して短絡を引き起こし たり、 基板が劣化しナ；:りするからである。
本発明において、実装された電子部品と平坦化されたソルダーレジス卜層表面 との間の隙間、 または、 実装された電子部品と平坦化され、 かつ粗面化されたソ ルダーレジスト層表面との間の隙間にアンダーフィル材が充填され、 硬化される ことによって、電子部品が樹脂封止されるように構成されている。
このような実装された電子部品と配線基板との隙間 Iこ充填されるアンダーフィ ル材は、 電子部品と配線基板の熱膨張率のミスマッチを防止するものであり、 例えば、 形成されたソルダーレジスト層上に、 電子部品の一辺に沿ってアンダー フィル材をノズルを用いてポッティングし、 そのポッティングされた樹脂が電子 部品とソルダーレジスト層との間に入り込むことで充填される。
前記アンダーフィル材としては、熱硬化性樹脂や、熱可塑性樹脂、紫外硬化樹脂、 感光性樹脂等を用いることができ、例えば、 エポキシ樹脂、 シリコン樹脂、 ポリイ ミド樹脂、 フエノール樹脂、 フッ素樹脂等を含んだ液状の樹脂や、 それらの樹脂 にシリカやアルミナ等の無機フイラ一を分散させた無機フィラー分散樹脂を用い ることができる。
前記液状の横脂は、その粘度が、 2 5 °Cで 1 . 3 ~ 1 6 P a ■ sであることが望 ましく、 その範囲内で用いた場合には、液体樹脂の充填性が良好である。
なお、本発明において、前記導体回路の全表面に粗化層を形成することが望まし い。 このような構造のプリント配線板では、 導体パッド （ I Cチップや電子部品 を搭載する部分） を含む導体回路の表面に形成した粗化層がアンカーとして作用 するので、導体回路とソルダーレジスト層が強固に密着し、また、導体パッド表面 に供給保持される半田体との密着性も改善される。 また、 パッド表面に N i / A uや N ί / P d /A uを施しておくとよい。 (実施例 1 )
以下、本発明のプリント配線板とその製造方法の一例について、図を参照して説 明する。 先ず、 本発明のプリン卜配線板の第 1の実施例について、 その構造を図 7および図 8を参照して説明する。
図 7は、 電子部品としての に チップ 9 0を搭載する前のプリン卜配線板 1 0 (パッケージ基板） の断面を示し、 図 8は、 I Cチップ 9 0を搭載した状態のプ リント配線板 1 0の断面を示している。 図 8に示すように、 プリント配線板 1 0 の上面には I Cチップ 9 0が搭載され、 下面はドータボード 9 4に接続されてい る。
この実施例にかかるプリント配線板 1 0は、 コア基板 3 0の表面および裏面に ビルドアップ配線層 8 0 A、 8 O Bがそれぞれ形成された形態を有している。 該 ビル卜アップ層 8 O Aは、 バイァホール 6 0および導体回路 5 8が形成された層 間樹脂絶縁層 5 0と、 バイァホール 1 6 0および導体回路 1 5 8が形成された層 間樹脂絶縁層 1 5 0とからなる。 また、 ビルドアップ配線層 8 0 Bは、 バイァホ ール 6 0および導体回路 5 8が形成された層間樹脂絶縁層 5 0と、 バイァホール 1 6 0および導体回路 1 5 8が形成された層間樹脂絶縁層 1 5 0とからなる。 前記プリント配線板 1 0の上面には、 I Cチップ 9 0の電極 9 2 (図 8参照） に接続されるべき半田バンプ 7 6 Uが配設されている。この半田バンプ 7 6 Uは、 バイァホール 1 6 0およびバイァホール 6 0を介してスルーホール 3 6に接続さ れている。
一方、 プリント配線板 1 0の下面には、 ドータボード （サブボード） 9 4のラ ンド 9 6 (図 8参照） に接続されるべき半田バンプ 7 6 Dが配設されている。 該 半田バンプ 7 6 Dは、 バイァホール 1 6 0およびバイァホール 6 0を介してスル —ホニル 3 6に接続されている。 該半田バンプ 7 6 U、 7 6 Dは、 ソルダーレジ スト層 7 0の開口 7 1内に露出する導体回路 1 5 8およびバイァホール 1 6 0上 に、 ニッケルめっき層および金めつき層 （これら 2層を符号 7 4で示す） が形成 されてなる半田パッド 7 5上に半田を充填することによって形成される。
図 8に示すように、プリント配線板 1 0と I Cチップ 9 0との間には樹脂封止 を行うアンダーフィル材 8 8が配設されている。 同様に、 プリント配線板 1 0と マザ一ボード 8 4との間にもアンダーフィル材 8 8が配設されている。
ここで、 ビルトアップ層 8 O Aの上側およびビルトアップ層 8 0 Bの下側のソ ルダーレジスト層 7 0の表面は、 後述するようにホットプレスによって平坦化処 理されており、その平坦化された表面は、最大表面粗さが 0 . 3 jt m程度の凹凸面 に形成されている。 ,
さらに、 平坦化処理された表面には、 過マンガン酸カリウムによる粗化処理が 施され、 その粗化処理された表面は、最大表面粗さが 0 . 2 5 ^ m程度であって、 算術平均粗さ Raで 0 . 2 m程度の凹凸面に形成されている。
このような構成によって、 ソルダーレジス卜層 7 0表面と I Cチップ 9 0の下 面との間の距離のばらつきを小さくすることができるので、 アンダーフィル材 8 8の移動速度が一定となり、 ICチップ 9 0が大型化してもアンダーフィル材 8 8 の内部にボイドが残存することを抑制することができる。
また、 ソルダーレジスト層 7 0の平坦化した表面に粗化処理を施すことによつ て、 ソルダ一レジスト層 7 0とアンダーフィル 8 8との間の密着力の向上を図る ことができる。
したがって、 ソルダーレジスト層 7 0とアンダーフィル材 8 8との間またはァ ンダーフィル材 8 8と I G チップ 9 0との間にクラックが発生することを阻止し ている。
次に、図 7に示すプリント配線板を製造する方法について、一例を挙げて具体的 に説明する。
( A ) まず、 樹脂充填剤調整用の原料組成物を以下のようにして調製した。 〔樹脂組成物 (1 )〕 ビスフエノール F型エポキシモノマー（油化シェル製、分子量 310 、 YL983U) 1 00重量部、 表面にシランカップリング剤がコーティングされた平均粒径 1. 6/ mの S i 02球状粒子 （アドマテック製、 CRS 1101— CE、 ここで、 最大粒 子の大きさは後述する内層銅パターンの厚み（1 5it m)以下とする） 1 70重 量部、 レべリング剤 （サンノプコ製、 ペレノール S4) 1. 5重量部を攪拌混合 することにより、 その混合物の粘度を 23±1。Cで 45， 000〜49， 000 c p sに調整して得た。
〔硬化剤組成物 (2)〕
イミダゾール硬化剤 （四国化成製、 2E4MZ-CN) 6. 5重量部。
(B) プリント配線板の製造
(1) 厚さ 1 mmのガラスエポキシ樹脂または BT (ビスマレイミ ド卜リアジン） 樹脂からなる基板 30の両面に、 1 8 mの銅箔 32がラミネートされている銅 張積層板 3 OAを出発材料とした （図 1 (a) 参照)。
この銅張積層板 30 Aを、まずドリル削孔した後、無電解めつき処理、電解めつ き処理を施し、 さらに、パターン状にエッチングすることにより、基板 30の両面 に内層銅パターン 34とスルーホール 36を形成した （図 1 (b))。
(2) 内層銅パターン 34およびスルーホール 36を形成した基板 30を水洗い し、 乾燥した後、 酸化浴 （黒化浴） として、 NaOH (1 Og/ I ), NaCIO 2 (4 O gZ I )， Na3P04 (6 g/ I )、 還元浴として、 NaOH (1 0 g/ I )， NaBH4 (6 gノ I ) を用いた酸化一還元処理により、 内層銅パターン 34およびスルー ホール 36の表面に粗化層 38を設けた （図 1 (c) 参照）。
(3) 前記 （A) の樹脂充填剤調製用の樹脂組成物 (1)と (2)を混合混練して樹脂充 填剤を得た。
(4) 前記 (3) で得た樹脂充填剤 40を、 調製後 24時間以内に基板 30の両面に ロールコータを用いて塗布することにより、 導体回路 （内層銅パターン） 34と 導体回路 34との間、 およびスルーホール 36内に充填し、 温度： 70°C、時間： 20分の条件で加熱乾燥させた （図 1 (d) 参照)。 (5) 前記 (4) の処理を終えた基板 30の片面を、 #600 のベルト研磨紙 （三共理 化学製） を用いたベルトサンダー研磨により、 内層銅パターン 34の表面ゃスル 一ホール 36のランド 36 a表面に樹脂充填剤 40が残らないように研磨し、 次 いで、 前記ベルトサンダー研磨による傷を取り除くためのバフ研磨を行った。 こ のような一連の研磨を基板の他方の面についても同様に行った（図 2 ( a )参照）。 次いで、 1 00°Cで 1時間、 1 20°Cで 3時間、 1 50°Cで 1時間、 1 80°C で 7時間の加熱処理を行って樹脂充填剤 40を硬化した。
このようにして、 スルーホール 36等に充填された樹脂充填剤 40の表層部お よび内層導体回路 34上面の粗化層 38を除去して基板 30両面を平滑化した上 で、 樹脂充填剤 40と内層導体回路 34の側面とが粗化層 38を介して強固に密 着し、 またスルーホール 36の内壁面と樹脂充填剤 40とが粗化層 38を介して 強固に密着した配線基板を得た。 即ち、 この工程により、 樹脂充填剤 40の表面 と内層銅パターン 34の表面が同一レベルとなるように平坦化した。
(6) 次に、 メック社製の銅表面粗化剤 （商品名 ：エッチポンド CZシリーズの Γ C z— 81 00」）を基板に噴霧させて、導体回路 34およびスルーホール 36の ランド 36 aの表面に粗化層 42を形成した （図 2 (b) 参照）。
(7)基板の両面に、 基板より少し大きめの層間樹脂絶縁層用樹脂フィルム（味の素 社製：商品名 「ABF— 45SH」） を基板上に載置し、 圧力 0. 45MPa、 温 度 80°C、 圧着時間 1 0秒の条件で仮圧着して裁断した後、 さらに、 以下の方法 により真空ラミネータ一装置を用いて貼リ付けることによリ層間樹脂絶縁層 50 ひを形成した （図 2 (c))。 すなわち、 層間樹脂絶縁層用樹脂フィルムを基板上 に、 真空度 67 Pa、 圧力 0. 47MPa、 温度 85°C、 圧着時間 60秒の条件 で本圧着し、 その後、 1 70°C、 40分の加熱により熱硬化させた。
(8)次に、 波長 1 0. 4〃mの C02ガスレーザにて、 ビーム径 4. Omm、 トツ プハットモード、 パルス幅 3~30〃秒、 マスクの貫通孔の径 1. 0〜5. Om m、 "！〜 3ショットの条件で、 層間樹脂絶縁層 50 αに 85 jt m0のバイァホ一 ル用開口 48を形成した （図 3 (a))。 (9)バイァホール用開口 48を形成した基板を、 60 g Iの過マンガン酸力リゥ ムを含む 80°Cの溶液に 1 0分間浸潰し、 層間樹脂絶縁層 50ひの表面に存在す る無機粒子を脱落させることにより、 バイァホール用開口 48の内壁を含む層間 樹脂絶縁層 50 の表面に粗化面 5 O rを形成した （図 3 (b))。
(10)次に、 上記処理を終えた基板を、 中和溶液 （シブレイ社製） に浸漬してから 水洗した。
さらに、 粗面化処理 （粗化深さ 3 ym) した該基板の表面に、 パラジウム触媒 を付与することにより、 層間樹脂絶縁層の表面およびパイァホール用開口 48の 内壁面に触媒核を付着させた。すなわち、上記基板を塩化パラジウム（ P d C I 2) の塩化第一スズ（S nC l 2) とを含む触媒液中に浸潰し、 パラジウム金属を析出 させることにより触媒を付与した。
(11)次に、 上村工業社製の無電解銅めつき水溶液 （スルカップ PEA) 中に、 触 媒を付与した基板を浸漬して、 粗面全体に厚さ 0. 3〜3. 0/ r の無電解銅め つき膜を形成し、 バイァホール用開口 48の内壁を含む層間樹脂絶縁層 50ひの 表面に無電解銅めつき膜 52が形成された基板を得た （図 3 (c))。
(無電解めつき条件）
34 °Cの液温度で 45分
(12) 前記 (11)で形成した無電解銅めつき膜 52上に市販の感光性ドライフィル ムを張り付け、 マスクを載置して、 1 OOmJZcm2で露光、 0. 8 %炭酸ナト リウ厶で現像処理し、 厚さ 1 5〃mのめつきレジスト 54を設けた （図 3 ( d ) 参照)。
(13) ついで、 レジスト非形成部分に以下の条件で電解銅めつきを施し、 厚さ 1 5〃mの電解銅めつき膜 56を形成した （図 4 (a) 参照）。
〔電解めつき水溶液〕
硫酸 1 80 g/ I
硫酸銅 80 I
添加剤 1 ml/ l
(アトテックジャパン製、 カバラシド GL) 〔電解めつき条件〕
電流密度 l AZdm2
時間 30分
温度 室温
(14) めっきレジスト 54を 5%の KOHで剥離除去した後、 そのめつきレジス ト下の無電解めつき膜 52を硫酸と過酸化水素の混合液でェッチング処理して溶 解除去し、 無電解銅めつき膜 52と電解銅めつき膜 56からなる厚さ 1 8/ mの 導体回路 58およびバイァホール 60を形成した （図 4 (b))。
(15) 前記 (6) と同様の処理を行し、、導体回路 58およびバイァホール 60の表面 に粗化面 62を形成した （図 4 (c) 参照)。
(16) 前記 (7) 〜(15)の工程を繰り返すことにより、 さらに上層の層間樹脂絶縁層 1 50を設けてから導体回路 1 58およびバイァホール 1 60を形成し、 多層配 線基板を得た （図 4 (d) 参照)。
(17) 前記 (16)で得られた基板 30の一方の面に、 市販のソルダーレジストイン クを下記の印刷条件でスクリーン印刷した。
(印刷条件）
ソルダーレジストインク ： 商品名 「RPZ— 1」 、日立化成工業社製 スクリーン版： ポリエステル繊維製
スキージ速度： 1 00〜200mmZ秒
スクリーン印刷後、 50°Cで 1 0分乾燥したのち、 もう一方の面にも同様の条 件でソルダ一レジストインクを印刷し、 60~70°Cで 20~25分乾燥して、 半硬化状態のソルダーレジスト層 70を形成した。 （図 5 (a) 参照） 。
このソルダーレジスト層 70表面のうち、後述するようなにチップ実装用の導 体パッド形成領域 （領域面積： 40mm2、 導体パッド数： 1 000) において、 導体回路の有無に起因する凹凸を、表面粗さ計 (例えば、商品名 rSURFCOM 480A丄、 東京精密社製）または、商品名 rWYKO NT-2000J, ビーコ社製、）によリ測定して、 表面の凹凸の程度を 1 0箇所で調べ、 その最大値を最大表面粗さとした。つまり、 図 1 0に示すように、 Χ 1、 Χ2 · ■ ■を測定できる箇所を測定点として選んだ。 その結果を図 9 (a)に概略的に示す。 この図から分かることは、ソルダーレジス トインクを塗布し、乾燥させた後のソルダーレジスト層 70の表面は、最大表面粗 さが 1 0 m程度の比較的に大きな凹凸面となっている。
(18) 次いで、前記 (17)で形成したソルダーレジス卜層 70の両面に、 PET フィル 厶を貼付し、以下のような平坦化処理条件で、 PETフィルムを介してソルダーレジ スト層に圧力をかけてソルダーレジスト表面を平坦化した。
(平坦化処理条件）
プレス温度： 80°C
プレス圧： 5M P a
プレス時間： 2分
平坦化処理後のソルダ一レジス卜層 70の表面のうち、前記 (17)で測定した領 域と同一の領域を、同一の表面粗さ計により測定して、平坦化処理後のソルダーレ ジスト層表面の凹凸の程度を調べた。その結果を図 9 (b)に概略的に示す。
この図から分かることは、ソルダ一レジストインクを塗布し、乾燥させた後に、 平坦化処理を施したソルダーレジスト層 70の表面は、最大表面粗さが 0. 3 m の凹凸面となっている。
(19) 前記 (18)で形成したソルダーレジス卜層 70の表面に対して、円パターン (マスクパターン）が描画された厚さ 5mmのフォトマスクフィルム（図示せず） を密着させて載置し、 1 000mJZcm2の紫外線で露光し、 1 0 gZ Iの炭酸 ナトリウム（N a 2C03)溶液で現像処理した。そしてさらに、 80°Cで 1時間、
1 00でで 1時間、 1 20。Cで 1時間、 1 50でで 3時間の条件で加熱処理し て、 導体パッド （バイァホールとそのランド部分を含む） の形成位置に対応した 開口 （開口径： 80 m) 7 1を有するソルダ一レジスト層 （厚み： 20 m)
70を形成した （図 5 (b) 参照）。
この実施例では、 チップ実装用の導体パッドを形成する領域 （領域面積： 4 mm 1 0mm=40mm2) 内に、開口径が 80 /mの導体パッドを 1 000個 設けた。
(20) · 塩化ニッケル 2. 3 1 X 1 0一2 mol/l、 次亜リン酸ナトリウム 2. 84 X 1 0 1molZl、クェン酸ナトリウム 1. 55 1 0 1molZI、からなる P H = 4. 5の無電解二ッゲルめつき液に、前記基板 30を 20分間浸漬して、開口 71から 露出する導体回路 1 58およびバイァホール 1 60の表面に、厚さ 5 jwmのニッ ゲルめつき層を形成した。
さらに、 その基板を、 シアン化金カリウム 7. 61 x 1 0 3molZI、 塩化アン モニゥム 1. 87 x 1 0-1mol/kクェン酸ナトリゥム 1. 1 6x 1 0_1ηΓΐοΙ/Ι, 次亜リン酸ナトリウム 1. 70X 1 0 1molZI からなる無電解金めつき液に 8 0°Cの条件で 7分 20秒間浸漬して、 ニッケルめっき層上に厚さ 0. 03〃 の 金めつき層（ニッケルめっき層および金層を符号 74で示す）を形成することで、 パイァホール 1 60および導体回路 1 58の表面に導体パッド 75を形成した (図 6 (a) 参照)。
(21) そして、 ソルダーレジスト層 70上にメタルマスクを載置して、 印刷法に よって半田ペース卜を印刷し、メタルマスクを取り外した後、 200°Cでリフロー することにより、開口 71から露出する導体パッド 75上に半田バンプ （半田体） 76 U、 76Dが形成されてなるプリント配線板 1 0を形成した （図 6 (b) 参 照)。
(22) 次いで、前記 (22)で得られたプリント配線板 1 0の半田バンプ 76 Uに対 して、 I Cチップ 90の電極 92が対応するように、 I Cチップ 90を載置し、 リ フローを行うことによって I Cチップ 90の取り付けを行う。
(23) その後、 I Cチップ 90とプリント配線板 1 0のソルダーレジスト層との 間の隙間に、 市販の液状のアンダーフィル材 （封止樹脂） 、例えば、商品名 「E— 1 1 72AJ (エマーソン &カミング社製） を充填することによって、前記隙間を 樹脂封止するアンダーフィル 88を形成する。 その際、 アンダーフィル 88が硬 化しない程度の温度に、基板を加熱することが好ましい。その後、アンダーフィル 88を硬化させた。同様に、リフローによリプリント配線板 1 0の半田バンプ 76 Dにドータボード 94を取り付けた後、 市販のアンダーフィル材を充填すること によって、アンダーフィル 88を形成した。 最後に、アンダーフィル 8 8を硬化させることによって、 I C チップ等の電子部 品が実装されたプリント配線板 1 0とした。
(実施例 2 )
にチップ実装用の導体パッドを設ける領域（C4エリア）に対応するソルダーレ ジスト層の領域 （電子部品実装領域） の面積を 7 0 mm 2とし、さらに、その実装 領域内に設 Iナた導体パッドの個数を 2 0 0 0個 （ I Cチップの電極数と同数） と した以外は、実施例 1 と同様にしてプリント配線板を製造した。
なお、この実施例における電子部品実装領域内の表面は、最大粗さが 0. 5 ju m の凹凸面に形成された。
(実施例 3 )
ICチップ実装用の導体パッドを設ける領域（G4ェリァ）に対応するソルダーレ ジスト層の領域 （電子部品実装領域） の面積を 1 3 0 mm2とし、さらに、その実 装領域内に設けた導体パッドの個数を 4 0 0 0個とした以外は、実施例 1 と同様 にしてプリント配線板を製造した。
なお、この実施例における電子部品実装領域内の表面は、最大粗さが 0. 4 ju m の凹凸面に形成された。
(実施例 4 )
ICチップ実装用の導体パッドを設ける領域（G4ェリァ）に対応するソルダ一レ ジスト層の領域 （電子部品実装領域） の面積を 3 1 0 mm2とし、さらに、その実 装領域内に設けた導体パッドの個数を 1 0 0 0 0個とした以外は、実施例 1 と同 様にしてプリント配線板を製造した。
なお、この実施例における電子部品実装領域内の表面は、最大粗さが 0 . 5 i m の凹凸面に形成された。
(実施例 5 )
にチップ実装用の導体パッドを設ける領域（C4エリア）に対応するソルダーレ ジスト層の領域 （電子部品実装領域） の面積を 9 0 0 mm2とし、さらに、その実 装領域内に設けた導体パッドの個数を 3 0 0 0 0個とした以外は、実施例 1 と同 様にじてプリント配線板を製造した。 なお、この実施例における電子部品実装領域内の表面は、最大粗さが 0. 5 jum の凹凸面に形成された。
(実施例 6)
ソルダ一レジスト層を平坦化する際のプレス温度を 6ひ とした以外は、実施 例 1と同様にしてプリント配線板を製造した。
なお、この実施例における電子部品実装領域内の表面は、最大粗さが 0· 7 / m の凹凸面に形成された。
(実施例 7 )
ソルダーレジスト層を平坦化する際のプレス温度を 60°Cとした以外は、実施 例 2と同様にしてプリント配線板を製造した。
なお、この実施例における電子部品実装領域内の表面は、最大粗さが 0. 8/ m の凹凸面に形成された。
(実施例 8)
ソルダーレジスト層を平坦化する際のプレス温度を 60°Gとした以外は、実施 例 3と同様にしてプリント配線板を製造した。
なお、この実施例における電子部品実装領域内の表面は、最大粗さが 0. 8 jum の凹凸面に形成された。
(実施例 9)
ソルダーレジスト層を平坦化する際のプレス温度を 60°Cとした以外は、実施 例 4と同様にしてプリント配線板を製造した。
なお、この実施例における電子部品実装領域内の表面は、最大粗さが 0. 7 jum の凹凸面に形成された。
(実施例 1 0)
ソルダーレジスト層を平坦化する際のプレス温度を 60°Cとした以外は、実施 例 5と同様にしてプリント配線板を製造した。
なお、この実施例における電子部品実装領域内の表面は、最大粗さが 0. 8/ m の凹凸面に形成された。
(実施例 1 1 ) ソルダーレジスト層を平坦化する際のプレス圧力を 3MP aとした以外は、実 施例 1 と同様にしてプリント配線板を製造した。
なお、この実施例における電子部品実装領域内の表面は、最大粗さが 2. 0 jum の凹凸面に形成された。
(実施例 1 2)
ソルダーレジスト層を平坦化する際のプレス圧力を 3MP aとした以外は、実 施例 2と同様にしてプリント配線板を製造した。
なお、この実施例における電子部品実装領域内の表面は、最大粗さが 2. 0 m の凹凸面に形成された。
(実施例 1 3)
ソルダーレジス卜層を平坦化する際のプレス圧力を 3MP aとした以外は、実 施例 3と同様にしてプリント配線板を製造した。
なお、この実施例における電子部品実装領域内の表面は、最大粗さが 2. Oum の凹凸面に形成された。
(実施例 1 4)
ソルダーレジスト層を平坦化する際のプレス圧力を 3MP aとした以外は、実 施例 4と同様にしてプリント配線板を製造した。
なお、この実施例における電子部品実装領域内の表面は、最大粗さが 2. 1 jum の凹凸面に形成された。
(実施例 1 5)
ソルダーレジスト層を平坦化する際のプレス圧力を 3 M P aとした以外は、実 施例 5と同様にしてプリン卜配線板を製造した。
なお、この実施例における電子部品実装領域内の表面は、最大粗さが 2. 2 /m の凹凸面に形成された。
(実施例 1 6)
ソルダーレジスト層を平坦化する際のプレス圧力を 1 MP aとした以外は、実 施例 1 と同様にしてプリント配線板を製造した。 なお、この実施例における電子部品実装領域内の表面は、最大粗さが 4. S um の凹凸面に形成された。
(実施例 1 7 )
ソルダーレジスト層を平坦化する際のプレス圧力を 1 MP aとした以外は、実 施例 2と同様にしてプリント配線板を製造した。
なお、この実施例における電子部品実装領域内の表面は、最大粗さが 4. 7 rn の凹凸面に形成された。
(実施例 1 8)
ソルダーレジスト層を平坦化する際のプレス圧力を 1 MP aとした以外は、実 施例 3と同様にしてプリント配線板を製造した。
なお、この実施例における電子部品実装領域内の表面は、最大粗さが 5. O/im の凹凸面に形成された。
(実施例 1 9)
ソルダーレジスト層を平坦化する際のプレス圧力を 1 MP aとした以外は、実 施例 4と同様にしてプリント配線板を製造した。 、
なお、この実施例における電子部品実装領域内の表面は、最大粗さが 4. m の凹凸面に形成された。
(実施例 20)
ソルダーレジス卜層を平坦化する際のプレス圧力を 1 MP aとした以外は、実 施例 5と同様にしてプリント配線板を製造した。
なお、この実施例における電子部品実装領域内の表面は、最大粗さが 5. 0 jum の凹凸面に形成された。
(実施例 21 )
ソルダーレジスト層を平坦化する際のプレス圧力を 1 MP aとし、プレス温度 を 60°Cとした以外は、実施例 1と同様にしてプリント配線板を製造した。
なお、この実施例における電子部品実装領域内の表面は、最大粗さが 7. O um の凹凸面に形成された。
(実施例 22) ソルダーレジスト層を平坦化する際のプレス圧力を 1 MP aとし、プレス温度 を 60°Gとした以外は、実施例 2と同様にしてプリント配線板を製造した。
なお、この実施例における電子部品実装領域内の表面は、最大粗さが 7. 2〃m の凹凸面に形成された。
(実施例 23)
ソルダーレジスト層を平坦化する際のプレス圧力を 1 MP aとし、プレス温度 を 60°Cとした以外は、実施例 3と同様にしてプリント配線板を製造した。
なお、この実施例における電子部品実装領域内の表面は、最大粗さが 7. 3um の凹凸面に形成された。
(実施例 24)
ソルダーレジスト層を平坦化する際のプレス圧力を 1 MP aとし、プレス温度 を 60°Cとした以外は、実施例 4と同様にしてプリン卜配線板を製造した。
なお、この実施例における電子部品実装領域内の表面は、最大粗さが 7. 5 m の凹凸面に形成された。
(実施例 25)
ソルダーレジスト層を平坦化する際のプレス圧力を 1 MP aとし、プレス温度 を 60°Cとした以外は、実施例 5と同様にしてプリント配線板を製造した。
なお、この実施例における電子部品実装領域内の表面は、最大粗さが 7. 5^m の凹凸面に形成された。
(実施例 26)
上記実施例 1の工程 (18)で形成したソルダーレジスト層 70の平坦化された表 面に、以下のような条件にて過マンガン酸力リゥ厶溶液を用いた粗化処理を施し て、 ソルダーレジス卜表面を粗面化した以外は、 実施例 1 と同様にして、 プリン ト配線板を製造した。
(粗化処理条件）
粗化液： 過マンガン酸カリウム溶液
濃度： 60 g/ I
液温：' 60°C 浸漬時間： 1分
なお、粗化処理後のソルダ一レジスト層 7 0の表面のうち、実施例 1の工程 (18) で測定した領域中の限定された領域を、同一の表面粗さ計により測定して、粗化処 理後のソルダ一レジス卜層表面の凹凸の程度を調べた。その結果を図 9 ( c )に概 略的に示す。
但し、 測定箇所は導体回路 （パッド） 形成領域に対応したソルダーレジスト層 表面および導体回路非形成領域に対応したソルダーレジスト層表面であり、 導体 回路形成領域と導体回路非形成領域との境界付近では測定しなかった。
この図から分かることは、平坦化された表面上に形成された粗化面は、最大表面 粗さ （Rmax：図 9 ( c ) 参照） が 0 . 2 5 ji m、 算術平均粗さ Raで 0. 2 m程 度の凹凸面となっている。
(実施例 2 7 )
ICチップ実装用の導体パッドを設ける領域（C4ェリァ）に対応するソルダーレ ジス卜層の領域 （電子部品実装領域） の面積を 7 0 mm2とし、さらに、その実装 領域内に設けた導体パッドの個数を 2 0 0 0個 （ I Cチップの電極数と同数） と した以外は、実施例 2 6と同様にしてプリント配線板を製造した。
なお、この実施例における電子部品実装領域内の平坦化された表面は、最大表面 粗さが 0. 5 / mの凹凸面に形成されると共に、 粗化処理された表面は、 最大表 面粗さが 0 . 2 5 / m、算術平均粗さ Raで 0 . 2 m程度の凹凸面に形成された。 (実施例 2 8 )
I Cチップ実装用の導体パッドを設ける領域（C4エリア）に対応するソルダーレ ジスト層の領域 （電子部品実装領域） の面積を 1 3 0 mm2とし、さらに、その実 装領域内に設けた導体パッドの個数を 4 0 0 0個とした以外は、実施例 2 6と同 様にしてプリン卜配線板を製造した。
なお、この実施例における電子部品実装領域内の平坦化された表面は、最大表面 粗さが 0. 4 / mの凹凸面に形成されると共に、 粗化処理された表面は、 最大表 面粗さが 0. 2 、算術平均粗さ Raで 0 . 2 m程度の凹凸面に形成された。
(実施例 2 9 ) ICチップ実装用の導体パッドを設ける領域（C4ェリァ）に対応するソルダーレ ジスト層の領域 （電子部品実装領域） の面積を 31 0 mm2とし、さらに、その実 装領域内に設けた導体パッドの個数を 1 0000個とした以外は、実施例 26と 同様にしてプリント配線板を製造した。
なお、この実施例における電子部品実装領域内の平坦化された表面は、最大表面 粗さが 0. 5 mの凹凸面に形成されると共に、 粗化処理された表面は、 最大表 面粗さが 0. 25 m、算術平均粗さ Raで 0. 2 m程度の凹凸面に形成された。 (実施例 30)
ICチップ実装用の導体パッドを設ける領域（C4エリア）に対応するソルダーレ ジスト層の領域 （電子部品実装領域） の面積を 1 200mm2とし、さらに、その 実装領域内に設けた導体パッドの個数を 30000個とした以外は、実施例 26 と同様にしてプリント配線板を製造した。
なお、この実施例における電子部品実装領域内の平坦化された表面は、最大表面 粗さが 0. 5 mの凹凸面に形成されると共に、 粗化処理された表面は、 最大表 面粗さが 0. 25jum、算術平均粗さ Raで 0. 2 m程度の凹凸面に形成された。 (実施例 31 )
ソルダーレジスト層を平坦化する際のプレス温度を 60°Cとし、 その平坦化し た表面を粗化処理する際の浸漬時間を 1.5分とした以外は、実施例 26と同様に してプリント配線板を製造した。
なお、この実施例における電子部品実装領域内の平坦化された表面は、最大表面 粗さが 0. 7 mの凹凸面に形成されると共に、 粗化処理された表面は、 最大表 面粗さが 0. 4 m、 算術平均粗さ Raで 0. 3 i m程度の凹凸面に形成された。 (実施例 32)
ソルダ一レジスト層を平坦化する際のプレス温度を 60°Cとし、 その平坦化し た表面を粗化処理する際の浸漬時間を 1.5分とした以外は、実施例 27と同様に してプリント配線板を製造した。 なお、この実施例における電子部品実装領域内の平坦化された表面は、最大表面 粗さが 0. 8 jumの凹凸面に形成されると共に、 粗化処理された表面は、 最大表 面粗さが 0. 4 m、 算術平均粗さ Raで 0. 3〃 m程度の凹凸面に形成された。 (実施例 33)
ソルダーレジスト層を平坦化する際のプレス温度を 60°Cとし、 その平坦化し た表面を粗化処理する際の浸漬時間を 1.5分とした以外は、実施例 28と同様に してプリント配線板を製造した。
なお、この実施例における電子部品実装領域内の平坦化された表面は、最大表面 粗さが 0. 8 mの凹凸面に形成されると共に、 粗化処理された表面は、 最大表 面粗さが 0. 4 jum、 算術平均粗さ Raで 0. 3 m程度の凹凸面に形成された。 (実施例 34)
ソルダーレジスト層を平坦化する際のプレス温度を 60°Cとし、 その平坦化し た表面を粗化処理する際の浸漬時間を 2.0分とした以外は、実施例 29と同様に してプリント配線板を製造した。
なお、この実施例における電子部品実装領域内の平坦化された表面は、最大表面 粗さが 0. 7 /mの凹凸面に形成されると共に、 粗化された表面は、 最大表面粗 さが 0. 45 m、 算術平均粗さ Raで 0. 4 m程度の凹凸面に形成された。 (実施例 35)
ソルダーレジスト層を平坦化する際のプレス温度を 60°Cとし、 その平坦化し た表面を粗化処理する際の浸漬時間を 2.5分とした以外は、実施例 30と同様に してプリント配線板を製造した。
なお、この実施例における電子部品実装領域内の平坦化された表面は、最大表面 粗さが 0. 8 mの凹凸面に形成されると共に、 粗化処理された表面は、 最大表 面粗さが 0. 55 jt m、算術平均粗さ Raで 0. 5 m程度の凹凸面に形成された。 (実施例 36 )
ソルダーレジスト層を平坦化する際のプレス圧力を 3MP aとし、 その平坦化 した表面を粗化処理する際の浸漬時間を 2.0分とした以外は、実施例 26と同様 にしてプリント配線板を製造した。 なお、この実施例における電子部品実装領域内の平坦化された表面は、最大表面 粗さが 3. 0/ mの凹凸面に形成されると共に、 粗化処理された表面は、 最大表 面粗さが 0. 45)Um、算術平均粗さ Raで 0. 35 m程度の凹凸面に形成され (実施例 37)
ソルダーレジスト層を平坦化する際のプレス圧力を 3MP aとし、 その平坦化 した表面を粗化処理する際の浸漬時間を 2.0分とした以外は、実施例 27と同様 にしてプリント配線板を製造した。
なお、この実施例における電子部品実装領域内の平坦化された表面は、最大表面 粗さが 3. 0 mの凹凸面に形成されると共に、 粗化処理された表面は、 最大表 面粗さが 0. 45〃m、算術平均粗さ Raで 0. 4 m程度の凹凸面に形成された。 (実施例 38)
ソルダーレジスト層を平坦化する際のプレス圧力を 3MP aとし、 その平坦化 した表面を粗化処理する際の浸漬時間を 2.0分とした以外は、実施例 28と同様 にしてプリント配線板を製造した。
なお、この実施例における電子部品実装領域内の平坦化された表面は、最大表面 粗さが 3. O mの凹凸面に形成されると共に、 粗化処理された表面は、 最大表 面粗さが 0. 5〃m、 算術平均粗さ Raで 0. 4 m程度の凹凸面に形成された。 (実施例 39)
ソルダ一レジスト層を平坦化する際のプレス圧力を 3MP aとし、 その平坦化 した表面を粗化処理する際の浸漬時間を 1.5分とした以外は、実施例 29と同様 にしてプリント配線板を製造した。
なお、この実施例における電子部品実装領域内の平坦化された表面は、最大表面 粗さが 3. 1 jt mの凹凸面に形成されると共に、 粗化処理された表面は、 最大袠 面粗さが 0. 4 m、 算術平均粗さ Raで 0. 3 m程度の凹凸面に形成された。 (実施例 40) ソルダーレジスト層を平坦化する際のプレス圧力を 3MP aとし、 その平坦化 した表面を粗化処理する際の浸漬時間を 1.0分とした以外は、実施例 30と同様 にしてプリント配線板を製造した。
なお、この実施例における電子部品実装領域内の平坦化された表面は、最大表面 粗さが 3. 2 jumの凹凸面に形成されると共に、 粗化処理された表面は、 最大表 面粗さが 0. 25 /m、算術平均粗さ Raで 0. 2 m程度の凹凸面に形成された。 (実施例 41 )
ソルダーレジスト層を平坦化する際のプレス圧力を 1 MP aとし、 その平坦化 した表面を粗化処理する際の浸漬時間を 2.5分とした以外は、実施例 26と同様 にしてプリント配線板を製造した。
なお、この実施例における電子部品実装領域内の平坦化された表面は、最大表面 粗さが 4. 8 mの凹凸面に形成されると共に、 粗化処理された表面は、 最大表 面粗さが 0. 55jum、算術平均粗さ Raで 0. 5 m程度の四凸面に形成された。 (実施例 42)
ソルダ一レジスト層を平坦化する際のプレス圧力を 1 MP aとし、 その平坦化 した表面を粗化処理する際の浸漬時間を 1分とした以外は、実施例 27と同様に してプリント配線板を製造した。
なお、この実施例における電子部品実装領域内の平坦化された表面は、最大表面 粗さが 4. 7 mの凹凸面に形成されると共に、 粗化処理された表面は、 最大表 面粗さが 0. 25/ m、算術平均粗さ Raで 0. 2 m程度の凹凸面に形成された。 (実施例 43)
ソルダーレジスト層を平坦化する際のプレス圧力を 1 MP aとし、 その平坦化 した表面を粗化処理する際の浸漬時間を 1.5分とした以外は、実施例 28と同様 にしてプリント配線板を製造した。
なお、この実施例における電子部品実装領域内の平坦化された表面は、最大表面 粗さが 5. 0 mの凹凸面に形成されると共に、 粗化処理された表面は、 最大表 面粗さが 0. 4 im、算術平均粗さ Raで 0. 35 m程度の凹凸面に形成された。 (実施例 44) ソルダーレジスト層を平坦化する際のプレス圧力を 1 MP aとし、 その平坦化 した表面を粗化処理する際の浸漬時間を 1.0分とした以外は、実施例 29と同様 にしてプリント配線板を製造した。
なお、この実施例における電子部品実装領域内の平坦化された表面は、最大表面 粗さが 4. 9 jumの凹凸面に形成されると共に、 粗化処理された表面は、 最大表 面粗さが 0. 25 jwm、算術平均粗さ Raで 0. 2 m程度の凹凸面に形成された。 (実施例 45)
ソルダーレジスト層を平坦化する際のプレス圧力を 1 MP aとし、 その平坦化 した表面を粗化処理する際の浸漬時間を 2.5分とした以外は、実施例 30と同様 にしてプリント配線板を製造した。
なお、この実施例における電子部品実装領域内の平坦化された表面は、最大表面 粗さが 5. 0//mの凹凸面に形成されると共に、 粗化処理された表面は、 最大表 面粗さが 0. 5 、算術平均粗さ Raで 0. 5 / m程度の凹凸面に形成された。
(実施例 46)
ソルダ一レジス卜層を平坦化する際のプレス圧力を 1 MP aとし、プレス温度 を 60°Cとし、 その平坦化した表面を粗化処理する際の浸漬時間を 2. 0分とし た以外は、実施例 26と同様にしてプリント配線板を製造した。
なお、この実施例における電子部品実装領域内の平坦化された表面は、最大表面 粗さが 7. O imの凹凸面に形成されると共に、 粗化処理された表面は、 最大表 面粗さが 0. 45/ m、算術平均粗さ Raで 0. 4 m程度の凹凸面に形成された。 (実施例 47)
ソルダーレジスト層を平坦化する際のプレス圧力を 1 MP aとし、プレス温度 を 60°Cとし、 その平坦化した表面を粗化処理する際の浸漬時間を 1. 5分とし た以外は、実施例 27と同様にしてプリン卜配線板を製造した。
なお、この実施例における電子部品実装領域内の平坦化された表面は、最大表面 粗さが 7. 2 mの凹凸面に形成されると共に、 粗化処理された表面は、 最大表 面粗さが 0. 35 m、算術平均粗さ Raで 0. 3 m程度の凹凸面に形成された。 (実施例 48) ソルダ一レジスト層を平坦化する際のプレス圧力を 1 MP aとし、プレス温度 を 60°Cとし、 その平坦化した表面を粗化処理する際の浸漬時間を 1. 0分とし た以外は、実施例 28と同様にしてプリント配線板を製造した。
なお、この実施例における電子部品実装領域内の平坦化された表面は、最大表面 粗さが 7. 3 jt mの凹凸面に形成されると共に、 粗化処理された表面は、 最大表 面粗さが 0. 25 um、算術平均粗さ Raで 0. 2 m程度の凹凸面に形成された。 (実施例 49)
ソルダーレジスト層を平坦化する際のプレス圧力を 1 MP aとし、プレス温度 を 60°Cとし、 その平坦化した表面を粗化処理する際の浸漬時間を 1. 5分とし た以外は、実施例 29と同様にしてプリント配線板を製造した。
なお、この実施例における電子部品実装領域内の平坦化された表面は、最大表面 粗さが 7. 5 mの凹凸面に形成されると共に、 粗化処理された表面は、 最大表 面粗さが 0. 4 m、 算術平均粗さ Raで 0. 3 m程度の凹凸面に形成された。 (実施例 50)
ソルダーレジスト層を平坦化する際のプレス圧力を 1 MP aとし、プレス温度 を 60°Cとし、 その平坦化した表面を粗化処理する際の浸漬時間を 1. 0分とし た以外は、実施例 30と同様にしてプリント配線板を製造した。
なお、この実施例における電子部品実装領域内の平坦化された表面は、最大表面 粗さが 7. 5 mの凹凸面に形成されると共に、 粗化処理された表面は、 最大表 面粗さが 0. 25jum、算術平均粗さ Raで 0. 2 m程度の凹凸面に形成された。 (実施例 51 )
ソルダーレジスト層の平坦化した表面を粗化処理する際の浸漬時間を 2. 75 分とした以外は、実施例 31と同様にしてプリン卜配線板を製造した。
なお、この実施例における電子部品実装領域内の平坦化された表面は、最大表面 粗さが 0. 7 mの凹凸面に形成されると共に、 粗化処理された表面は、 最大表 面粗さが 0. 6 m、算術平均粗さ Raで 0. 55 jU m程度の凹凸面に形成された。 (実施例 52) ソルダーレジス卜層の平坦化した表面を粗化処理する際の浸漬時間を 3 . 0分 とした以外は、実施例 3 2と同様にしてプリント配線板を製造した。
なお、この実施例における電子部品実装領域内の平坦化された表面は、最大表面 粗さが 0. 8 ju mの凹凸面に形成されると共に、 粗化処理された表面は、 最大表 面粗さが 0. 6 5〃m、算術平均粗さ Raで 0. 5 5 m程度の凹凸面に形成され
(実施例 5 3 )
ソルダ一レジスト層の平坦化した表面を粗化処理する際の浸漬時間を 2 . 7 5 分とした以外は、実施例 3 3と同様にしてプリント配線板を製造した。
なお、この実施例における電子部品実装領域内の平坦化された表面は、最大表面 粗さが 0. 8 mの凹凸面に形成されると共に、 粗化処理された表面は、 最大表 面粗さが 0 . 6 m、算術平均粗さ Raで 0. 5 5 m程度の凹凸面に形成された。 (実施例 5 4 )
ソルダーレジスト層の平坦化した表面を粗化処理する際の浸漬時間を 2 . 7 5 分とした以外は、実施例 3 4と同様にしてプリン卜配線板を製造した。
なお、この実施例における電子部品実装領域内の平坦化された表面は、最大表面 粗さが 0. 7 / mの凹凸面に形成されると共に、 粗化処理された表面は、 最大表 面粗さが 0 . 6 、算術平均粗さ で0. 5 5 m程度の凹凸面に形成された。
(実施例 5 5 )
ソルダーレジスト層の平坦化した表面を粗化処理する際の浸漬時間を 3 . 2 5 分とした以外は、実施例 3 5と同様にしてプリント配線板を製造した。
なお、この実施例における電子部品実装領域内の平坦化された表面は、最大表面 粗さが 0. 8 ju mの凹凸面に形成されると共に、 粗化処理された表面は、 最大表 面粗さが 0 . 6 5 m、算術平均粗さ Raで 0 . 6； m程度の凹凸面に形成された。 (実施例 5 6 )
ソルダーレジスト層の平坦化した表面を粗化処理する際の浸漬時間を 4 . 0分 とした以外は、実施例 3 6と同様にしてプリント配線板を製造した。 なお、この実施例における電子部品実装領域内の平坦化された表面は、最大表面 粗さが 3. O ^mの凹凸面に形成されると共に、 粗化処理された表面は、 最大表 面粗さが 0. 8jum、 算術平均粗さ Raで 0. 7 m程度の凹凸面に形成された。 (実施例 57)
ソルダーレジス卜層の平坦化した表面を粗化処理する際の浸漬時間を 3. 5分 とした以外は、実施例 37と同様にしてプリント配線板を製造した。
なお、この実施例における電子部品実装領域内の平坦化された表面は、最大表面 粗さが 3. Ojumの凹凸面に形成されると共に、 粗化処理された表面は、 最大表 面粗さが 0. 8 m、算術平均粗さ Raで 0. 65 m程度の凹凸面に形成された。 (実施例 58)
ソルダーレジスト層の平坦化した表面を粗化処理する際の浸漬時間を 3. 25 分とした以外は、実施例 38と同様にしてプリント配線板を製造した。
なお、この実施例における電子部品実装領域内の平坦化された表面は、最大表面 粗さが 3. O/imの凹凸面に形成されると共に、 粗化処理された表面は、 最大表 面粗さが 0. 7/ m、 算術平均粗さ Raで 0. 6 / m程度の凹凸面に形成された。 (実施例 59)
ソルダーレジス卜層の平坦化した表面を粗化処理する際の浸漬時間を 3. 5分 とした以外は、実施例 39と同様にしてプリント配線板を製造した。
なお、この実施例における電子部品実装領域内の平坦化された表面は、最大表面 粗さが 3. 1 mの凹凸面に形成されると共に、 粗化処理された表面は、 最大表 面粗さが 0. 8 jum、算術平均粗さ Raで 0. 65 / m程度の凹凸面に形成された。 (実施例 60)
ソルダーレジス卜層の平坦化した表面を粗化処理する際の浸漬時間を 4. 0分 とした以外は、実施例 40と同様にしてプリント配線板を製造した。
なお、この実施例における電子部品実装領域内の平坦化された表面は、最大表面 粗さが 3. 2 mの凹凸面に形成されると共に、 粗化処理された表面は、 最大表 面粗さが 0. 8/ m、 算術平均粗さ Raで 0. 7 m程度の凹凸面に形成された。 (実施例 61 ) ソルダーレジスト層の平坦化した表面を粗化処理する際の浸漬時間を 3. 0分 とした以外は、実施例 41 と同様にしてプリント配線板を製造した。
なお、この実施例における電子部品実装領域内の平坦化された表面は、最大表面 粗さが 4. 8 imの凹凸面に形成されると共に、 粗化処理された表面は、 最大表 面粗さが 0. 65jum、算術平均粗さ Raで 0. 55 m程度の凹凸面に形成され た。
(実施例 62)
ソルダーレジスト層の平坦化した表面を粗化処理する際の浸漬時間を 2. 75 分とした以外は、実施例 42と同様にしてプリン卜配線板を製造した。
なお、この実施例における電子部品実装領域内の平坦化された表面は、最大表面 粗さが 4. 7 /mの凹凸面に形成されると共に、 粗化処理された表面は、 最大表 面粗さが 0. 6 / m、算術平均粗さ Raで 0. 55 m程度の凹凸面に形成された。 (実施例 63)
ソルダ一レジスト層の平坦化した表面を粗化処理する際の浸漬時間を 3. 25 分とした以外は、実施例 43と同様にしてプリン卜配線板を製造した。
なお、この実施例における電子部品実装領域内の平坦化された表面は、最大表面 粗さが 5. 0 mの凹凸面に形成されると共に、 粗化処理された表面は、 最大表 面粗さが 0. 1 lin 算術平均粗さ Raで 0. 6 m程度の凹凸面に形成された。 (実施例 64)
ソルダーレジスト層の平坦化した表面を粗化処理する際の浸漬時間を 3. 0分 とした以外は、実施例 44と同様にしてプリント配線板を製造した。
なお、この実施例における電子部品実装領域内の平坦化された表面は、最大表面 粗さが 4. 9 mの凹凸面に形成されると共に、 粗化処理された表面は、 最大表 面粗さが 0. 65 / m、算術平均粗さ Raで 0. 55 m程度の凹凸面に形成され た。
(実施例 65)
ソルダーレジスト層の平坦化した表面を粗化処理する際の浸漬時間を 4. 0分 としだ以外は、実施例 45と同様にしてプリン卜配線板を'製造した。 なお、この実施例における電子部品実装領域内の平坦化された表面は、最大表面 粗さが 5. O/ mの凹凸面に形成されると共に、 粗化処理された表面は、 最大表 面粗さが 0. 8jum、 算術平均粗さ Raで 0. 7 m程度の凹凸面に形成された。 (実施例 66)
ソルダーレジスト層の平坦化した表面を粗化処理する際の浸漬時間を 3. 75 分とした以外は、実施例 46と同様にしてプリン卜配線板を製造した。
なお、この実施例における電子部品実装領域内の平坦化された表面は、最大表面 粗さが 7. 0 mの凹凸面に形成されると共に、 粗化処理された表面は、 最大表 面粗さが 0. 75 jum、算術平均粗さ Raで 0. 65 m程度の凹凸面に形成され た。
(実施例 67)
ソルダーレジス卜層の平坦化した表面を粗化処理する際の浸漬時間を 3. 0分 とした以外は、実施例 47と同様にしてプリント配線板を製造した。
なお、この実施例における電子部品実装領域内の平坦化された表面は、最大表面 粗さが 7. 2 / mの凹凸面に形成されると共に、 粗化処理された表面は、 最大表 面粗さが 0. 7 m、算術平均粗さ Raで 0. 55 m程度の凹凸面に形成された。 (実施例 68)
ソルダーレジスト層の平坦化した表面を粗化処理する際の浸漬時間を 2. 75 分とした以外は、実施例 48と同様にしてプリン卜配線板を製造した。
なお、この実施例における電子部品実装領域内の平坦化された表面は、最大表面 粗さが 7. 3 mの凹凸面に形成されると共に、 粗化処理された表面は、 最大表 面粗さが 0. 6 / 、算術平均粗さ [¾で0. 55 jum程度の凹凸面に形成された。 (実施例 69)
ソルダーレジスト層の平坦化した表面を粗化処理する際の浸漬時間を 3. 5分 とした以外は、実施例 49と同様にしてプリント配線板を製造した。
なお、この実施例における電子部品実装領域内の平坦化された表面は、最大表面 粗さが 7. 5 mの凹凸面に形成されると共に、 粗化処理された表面は、 最大表 面粗さが 0. 75 /m、算術平均粗さ Raで 0. 65 m程度の囬凸面に形成され
(実施例 70)
ソルダーレジスト層の平坦化した表面を粗化処理する際の浸漬時間を 3. 5分 とした以外は、実施例 30と同様にしてプリント配線板を製造した。
なお、この実施例における電子部品実装領域内の平坦化された表面は、最大表面 粗さが 7. 5 mの凹凸面に形成されると共に、 粗化処理された表面は、 最大表 面粗さが 0. 7 jum、算術平均粗さ Raで 0. 65 m程度の凹凸面に形成された。 (実施例 7 Ί )
ソルダ一レジスト層の平坦化した表面を粗化処理する際の浸漬時間を 1 2分と した以外は、実施例 26と同様にしてプリント配線板を製造した。
なお、この実施例における電子部品実装領域内の平坦化された表面は、最大表面 粗さが 0. 3 mの凹凸面に形成されると共に、 粗化処理された表面は、 最大表 面粗さが 3. Ojum、 算術平均粗さ Raで 2. 3 m程度の凹凸面に形成された。 (比較例 1 )
ソルダーレジスト層の平坦化処理および粗化処理を行わなかった以外は、実施 例 1 と同様にしてプリント配線板を製造した。
なお、この比較例における電子部品実装領域内の表面は、最大表面粗さが 9. 8 mの凹凸面に形成された。
(比較例 2)
ソルダーレジス卜層の平坦化処理および粗化処理を行わなかつた以外は、実施 例 2と同様にしてプリント配線板を製造した。
なお、この比較例における電子部品実装領域内の表面は、最大表面粗さが 9. 6 jt mの凹凸面に形成された。
(比較例 3)
ソルダーレジス卜層の平坦化処理および粗化処理を行わなかった以外は、実施 例 3と同様にしてプリント配線板を製造した。 なお、この比較例における電子部品実装領域内の表面は、最大表面粗さが 1 0. 0 U mの凹凸面に形成された。
(比較例 4)
ソルダーレジス卜層の平坦化処理および粗化処理を行わなかった以外は、実施 例 4と同様にしてプリント配線板を製造した。
なお、この比較例における電子部品実装領域内の表面は、最大表面粗さが 9. 8 mの凹凸面に形成された。
(比較例 5)
ソルダーレジス卜層の平坦化処理および粗化処理を行わなかった以外は、実施 例 5と同様にしてプリン卜配線板を製造した。
なお、この比較例における電子部品実装領域内の表面は、最大表面粗さが 1 0. 0 mの凹凸面に形成された。
上記実施例 1〜71および比較例"！〜 5にしたがって製造したプリント配線板 について、アンダーフィル内のボイド数を測定する試験、耐ヒートサイクル性（接 続信頼性） および電気接続性を評価するための各試験を、以下のように実施した。 各試験の測定結果は、 表 1〜表 4に示す。
(評価試験 1 )
実施例 1〜71および比較例 1 ~5にしたがって製造したプリント配線板につ いて、ソルダーレジス卜層と実装にチップとの間に充填されたアンダーフィル内 部を、 X線テレビシステム（島津製作所製、商品名 「SMX— 1 00」）を用いて観 察し、存在するポィド数を測定した。
(評価試験 2)
実施例 1〜71および比較例 1 ~5にしたがって製造したプリント配線板につ いて、独立したバンプ間に電圧を印加しながら、 H A S T試験（高温■高湿■バイ ァス試験： 85°C/85%Z3. 3V) に投入し、 50時間後、 1 00時間後、 200時間後の独立したバンプ間 （1 50/ mピッチ） の絶縁抵抗をそれぞれ測 定した。
ここで、 HAST試験後の絶縁抵抗が、 1 07Ω以上の場合は〇、 1 07Ω未満の場 合には xとする。なお、 5 0時間後の測定値が 1 0 7 Ω以上であることが絶縁抵抗 についての目標値である。
(評価試験 3 )
実施例 1〜7 1および比較例 1〜5にしたがって製造したプリント配線板につ いて、 それぞれ 1 0 0個準備し導通テストを行った。
次に、 それぞれの良品を各 1 0個ランダムに取りだし、 _ 5 5 ¾ 5分《1 2 5 °C x 5分のヒ一卜サイクル試験を、 5 0 0回、 1 0 0 0回、 2 0 0 0回行ない、 プリント配線板の裏面 （に実装面とは反対面） 力、らにチップを介して再びプリ ン卜配線板の裏面に繋がっている特定回路の接続抵抗の変化量を測定し、 電気的 接続性を調べた。
なお、接続抵抗の変化量は、 （ （ヒー卜サイクル後の接続抵抗値一初期値の接続 抵抗値） 初期値の接続抵抗値） X 1 0 0で表され、 1 0個の良品のうち 1つで もその値が 1 0 %を越えた場合には、 電気的接続性が不良とみなし、 Xで示し、 1 0個全ての値が 1 0 %以下の場合には、 電気的接続性が良好とみなし、 〇で示 した。
Figure imgf000044_0001
Figure imgf000045_0001
Figure imgf000046_0001
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U1
上記評価試験 1の結果から、 ソルダーレジス卜層の平坦化された表面の最大表 面粗さが小さい程、アンダーフィル内のボイド数が少なくなることが確認された。 また、 上記評価試験 2の結果から、 ソルダ一レジスト層の平坦化された表面の 最大表面粗さが特定の範囲内にあり、 かつ粗化処理された表面の算術平均粗さ R aが特定の範囲内にある場合に、 HAST試験後の独立したバンプ間の絶縁抵抗 が良好であることが確認された。 特に、 ソルダーレジスト層の平坦化された表面 の最大表面粗さが、 0. 3~'7. 5 mの範囲であり、 粗化処理された表面の算 術平均粗さ R aが、 0. 2~0. 7〃mの範囲であれば、 目標値をクリアできる ことが分かった。 さら ί 、 平坦化された表面の最大粗さが、 0. 8〜3. Ojum の範囲であり、 粗化処理された表面の算術平均粗さ R aが 0. 2〜0. 5/ mの 範囲であれば、 より信頼性が高くなる。
また、 上記評価試験 3の結果から、 ソルダ一レジス卜層の平坦化された表面の 最大表面粗さが特定の範囲内にあり、 かつ粗化処理された表面の算術平均粗さ R aが特定の範囲内にある場合に、 電気的接続性が良好であることが確認された。 特に、 ソルダーレジスト層の平坦化された表面の最大表面粗さが 0. 3〜7. 5 mの範囲であり、 粗化処理された表面の算術平均粗さ R aが、 0. 2〜0. 7 /mの範囲である場合に、 目標値をクリアできることが分かった。さらに、平坦化 された表面の最大粗さが、 0. 8~3. OjL mの範囲であり、 粗化処理された表 面の算術平均粗さ R aが 0. 2~0. 5 mの範囲であれば、 より信頼性が高く なる。
さらに、 評価試験 2、 3の結果によれば、 電子部品実装領域の面積とソルダ一 レジス卜層の平坦化された表面の最大表面粗さあるいは粗化処理された表面の算 術平均粗さ R aとの間には相関があり、 面積が大きいほど最大表面粗さや算術平 均粗さ R aを管理する必要があることが分かる。 これは面積が大きいほどアンダ 一フィルとソルダーレジスト層表面との密着性や、 アンダーフィル内のポイド等 が影響しているものと思われる。 産業上の利用可能性
本発明は、 ソルダーレジスト層とアンダーフィルとからなる絶縁層の絶縁抵抗 が劣化したリ、基板間に剥離が生じてにチップと半田バンプ間の接続抵抗が上昇 するという問題や、 マイグレーションの発生に起因する半田バンプ相互間の短絡 という問題を有利に解決できるプリント配線板を提供する。

Claims

1 . 導体回路を形成した配線基板の表面にソルダーレジス卜層を設けると共に、 そのソルダーレジスト層に設けた開口部から露出する前記導体回路の一部を、 電 子部品を実装するための導体パッドとして形成してなるプリント配線板において、 前記ソルダーレジス卜層の表面は、少なくとも前記電子部品実装領域において 平坦化処理が施されてなることを特徴とするプリント配線板。
2 . 導体回路を形成した配線基板の表面にソルダーレジスト層を設けると共に、
の
このソルダーレジスト層に設けた開口部から露出する前記導体回路の一部を導体 パッドとして形成し、その導体パッド上に半田範バンプを形成し、その半田バンプを 介して電子部品を実装し、 その電子部品をアンダー囲フィルによって樹脂封止して なるプリント基板において、
前記ソルダーレジス卜層の表面は、 少なくとも前記電子部品実装領域において 平坦化処理が施されてなることを特徴とするプリント配線板。
3 . ソルダーレジスト層の前記平坦化処理された表面は、 最大粗さが 0 . 3〜 7 . 5 mであるような凹凸面であることを特徴とする請求項 1または 2に記載 のプリント配線板。
4 . ソルダーレジス卜層の前記平坦化処理された表面は、 最大粗さが 0 . 8〜 2 . O /i mであるような凹凸面であることを特徴とする請求項 3に記載のプリン 卜配線板。
5 . 導体回路を形成した配線基板の表面にソルダーレジス卜層を設けると共に、 そのソルダーレジスト層に設けた開口部から露出する前記導体回路の一部を、 電 子部品を実装するための導体パッドとして形成してなるプリント配線板において、 前記ソルダーレジス卜層の表面は、少なくとも前記電子部品実装領域において 平坦化処理が施され、 さらにその平坦化された表面に対して粗化処理が施されて なることを特徴とするプリン卜配線板。
6 . 導体回路を形成した配線基板の表面にソルダーレジスト層を設けると共に、 そのソルダーレジスト層に設けた開口部から露出する前記導体回路の一部を導体 パッドとして形成し、その導体パッド上に半田バンプを形成し、その半田バンプを 介して電子部品を実装し、 その電子部品とソルダーレジスト層との間をアンダー フィルによって樹脂封止してなるプリント基板において、
前記ソルダーレジスト層の表面は、 少なくとも前記電子部品実装領域において 平坦化処理が施され、 さらにその平坦化された表面に対して粗化処理が施されて なることを特徴とするプリント配線板。
7 . ソルダーレジスト層の表面は、 平坦化処理によって形成された所定の最大 表面粗さを有する第 1 の凹凸面と、 その凹凸面上に粗化処理によって形成され、 かつ前記第 1の凹凸面の最大表面粗さよリも小さい表面粗さを有する第 2の凹凸 面からなることを特徴とする請求項 5または 6に記載のプリント配線板。
8 . 前記ソルダーレジスト層の第 1の凹凸面は、 最大表面粗さが 0. 3〜7 . 5 mであることを特徴とする請求項 7に記載のプリント配線板。
9 . 前記ソルダ一レジスト層の第 1の凹凸面は、最大表面粗さが、 0. 8 ~ 3 . 0 mであることを特徴とする請求項 7に記載のプリン卜配線板。
1 0 . 前記ソルダ一レジスト層の第 2の凹凸面は、 算術平均粗さ （R a ) が、 0. 2〜0 .
7 mであることを特徴とする請求項 7に記載のプリント配線板。
1 1 . 前記ソルダーレジス卜層の表面は、 加熱プレス処理により平坦化されて いることを特徴とする請求項 1〜1 0のいずれか 1項に記載のプリント配線板。
1 2 . 前記ソルダーレジス卜層の表面は、 プレス温度： 3 5〜 1 0 0 °C、 プレ ス圧： 1 . 0 ~ 1 0 M P a、 プレス時間： 2 0秒〜 3分の条件のもとで平坦化さ れていることを特徴とする請求項 1 1に記載のプリント配線板。
1 3 . 前記ソルダーレジス卜層の平坦化された表面は、 過マンガン酸カリウム 溶液を用いて粗化処理されてなることを特徴とする請求項 5 ~ 1 2のいずれか 1 項に記載のプリン卜配線板。
1 4 . 導体回路を形成した配線基板の表面にソルダーレジスト層を設けると共 に、そのソルダ一レジスト層に設けた開口部から露出する前記導体回路の一部を、 電子部品,を実装するための導体パッドとして形成してなるプリン卜配線板を製造 するに当って、 その製造工程中に少なくとも以下の (1)〜(3)までの工程；
(1)絶縁層上に形成された導体回路を被覆してソルダーレジスト層を形成するェ 程、
(2)ソルダーレジスト層表面に樹脂フィルムを貼付した後、その樹脂フィルム上か ら加熱プレス処理を施して平坦化する工程、
(3)樹脂フィルムを剥離させた後、ソルダーレジス卜層の平坦化された表面に開口 を形成し、その開口から露出する導体回路の一部を導体パッドとして形成するェ 程、
を含むことを特徴とするプリント配線板の製造方法。
1 5 . 導体回路を形成した配線基板の表面にソルダーレジスト層を設けると共 に、このソルダーレジスト層に設けた開口部から露出する前記導体回路の一部を、 導体パッドとして形成し、その導体パッド上に半田バンプを形成し、その半田パン プを介して電子部品を実装し、 その電子部品をアンダーフィル材によって樹脂封 止してなるプリント基板の製造方法であって、
その製造工程中に少なくとも以下の (1 )~(6)までの工程；
(1 )絶縁層上に形成された導体回路を被覆してソルダーレジスト層を形成するェ 程、 . (2)ソルダーレジスト層表面に樹脂フィルムを貼付した後、その樹脂フィルム上か ら加熱プレス処理を施して、 ソルダーレジスト層表面を平坦化する工程、
(3)樹脂フィルムを剥離させた後、ソルダーレジス卜層の平坦化された表面に開口 部を形成し、その開口部から露出する導体回路の一部を導体パッドとして形成す る工程、
(4)導体パッド上に半田ペーストを充填して半田バンプを形成する工程、
(5) IC等の電子部品を半田バンプを介して配線基板上に実装する工程、
(6) 実装された電子部品とソルダーレジスト層表面との間にアンダーフィル材を 充填して、電子部品を樹脂封止する工程、
を含むことを特徴とするプリント配線板の製造方法。
1 6 . 導体回路を形成した配線基板の表面にソルダーレジスト層を設けると共 に、そのソルダーレジスト層に設けた開口部から露出する前記導体回路の一部を、 電子部品を実装するための導体パッドとして形成してなるプリント配線板を製造 するに当って、 その製造工程中に少なくとも以下の (1)〜(4)までの工程；
(1 )絶縁層上に形成された導体回路を被覆してソルダーレジスト層を形成するェ 程、
(2) ソルダーレジスト層表面に樹脂フィルムを貼付した後、 その樹脂フィルム上 から加熱プレス処理を施して、 所定の最大表面粗さ以下に平坦化する工程、
(3) 前記樹脂フィルムを剥離させた後、前記平坦化された表面に粗化処理を施し て、 算術平均粗さ （R a ) が前記最大表面粗さよりも小さな粗化面を形成するェ 程、
(4)ソルダーレジス卜層の表面に開口を形成し、その開口から露出する導体回路 の一部を導体パッドとして形成する工程、
を含むことを特徴とするプリント配線板の製造方法。
1 7 . 導体回路を形成した配線基板の表面にソルダーレジスト層を設けると共 に、このソルダーレジスト層に設けた開口部から露出する前記導体回路の一部を、 導体パッドとして形成し、その導体パッド上に半田バンプを形成し、その半田バン プを介して電子部品を実装し、 その電子部品とソルダーレジスト層との間をアン ダーフィル材によって樹脂封止してなるプリント基板の製造方法であって、 その製造工程中に少なくとも以下の ）〜 (7)までの工程；
(1 )絶縁層上に形成された導体回路を被覆してソルダ一レジス卜層を形成するェ 程、
(2) ソルダ，レジスト層表面に樹脂フィルムを貼付した後、 その樹脂フイルム上 から加熱プレス処理を施して、 所定の最大表面粗さ以下に平坦化する工程、
(3) 前記樹脂フィルムを剥離させた後、前記平坦化された表面に粗化処理を施し て、 算術平均粗さ （R a ) が前記最大表面粗さよりも小さな粗化面を形成するェ 程、
(4)ソルダーレジス卜層の平坦化された表面に開口部を形成し、その開口部から露 出する導体回路の一部を導体パッドとして形成する工程、
(5)導体パッド上に半田ペーストを充填して半田バンプを形成する工程、
(6)に等の電子部品を半田バンプを介して配線基板上に実装する工程、
(7) 実装された電子部品とソルダーレジスト層表面との間にアンダーフィル材を 充填して、電子部品を樹脂封止する工程、
を含むことを特徴とするプリント配線板の製造方法。
1 8 . 前記加熱プレス処理は、 プレス温度： 3 5〜1 0 0°C、 プレス圧： 1 . 0〜1 O M P a、 プレス時間： 2 0秒〜 3分の条件のもとで行なわれることを特 徴とする請求項 1 4 ~ 1 7のいずれか 1項に記載のプリント配線板の製造方法。
1 9 . 前記粗化処理は、過マンガン酸力リゥム溶液： 4 0 ~ 1 0 0 g / I、液温： 4 0 ~ 8 0 °C、 浸漬時間： 0 . 5〜 1 0分の条件のもとで行なわれることを特徴 とする請求項 1 6 ~ 1 8のいずれか 1項に記載のプリント配線板の製造方法。
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