CN101826496A - 印刷线路板及其制造方法 - Google Patents

印刷线路板及其制造方法 Download PDF

Info

Publication number
CN101826496A
CN101826496A CN201010146457A CN201010146457A CN101826496A CN 101826496 A CN101826496 A CN 101826496A CN 201010146457 A CN201010146457 A CN 201010146457A CN 201010146457 A CN201010146457 A CN 201010146457A CN 101826496 A CN101826496 A CN 101826496A
Authority
CN
China
Prior art keywords
solder mask
printed substrate
mentioned
fomale
male
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201010146457A
Other languages
English (en)
Other versions
CN101826496B (zh
Inventor
川村洋一郎
泽茂树
丹野克彦
田中宏德
藤井直明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ibiden Co Ltd
Original Assignee
Ibiden Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibiden Co Ltd filed Critical Ibiden Co Ltd
Publication of CN101826496A publication Critical patent/CN101826496A/zh
Application granted granted Critical
Publication of CN101826496B publication Critical patent/CN101826496B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/303—Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
    • H05K3/305—Affixing by adhesive
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3452—Solder masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/8121—Applying energy for connecting using a reflow oven
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85444—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01011—Sodium [Na]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01018—Argon [Ar]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01038—Strontium [Sr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01051—Antimony [Sb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01084—Polonium [Po]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01088—Radium [Ra]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10954—Other details of electrical connections
    • H05K2201/10977—Encapsulated connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/02—Details related to mechanical or acoustic processing, e.g. drilling, punching, cutting, using ultrasound
    • H05K2203/0278—Flat pressure, e.g. for connecting terminals with anisotropic conductive adhesive
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/38—Improvement of the adhesion between the insulating substrate and the metal
    • H05K3/381—Improvement of the adhesion between the insulating substrate and the metal by special treatment of the substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49128—Assembling formed circuit to base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49144—Assembling to base an electrical component, e.g., capacitor, etc. by metal fusion
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/28—Web or sheet containing structurally defined element or component and having an adhesive outermost layer
    • Y10T428/2804—Next to metal
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/31504—Composite [nonstructural laminate]
    • Y10T428/31511—Of epoxy ether
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/31504—Composite [nonstructural laminate]
    • Y10T428/31678—Of metal
    • Y10T428/31681—Next to polyester, polyamide or polyimide [e.g., alkyd, glue, or nylon, etc.]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

本发明提供一种印刷线路板及其制造方法，在形成有导体电路的布线基板的表面上设置阻焊层，并使从设于该阻焊层的开口部露出的上述导体电路的一部分形成为导体焊盘，在该导体焊盘上形成焊锡凸块，通过该焊锡凸块安装电子部件，通过欠装材料而用树脂密封该电子部件，其中，阻焊层表面中至少电子部件安装区域被实施了平坦化处理，或者对该被平坦化处理过的表面进一步实施粗糙化处理。

Description

印刷线路板及其制造方法
(本申请是申请日为2006年5月18日、申请号为2006800180385、发明名称为“印刷线路板及其制造方法”的申请的分案申请。)
技术领域
本发明涉及一种用于载置IC等电子部件的封装基板等的印刷线路板，特别涉及在用树脂密封IC等的欠装材料内不会残存空穴的阻焊层的表面构造。
背景技术
图11表示现有技术的构成封装基板的印刷线路板。该印刷线路板210中，为了在基板上安装IC芯片290等而在基板上形成多个焊锡凸块276，设有阻焊层270，以使这些焊锡凸块276相互不熔接。
具体而言，在基板上形成包括焊锡焊盘275的导体电路258，覆盖该导体电路258地设置阻焊层270，在该阻焊层270的与焊锡焊盘对应的位置设置开口271，在从该开口271露出的焊锡焊盘275的表面上形成了镀镍层及镀金层(该两层用附图标记274表示)后，印刷焊锡膏等，并对其进行回流焊，从而形成焊锡凸块276。并且，在通过该焊锡凸块276安装了IC芯片290后，为了保持焊锡凸块276与IC芯片290之间的高连接可靠性，在IC芯片290与基板之间填充欠装材料(密封用树脂)288。
如此填充欠装材料的方法有使用喷嘴的浇注法。在该方法中，沿IC芯片的一边将欠装树脂液填充到IC芯片下表面与阻焊层表面之间出现的空间(间隙)，此时，树脂液利用毛细管现象从IC芯片的一侧面流入到另一侧面。
在此，着眼于印刷线路板的阻焊层表面进行研究，阻焊层是通过印刷或涂敷而形成在利用添加法或隆起法(tenting)形成的导电电路(包括安装用焊盘)上的，但阻焊层的基底由于具有存在导电电路的部分和不存在导体电路的部分，因此通常是凹凸面。因此，通常是阻焊层表面也成为具有与基底的凹凸对应的凹凸的表面，即IC芯片下表面与阻焊层表面之间的间隙不是恒定。因此，在这样的间隙中，因部位不同，流入的欠装材料(树脂液)的流入速度也产生差异，因此，有时不能将存在于间隙的空气完全挤出到相反侧，在这样的情况下，有时在欠装材料内残存空气(形成空穴)。
这样的欠装材料在填充了后固化，制造出IC芯片安装印刷线路板，但在固化的欠装材料内部存在空穴时，在该空穴内容易积存水分，并且在对印刷线路板进行高温多湿环境下的HAST试验时，以存在于阻焊层表面与欠装材料的界面、或欠装材料与IC的界面附近的空穴为基点，容易在阻焊层与欠装材料之间、或欠装材料与IC之间产生裂纹。因此，存在由阻焊层和欠装材料构成的绝缘层的绝缘电阻劣化，在基板之间出现剥离而使IC芯片与焊锡凸块之间的连接电阻提高这样的问题。
此外，还存在这样的问题：水分从产生了裂纹的界面进入，自焊锡凸块发生焊锡的迁移，焊锡凸块相互之间产生短路。
发明内容
因此，本发明的目的在于解决现有技术存在的上述问题，提供一种印刷线路板，其通过对阻焊层表面进行平坦化处理，来减小阻焊层表面与IC芯片下表面之间的距离偏差，在欠装材料内部难以残存空穴。
本发明的另一目的在于提供一种这样的印刷线路板，其在对阻焊层表面进行了平坦化处理后，对该平坦化处理面进一步实施粗糙化处理，来提高阻焊层表面与欠装材料的密接性。
本发明人为了实现上述目的而进行了深入研究，结果发现：在形成阻焊层时使其表面平坦化，或在形成了阻焊层后通过加热加压或研磨使其表面平坦化，来减小由于阻焊层下方的导体电路的有无引起的较大的凹凸，从而可以减少阻焊层表面与IC芯片下表面之间的距离偏差，在安装IC芯片后填充欠装材料时，可以使欠装材料的流动速度恒定，并且通过将不会在阻焊层的平坦化表面上增大欠装材料的流动速度偏差这样程度的微细凹凸形成在至少部件安装区域的整个表面上，从而可提高阻焊层与欠装材料之间的密接力，基于这样的见解，完成了以下述内容为主要构成的本发明。
即，本发明是：
(1)一种印刷线路板，在形成有导体电路的布线基板的表面上设置阻焊层，并使从设于该阻焊层的开口部露出的上述导体电路的一部分形成为用于安装电子部件的导体焊盘，在该导体焊盘上形成焊锡凸块，其特征在于，
上述阻焊层表面中至少上述电子部件安装区域被实施了平坦化处理。
在上述(1)所述的印刷线路板，优选是通过上述焊锡凸块安装电子部件，通过欠装材料而用树脂密封该电子部件。
更进一步，优选上述阻焊层的上述被平坦化处理过的表面是最大粗糙度为0.3～7.5μm的凹凸面，进一步更优选是上述阻焊层的上述被平坦化处理过的表面是最大粗糙度为0.8～2.0μm的凹凸面。
优选对上述阻焊层的被平坦化处理过的表面实施粗糙化处理。
优选对上述阻焊层的被平坦化处理过的表面实施粗糙化处理。
更进一步，优选阻焊层的表面由第1凹凸面和第2凹凸面构成，上述第1凹凸面是通过平坦化处理形成的具有规定最大表面粗糙度的面，上述第2凹凸面是通过粗糙化处理形成于该第1凹凸面上、且具有比上述第1凹凸面的最大表面粗糙度小的表面粗糙度。
此外，在此所说的第1凹凸面的“最大表面粗糙度”是指，如图10概略所示，在电子部件安装区域，导体焊盘上或导体电路上的阻焊层高度与同其相邻的导体焊盘非形成部或导体电路非形成部的阻焊层高度之差X1、X2、X3、X4、X5……中的最大值。
另外，第2凹凸面的“算术平均粗糙度”是指由JIS规定的算术平均粗糙度(Ra)。
优选是上述阻焊层的第1凹凸面的最大表面粗糙度是0.3～7.5μm。
更优选是上述阻焊层的第1凹凸面的最大表面粗糙度是0.8～3.0μm。
此外，优选是上述阻焊层的第2凹凸面的算术平均粗糙度(Ra)是0.2～0.7μm。
可以通过浸渍在高锰酸钾(KMnO4)、铬酸等氧化剂、或使用O2等离子、Ar、CF4等离子等物理处理的粗糙化处理来对上述阻焊层表面的被平坦化的表面进行粗糙化处理。
此外，优选是上述阻焊层的表面通过加热加压处理而被平坦化。
优选是该平坦化表面是通过在加压温度：35～100℃、加压压力：1.0～10MPa、加压时间：20秒～3分钟的条件下的加热加压处理而形成的。
此外，本发明是：
(2)一种印刷线路板的制造方法，其特征在于，用于制造在形成有导体电路的布线基板的表面上设置阻焊层、并使从设于该阻焊层的开口部露出的上述导体电路的一部分形成为用于安装电子部件的导体焊盘并在该导体焊盘上形成焊锡凸块而成的印刷线路板，在制造该印刷线路板时，其制造工序中至少包括以下(1)～(4)的工序：
(1)覆盖布线基板的表面以及形成于该布线基板上的导体电路的表面地形成阻焊层的工序；
(2)将树脂膜粘贴到阻焊层表面上后，从该树脂膜上实施加热加压处理而使阻焊层表面平坦化的工序；
(3)剥离了树脂膜后，在阻焊层的被平坦化处理过的表面上形成开口部，将从该开口部露出的导体电路的一部分形成为导体焊盘的工序；
(4)在导体焊盘上填充焊锡膏而形成焊锡凸块的工序。
此外，本发明是：
(3)一种印刷线路板的制造方法，用于制造印刷线路板，该印刷线路板是在形成有导体电路的布线基板的表面上设置阻焊层，并使从设于该阻焊层的开口部露出的上述导体电路的一部分形成为用于安装电子部件的导体焊盘，在该导体焊盘上形成焊锡凸块，通过该焊锡凸块安装电子部件，通过欠装材料用树脂密封该电子部件而成，其特征在于，其制造工序中至少包括以下(1)～(6)的工序：
(1)覆盖布线基板的表面以及形成于该布线基板上的导体电路的表面地形成阻焊层的工序；
(2)将树脂膜粘贴到阻焊层表面上后，从该树脂膜上实施加热加压处理而使阻焊层表面平坦化的工序；
(3)剥离了树脂膜后，在阻焊层的被平坦化处理过的表面上形成开口部，将从该开口部露出的导体电路的一部分形成为导体焊盘的工序；
(4)在导体焊盘上填充焊锡膏而形成焊锡凸块的工序；
(5)通过焊锡凸块将电子部件安装到布线基板上的工序；
(6)在所安装的电子部件和阻焊层表面之间填充欠装材料，用树脂密封电子部件的工序。
此外，本发明是：
(4)一种印刷线路板的制造方法，其特征在于，用于制造在形成有导体电路的布线基板的表面上设置阻焊层、并使从设于该阻焊层的开口部露出的上述导体电路的一部分形成为用于安装电子部件的导体焊盘而成的印刷线路板，在制造该印刷线路板时，其制造工序中至少包括以下(1)～(5)的工序：
(1)覆盖布线基板的表面以及形成于该布线基板上的导体电路的表面地形成阻焊层的工序；
(2)将树脂膜粘贴到阻焊层表面上后，从该树脂膜上实施加热加压处理，进行平坦化处理以达到规定的最大表面粗糙度以下的工序；
(3)剥离了上述树脂膜后，对上述被平坦化处理过的表面实施粗糙化处理，形成算术平均粗糙度(Ra)比上述最大表面粗糙度小的粗糙面的工序；
(4)在阻焊层表面上形成开口部，将从该开口部露出的导体电路的一部分形成为导体焊盘的工序；
(5)在导体焊盘上填充焊锡膏而形成焊锡凸块的工序。
此外，本发明是：
(5)一种印刷线路板的制造方法，用于制造印刷线路板，该印刷线路板是在形成有导体电路的布线基板的表面上设置阻焊层，并使从设于该阻焊层的开口部露出的上述导体电路的一部分形成为用于安装电子部件的导体焊盘，在该导体焊盘上形成焊锡凸块，通过该焊锡凸块安装电子部件，通过欠装材料用树脂密封该电子部件而成，其特征在于，其制造工序中至少包括以下(1)～(7)的工序：
(1)覆盖布线基板的表面以及形成于该布线基板上的导体电路的表面地形成阻焊层的工序；
(2)将树脂膜粘贴到阻焊层表面上后，从该树脂膜上实施加热加压处理，进行平坦化处理以达到规定的最大表面粗糙度以下的工序；
(3)剥离了上述树脂膜后，对上述被平坦化处理过的表面实施粗糙化处理，形成算术平均粗糙度(Ra)比上述最大表面粗糙度小的粗糙面的工序；
(4)在阻焊层的被平坦化处理过的表面上形成开口部，将从该开口部露出的导体电路的一部分形成为导体焊盘的工序；
(5)在导体焊盘上填充焊锡膏而形成焊锡凸块的工序；
(6)通过焊锡凸块将电子部件安装到布线基板上的工序；
(7)在所安装的电子部件和阻焊层表面之间填充欠装材料，用树脂密封电子部件的工序。
在上述(2)～(5)所述的印刷线路板的制造方法，优选是上述加热加压处理是在加压温度：35～100℃、加压压力：1.0～10MPa、加压时间：20秒～3分钟的条件下进行的。
此外，优选是上述粗糙化处理是在高锰酸钾溶液：40～100g/l、液体温度：40～80℃、浸渍时间：0.5～10分钟的条件下进行的，或通过在功率：400～1600W、氧流量：100～500sccm、时间：10～300秒的条件下的氧等离子处理进行的。
根据本发明，通过使阻焊层表面平坦化，可以减小阻焊层表面与IC芯片下表面之间的距离偏差，因此欠装材料的移动速度偏差变小，即使IC等电子部件大型化，也可以抑制在欠装材料内部残存空穴。
此外，通过对阻焊层的平坦化表面实施粗糙化处理，从而可在其平坦化表面上形成表面粗糙度更小的凹凸，因此可提高阻焊层与欠装材料之间的密接力。
因此，可以阻止在阻焊层与欠装材料之间或欠装材料与IC芯片之间发生裂纹或剥离，从而可以抑制由阻焊层和欠装材料构成的绝缘层的绝缘电阻的劣化、抑制在基板间产生剥离而使IC芯片与焊锡凸块之间的连接电阻上升，并且，由于也不会发生焊锡凸块之间的迁移，因此可以阻止焊锡凸块相互之间短路。其结果，可以提供绝缘性及连接可靠性优良的印刷线路板。
附图说明
图1(a)～(d)是表示制造本发明实施例1的印刷线路板的工序的一部分的图。
图2(a)～(c)是表示制造本发明实施例1的印刷线路板的工序的一部分的图。
图3(a)～(d)是表示制造本发明实施例1的印刷线路板的工序的一部分的图。
图4(a)～(d)是表示制造本发明实施例1的印刷线路板的工序的一部分的图。
图5(a)～(b)是表示制造本发明实施例1的印刷线路板的工序的一部分的图。
图6(a)～(b)是表示制造本发明实施例1的印刷线路板的工序的一部分的图。
图7是表示本发明实施例1的印刷线路板的剖视图。
图8是表示在本发明实施例1的印刷线路板上安装了IC芯片的印刷线路板的剖视图。
图9(a)是表示本发明实施例1的印刷线路板中的平坦化处理前的阻焊层表面粗糙度的概略图，图9(b)是表示本发明实施例1的印刷线路板中的平坦化处理后的阻焊层表面粗糙度的概略图，图9(c)是表示本发明实施例1的印刷线路板中的粗糙化处理后的阻焊层表面粗糙度的概略图。
图10是用于说明阻焊层表面的“最大表面粗糙度”的概略图。
图11是表示由现有技术的制造方法制造出的印刷线路板的剖视图。
具体实施方式
本发明的印刷线路板的特征在于，在形成有导体电路的布线基板的表面上设置的阻焊层表面中至少电子部件安装区域被实施了平坦化处理，或者，该被平坦化表面进一步被实施了粗糙化处理。
即，一种印刷线路板，在覆盖形成有导体电路的布线基板上导体电路地设置的阻焊层上形成开口部，使从该开口部露出的导体电路的一部分形成为用于安装电子部件的导体焊盘，或是在覆盖形成有导体电路的布线基板上导体电路地设置的阻焊层上形成开口部，使从该开口部露出的导体电路的一部分形成为导体焊盘，在该导体焊盘上形成焊锡凸块，通过该焊锡凸块安装电子部件，通过欠装材料而用树脂密封该电子部件与阻焊层之间，其特征在于，
阻焊层表面中至少上述电子部件安装区域被实施了平坦化处理，或者，该被平坦化表面进一步被实施了粗糙化处理。
上述“电子部件安装区域”是指从垂直上方投影所安装的电子部件的区域、即电子部件正下方的区域，大致相当于形成有包括连接焊盘、层间导通孔的导体焊盘的区域。
在本发明的印刷线路板中，形成上述阻焊层的树脂可使用市场上销售的阻焊剂、例如日立化成工业社制造的商品名“RPZ-1”、朝日化学研究所社制造的商品名“DPR-80SGT-7”、太阳油墨制造社制造的商品名“PSR-400系列”等，该阻焊层的厚度优选是5～40μm。这是因为，若过薄，则作为焊锡体阻挡物的效果降低，若过厚，则难以进行显影处理。
本发明中的阻焊层表面的平坦化处理优选是采用下述方式，即(a)在涂敷了阻焊剂组成物后、使其干燥或固化之前，或在半固化状态下，用刮板、刮刀、辊式涂布机、刮铲等整平，或者(b)在涂敷或粘贴了阻焊剂组成物后、在半固化状态下，或在使其干燥或固化之后，对阻焊层表面进行加压或磨削或研磨。
在上述(a)时，由于不对基板施加过度的力，所以基板上不积蓄应力，可以达到提高耐热循环性和高密度化。
此外，上述(b)所示，优选是，在使涂敷或粘贴的阻焊剂组成物为半固化状态，或在使其干燥或固化之后，对在半固化状态表面或固化表面粘贴例如PET等树脂膜，然后自树脂膜上进行加压而使其平坦化，更优选是对阻焊层表面进行热压而使其平坦化。这是由于采用加压使其平坦化是比较容易的。
本发明中的被平坦化的阻焊层表面优选是最大表面粗糙度为0.3～7.5μm的凹凸面(以下称为“第1凹凸面”)，更优选是该第1凹凸面的最大表面粗糙度为0.8～3.0μm。
其理由在于，若第1凹凸面的最大表面粗糙度不到0.3μm，则欠装材料相对于阻焊层表面的湿润性降低，或阻焊层与欠装材料的密接性降低，另一方面，若第1凹凸面的最大表面粗糙度超过7.5μm，则欠装材料的移动速度会产生差距。
上述阻焊层中的最大表面粗糙度为0.3～7.5μm的第1凹凸面优选是在加压温度：35～100℃、加压压力：1.0～10MPa、加压时间：20秒～3分钟的条件下形成。
其理由在于，若加压温度不到35℃、加压压力不到1.0MPa、加压时间不到20秒，则阻焊层表面的最大表面粗糙度会超过优选范围，另一方面，若加压温度超过100℃、加压压力超过10MPa、加压时间超过3分钟，则由于过度加压，会使阻焊层的厚度变得过薄，降低了绝缘可靠性和耐冲击性。
另外，在本发明中，通过粗糙化处理在上述平坦化表面上形成的凹凸面(以下称为“第2凹凸面”)，优选是通过使用高锰酸钾、铬酸等氧化剂的粗糙化处理或等离子处理而形成。其理由是因为可以使凹凸面形成得均匀。
上述粗糙化处理的条件，例如在使用高锰酸钾溶液时，优选是浓度：40～100g/l、液体温度：40～80℃、浸渍时间：0.5～10分钟，在采用氧等离子处理时，优选是条件为功率：400～1600W、氧流量：100～500sccm、时间：10～300秒。
通过上述粗糙化处理而形成的第2凹凸面优选是最大表面粗糙度小于第1凹凸面的最大表面粗糙度，以算术平均粗糙度Ra表示为0.2～0.7μm那样的凹凸面，该第2凹凸面更优选是算术平均粗糙度为0.2～0.5μm那样的凹凸面。
其理由在于，若第2凹凸面的表面粗糙度以Ra表示不到0.2μm，则阻焊层与欠装材料的密接性降低，欠装材料湿润性变差，或另一方面，若表面粗糙度以Ra表示超过0.7μm，则在凹部内残存焊剂残渣或清洗液的残渣，降低了绝缘可靠性、连接可靠性。
在本发明中，按照常用方法在被平坦化、且被表面粗糙化的阻焊层表面形成用于使导体焊盘的一部分露出的开口。这些起到导体焊盘作用的导体电路的一部分可采用其一部分从开口露出的形态、或全部露出的形态。在前者的情况下，可防止在导体焊盘的边界部分产生树脂绝缘层的裂纹，在后者的情况下，可防止增大开口位置偏差的容许范围。
此外，“导体焊盘”包括为导体电路(布线图案)一部分这样的形态、层间导通孔(包括电镀导体完全填充到设于树脂绝缘层的开口内而成的填充通路孔)这样的形态、以及在该层间导通孔上增加导体电路的一部分的形态。
本发明的印刷线路板中，形成阻焊层的布线基板未特别限定，但优选是在表面被粗糙化处理过的树脂绝缘材料上形成阻镀剂、并在未形成该阻镀剂的部分形成有包括焊盘的导体电路的所谓加成法印刷线路板、积层印刷线路板。
当在这样的布线基板上涂敷阻焊剂组成物时，可以将阻焊层的开口直径形成得小于导体焊盘直径。其结果，作为树脂的阻镀剂不与焊锡体融合而排斥焊锡体，因此，具有作为焊锡体的阻挡物的作用。
此外，本发明的印刷线路板，在形成有导体电路的布线基板的表面上设置阻焊层，并使从设于该阻焊层的开口部露出的上述导体电路的一部分形成为导体焊盘，在该导体焊盘上供给保持焊锡凸块，通过该焊锡凸块安装电子部件，通过欠装材料而用树脂密封该电子部件与阻焊层之间，其特征在于，
上述阻焊层表面中至少上述电子部件安装区域被实施了平坦化处理，或者，进一步对该被平坦化处理过的表面实施粗糙化处理而形成粗糙面。
上述焊锡凸块优选是由从Sn/Pb、Sn/Sb、Sn/Ag、Sn/Ag/Cu、Sn/Cu、Sn/Zn选择的至少一种焊锡形成。即，可以是从上述各种焊锡中选择的一种焊锡形成焊锡凸块，也可以混合两种以上焊锡使用。
若举出这样的焊锡的例子，举出：组成比为Sn∶Pb＝63∶37的锡/铅焊锡、组成比为Sn∶Pb∶Ag＝62∶36∶2的锡/铅/银焊锡、组成比为Sn∶Ag＝96.5∶3.5的锡/银焊锡等。
优选是通过在导体焊盘上载置具有圆形开口的掩模，通过印刷法而形成焊锡凸块。
本发明中形成焊锡凸块用的焊锡可以是单独或组合使用在制造通常的印刷线路板中所使用的焊锡的大致全部种类。
上述焊锡凸块的高度优选是5～50μm，优选是其高度及形状均匀。
并且，印刷在导体焊盘上的焊锡膏通过实施回流焊处理而形成焊锡凸块。其回流焊条件为使用氮等惰性气体在温度100～300℃的范围进行。回流焊温度是根据所使用的焊锡熔点而设定最佳的温度范围。
通过上述回流焊处理形成的焊锡凸块几乎都是半球状，其高度也均匀形成为5～50μm的范围，阻焊层不会被焊锡膏污染。
作为上述电子部件与焊锡凸块的连接方法有：在将电子部件与布线基板对位的状态进行回流焊的方法、在预先对焊锡凸块加热而使其熔化的状态下接合电子部件与布线基板的方法等。
此时施加的温度，加热器温度优选是从焊锡凸块的熔化温度T℃～T+50℃的范围。在不到熔化温度T℃时，焊锡不熔融，若超过T+50℃，则熔融的焊锡连接相邻的焊锡凸块之间而引起短路、或使基板劣化。
在本发明中，在所安装的电子部件与被平坦化处理过的阻焊层表面之间的间隙、或在所安装的电子部件与被平坦化且被粗糙化处理过的阻焊层表面之间的间隙填充欠装材料、并固化，从而构成为用树脂密封电子部件。
这样的填充于被安装的电子部件与布线基板之间间隙中的欠装材料是用于防止电子部件与布线基板因热膨胀率不同而配合错位，例如在形成的阻焊层上沿电子部件的一边使用喷嘴浇注欠装材料，该浇注的树脂进入电子部件与阻焊层之间而将其填充。
作为上述欠装材料可使用热固性树脂、热塑性树脂、紫外固化树脂、感光性树脂等，例如可使用包括环氧树脂、硅树脂、聚酰亚胺树脂、酚醛树脂、氟树脂等的液状树脂、将二氧化硅、氧化铝等无机填充物分散于这些树脂之中而成的无机填充物分散树脂。
上述液状树脂优选是其粘度为在25℃下为1.3～16Pa·s，在该范围内使用时，液体树脂的填充性良好。
另外，本发明中，优选是在上述导体电路的整个表面形成粗糙层。在这样构造的印刷线路板中，在包括导体焊盘(用于安装IC芯片、电子部件的部分)的导体电路上形成的粗糙层起到锚固的作用，因此，将导体电路与阻焊层牢固地密接，而且，也改善了与导体焊盘表面所供给保持的焊锡体的密接性。此外，可以预先在焊盘表面上施加Ni/Au、Ni/Pd/Au。
实施例1
以下，参照附图对本发明的印刷线路板及其制造方法的一例子进行说明。首先，参照图7及图8对本发明的印刷线路板的第1实施例进行说明。
图7表示在安装作为电子部件的IC芯片90之前的印刷线路板10(封装基板)的剖面，图8表示安装了IC芯片90的状态的印刷线路板10的剖面。如图8所示，在印刷线路板10的上表面安装有I C芯片90，下表面连接于子板94。
该实施例的印刷线路板10具有在芯基板30的表面和背面上分别形成有积层布线层80A、80B的形态。该积层布线层80A由形成有层间导通孔60及导体电路58的层间树脂绝缘层50、和形成有层间导通孔160及导体电路158的层间树脂绝缘层150构成。此外，积层布线层80B由形成有层间导通孔60及导体电路58的层间树脂绝缘层50、和形成有层间导通孔160及导体电路158的层间树脂绝缘层150构成。
在上述印刷线路板10的上表面配设有应与IC芯片90的电极92(参照图8)连接的焊锡凸块76U。该焊锡凸块76U通过层间导通孔160和层间导通孔60而与通孔36连接。
另一方面，在印刷线路板10的下表面配置有应与子板(副板)94的连接盘96(参照图8)连接的焊锡凸块76D。该焊锡凸块76D通过层间导通孔160和层间导通孔60而与通孔36连接。该焊锡凸块76U、76D是通过在焊锡焊盘75上填充焊锡而形成，该焊锡焊盘75是通过在阻焊层70的开口71内露出的导电电路158及层间导通孔160上形成有镀镍层及镀金层(用附图标记74表示这两层)而成的。
如图8所示，在印刷线路板10与IC芯片90之间配设有用于进行树脂密封的欠装材料88。同样，在印刷线路板10与母板84之间也配设有欠装材料88。
在此，积层层80A的上侧及积层层80B的下侧的阻焊层70的表面如后述那样通过热压被实施了平坦化处理，其被平坦化的表面形成为最大表面粗糙度为0.3μm左右的凹凸面。
另外，对被平坦化的表面实施由高锰酸钾进行的粗糙化处理，其被粗糙化的表面形成为最大表面粗糙度为0.25μm左右、且算术平均粗糙度Ra为0.2μm左右的凹凸面。
根据如此构成，可以减小阻焊层70表面与IC芯片90下表面之间的距离偏差，因此可以使欠装材料88的移动速度恒定，即使使IC芯片90大型化，也可以抑制在欠装材料88内部残存空穴。
此外，通过对阻焊层70的平坦化表面实施粗糙化处理，可以谋求提高阻焊层70与欠装材料88之间的密接力。
因此，阻止在阻焊层70与欠装材料88之间、或欠装材料88与IC芯片90之间产生裂纹。
接着，举出一例子具体说明制造图7所示的印刷线路板的方法。
(A)首先，如以下这样调制树脂填充剂调整用的原料组成物。
[树脂组成物(1)]
通过将双酚F型环氧单体(油化シエル社制、分子量：310、YL983U)100重量份、在表面涂敷硅烷偶联剂的平均粒径为1.6μm的SiO2球状粒子(アドテツク(Adotec)制、CRS 1101-CE，在此最大粒子的直径为后述的内层铜图案的厚度(15μm)以下)170重量份以及矫平剂(サンノプコ(Sannopuko)制、ペレノ一ル(Perenoru)S4)1.5重量份搅拌及混合，而调制其混合物粘度是在23±1℃下为45000～49000cps的树脂组成物。
[固化剂组成物(2)]
咪唑固化剂(四国化成公司制、2E4MZ-CN)6.5重量份。
(B)制造印刷线路板
(1)作为初始材料，使用在厚度为1mm的由玻璃环氧树脂或BT(双马来酰亚胺三嗪树脂)树脂构成的基板30的两面上层压了18μm铜箔32而成的覆铜层叠板30A(参照图1(a))。
首先对该覆铜层叠板30A钻孔之后，实施无电解电镀处理、电解电镀处理，并进行蚀刻形成图案状，从而在基板30的两面形成了内层铜图案34和通孔36(参照图1(b))。
(2)对形成了内层铜图案34和通孔36的基板30进行水洗并使其干燥后，通过氧化-还原处理，在内层铜图案34和通孔36的表面上设置了粗糙层38(参照图1(c))。上述氧化-还原处理使用NaOH(10g/l)、NaCIO2(40g/l)、Na3PO4(6g/l)作为氧化溶液(黑化溶液)，使用NaOH(10g/l)、NaBH4(16g/l)作为还原溶液。
(3)将上述(A)的树脂填充剂调制用的树脂组成物(1)、(2)混合混炼，而得到树脂填充剂。
(4)使用辊式涂布机将上述(3)得到的树脂填充剂40在调制后24小时以内涂敷到基板30的两面上，从而在导体电路(内层铜图案)34与导体电路34之间、以及通孔36内填充了树脂填充剂40，并在温度：70℃、时间：20分钟的条件下进行加热使其干燥(参照图1(d))。
(5)通过采用#600的带式研磨纸(三共理化学制)的带式研磨机对完成了上述(4)处理的基板30的单面进行研磨，研磨成在内层铜34的表面、通孔36的连接盘36a表面不残留树脂填充剂40，接着，进行用于消除由上述带式研磨机的研磨造成的划痕的抛光研磨。对基板的另一面也同样进行这样一连串的研磨(参照图2(a))。接着，在100℃进行1小时、在120℃进行3小时、在150℃进行1小时、在180℃进行7小时加热处理，使树脂填充剂40固化。
如此，除去填充于通孔36等的树脂填充剂40的表层部及内层导体电路34上表面的粗糙层38而使基板30两面平滑，并且，通过粗糙层38牢固地紧密连接树脂填充剂40与内层导体电路34的侧面，并通过粗糙层38牢固地紧密连接通孔36的内壁面与树脂填充剂40，从而得到布线基板。即，通过该工序，进行了平坦化处理，使得树脂填充剂40的表面与内层铜图案34的表面齐平。
(6)接着，对基板喷雾メツク社的铜表面粗糙剂(商品名：エツチボンドCz系列的“Cz-8100”)，在导体电路34及通孔36的连接盘36a的表面上形成了粗糙层42(参照图2(b))。
(7)将比基板稍大一些的层间树脂绝缘层用树脂膜(味之素社制，商品名“ABF-45SH”)载置在基板两面上，并在以压力0.45MPa、温度80℃、压接时间10秒的条件进行临时压接并将其裁断之后，再使用真空层压装置通过以下方法进行粘贴，从而形成了层间树脂绝缘层50α(图2(c))。即，以真空度67Pa、压力0.47MPa、温度85℃、压接时间60秒的条件将层间树脂绝缘层用树脂膜正式压接到基板上，之后在170℃的加热40分钟使其热固化。
(8)接着，用波长为10.4μm的CO2气体激光在光束直径为4.0mm、凹帽头模式、脉冲宽度为3～30μ秒、掩模的通孔直径为1.0～5.0mm、1～3次射击的条件下，在层间树脂绝缘层50α上形成了φ85μm的层间导通孔用开口48(图3(a))。
(9)将形成了层间导通孔用开口48的基板浸渍在含有60g/l的高锰酸钾的80℃溶液中10分钟，使存在于层间树脂绝缘层50α表面上的无机粒子脱落，从而在包括层间导通孔用开口48的内壁在内的层间树脂绝缘层50α的表面上形成了粗糙面50γ(图3(b))。
(10)接着，将完成了上述处理的基板浸渍在中和溶液(シプレイ(Shipley Company)社制)中之后，对其进行水洗。
然后，通过在进行了表面粗糙化处理(粗糙化深度3μm)的该基板表面上施加钯催化剂，使催化剂核附着在层间树脂绝缘层的表面及层间导通孔用开口48的内壁面上。即，通过将上述基板浸渍在含有氯化钯(PdCl2)和氯化亚锡(SnCl2)的催化剂溶液中，析出钯金属来施加催化剂。
(11)接着，将施加了催化剂的基板浸渍在上村工业社制的无电解镀铜水溶液(スルカツプP EA)中，在整个粗糙面上形成了厚度为0.3～3.0μm的无电解镀铜膜，从而得到了在包括层间导通孔用开口48的内壁在内的层间树脂绝缘层50α的表面上形成了无电解镀铜膜52的基板(图3(c))。
无电解电镀条件
在34℃的液体温度中进行45分钟
(12)在上述(11)形成的无电解镀铜膜52上粘贴市场上销售的感光性干膜，并在其上载置掩模，以100mJ/cm2进行曝光、以0.8％碳酸钠水溶液进行显影处理，从而形成了厚度为15μm的阻镀层54(参照图3(d))。
(13)接着，在以下条件下对未形成阻镀层的部分实施电解镀铜，从而形成了厚度为15μm的电解镀铜膜56(参照图4(a))。
电解电镀溶液
硫酸    180g/l
硫酸铜  80g/l
添加剂  1ml/l
(アトテツクジヤパン(Atotech japan)制，カパラシドGL)
电解电镀条件
电流密度 1A/dm2
时间     30分钟
温度     室温
(14)然后，在用5％KOH剥离并除去了阻镀层54之后，用硫酸与过氧化氢的混合液对该阻镀层下面的无电解电镀膜52进行蚀刻处理而将其溶解除去，做成了由无电解镀铜膜52和电解镀铜膜56构成的厚度为18μm的导体电路58及层间导通孔60(图4(b))。
(15)接着，进行与上述(6)相同的处理，在导体电路58及层间导通孔60的表面上形成了粗糙面62(参照图4(c))。
(16)通过重复进行上述(7)～(15)的工序，进而在设置了上层层间树脂绝缘层150后形成导体电路158及层间导通孔160，从而得到了多层线路板(参照图4(d))。
(17)接着，在下述的印刷条件下对在上述(16)中得到的基板30的一面丝网印刷市场上销售的阻焊剂墨。
(印刷条件)
阻焊剂墨：日立化成工业社制造，商品名“RPZ-1”
网版：聚酯纤维制造
刮板速度：100～200m m/秒
丝网印刷后，在50℃下干燥10分钟，然后对另一面也以同样的条件印刷阻焊剂墨，在60～70℃下干燥20～25分钟，形成半固化状态的阻焊层70(参照图5(a))。
对该阻焊层70表面中的用于安装后述的IC芯片的导体焊盘形成区域(区域面积：40mm2、导体焊盘数：1000)，用表面粗糙度测量仪(例如东京精密社制造、商品名“SURFCOM480A”或ビ-コ社制、商品名“WYKO NT-2000”)测定因导体电路的有无引起的凹凸，在10个部位调查表面凹凸程度，将其最大值作为最大表面粗糙度。即，如图10所示，选择可测定X1、X2…的部位作为测定点。将其结果概略示于图9(a)。从该图可知，涂敷阻焊剂墨并使其干燥后的阻焊层70的表面成为最大表面粗糙度为10μm左右的较大凹凸的凹凸面。
(18)接着，在上述(17)形成的阻焊层70的两面上粘贴PET膜，在以下的平坦化处理条件下，隔着PET膜对阻焊层施加压力，使阻焊剂表面平坦化。
平坦化处理条件
加压温度：80℃
加压压力：5MPa
加压时间：2分钟
用同一表面粗糙度测量仪测定平坦化处理后的阻焊层70表面中的、与在上述(17)测定的区域相同的区域，调查平坦化处理后的阻焊层表面的凹凸程度。将其结果概略示于图9(b)。
从该图可知，在涂敷阻焊剂墨并使其干燥后，实施了平坦化处理的阻焊层70的表面成为最大表面粗糙度为0.3μm左右的凹凸面。
(19)接着，对在上述(18)形成的阻焊层70的表面，将描绘有圆形图案(掩模图案)的厚5mm的光掩模(未图示)紧贴载置于阻焊层70表面上，以1000mJ/cm2的紫外线进行曝光，用10g/l的碳酸钠(Na2CO3)溶液进行显影处理。然后，以在80℃进行1小时、在100℃进行1小时、在120℃进行1小时、在150℃进行3小时的条件进行加热处理，形成了具有与导体焊盘(包括层间导通孔和其连接盘部分)的形成位置对应的开口(开口直径：80μm)71的阻焊层(厚度：20μm)70(参照图5(b))。
在该实施例中，在形成IC芯片安装用导体焊盘的区域(区域面积：4mm×10mm＝40mm2)内设有1000个开口直径为80μm的导体焊盘。
(20)将上述基板30浸渍在由氯化镍2.31×10-2mol/l、次磷酸钠2.84×10-1mol/l、柠檬酸钠1.55×10-1mol/l构成的pH＝4.5的无电解镀镍溶液中20分钟，在从开口71露出的导体电路158及层间导通孔160的表面上形成厚度为5μm的镀镍层。
另外，在80℃的条件下，将该基板浸渍在由氰化金钾7.61×10-3mol/l、氯化铵1.87×10-1mol/l、柠檬酸钠1.16×10-1mol/l、次磷酸钠1.70×10-1mol/l构成的无电解镀金溶液中7分20秒，在镀镍层上形成厚度是0.03μm的镀金层(用附图标记74表示镀镍层和镀金层)，从而在层间导通孔160及导体电路158的表面上形成了导体焊盘75(参照图6(a))。
(21)然后，将金属掩模放置在阻焊剂层70上，由印刷法印刷焊锡膏，在取下金属掩模后，通过以200℃进行回流焊，形成在从开口71露出的导体焊盘75上形成焊锡凸块(焊锡体)76U、76D而成的印刷电路板10(参照图6(b))。
(22)接着，对上述(22)得到的印刷线路板10的焊锡凸块76U使其与IC芯片90的电极92对应地载置IC芯片90，进行回流焊，从而进行IC芯片90的安装。
(23)其后，在IC芯片90与印刷线路板10的阻焊层之间的间隙填充市场上销售的欠装材料(密封树脂)、例如商品名“E-1172A”(エマ一ソン&カミング社制造)，从而形成用树脂密封上述间隙的欠装材料88。此时，优选是将基板加热到欠装材料88不会固化的程度的温度。其后，使欠装材料88固化。同样，通过回流焊在印刷线路板10的焊锡凸块76D上安装了子板94后，填充市场上销售的欠装材料而形成了欠装材料88。
最后，通过使欠装材料88固化，做成安装有IC芯片等电子部件的印刷线路板10。
实施例2
使与设置IC芯片安装用导体焊盘的区域(C4区域)对应的阻焊层的区域(电子部件安装区域)的面积为70mm2，并使设于该安装区域内的导体焊盘的个数为2000个(与IC芯片的电极数相同)，除此之外，与实施例1同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的表面形成为最大粗糙度为0.5μm的凹凸面。
实施例3
使与设置IC芯片安装用导体焊盘的区域(C4区域)对应的阻焊层的区域(电子部件安装区域)的面积为130mm2，并使设于该安装区域内的导体焊盘的个数为4000个，除此之外，与实施例1同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的表面形成为最大粗糙度为0.4μm的凹凸面。
实施例4
使与设置IC芯片安装用导体焊盘的区域(C4区域)对应的阻焊层的区域(电子部件安装区域)的面积为310mm2，并使设于该安装区域内的导体焊盘的个数为10000个，除此之外，与实施例1同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的表面形成为最大粗糙度为0.5μm的凹凸面。
实施例5
使与设置IC芯片安装用导体焊盘的区域(C4区域)对应的阻焊层的区域(电子部件安装区域)的面积为900mm2，并使设于该安装区域内的导体焊盘的个数为30000个，除此之外，与实施例1同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的表面形成为最大粗糙度为0.5μm的凹凸面。
实施例6
将对阻焊层实施平坦化处理时的加压温度设为60℃，除此之外，与实施例1同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的表面形成为最大粗糙度为0.7μm的凹凸面。
实施例7
将对阻焊层实施平坦化处理时的加压温度设为60℃，除此之外，与实施例2同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的表面形成为最大粗糙度为0.8μm的凹凸面。
实施例8
将对阻焊层实施平坦化处理时的加压温度设为60℃，除此之外，与实施例3同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的表面形成为最大粗糙度为0.8μm的凹凸面。
实施例9
将对阻焊层实施平坦化处理时的加压温度设为60℃，除此之外，与实施例4同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的表面形成为最大粗糙度为0.7μm的凹凸面。
实施例10
将对阻焊层实施平坦化处理时的加压温度设为60℃，除此之外，与实施例5同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的表面形成为最大粗糙度为0.8μm的凹凸面。
实施例11
将对阻焊层实施平坦化处理时的加压压力设为3MPa，除此之外，与实施例1同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的表面形成为最大粗糙度为2.0μm的凹凸面。
实施例12
将对阻焊层实施平坦化处理时的加压压力设为3MPa，除此之外，与实施例2同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的表面形成为最大粗糙度为2.0μm的凹凸面。
实施例13
将对阻焊层实施平坦化处理时的加压压力设为3MPa，除此之外，与实施例3同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的表面形成为最大粗糙度为2.0μm的凹凸面。
实施例14
将对阻焊层实施平坦化处理时的加压压力设为3MPa，除此之外，与实施例4同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的表面形成为最大粗糙度为2.1μm的凹凸面。
实施例15
将对阻焊层实施平坦化处理时的加压压力设为3MPa，除此之外，与实施例5同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的表面形成为最大粗糙度为2.2μm的凹凸面。
实施例16
将对阻焊层实施平坦化处理时的加压压力设为1MP a，除此之外，与实施例1同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的表面形成为最大粗糙度为4.8μm的凹凸面。
实施例17
将对阻焊层实施平坦化处理时的加压压力设为1MPa，除此之外，与实施例2同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的表面形成为最大粗糙度为4.7μm的凹凸面。
实施例18
将对阻焊层实施平坦化处理时的加压压力设为1MPa，除此之外，与实施例3同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的表面形成为最大粗糙度为5.0μm的凹凸面。
实施例19
将对阻焊层实施平坦化处理时的加压压力设为1MPa，除此之外，与实施例4同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的表面形成为最大粗糙度为4.9μm的凹凸面。
实施例20
将对阻焊层实施平坦化处理时的加压压力设为1MPa，除此之外，与实施例5同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的表面形成为最大粗糙度为5.0μm的凹凸面。
实施例21
将对阻焊层实施平坦化处理时的加压压力设为1MPa、将加压温度设为60℃，除此之外，与实施例1同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的表面形成为最大粗糙度为7.0μm的凹凸面。
实施例22
将对阻焊层实施平坦化处理时的加压压力设为1MPa、将加压温度设为60℃，除此之外，与实施例2同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的表面形成为最大粗糙度为7.2μm的凹凸面。
实施例23
将对阻焊层实施平坦化处理时的加压压力设为1MPa、将加压温度设为60℃，除此之外，与实施例3同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的表面形成为最大粗糙度为7.3μm的凹凸面。
实施例24
将对阻焊层实施平坦化处理时的加压压力设为1MPa、将加压温度设为60℃，除此之外，与实施例4同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的表面形成为最大粗糙度为7.5μm的凹凸面。
实施例25
将对阻焊层实施平坦化处理时的加压压力设为1MPa、将加压温度设为60℃，除此之外，与实施例5同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的表面形成为最大粗糙度为7.5μm的凹凸面。
实施例26
对上述实施例1的在工序(18)中形成的阻焊层70的平坦化表面按以下的条件实施使用高锰酸钾溶液的粗糙化处理，将阻焊层表面粗糙化，除此之外，与实施例1同样地制造印刷线路板。
粗糙化处理条件
粗化液：高锰酸钾溶液
浓度：60g/l
溶液温度：60℃
浸渍时间：1分钟
另外，用同一表面粗糙度测量仪测定粗糙化处理后的阻焊层70表面中的、在实施例1的工序(18)测定的区域中所限定的区域，调查粗糙化处理后的阻焊层表面的凹凸程度。将其结果概略示于图9(c)。
其中，测定部位是与导体电路(焊盘)形成区域对应的阻焊层表面及与未形成导体电路区域对应的阻焊层表面，在导体电路形成区域和未形成导体电路区域的分界附近不进行测定。
从该图可知，在平坦化处理过表面上形成的粗糙面成为最大表面粗糙度(Rmax：参照图9(c))为0.25μm、算术平均粗糙度Ra为0.2μm左右的凹凸面。
实施例27
使与设置IC芯片安装用导体焊盘的区域(C4区域)对应的阻焊层的区域(电子部件安装区域)的面积为70mm2，并使设于该安装区域内的导体焊盘的个数为2000个(与IC芯片的电极数相同)，除此之外，与实施例26同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的被平坦化表面形成为最大表面粗糙度为0.5μm的凹凸面，并且被粗糙化处理过的表面形成为最大表面粗糙度为0.25μm、算术平均粗糙度Ra为0.2μm左右的凹凸面。
实施例28
使与设置IC芯片安装用导体焊盘的区域(C4区域)对应的阻焊层的区域(电子部件安装区域)的面积为130mm2，并使设于该安装区域内的导体焊盘的个数为4000个，除此之外，与实施例26同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的被平坦化表面形成为最大表面粗糙度为0.4μm的凹凸面，并且被粗糙化处理过的表面形成为最大表面粗糙度为0.25μm、算术平均粗糙度Ra为0.2μm左右的凹凸面。
实施例29
使与设置I C芯片安装用导体焊盘的区域(C4区域)对应的阻焊层的区域(电子部件安装区域)的面积为310mm2，并使设于该安装区域内的导体焊盘的个数为10000个，除此之外，与实施例26同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的被平坦化表面形成为最大表面粗糙度为0.5μm的凹凸面，并且被粗糙化处理过的表面形成为最大表面粗糙度为0.25μm、算术平均粗糙度Ra为0.2μm左右的凹凸面。
实施例30
使与设置IC芯片安装用导体焊盘的区域(C 4区域)对应的阻焊层的区域(电子部件安装区域)的面积为1200mm2，并使设于该安装区域内的导体焊盘的个数为30000个，除此之外，与实施例26同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的被平坦化表面形成为最大表面粗糙度为0.5μm的凹凸面，并且被粗糙化处理过的表面形成为最大表面粗糙度为0.25μm、算术平均粗糙度Ra为0.2μm左右的凹凸面。
实施例31
将对阻焊层实施平坦化处理时的加压温度设为60℃，对其平坦化表面进行粗糙化处理时的浸渍时间设为1.5分钟，除此之外，与实施例26同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的被平坦化表面形成为最大表面粗糙度为0.7μm的凹凸面，并且被粗糙化处理过的表面形成为最大表面粗糙度为0.4μm、算术平均粗糙度Ra为0.3μm左右的凹凸面。
实施例32
将对阻焊层实施平坦化处理时的加压温度设为60℃，对其平坦化表面进行粗糙化处理时的浸渍时间设为1.5分钟，除此之外，与实施例27同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的被平坦化表面形成为最大表面粗糙度为0.8μm的凹凸面，并且被粗糙化处理过的表面形成为最大表面粗糙度为0.4μm、算术平均粗糙度Ra为0.3μm左右的凹凸面。
实施例33
将对阻焊层实施平坦化处理时的加压温度设为60℃，对其平坦化表面进行粗糙化处理时的浸渍时间设为1.5分钟，除此之外，与实施例28同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的被平坦化表面形成为最大表面粗糙度为0.8μm的凹凸面，并且被粗糙化处理过的表面形成为最大表面粗糙度为0.4μm、算术平均粗糙度Ra为0.3μm左右的凹凸面。
实施例34
将对阻焊层实施平坦化处理时的加压温度设为60℃，对其平坦化表面进行粗糙化处理时的浸渍时间设为2.0分钟，除此之外，与实施例29同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的被平坦化表面形成为最大表面粗糙度为0.7μm的凹凸面，并且被粗糙化处理过的表面形成为最大表面粗糙度为0.45μm、算术平均粗糙度Ra为0.4μm左右的凹凸面。
实施例35
将对阻焊层实施平坦化处理时的加压温度设为60℃，对其平坦化表面进行粗糙化处理时的浸渍时间设为2.5分钟，除此之外，与实施例30同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的被平坦化表面形成为最大表面粗糙度为0.8μm的凹凸面，并且被粗糙化处理过的表面形成为最大表面粗糙度为0.55μm、算术平均粗糙度Ra为0.5μm左右的凹凸面。
实施例36
将对阻焊层实施平坦化处理时的加压压力设为3MPa，对其平坦化表面进行粗糙化处理时的浸渍时间设为2.0分钟，除此之外，与实施例26同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的被平坦化表面形成为最大表面粗糙度为3.0μm的凹凸面，并且被粗糙化处理过的表面形成为最大表面粗糙度为0.45μm、算术平均粗糙度Ra为0.35μm左右的凹凸面。
实施例37
将对阻焊层实施平坦化处理时的加压压力设为3MPa，对其平坦化表面进行粗糙化处理时的浸渍时间设为2.0分钟，除此之外，与实施例27同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的被平坦化表面形成为最大表面粗糙度为3.0μm的凹凸面，并且被粗糙化处理过的表面形成为最大表面粗糙度为0.45μm、算术平均粗糙度Ra为0.4μm左右的凹凸面。
实施例38
将对阻焊层实施平坦化处理时的加压压力设为3MP a，对其平坦化表面进行粗糙化处理时的浸渍时间设为2.0分钟，除此之外，与实施例28同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的被平坦化表面形成为最大表面粗糙度为3.0μm的凹凸面，并且被粗糙化处理过的表面形成为最大表面粗糙度为0.5μm、算术平均粗糙度Ra为0.4μm左右的凹凸面。
实施例39
将对阻焊层实施平坦化处理时的加压压力设为3MPa，对其平坦化表面进行粗糙化处理时的浸渍时间设为1.5分钟，除此之外，与实施例29同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的被平坦化表面形成为最大表面粗糙度为3.1μm的凹凸面，并且被粗糙化处理过的表面形成为最大表面粗糙度为0.4μm、算术平均粗糙度Ra为0.3μm左右的凹凸面。
实施例40
将对阻焊层实施平坦化处理时的加压压力设为3MPa，对其平坦化表面进行粗糙化处理时的浸渍时间设为1.0分钟，除此之外，与实施例30同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的被平坦化表面形成为最大表面粗糙度为3.2μm的凹凸面，并且被粗糙化处理过的表面形成为最大表面粗糙度为0.25μm、算术平均粗糙度Ra为0.2μm左右的凹凸面。
实施例41
将对阻焊层实施平坦化处理时的加压压力设为1MP a，对其平坦化表面进行粗糙化处理时的浸渍时间设为2.5分钟，除此之外，与实施例26同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的被平坦化表面形成为最大表面粗糙度为4.8μm的凹凸面，并且被粗糙化处理过的表面形成为最大表面粗糙度为0.55μm、算术平均粗糙度Ra为0.5μm左右的凹凸面。
实施例42
将对阻焊层实施平坦化处理时的加压压力设为1MPa，对其平坦化表面进行粗糙化处理时的浸渍时间设为1分钟，除此之外，与实施例27同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的被平坦化表面形成为最大表面粗糙度为4.7μm的凹凸面，并且被粗糙化处理过的表面形成为最大表面粗糙度为0.25μm、算术平均粗糙度Ra为0.2μm左右的凹凸面。
实施例43
将对阻焊层实施平坦化处理时的加压压力设为1MPa，对其平坦化表面进行粗糙化处理时的浸渍时间设为1.5分钟，除此之外，与实施例28同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的被平坦化表面形成为最大表面粗糙度为5.0μm的凹凸面，并且被粗糙化处理过的表面形成为最大表面粗糙度为0.4μm、算术平均粗糙度Ra为0.35μm左右的凹凸面。
实施例44
将对阻焊层实施平坦化处理时的加压压力设为1MPa，对其平坦化表面进行粗糙化处理时的浸渍时间设为1.0分钟，除此之外，与实施例29同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的被平坦化表面形成为最大表面粗糙度为4.9μm的凹凸面，并且被粗糙化处理过的表面形成为最大表面粗糙度为0.25μm、算术平均粗糙度Ra为0.2μm左右的凹凸面。
实施例45
将对阻焊层实施平坦化处理时的加压压力设为1MPa，对其平坦化表面进行粗糙化处理时的浸渍时间设为2.5分钟，除此之外，与实施例30同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的被平坦化表面形成为最大表面粗糙度为5.0μm的凹凸面，并且被粗糙化处理过的表面形成为最大表面粗糙度为0.55μm、算术平均粗糙度Ra为0.5μm左右的凹凸面。
实施例46
将对阻焊层实施平坦化处理时的加压压力设为1MPa、将加压温度设为60℃，对其平坦化表面进行粗糙化处理时的浸渍时间设为2.0分钟，除此之外，与实施例26同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的被平坦化表面形成为最大表面粗糙度为7.0μm的凹凸面，并且被粗糙化处理过的表面形成为最大表面粗糙度为0.45μm、算术平均粗糙度Ra为0.4μm左右的凹凸面。
实施例47
将对阻焊层实施平坦化处理时的加压压力设为1MPa、将加压温度设为60℃，对其平坦化表面进行粗糙化处理时的浸渍时间设为1.5分钟，除此之外，与实施例27同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的被平坦化表面形成为最大表面粗糙度为7.2μm的凹凸面，并且被粗糙化处理过的表面形成为最大表面粗糙度为0.35μm、算术平均粗糙度Ra为0.3μm左右的凹凸面。
实施例48
将对阻焊层实施平坦化处理时的加压压力设为1MPa、将加压温度设为60℃，对其平坦化表面进行粗糙化处理时的浸渍时间设为1.0分钟，除此之外，与实施例28同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的被平坦化表面形成为最大表面粗糙度为7.3μm的凹凸面，并且被粗糙化处理过的表面形成为最大表面粗糙度为0.25μm、算术平均粗糙度Ra为0.2μm左右的凹凸面。
实施例49
将对阻焊层实施平坦化处理时的加压压力设为1MPa、将加压温度设为60℃，对其平坦化表面进行粗糙化处理时的浸渍时间设为1.5分钟，除此之外，与实施例29同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的被平坦化表面形成为最大表面粗糙度为7.5μm的凹凸面，并且被粗糙化处理过的表面形成为最大表面粗糙度为0.4μm、算术平均粗糙度Ra为0.3μm左右的凹凸面。
实施例50
将对阻焊层实施平坦化处理时的加压压力设为1MPa、将加压温度设为60℃，对其平坦化表面进行粗糙化处理时的浸渍时间设为1.0分钟，除此之外，与实施例30同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的被平坦化表面形成为最大表面粗糙度为7.5μm的凹凸面，并且被粗糙化处理过的表面形成为最大表面粗糙度为0.25μm、算术平均粗糙度Ra为0.2μm左右的凹凸面。
实施例51
将对阻焊层的平坦化表面进行粗糙化处理时的浸渍时间设为2.75分钟，除此之外，与实施例31同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的被平坦化表面形成为最大表面粗糙度为0.7μm的凹凸面，并且被粗糙化处理过的表面形成为最大表面粗糙度为0.6μm、算术平均粗糙度Ra为0.55μm左右的凹凸面。
实施例52
将对阻焊层的平坦化表面进行粗糙化处理时的浸渍时间设为3.0分钟，除此之外，与实施例32同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的被平坦化表面形成为最大表面粗糙度为0.8μm的凹凸面，并且被粗糙化处理过的表面形成为最大表面粗糙度为0.65μm、算术平均粗糙度Ra为0.55μm左右的凹凸面。
实施例53
将对阻焊层的平坦化表面进行粗糙化处理时的浸渍时间设为2.75分钟，除此之外，与实施例33同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的被平坦化表面形成为最大表面粗糙度为0.8μm的凹凸面，并且被粗糙化处理过的表面形成为最大表面粗糙度为0.6μm、算术平均粗糙度Ra为0.55μm左右的凹凸面。
实施例54
将对阻焊层的平坦化表面进行粗糙化处理时的浸渍时间设为2.75分钟，除此之外，与实施例34同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的被平坦化表面形成为最大表面粗糙度为0.7μm的凹凸面，并且被粗糙化处理过的表面形成为最大表面粗糙度为0.6μm、算术平均粗糙度Ra为0.55μm左右的凹凸面。
实施例55
将对阻焊层的平坦化表面进行粗糙化处理时的浸渍时间设为3.25分钟，除此之外，与实施例35同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的被平坦化表面形成为最大表面粗糙度为0.8μm的凹凸面，并且被粗糙化处理过的表面形成为最大表面粗糙度为0.65μm、算术平均粗糙度Ra为0.6μm左右的凹凸面。
实施例56
将对阻焊层的平坦化表面进行粗糙化处理时的浸渍时间设为4.0分钟，除此之外，与实施例36同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的被平坦化表面形成为最大表面粗糙度为3.0μm的凹凸面，并且被粗糙化处理过的表面形成为最大表面粗糙度为0.8μm、算术平均粗糙度Ra为0.7μm左右的凹凸面。
实施例57
将对阻焊层的平坦化表面进行粗糙化处理时的浸渍时间设为3.5分钟，除此之外，与实施例37同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的被平坦化表面形成为最大表面粗糙度为3.0μm的凹凸面，并且被粗糙化处理过的表面形成为最大表面粗糙度为0.8μm、算术平均粗糙度Ra为0.65μm左右的凹凸面。
实施例58
将对阻焊层的平坦化表面进行粗糙化处理时的浸渍时间设为3.25分钟，除此之外，与实施例38同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的被平坦化表面形成为最大表面粗糙度为3.0μm的凹凸面，并且被粗糙化处理过的表面形成为最大表面粗糙度为0.7μm、算术平均粗糙度Ra为0.6μm左右的凹凸面。
实施例59
将对阻焊层的平坦化表面进行粗糙化处理时的浸渍时间设为3.5分钟，除此之外，与实施例39同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的被平坦化表面形成为最大表面粗糙度为3.1μm的凹凸面，并且被粗糙化处理过的表面形成为最大表面粗糙度为0.8μm、算术平均粗糙度Ra为0.65μm左右的凹凸面。
实施例60
将对阻焊层的平坦化表面进行粗糙化处理时的浸渍时间设为4.0分钟，除此之外，与实施例40同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的被平坦化表面形成为最大表面粗糙度为3.2μm的凹凸面，并且被粗糙化处理过的表面形成为最大表面粗糙度为0.8μm、算术平均粗糙度Ra为0.7μm左右的凹凸面。
实施例61
将对阻焊层的平坦化表面进行粗糙化处理时的浸渍时间设为3.0分钟，除此之外，与实施例41同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的被平坦化表面形成为最大表面粗糙度为4.8μm的凹凸面，并且被粗糙化处理过的表面形成为最大表面粗糙度为0.65μm、算术平均粗糙度Ra为0.55μm左右的凹凸面。
实施例62
将对阻焊层的平坦化表面进行粗糙化处理时的浸渍时间设为2.75分钟，除此之外，与实施例42同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的被平坦化表面形成为最大表面粗糙度为4.7μm的凹凸面，并且被粗糙化处理过的表面形成为最大表面粗糙度为0.6μm、算术平均粗糙度Ra为0.55μm左右的凹凸面。
实施例63
将对阻焊层的平坦化表面进行粗糙化处理时的浸渍时间设为3.25分钟，除此之外，与实施例43同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的被平坦化表面形成为最大表面粗糙度为5.0μm的凹凸面，并且被粗糙化处理过的表面形成为最大表面粗糙度为0.7μm、算术平均粗糙度Ra为0.6μm左右的凹凸面。
实施例64
将对阻焊层的平坦化表面进行粗糙化处理时的浸渍时间设为3.0分钟，除此之外，与实施例44同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的被平坦化表面形成为最大表面粗糙度为4.9μm的凹凸面，并且被粗糙化处理过的表面形成为最大表面粗糙度为0.65μm、算术平均粗糙度Ra为0.55μm左右的凹凸面。
实施例65
将对阻焊层的平坦化表面进行粗糙化处理时的浸渍时间设为4.0分钟，除此之外，与实施例45同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的被平坦化表面形成为最大表面粗糙度为5.0μm的凹凸面，并且被粗糙化处理过的表面形成为最大表面粗糙度为0.8μm、算术平均粗糙度Ra为0.7μm左右的凹凸面。
实施例66
将对阻焊层的平坦化表面进行粗糙化处理时的浸渍时间设为3.75分钟，除此之外，与实施例46同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的被平坦化表面形成为最大表面粗糙度为7.0μm的凹凸面，并且被粗糙化处理过的表面形成为最大表面粗糙度为0.75μm、算术平均粗糙度Ra为0.65μm左右的凹凸面。
实施例67
将对阻焊层的平坦化表面进行粗糙化处理时的浸渍时间设为3.0分钟，除此之外，与实施例47同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的被平坦化表面形成为最大表面粗糙度为7.2μm的凹凸面，并且被粗糙化处理过的表面形成为最大表面粗糙度为0.7μm、算术平均粗糙度Ra为0.55μm左右的凹凸面。
实施例68
将对阻焊层的平坦化表面进行粗糙化处理时的浸渍时间设为2.75分钟，除此之外，与实施例48同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的被平坦化表面形成为最大表面粗糙度为7.3μm的凹凸面，并且被粗糙化处理过的表面形成为最大表面粗糙度为0.6μm、算术平均粗糙度Ra为0.55μm左右的凹凸面。
实施例69
将对阻焊层的平坦化表面进行粗糙化处理时的浸渍时间设为3.5分钟，除此之外，与实施例49同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的被平坦化表面形成为最大表面粗糙度为7.5μm的凹凸面，并且被粗糙化处理过的表面形成为最大表面粗糙度为0.75μm、算术平均粗糙度Ra为0.65μm左右的凹凸面。
实施例70
将对阻焊层的平坦化表面进行粗糙化处理时的浸渍时间设为3.5分钟，除此之外，与实施例30同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的被平坦化表面形成为最大表面粗糙度为7.5μm的凹凸面，并且被粗糙化处理过的表面形成为最大表面粗糙度为0.7μm、算术平均粗糙度Ra为0.65μm左右的凹凸面。
实施例71
将对阻焊层的平坦化表面进行粗糙化处理时的浸渍时间设为12分钟，除此之外，与实施例26同样地制造印刷线路板。
另外，该实施例中的电子部件安装区域内的被平坦化表面形成为最大表面粗糙度为0.3μm的凹凸面，并且被粗糙化处理过的表面形成为最大表面粗糙度为3.0μm、算术平均粗糙度Ra为2.3μm左右的凹凸面。
比较例1
不对阻焊层进行平坦化处理和粗糙化处理，除此之外，与实施例1同样地制造印刷线路板。
另外，该比较例中的电子部件安装区域内的表面形成为最大表面粗糙度为9.8μm的凹凸面。
比较例2
不对阻焊层进行平坦化处理和粗糙化处理，除此之外，与实施例2同样地制造印刷线路板。
另外，该比较例中的电子部件安装区域内的表面形成为最大表面粗糙度为9.6μm的凹凸面。
比较例3
不对阻焊层进行平坦化处理和粗糙化处理，除此之外，与实施例3同样地制造印刷线路板。
另外，该比较例中的电子部件安装区域内的表面形成为最大表面粗糙度为10.0μm的凹凸面。
比较例4
不对阻焊层进行平坦化处理和粗糙化处理，除此之外，与实施例4同样地制造印刷线路板。
另外，该比较例中的电子部件安装区域内的表面形成为最大表面粗糙度为9.8μm的凹凸面。
比较例5
不对阻焊层进行平坦化处理和粗糙化处理，除此之外，与实施例5同样地制造印刷线路板。
另外，该比较例中的电子部件安装区域内的表面形成为最大表面粗糙度为10.0μm的凹凸面。
对按照上述实施例1～71及比较例1～5制造出的印刷线路板，如以下这样，进行测定其欠装材料内的空穴数的试验、用于评价耐热循环性(连接可靠性)及电连接性的各试验。各试验的测定结果表示于表1～表4。
评价试验1
对按照上述实施例1～71及比较例1～5制造出的印刷线路板，使用X射线电视系统(岛津制作所制造的商品名为“SMX-100”)观察填充于阻焊层与安装IC芯片之间的欠装材料内部，测定存在的空穴数量。
评价试验2
对按照上述实施例1～71及比较例1～5制造出的印刷线路板，一边在独立的凸块之间施加电压，一边放置到HAST试验中(高温、高湿、偏压试验：85℃/85％/3.3V)中，分别测定50小时后、100小时后、200小时后的独立凸块之间(间距150μm)的绝缘电阻。
在此，若HAST试验后的绝缘电阻在107Ω以上则为“○”，如绝缘电阻不到107Ω，则为“×”。另外，关于绝缘电阻的目标值是50小时后的测定值为107Ω以上。
评价试验3
对按照上述实施例1～71及比较例1～5制造出的印刷线路板，分别准备100个印刷电路板进行导通测试。
接着，分别随机抽取10个良品，进行500次、1000次、2000次-55℃×5分钟<＝>125℃×5分钟的热循环试验，测定从印刷线路板的背面(与IC安装面相反的面)通过IC芯片而再次与印刷线路板背面连接的特定电路的连接电阻的变化量，调查电连接性。
另外，连接电阻的变化量用((热循环后的连接电阻值-初始值的连接电阻值)/初始值的连接电阻值)×100来表示，在10个良品中若有1个的值超过了10％，则视为电连接性不良，表示为×，在10个的值都在10％以下的情况下，视为电连接性良好，表示为○。
表1
表2
Figure GSA00000063520100451
表3
Figure GSA00000063520100461
表4
Figure GSA00000063520100471
从上述评价试验1的结果确认到：阻焊层的被平坦化表面的最大表面粗糙度越小，则欠装材料内的空穴数越少。
另外，从上述评价试验2的结果确认到：在阻焊层的被平坦化表面的最大表面粗糙度处于特定范围内，且被粗糙化表面的算术平均粗糙度Ra处于特定范围内时，HAST试验后的独立的凸块之间的绝缘电阻良好。尤其是，若阻焊层的被平坦化表面的最大表面粗糙度为0.3～7.5μm的范围、被粗糙化表面的算术平均粗糙度Ra为0.2～0.7μm的范围，则可达成目标值。另外，若被平坦化表面的最大表面粗糙度为0.8～3.0μm的范围、被粗糙化表面的算术平均粗糙度Ra为0.2～0.5μm的范围，则可靠性进一步变高。
另外，从上述评价试验3的结果确认到：在阻焊层的被平坦化表面的最大表面粗糙度处于特定范围内，且被粗糙化表面的算术平均粗糙度Ra处于特定范围内时，电连接性良好。尤其是，若阻焊层的被平坦化表面的最大表面粗糙度为0.3～7.5μm的范围、被粗糙化表面的算术平均粗糙度Ra为0.2～0.7μm的范围，则可达成目标值。另外，若被平坦化表面的最大表面粗糙度为0.8～3.0μm的范围、被粗糙化表面的算术平均粗糙度Ra为0.2～0.5μm的范围，则可靠性进一步变高。
另外，根据评价试验2、3的结果可知，电子部件安装区域的面积与阻焊层的平坦化表面的最大表面粗糙度或被粗糙化处理过表面的算术平均粗糙度Ra之间存在关联，面积越大，则越需要控制最大表面粗糙度和算术平均粗糙度Ra。这认为是由于面积越大，则会受到欠装材料与阻焊层表面之间的密接性、欠装材料内的空穴等的影响。
产业上的可利用性
本发明提供一种印刷线路板，可有利于解决由阻焊层和欠装材料构成的绝缘层的绝缘电阻变低、或在基板之间产生剥离而使IC芯片与焊锡凸块之间的连接电阻提高的问题，还有利于解决由于发生迁移而引起的焊锡凸块相互之间短路的问题。

Claims (19)

1.一种印刷线路板，在形成有导体电路的布线基板的表面上设置阻焊层，并使从设于该阻焊层的开口部露出的上述导体电路的一部分形成为用于安装电子部件的导体焊盘，在该导体焊盘上形成焊锡凸块，其特征在于，
上述阻焊层表面中至少上述电子部件安装区域被实施了平坦化处理。
2.根据权利要求1所述的印刷线路板，其特征在于，通过上述焊锡凸块安装电子部件，通过欠装材料而用树脂密封该电子部件。
3.根据权利要求1或2所述的印刷线路板，其特征在于，上述阻焊层的上述被平坦化处理过的表面是最大粗糙度为0.3～7.5μm的凹凸面。
4.根据权利要求3所述的印刷线路板，其特征在于，上述阻焊层的上述被平坦化处理过的表面是最大粗糙度为0.8～2.0μm的凹凸面。
5.根据权利要求1所述的印刷线路板，其特征在于，对上述阻焊层的被平坦化处理过的表面实施粗糙化处理。
6.根据权利要求2所述的印刷线路板，其特征在于，对上述阻焊层的被平坦化处理过的表面实施粗糙化处理。
7.根据权利要求5或6所述的印刷线路板，其特征在于，阻焊层的表面由第1凹凸面和第2凹凸面构成，上述第1凹凸面是通过平坦化处理形成的具有规定最大表面粗糙度的面，上述第2凹凸面是通过粗糙化处理形成于该第1凹凸面上、且具有比上述第1凹凸面的最大表面粗糙度小的表面粗糙度。
8.根据权利要求7所述的印刷线路板，其特征在于，上述阻焊层的第1凹凸面的最大表面粗糙度是0.3～7.5μm。
9.根据权利要求7所述的印刷线路板，其特征在于，上述阻焊层的第1凹凸面的最大表面粗糙度是0.8～3.0μm。
10.根据权利要求7所述的印刷线路板，其特征在于，上述阻焊层的第2凹凸面的算术平均粗糙度(Ra)是0.2～0.7μm。
11.根据权利要求1或2所述的印刷线路板，其特征在于，上述阻焊层的表面通过加热加压处理而被平坦化。
12.根据权利要求11所述的印刷线路板，其特征在于，上述阻焊层的表面是在加压温度：35～100℃、加压压力：1.0～10MPa、加压时间：20秒～3分钟的条件下被平坦化处理。
13.根据权利要求5或6所述的印刷线路板，其特征在于，上述阻焊层的被平坦化处理过的表面是使用高锰酸钾溶液进行粗糙化处理的。
14.一种印刷线路板的制造方法，其特征在于，用于制造在形成有导体电路的布线基板的表面上设置阻焊层、并使从设于该阻焊层的开口部露出的上述导体电路的一部分形成为用于安装电子部件的导体焊盘并在该导体焊盘上形成焊锡凸块而成的印刷线路板，在制造该印刷线路板时，其制造工序中至少包括以下(1)～(4)的工序：
(1)覆盖布线基板的表面以及形成于该布线基板上的导体电路的表面地形成阻焊层的工序；
(2)将树脂膜粘贴到阻焊层表面上后，从该树脂膜上实施加热加压处理而使阻焊层表面平坦化的工序；
(3)剥离了树脂膜后，在阻焊层的被平坦化处理过的表面上形成开口部，将从该开口部露出的导体电路的一部分形成为导体焊盘的工序；
(4)在导体焊盘上填充焊锡膏而形成焊锡凸块的工序。
15.一种印刷线路板的制造方法，用于制造印刷线路板，该印刷线路板是在形成有导体电路的布线基板的表面上设置阻焊层，并使从设于该阻焊层的开口部露出的上述导体电路的一部分形成为用于安装电子部件的导体焊盘，在该导体焊盘上形成焊锡凸块，通过该焊锡凸块安装电子部件，通过欠装材料用树脂密封该电子部件而成，其特征在于，其制造工序中至少包括以下(1)～(6)的工序：
(1)覆盖布线基板的表面以及形成于该布线基板上的导体电路的表面地形成阻焊层的工序；
(2)将树脂膜粘贴到阻焊层表面上后，从该树脂膜上实施加热加压处理而使阻焊层表面平坦化的工序；
(3)剥离了树脂膜后，在阻焊层的被平坦化处理过的表面上形成开口部，将从该开口部露出的导体电路的一部分形成为导体焊盘的工序；
(4)在导体焊盘上填充焊锡膏而形成焊锡凸块的工序；
(5)通过焊锡凸块将电子部件安装到布线基板上的工序；
(6)在所安装的电子部件和阻焊层表面之间填充欠装材料，用树脂密封电子部件的工序。
16.一种印刷线路板的制造方法，其特征在于，用于制造在形成有导体电路的布线基板的表面上设置阻焊层、并使从设于该阻焊层的开口部露出的上述导体电路的一部分形成为用于安装电子部件的导体焊盘而成的印刷线路板，在制造该印刷线路板时，其制造工序中至少包括以下(1)～(5)的工序：
(1)覆盖布线基板的表面以及形成于该布线基板上的导体电路的表面地形成阻焊层的工序；
(2)将树脂膜粘贴到阻焊层表面上后，从该树脂膜上实施加热加压处理，进行平坦化处理以达到规定的最大表面粗糙度以下的工序；
(3)剥离了上述树脂膜后，对上述被平坦化处理过的表面实施粗糙化处理，形成算术平均粗糙度(Ra)比上述最大表面粗糙度小的粗糙面的工序；
(4)在阻焊层表面上形成开口部，将从该开口部露出的导体电路的一部分形成为导体焊盘的工序；
(5)在导体焊盘上填充焊锡膏而形成焊锡凸块的工序。
17.一种印刷线路板的制造方法，用于制造印刷线路板，该印刷线路板是在形成有导体电路的布线基板的表面上设置阻焊层，并使从设于该阻焊层的开口部露出的上述导体电路的一部分形成为用于安装电子部件的导体焊盘，在该导体焊盘上形成焊锡凸块，通过该焊锡凸块安装电子部件，通过欠装材料用树脂密封该电子部件而成，其特征在于，其制造工序中至少包括以下(1)～(7)的工序：
(1)覆盖布线基板的表面以及形成于该布线基板上的导体电路的表面地形成阻焊层的工序；
(2)将树脂膜粘贴到阻焊层表面上后，从该树脂膜上实施加热加压处理，进行平坦化处理以达到规定的最大表面粗糙度以下的工序；
(3)剥离了上述树脂膜后，对上述被平坦化处理过的表面实施粗糙化处理，形成算术平均粗糙度(Ra)比上述最大表面粗糙度小的粗糙面的工序；
(4)在阻焊层的被平坦化处理过的表面上形成开口部，将从该开口部露出的导体电路的一部分形成为导体焊盘的工序；
(5)在导体焊盘上填充焊锡膏而形成焊锡凸块的工序；
(6)通过焊锡凸块将电子部件安装到布线基板上的工序；
(7)在所安装的电子部件和阻焊层表面之间填充欠装材料，用树脂密封电子部件的工序。
18.根据权利要求14～17中任一项所述的印刷线路板的制造方法，其特征在于，上述加热加压处理是在加压温度：35～100℃、加压压力：1.0～10MPa、加压时间：20秒～3分钟的条件下进行的。
19.根据权利要求16或17所述的印刷线路板的制造方法，其特征在于，上述粗糙化处理是在高锰酸钾溶液：40～100g/l、液体温度：40～80℃、浸渍时间：0.5～10分钟的条件下进行的。
CN201010146457.5A 2005-05-23 2006-05-18 印刷线路板及其制造方法 Active CN101826496B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2005149086 2005-05-23
JP2005-149086 2005-05-23
JP2005-192861 2005-06-30
JP2005192861 2005-06-30

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN2006800180385A Division CN101180727B (zh) 2005-05-23 2006-05-18 印刷线路板及其制造方法

Publications (2)

Publication Number Publication Date
CN101826496A true CN101826496A (zh) 2010-09-08
CN101826496B CN101826496B (zh) 2015-03-18

Family

ID=37452045

Family Applications (2)

Application Number Title Priority Date Filing Date
CN2006800180385A Active CN101180727B (zh) 2005-05-23 2006-05-18 印刷线路板及其制造方法
CN201010146457.5A Active CN101826496B (zh) 2005-05-23 2006-05-18 印刷线路板及其制造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN2006800180385A Active CN101180727B (zh) 2005-05-23 2006-05-18 印刷线路板及其制造方法

Country Status (7)

Country Link
US (1) US8198546B2 (zh)
EP (1) EP1884992A4 (zh)
JP (1) JP4997105B2 (zh)
KR (2) KR20100025597A (zh)
CN (2) CN101180727B (zh)
TW (1) TWI371997B (zh)
WO (1) WO2006126621A1 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104078547A (zh) * 2013-03-28 2014-10-01 立诚光电股份有限公司 薄膜基板及其制作方法
CN110620049A (zh) * 2018-06-18 2019-12-27 佳能株式会社 电子模块、电子设备以及电子模块和电子设备的制造方法
CN112423489A (zh) * 2020-10-14 2021-02-26 湖北亿咖通科技有限公司 印刷线路板、封装基板和车机主板
CN115497889A (zh) * 2022-09-16 2022-12-20 华为数字能源技术有限公司 塑封模块、塑封方法及电子设备

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100446205C (zh) * 2004-03-29 2008-12-24 日本电气株式会社 半导体装置和其制造方法
CN101868120A (zh) 2005-06-30 2010-10-20 揖斐电株式会社 印刷线路板及其制造方法
EP1887846A4 (en) * 2005-06-30 2010-08-11 Ibiden Co Ltd CIRCUIT BOARD
TW200742515A (en) 2006-01-27 2007-11-01 Ibiden Co Ltd Printed-circuit board, and method for manufacturing the same
US7538429B2 (en) * 2006-08-21 2009-05-26 Intel Corporation Method of enabling solder deposition on a substrate and electronic package formed thereby
JP2009099597A (ja) 2007-10-12 2009-05-07 Nec Electronics Corp 半導体装置およびその製造方法
KR100965341B1 (ko) 2007-12-20 2010-06-22 삼성전기주식회사 인쇄회로기판의 제조방법
KR100992181B1 (ko) * 2007-12-26 2010-11-04 삼성전기주식회사 패키지용 기판 및 그 제조방법
US8191248B2 (en) * 2008-09-17 2012-06-05 Unimicron Technology Corp. Method for making an embedded structure
TWI395521B (zh) * 2008-08-13 2013-05-01 Unimicron Technology Corp 埋入式結構及其製法
US8132321B2 (en) 2008-08-13 2012-03-13 Unimicron Technology Corp. Method for making embedded circuit structure
JP2012069543A (ja) * 2010-09-21 2012-04-05 Ngk Spark Plug Co Ltd 配線基板の製造方法
JP2012186385A (ja) * 2011-03-07 2012-09-27 Fujitsu Component Ltd アンダーフィルが塗布される配線基板の製造方法、及び該製造方法により製造される配線基板
JP5502139B2 (ja) * 2012-05-16 2014-05-28 日本特殊陶業株式会社 配線基板
US9607862B2 (en) * 2012-09-11 2017-03-28 Globalfoundries Inc. Extrusion-resistant solder interconnect structures and methods of forming
US9368439B2 (en) * 2012-11-05 2016-06-14 Nvidia Corporation Substrate build up layer to achieve both finer design rule and better package coplanarity
US10090239B2 (en) * 2013-06-26 2018-10-02 Intel Corporation Metal-insulator-metal on-die capacitor with partial vias
US10020275B2 (en) 2013-12-26 2018-07-10 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductive packaging device and manufacturing method thereof
CN104812157A (zh) * 2014-01-23 2015-07-29 深圳崇达多层线路板有限公司 电源印制线路板及其加工方法
JP2016012002A (ja) * 2014-06-27 2016-01-21 日立化成株式会社 感光性樹脂組成物の硬化物、それに用いる感光性樹脂組成物及び半導体装置搭載用基板の製造方法、半導体装置の製造方法
KR102214512B1 (ko) 2014-07-04 2021-02-09 삼성전자 주식회사 인쇄회로기판 및 이를 이용한 반도체 패키지
JP6409390B2 (ja) * 2014-07-28 2018-10-24 住友ベークライト株式会社 配線基板、半導体パッケージ、電子装置、配線基板の製造方法、および半導体パッケージの製造方法
JP6329027B2 (ja) * 2014-08-04 2018-05-23 ミネベアミツミ株式会社 フレキシブルプリント基板
FR3069128B1 (fr) * 2017-07-13 2020-06-26 Safran Electronics & Defense Fixation d'un cms sur une couche isolante avec un joint de brasure dans une cavite realisee dans une couche isolante
CN110568567A (zh) * 2018-06-06 2019-12-13 菲尼萨公司 光纤印刷电路板组件表面清洁及粗糙化
US11328936B2 (en) * 2018-12-21 2022-05-10 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of package structure with underfill
CN109688720B (zh) * 2018-12-30 2020-09-01 北京康普锡威科技有限公司 预制焊料的pcb板的制备方法及pcb板
US11004819B2 (en) * 2019-09-27 2021-05-11 International Business Machines Corporation Prevention of bridging between solder joints
US11264314B2 (en) 2019-09-27 2022-03-01 International Business Machines Corporation Interconnection with side connection to substrate
CN111182739A (zh) * 2020-01-16 2020-05-19 深圳市志金电子有限公司 线路板制备方法
US11735529B2 (en) 2021-05-21 2023-08-22 International Business Machines Corporation Side pad anchored by next adjacent via

Family Cites Families (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5698136A (en) * 1980-01-08 1981-08-07 Kanegafuchi Chem Ind Co Ltd Continuous manufacture of laminated substance
CA1298451C (en) * 1985-08-02 1992-04-07 Hiromi Shigemoto Surface-roughened film and sheet, and process for production and use thereof
US4946524A (en) * 1989-03-02 1990-08-07 Morton International, Inc. Applicator and method for applying dry film solder mask on a board
CA2068551A1 (en) * 1991-05-15 1992-11-16 Akira Morii Abrasive brush
US5329423A (en) * 1993-04-13 1994-07-12 Scholz Kenneth D Compressive bump-and-socket interconnection scheme for integrated circuits
DE4326079A1 (de) * 1993-07-30 1995-02-02 Atotech Deutschland Gmbh Verfahren zur Behandlung von Kunststoffoberflächen und Anquell-Lösung
US5616256A (en) * 1993-11-22 1997-04-01 Ibiden Co., Inc. Printed wiring board and process for producing thereof
JP3789144B2 (ja) * 1994-06-14 2006-06-21 三菱化学ポリエステルフィルム株式会社 フォトレジスト用積層ポリエステルフィルム
JP3121213B2 (ja) * 1994-07-27 2000-12-25 株式会社日立製作所 感光性樹脂組成物
US5827604A (en) * 1994-12-01 1998-10-27 Ibiden Co., Ltd. Multilayer printed circuit board and method of producing the same
JP3392873B2 (ja) * 1994-12-27 2003-03-31 イビデン株式会社 無電解めっき用前処理液、無電解めっき浴および無電解めっき方法
JP3134037B2 (ja) * 1995-01-13 2001-02-13 太陽インキ製造株式会社 メラミンの有機酸塩を用いた熱硬化性もしくは光硬化性・熱硬化性コーティング組成物
JP2770804B2 (ja) * 1995-10-06 1998-07-02 日本電気株式会社 進行波管のコレクタ
TW341022B (en) * 1995-11-29 1998-09-21 Nippon Electric Co Interconnection structures and method of making same
DE69734947T2 (de) * 1996-02-29 2006-08-24 Tokyo Ohka Kogyo Co., Ltd., Kawasaki Verfahren zur Herstellung von mehrschichtigen Leiterplatten
JPH10107446A (ja) 1996-09-27 1998-04-24 Tokyo Ohka Kogyo Co Ltd 多層配線板の製造方法
JP3671248B2 (ja) 1996-03-08 2005-07-13 株式会社日立製作所 バンプ形成方法とその装置および形成された電子部品
KR100268632B1 (ko) * 1996-03-08 2000-10-16 야마구치 다케시 범프형성방법 및 장치
JPH10215072A (ja) * 1997-01-30 1998-08-11 Nec Toyama Ltd 多層印刷配線板の製造方法
JP3785749B2 (ja) * 1997-04-17 2006-06-14 味の素株式会社 エポキシ樹脂組成物並びに該組成物を用いた多層プリント配線板の製造法
JPH1187928A (ja) * 1997-07-08 1999-03-30 Ibiden Co Ltd 多層プリント配線板
EP1351060B1 (en) * 1997-07-24 2005-10-26 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing a test probe for semiconductor devices
US6204454B1 (en) * 1997-12-27 2001-03-20 Tdk Corporation Wiring board and process for the production thereof
JPH11307916A (ja) * 1998-04-23 1999-11-05 Fujifilm Olin Co Ltd プリント回路基板の製造方法
JP3310617B2 (ja) * 1998-05-29 2002-08-05 シャープ株式会社 樹脂封止型半導体装置及びその製造方法
JP2000022039A (ja) * 1998-07-06 2000-01-21 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2000037024A (ja) 1998-07-15 2000-02-02 Sumitomo Electric Ind Ltd ジャンパ装置
WO2000015015A1 (fr) * 1998-09-03 2000-03-16 Ibiden Co., Ltd. Carte imprimee multicouches et son procede de fabrication
US6742701B2 (en) * 1998-09-17 2004-06-01 Kabushiki Kaisha Tamura Seisakusho Bump forming method, presoldering treatment method, soldering method, bump forming apparatus, presoldering treatment device and soldering apparatus
JP2000101245A (ja) * 1998-09-24 2000-04-07 Ngk Spark Plug Co Ltd 積層樹脂配線基板及びその製造方法
JP4226125B2 (ja) * 1999-01-19 2009-02-18 イビデン株式会社 プリント配線板の製造方法
JP4036564B2 (ja) * 1999-04-20 2008-01-23 イビデン株式会社 プリント配線板の製造方法
IT1313118B1 (it) * 1999-08-25 2002-06-17 Morton Int Inc Apparecchiatura di applicazione a vuoto dotata di mezzi trasportatorie procedimento per applicare un resist a film secco ad un pannello
IT1313117B1 (it) * 1999-08-25 2002-06-17 Morton Int Inc Apparecchiatura di applicazione a vuoto dotata di mezzi trasportatorie procedimento per applicare un resist a film secco ad un pannello di
JP2001267725A (ja) * 2000-03-16 2001-09-28 Matsushita Electric Ind Co Ltd セラミック厚膜印刷回路基板の製造方法
JP2001288249A (ja) * 2000-04-05 2001-10-16 Hitachi Ltd 光硬化性樹脂組成物とその製造方法及びそれを用いた製品
TW434856B (en) * 2000-05-15 2001-05-16 Siliconware Precision Industries Co Ltd Manufacturing method for high coplanarity solder ball array of ball grid array integrated circuit package
TW533758B (en) * 2000-07-31 2003-05-21 Ngk Spark Plug Co Printed wiring substrate and method for manufacturing the same
DE60234281D1 (de) * 2001-03-14 2009-12-17 Ibiden Co Ltd Mehrschichtige Leiterplatte
JP2003008201A (ja) * 2001-06-18 2003-01-10 Nitto Denko Corp 金属箔積層体の製造方法及び配線基板の製造方法
JP3595283B2 (ja) * 2001-06-27 2004-12-02 日本特殊陶業株式会社 配線基板及びその製造方法
JP3590784B2 (ja) * 2001-08-02 2004-11-17 株式会社巴川製紙所 フッ素樹脂繊維紙を用いたプリント基板用銅張り板及びその製造方法
JP3943883B2 (ja) * 2001-10-02 2007-07-11 新日鐵化学株式会社 絶縁用樹脂組成物及びこれを用いた積層体
JP2003124387A (ja) 2001-10-10 2003-04-25 Sony Corp 半導体装置及び該半導体装置に使用されるプリント基板
US6753480B2 (en) * 2001-10-12 2004-06-22 Ultratera Corporation Printed circuit board having permanent solder mask
US6395625B1 (en) * 2001-10-12 2002-05-28 S & S Technology Corporation Method for manufacturing solder mask of printed circuit board
TW557521B (en) * 2002-01-16 2003-10-11 Via Tech Inc Integrated circuit package and its manufacturing process
JP4259024B2 (ja) * 2002-02-07 2009-04-30 富士通株式会社 多層配線基板の製造方法およびこれにより製造される多層配線基板
JP3819806B2 (ja) * 2002-05-17 2006-09-13 富士通株式会社 バンプ電極付き電子部品およびその製造方法
JP2004179578A (ja) * 2002-11-29 2004-06-24 Ngk Spark Plug Co Ltd 配線基板及びその製造方法
JP2004207370A (ja) * 2002-12-24 2004-07-22 Cmk Corp プリント配線板の製造方法
JP2004207307A (ja) * 2002-12-24 2004-07-22 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP4489411B2 (ja) * 2003-01-23 2010-06-23 新光電気工業株式会社 電子部品実装構造の製造方法
US7894203B2 (en) * 2003-02-26 2011-02-22 Ibiden Co., Ltd. Multilayer printed wiring board
JP3701949B2 (ja) * 2003-04-16 2005-10-05 沖電気工業株式会社 半導体チップ搭載用配線基板及びその製造方法
WO2004103039A1 (ja) * 2003-05-19 2004-11-25 Dai Nippon Printing Co., Ltd. 両面配線基板および両面配線基板の製造方法並びに多層配線基板
JP4387231B2 (ja) * 2004-03-31 2009-12-16 新光電気工業株式会社 キャパシタ実装配線基板及びその製造方法
US7183652B2 (en) * 2005-04-27 2007-02-27 Infineon Technologies Ag Electronic component and electronic configuration
EP1887846A4 (en) 2005-06-30 2010-08-11 Ibiden Co Ltd CIRCUIT BOARD
CN101868120A (zh) 2005-06-30 2010-10-20 揖斐电株式会社 印刷线路板及其制造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104078547A (zh) * 2013-03-28 2014-10-01 立诚光电股份有限公司 薄膜基板及其制作方法
CN110620049A (zh) * 2018-06-18 2019-12-27 佳能株式会社 电子模块、电子设备以及电子模块和电子设备的制造方法
CN110620049B (zh) * 2018-06-18 2023-10-24 佳能株式会社 电子模块、电子设备以及电子模块和电子设备的制造方法
CN112423489A (zh) * 2020-10-14 2021-02-26 湖北亿咖通科技有限公司 印刷线路板、封装基板和车机主板
CN115497889A (zh) * 2022-09-16 2022-12-20 华为数字能源技术有限公司 塑封模块、塑封方法及电子设备

Also Published As

Publication number Publication date
EP1884992A4 (en) 2009-10-28
CN101180727B (zh) 2010-06-16
WO2006126621A1 (ja) 2006-11-30
KR100966774B1 (ko) 2010-06-29
TWI371997B (en) 2012-09-01
JP4997105B2 (ja) 2012-08-08
US8198546B2 (en) 2012-06-12
CN101826496B (zh) 2015-03-18
KR20080007666A (ko) 2008-01-22
JPWO2006126621A1 (ja) 2008-12-25
CN101180727A (zh) 2008-05-14
KR20100025597A (ko) 2010-03-09
TW200706076A (en) 2007-02-01
EP1884992A1 (en) 2008-02-06
US20080149369A1 (en) 2008-06-26

Similar Documents

Publication Publication Date Title
CN101180727B (zh) 印刷线路板及其制造方法
CN100485913C (zh) 半导体搭载用基板
US7894203B2 (en) Multilayer printed wiring board
CN101112141B (zh) 多层印刷线路板
CN100521868C (zh) 多层印刷配线板及多层印刷配线板的制造方法
JP5113114B2 (ja) 配線基板の製造方法及び配線基板
US9179552B2 (en) Wiring board
WO2003067656A1 (fr) Carte de montage pour puce a semiconducteur, realisation correspondante, et module a semiconducteur
KR100393363B1 (ko) 반도체 장치 및 그 제조 방법
CN101112142A (zh) 多层印刷线路板
CN102084731A (zh) 印刷电路板及其制造方法
KR20010051329A (ko) 반도체 장치 및 그 제조 방법
CN101911851A (zh) 多层印刷电路板以及多层印刷电路板的制造方法
US20050142836A1 (en) Method of forming bump pad of flip chip and structure thereof
JP4337358B2 (ja) 積層用中間配線部材、配線板及びそれらの製造方法
CN101911850A (zh) 多层印刷电路板的制造方法
TWI294760B (zh)
CN104201156A (zh) 基于基板的凸点倒装芯片csp封装件、基板及制造方法
EP1043921A1 (en) Multilayer printed wiring board and method for manufacturing the same
JP2007116185A (ja) 半導体モジュール
JP2009212160A (ja) 配線基板およびその製造方法
JP4376890B2 (ja) 半導体チップ実装用回路基板
KR19990005679A (ko) 플립칩 실장용 패키지의 제조방법
KR100567103B1 (ko) 플립칩 범프 형성 방법
JP7412735B2 (ja) 半導体パッケージの製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant