KR20080007666A - 프린트 배선판 - Google Patents

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KR20080007666A
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resist layer
wiring board
solder resist
printed wiring
electronic component
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요이치로 가와무라
시게키 사와
가츠히코 단노
히로노리 다나카
나오아키 후지이
Original Assignee
이비덴 가부시키가이샤
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Abstract

도체 회로를 형성한 배선 기판의 표면에 솔더 레지스트층을 형성함과 함께, 이 솔더 레지스트층에 형성된 개구부로부터 노출되는 상기 도체 회로의 일부를 도체 패드로서 형성하고, 그 도체 패드 상에 땜납 범프를 형성하고, 그 땜납 범프를 통하여 전자 부품을 실장하고, 그 전자 부품을 언더필에 의해 수지 밀봉하여 이루어지는 프린트 기판에 있어서, 솔더 레지스트층의 표면은, 적어도 전자 부품 실장 영역에서 평탄화 처리가 실시되어 이루어지는 것, 또는, 그 평탄화 처리되어 이루어지는 표면에 추가로 조화 처리가 실시되어 이루어지는 프린트 배선판 및 그 제조 방법을 제안한다.
도체 회로, 솔더 레지스트층, 도체 패드, 조화 처리, 평탄화 처리

Description

프린트 배선판{PRINTED WIRING BOARD}
기술분야
본 발명은 IC 등의 전자 부품을 탑재하는 패키지 기판 등의 프린트 배선판에 관련된 것으로, 특히, IC 등을 수지 밀봉하는 언더필 내에 보이드가 잔존하지 않는 솔더 레지스트층의 표면 구조에 관한 것이다.
배경기술
도 11 은 종래 기술에 관련된 패키지 기판을 구성하는 프린트 배선판을 나타낸다. 이 프린트 배선판 (210) 에서는, 기판 상에 IC 칩 (290) 을 실장하기 위해, 기판 상에 복수의 땜납 범프 (276) 를 형성하고, 이들 땜납 범프 (276) 가 서로 융착되지 않도록 솔더 레지스트층 (270) 이 형성되어 있다.
구체적으로는, 기판 상에 땜납 패드 (275) 를 포함한 도체 회로 (258) 를 형성하고, 이 도체 회로 (258) 를 피복하여 솔더 레지스트층 (270) 을 형성하고, 그 솔더 레지스트층 (270) 의 땜납 패드에 대응하는 위치에 개구 (271) 를 형성하고, 이 개구 (271) 로부터 노출되는 땜납 패드 (275) 의 표면에 니켈 도금층 및 금 도금층을 형성한 후, 땜납 페이스트 등을 인쇄하고, 리플로우시킴으로써 땜납 범프 (276) 를 형성한다. 그리고, 이 땜납 범프 (276) 를 통하여 IC 칩 (290) 을 부착시킨 후, 땜납 범프 (276) 와 IC 칩 (290) 의 높은 접속 신뢰성을 유지하기 위해, IC 칩 (290) 과 기판 사이에 언더필 (밀봉용 수지 ; 288) 을 충전시키고 있다.
이러한 언더필을 충전시키는 방법에는 노즐을 이용한 포팅 (potting) 법이 있다. 이 방법에서는, IC 칩의 한 변을 따라, 언더필 수지액이 IC 칩 하면과 솔더 레지스트층 표면 사이에 생기는 공간 (간극) 에 충전되고, 이 때, 수지액은 IC 칩의 일방의 측면에서 타방의 측면까지 모세관 현상 (capilary phenomenon) 에 의해 흘러들어가도록 되어 있다.
여기에서, 프린트 배선판의 솔더 레지스트층 표면에 주목하면, 솔더 레지스트층은, 애디티브 (additive) 법 또는 텐팅 (tenting) 법에 의해 형성된 도체 회로 (실장용 패드를 포함한다) 상에 인쇄 또는 도포에 의해 형성되는데, 솔더 레지스트층의 하지는, 도체 회로가 있는 부분과 없는 부분이 있기 때문에, 통상은 요철면으로 되어 있다. 이 때문에, 솔더 레지스트층의 표면도, 하지의 요철에 대응한 요철을 갖는 표면이 되는, 즉, IC 칩 하면과 솔더 레지스트층 표면의 간극이 일정해지지 않는 것이 통상이다. 따라서, 그러한 간극에서는, 장소에 따라 흘러들어가는 언더필재 (수지액) 의 흐름 속도에 차이가 생기기 때문에, 간극에 존재하는 공기를 완전히 반대측으로 밀어낼 수 없는 경우가 있으며, 그러한 경우에는, 언더필 내에 공기가 잔존하는 (포이드의 형성) 경우가 있다.
이러한 언더필재는 충전된 후에 경화되어, IC 칩 실장 프린트 배선판이 제조되는데, 경화된 언더필 내부에 포이드가 존재하는 경우에는, 그 포이드 내에 수분이 고이기 쉬워짐과 함께, 프린트 배선판에 대해 고온 다습 환경 하에서 HAST 시험을 실시하면, 솔더 레지스트층 표면과 언더필의 계면 또는 언더필과 IC 의 계면 부근에 있는 포이드를 기점으로 하여, 솔더 레지스트층과 언더필 사이 또는 언더필과 IC 사이에 크랙이 생기기 쉬워진다. 이 때문에, 솔더 레지스트층과 언더필로 이루어지는 절연층의 절연 저항이 열화되거나, 기판간에 박리가 생겨 IC 칩과 땜납 범프간의 접속 저항이 상승되거나 한다는 문제가 있었다.
또, 크랙이 생긴 계면으로부터 수분이 침입하여, 땜납 범프로부터 땜납의 마이그레이션이 발생하여, 땜납 범프 상호간에 단락이 생기거나 한다는 문제도 있었다.
그래서, 본 발명의 목적은, 종래 기술이 안고 있는 상기 문제점을 해결하여, 솔더 레지스트층 표면을 평탄화 처리함으로써, 솔더 레지스트층 표면과 IC 칩 하면 사이의 거리의 편차를 작게 하여, 언더필 내부에 보이드가 잔존하기 어렵게 한 프린트 배선판을 제안하는 것에 있다.
본 발명의 다른 목적은, 솔더 레지스트층 표면을 평탄화 처리한 후에, 그 평탄화 처리면에 대해 더욱 조화(粗化) 처리를 실시하여, 솔더 레지스트층 표면과 언더필의 밀착성이 향상된 프린트 배선판을 제안하는 것에 있다.
발명의 개시
본 발명자들은 상기 목적을 실현시키기 위해 예의 연구를 거듭한 결과, 솔더 레지스트층을 형성할 때에 그 표면을 평탄화하거나, 또는 솔더 레지스트층을 형성한 후에, 그 표면을 가열 프레스나 연마에 의해 평탄화하여, 솔더 레지스트층 아래의 도체 회로의 유무에 기인하는 큰 요철을 작게 함으로써, 솔더 레지스트층 표면과 IC 칩 하면 사이의 거리의 편차를 작게 하여, IC 칩 실장 후의 언더필재의 충전시에, 언더필재의 유동 속도를 일정하게 할 수 있다는 것, 게다가 솔더 레지스트층 의 평탄화된 표면에 언더필재의 유동 속도의 편차를 크게 하지 않을 정도의 미세한 요철을, 적어도 부품 실장 영역 전체면에 형성함으로써, 솔더 레지스트층과 언더필 사이의 밀착력을 향상시키는 것을 도모할 수 있다는 것을 깨닫고, 그러한 지견에 기초하여, 이하와 같은 내용을 요지 구성으로 하는 본 발명을 완성하였다.
즉, 본 발명은,
(1) 도체 회로를 형성한 배선 기판의 표면에 솔더 레지스트층을 형성함과 함께, 그 솔더 레지스트층에 형성된 개구부로부터 노출되는 상기 도체 회로의 일부를, 전자 부품을 실장하기 위한 도체 패드로서 형성하여 이루어지는 프린트 배선판에 있어서,
상기 솔더 레지스트층의 표면은, 적어도 상기 전자 부품 실장 영역에서 평탄화 처리가 실시되어 이루어지는 것을 특징으로 하는 프린트 배선판이다.
또, 본 발명은,
(2) 도체 회로를 형성한 배선 기판의 표면에 솔더 레지스트층을 형성함과 함께, 이 솔더 레지스트층에 형성된 개구부로부터 노출되는 상기 도체 회로의 일부를 도체 패드로서 형성하고, 그 도체 패드 상에 땜납 범프를 형성하고, 그 땜납 범프를 통하여 전자 부품을 실장하고, 그 전자 부품을 언더필에 의해 수지 밀봉하여 이루어지는 프린트 기판에 있어서,
상기 솔더 레지스트층의 표면은, 적어도 상기 전자 부품 실장 영역에서 평탄화 처리가 실시되어 이루어지는 것을 특징으로 하는 프린트 배선판이다.
상기 (1)∼(2) 에 기재된 프린트 배선판에 있어서, 솔더 레지스트층의 평탄 화 처리된 표면은, 최대 거칠기가 0.3∼7.5㎛ 인 요철면으로 형성하는 것이 바람직하고, 또한 최대 거칠기가 0.8∼2.0㎛ 인 요철면으로 형성하는 것이 보다 바람직하다.
또, 본 발명은,
(3) 도체 회로를 형성한 배선 기판의 표면에 솔더 레지스트층을 형성함과 함께, 그 솔더 레지스트층에 형성된 개구부로부터 노출되는 상기 도체 회로의 일부를, 전자 부품을 실장하기 위한 도체 패드로서 형성하여 이루어지는 프린트 배선판에 있어서,
상기 솔더 레지스트층의 표면은, 적어도 상기 전자 부품 실장 영역에서 평탄화 처리가 실시되고, 그 평탄화 처리된 표면에 대해, 추가로 조화 처리가 실시되어 이루어지는 것을 특징으로 하는 프린트 배선판이다.
또, 본 발명은,
(4) 도체 회로를 형성한 배선 기판의 표면에 솔더 레지스트층을 형성함과 함께, 그 솔더 레지스트층에 형성된 개구부로부터 노출되는 상기 도체 회로의 일부를 도체 패드로서 형성하고, 그 도체 패드 상에 땜납 범프를 형성하고, 그 땜납 범프를 통하여 전자 부품을 실장하고, 그 전자 부품과 솔더 레지스트층 사이를 언더필에 의해 수지 밀봉하여 이루어지는 프린트 기판에 있어서,
상기 솔더 레지스트층의 표면은, 적어도 상기 전자 부품 실장 영역에서 평탄화 처리가 실시되고, 그 평탄화 처리된 표면에 대해, 추가로 조화 처리가 실시되어 이루어지는 것을 특징으로 하는 프린트 배선판이다.
상기 (3)∼(4) 에 기재된 프린트 배선판에 있어서, 솔더 레지스트층의 표면은, 평탄화 처리에 의해 형성된 소정의 최대 표면 거칠기를 갖는 제 1 요철면과, 그 요철면 상에 조화 처리에 의해 형성되고, 또한 상기 제 1 요철면의 최대 표면 거칠기보다 작은 표면 거칠기를 갖는 제 2 요철면으로 형성하는 것이 바람직하다.
또한, 여기에서 말하는 제 1 요철면의 「최대 표면 거칠기」란, 도 10 에 개략적으로 나타내는 바와 같이, 전자 부품 실장 영역에서, 도체 패드 상 또는 도체 회로 상의 솔더 레지스트층의 높이와, 인접하는 도체 패드 비형성부 또는 도체 회로 비형성부의 솔더 레지스트층의 높이의 차 (X1, X2, X3, X4, X5‥‥) 중의 최대값을 의미한다.
또, 제 2 요철면의 「산술 평균 거칠기」란, JIS 로 규정된 산술 평균 거칠기 (Ra) 를 의미한다.
상기 솔더 레지스트층의 제 1 요철면은, 최대 표면 거칠기가 0.3∼7.5㎛ 인 것이 바람직하고, 0.8∼3.0㎛ 인 것이 보다 바람직하다.
또, 상기 솔더 레지스트층의 제 2 요철면은, 산술 평균 거칠기 (Ra) 가 0.2∼0.7㎛ 인 것이 바람직하다.
상기 솔더 레지스트층 표면의 평탄화된 표면은 과망간산칼륨 (KMnO4) 이나 크롬산 등의 산화제에 침지시키거나, O2 플라즈마나, Ar, CF4 플라즈마 등의 물리 처리를 이용한 조화 처리에 의해 조면화할 수 있다.
또, 상기 솔더 레지스트층의 표면은, 가열 프레스 처리에 의해 평탄화되어 있는 것이 바람직하고, 그 평탄화된 표면은, 프레스 온도 : 35∼100℃, 프레스압 : 1.0∼10㎫, 프레스 시간 : 20 초∼3 분의 조건 하에서의 가열 프레스 처리에 의해 형성되는 것이 바람직하다.
또, 본 발명은,
(5) 도체 회로를 형성한 배선 기판의 표면에 솔더 레지스트층을 형성함과 함께, 그 솔더 레지스트층에 형성된 개구부로부터 노출되는 상기 도체 회로의 일부를, 전자 부품을 실장하기 위한 도체 패드로서 형성하여 이루어지는 프린트 배선판을 제조할 때, 그 제조 공정 중에 적어도 이하의 (1)∼(3) 까지의 공정 ;
(1) 절연층 상에 형성된 도체 회로를 피복하여 솔더 레지스트층을 형성하는 공정,
(2) 솔더 레지스트층 표면에 수지 필름을 부착시킨 후, 그 수지 필름 상에서 가열 프레스 처리를 실시하여 평탄화하는 공정,
(3) 수지 필름을 박리시킨 후, 솔더 레지스트층의 평탄화된 표면에 개구를 형성하고, 그 개구로부터 노출되는 도체 회로의 일부를 도체 패드로서 형성하는 공정을 포함하는 것을 특징으로 하는 프린트 배선판의 제조 방법이다.
또, 본 발명은,
(6) 도체 회로를 형성한 배선 기판의 표면에 솔더 레지스트층을 형성함과 함께, 이 솔더 레지스트층에 형성된 개구부로부터 노출되는 상기 도체 회로의 일부를 도체 패드로서 형성하고, 그 도체 패드 상에 땜납 범프를 형성하고, 그 땜납 범프를 통하여 전자 부품을 실장하고, 그 전자 부품을 언더필재에 의해 수지 밀봉하여 이루어지는 프린트 기판의 제조 방법으로서,
그 제조 공정 중에 적어도 이하의 (1)∼(6) 까지의 공정 ;
(1) 절연층 상에 형성된 도체 회로를 피복하여 솔더 레지스트층을 형성하는 공정,
(2) 솔더 레지스트층 표면에 수지 필름을 부착시킨 후, 그 수지 필름 상에서 가열 프레스 처리를 실시하여, 솔더 레지스트층 표면을 평탄화하는 공정,
(3) 수지 필름을 박리시킨 후, 솔더 레지스트층의 평탄화된 표면에 개구부를 형성하고, 그 개구부로부터 노출되는 도체 회로의 일부를 도체 패드로서 형성하는 공정,
(4) 도체 패드 상에 땜납 페이스트를 충전하여 땜납 범프를 형성하는 공정,
(5) IC 등의 전자 부품을 땜납 범프를 통하여 배선 기판 상에 실장하는 공정,
(6) 실장된 전자 부품과 솔더 레지스트층 표면 사이에 언더필재를 충전하여 전자 부품을 수지 밀봉하는 공정을 포함하는 것을 특징으로 하는 프린트 배선판의 제조 방법이다.
또, 본 발명은,
(7) 도체 회로를 형성한 배선 기판의 표면에 솔더 레지스트층을 형성함과 함께, 그 솔더 레지스트층에 형성된 개구부로부터 노출되는 상기 도체 회로의 일부를, 전자 부품을 실장하기 위한 도체 패드로서 형성하여 이루어지는 프린트 배선판을 제조할 때, 그 제조 공정 중에 적어도 이하의 (1)∼(4) 까지의 공정 ;
(1) 절연층 상에 형성된 도체 회로를 피복하여 솔더 레지스트층을 형성하는 공정,
(2) 솔더 레지스트층 표면에 수지 필름을 부착시킨 후, 그 수지 필름 상에서 가열 프레스 처리를 실시하여, 소정의 최대 표면 거칠기 이하로 평탄화하는 공정,
(3) 상기 수지 필름을 박리시킨 후, 상기 평탄화된 표면에 조화 처리를 실시하여, 산술 평균 거칠기 (Ra) 가 상기 최대 표면 거칠기보다 작은 조화면을 형성하는 공정,
(4) 솔더 레지스트층의 표면에 개구를 형성하고, 그 개구로부터 노출되는 도체 회로의 일부를 도체 패드로서 형성하는 공정을 포함하는 것을 특징으로 하는 프린트 배선판의 제조 방법이다.
또, 본 발명은,
(8) 도체 회로를 형성한 배선 기판의 표면에 솔더 레지스트층을 형성함과 함께, 이 솔더 레지스트층에 형성된 개구부로부터 노출되는 상기 도체 회로의 일부를 도체 패드로서 형성하고, 그 도체 패드 상에 땜납 범프를 형성하고, 그 땜납 범프를 통하여 전자 부품을 실장하고, 그 전자 부품과 솔더 레지스트층 사이를 언더필재에 의해 수지 밀봉하여 이루어지는 프린트 기판의 제조 방법으로서,
그 제조 공정 중에 적어도 이하의 (1)∼(7) 까지의 공정 ;
(1) 절연층 상에 형성된 도체 회로를 피복하여 솔더 레지스트층을 형성하는 공정,
(2) 솔더 레지스트층 표면에 수지 필름을 부착시킨 후, 그 수지 필름 상에서 가열 프레스 처리를 실시하여, 소정의 최대 표면 거칠기 이하로 평탄화하는 공정,
(3) 상기 수지 필름을 박리시킨 후, 상기 평탄화된 표면에 조화 처리를 실시하여, 산술 평균 거칠기 (Ra) 가 상기 최대 표면 거칠기보다 작은 조화면을 형성하는 공정,
(4) 솔더 레지스트층의 평탄화된 표면에 개구부를 형성하고, 그 개구부로부터 노출되는 도체 회로의 일부를 도체 패드로서 형성하는 공정,
(5) 도체 패드 상에 땜납 페이스트를 충전하여 땜납 범프를 형성하는 공정,
(6) IC 등의 전자 부품을 땜납 범프를 통하여 배선 기판 상에 실장하는 공정,
(7) 실장된 전자 부품과 솔더 레지스트층 표면 사이에 언더필재를 충전하여 전자 부품을 수지 밀봉하는 공정을 포함하는 것을 특징으로 하는 프린트 배선판의 제조 방법이다.
상기 (5)∼(8) 에 기재된 프린트 배선판의 제조 방법에 있어서,
상기 가열 프레스 처리는, 프레스 온도 : 35∼100℃, 프레스압 : 1.0∼10㎫, 프레스 시간 : 20 초∼3 분의 조건 하에서 행해지는 것이 바람직하다.
또, 상기 조화 처리는, 농도 : 40∼100g/ℓ, 액온 : 40∼80℃ 의 과망간산칼륨 용액 중에 0.5∼10 분 침지시키거나, 파워 : 400∼1600W, 산소 유량 : 100∼500sccm, 시간 : 10∼300 초의 조건 하에서의 산소 플라즈마 처리에 의해 실시하는 것이 바람직하다.
본 발명에 의하면, 솔더 레지스트층의 표면을 평탄화함으로써, 솔더 레지스 트층 표면과 IC 칩 하면 사이의 거리의 편차를 작게 할 수 있기 때문에, 언더필재의 이동 속도의 편차가 작아져, IC 등의 전자 부품이 대형화되어도 언더필 내부에 보이드가 잔존하는 것을 억제할 수 있다.
또, 솔더 레지스트층의 평탄화된 표면에 조화 처리를 실시함으로써, 그 평탄화된 표면 상에, 보다 작은 표면 거칠기의 요철을 형성할 수 있기 때문에, 솔더 레지스트층과 언더필 사이의 밀착력을 향상시키는 것을 도모할 수 있다.
따라서, 솔더 레지스트층과 언더필 사이 또는 언더필과 IC 칩 사이에 크랙이나 박리가 발생하는 것을 저지할 수 있기 때문에, 솔더 레지스트층과 언더필로 이루어지는 절연층의 절연 저항의 열화나, 기판간에 박리가 생겨 IC 칩과 땜납 범프간의 접속 저항이 상승되는 것을 억제할 수 있으며, 게다가 땜납 범프간의 마이그레이션이 발생하는 경우도 없기 때문에, 땜납 범프 상호의 단락을 저지할 수 있다. 그 결과, 절연성 및 접속 신뢰성이 우수한 프린트 배선판을 제공할 수 있다.
도면의 간단한 설명
도 1(a)∼도 1(d) 는 본 발명의 실시예 1 에 관련된 프린트 배선판을 제조하는 공정의 일부를 나타내는 도면이다.
도 2(a)∼도 2(c) 는 본 발명의 실시예 1 에 관련된 프린트 배선판을 제조하는 공정의 일부를 나타내는 도면이다.
도 3(a)∼도 3(d) 는 본 발명의 실시예 1 에 관련된 프린트 배선판을 제조하는 공정의 일부를 나타내는 도면이다.
도 4(a)∼도 4(d) 는 본 발명의 실시예 1 에 관련된 프린트 배선판을 제조하 는 공정의 일부를 나타내는 도면이다.
도 5(a)∼도 5(b) 는 본 발명의 실시예 1 에 관련된 프린트 배선판을 제조하는 공정의 일부를 나타내는 도면이다.
도 6(a)∼도 6(b) 는 본 발명의 실시예 1 에 관련된 프린트 배선판을 제조하는 공정의 일부를 나타내는 도면이다.
도 7 은 본 발명의 실시예 1 에 관련된 프린트 배선판의 단면도이다.
도 8 은 본 발명의 실시예 1 에 관련된 프린트 배선판에 IC 칩을 실장한 프린트 배선판을 나타내는 단면도이다.
도 9(a) 는 본 발명의 실시예 1 에 관련된 프린트 배선판에 있어서의, 평탄화 처리 전의 솔더 레지스트층 표면의 거칠기를 나타내는 개략도, 도 9(b) 는 동일하게 평탄화 처리 후의 솔더 레지스트층 표면의 거칠기를 나타내는 개략도, 도 9(c) 는 동일하게 조화 처리 후의 솔더 레지스트층 표면의 거칠기를 나타내는 개략도이다.
도 10 은 솔더 레지스트층 표면의 「최대 표면 거칠기」를 설명하기 위한 개략도이다.
도 11 은 종래 기술에 관련된 제조 방법에 따른 프린트 배선판의 단면도이다.
발명을 실시하기 위한 최선의 형태
본 발명의 프린트 배선판은, 도체 회로를 형성한 배선 기판의 표면에 형성한 솔더 레지스트층의 표면이, 적어도 전자 부품 실장 영역에서, 평탄화 처리가 실시 되어 이루어지거나, 또는, 그 평탄화된 표면이 추가로 조화 처리되는 것을 특징으로 한다.
즉, 도체 회로를 형성한 배선 기판의 도체 회로를 피복하여 형성한 솔더 레지스트에 개구부가 형성되고, 그 개구부로부터 노출되는 도체 회로의 일부를 전자 부품을 실장하기 위한 도체 패드로서 형성하여 이루어지는 프린트 배선판, 또는, 도체 회로를 형성한 배선 기판의 도체 회로를 피복하여 형성한 솔더 레지스트층에 개구부가 형성되고, 그 개구부로부터 노출되는 도체 회로의 일부를 도체 패드로서 형성하고, 그 도체 패드 상에 땜납 범프를 형성하고, 그 땜납 범프를 통하여 전자 부품을 실장하고, 그 전자 부품과 솔더 레지스트층 사이를 언더필재에 의해 수지 밀봉하여 이루어지는 프린트 기판에 있어서,
솔더 레지스트층의 표면의 적어도 전자 부품 실장 영역에서, 평탄화 처리가 실시되어 이루어지거나, 또는, 그 평탄화된 표면이 추가로 조화 처리되는 것을 특징으로 한다.
상기 「전자 부품 실장 영역」이란, 실장되는 전자 부품을 수직 상방으로부터 투영된 영역, 즉, 전자 부품 바로 아래의 영역을 말하는 것으로서, 접속 패드나 비어홀을 포함하는 도체 패드가 형성되는 영역에 거의 상당한다.
본 발명의 프린트 배선판에 있어서, 상기 솔더 레지스트층을 형성하는 수지로는, 시판되는 솔더 레지스트제, 예를 들어, 히타치 화성 공업사 제조의 상품명 「RPZ-1」이나, 아사히 화학 연구소사 제조의 상품명 「DPR-80SGT-7」, 타이요 잉크 제조사 제조의 상품명 「PSR-400 시리즈」등을 사용할 수 있으며, 그 솔더 레지 스트층의 두께는 5∼40㎛ 로 하는 것이 바람직하다. 지나치게 얇으면 땜납체의 댐으로서의 효과가 저하되고, 지나치게 두꺼우면 현상 처리하기 어렵기 때문이다.
본 발명에 있어서의 솔더 레지스트층 표면의 평탄화 처리는,
(a) 솔더 레지스트 조성물을 도포한 후, 그것을 건조 또는 경화시키기 전에, 또는 반경화 상태에서, 솔더 레지스트층 표면을 스퀴즈나, 블레이드, 롤코터, 주걱 등으로 고르게 함으로써 행하는 것, 또는
(b) 솔더 레지스트 조성물을 도포 또는 부착시킨 후, 반경화 상태에서, 또는 건조 또는 경화시킨 후에 솔더 레지스트층 표면을 프레스하거나 또는 연삭 또는 연마함으로써 행해지는 것이 바람직하다.
상기 (a) 의 경우에는, 기판에 과잉의 힘이 가해지지 않아, 기판에 응력이 축적되지 않기 때문에, 내히트 사이클성의 향상이나 고밀도화를 달성할 수 있다.
또, 상기 (b) 와 같이, 도포 또는 부착시킨 솔더 레지스트 조성물을 반경화 상태에서, 또는 건조 또는 경화시킨 후, 그 반경화 상태의 표면 또는 경화시킨 표면에, 예를 들어, PET 등의 수지 필름을 부착시킨 후에, 수지 필름 상으로부터 프레스함으로써 평탄화시키는 것이 바람직하고, 솔더 레지스트층 표면을 핫프레스에 의해 평탄화시키는 것이 보다 바람직하다. 프레스에 의한 평탄화가 용이하기 때문이다.
본 발명에 있어서의 평탄화된 솔더 레지스트층의 표면은, 최대 표면 거칠기가 0.3∼7.5㎛ 인 요철면 (이하, 「제 1 요철면」이라고 한다) 인 것이 바람직하고, 그 제 1 요철면은 최대 표면 거칠기가 0.8∼3.0㎛ 인 것이 보다 바람직하다.
그 이유는, 제 1 요철면의 최대 표면 거칠기가 0.3㎛ 미만에서는, 솔더 레지스트층 표면에 대한 언더필재의 젖음성이 저하되거나, 솔더 레지스트층과 언더필재의 밀착성이 저하되기 때문이고, 한편, 제 1 요철면의 최대 표면 거칠기가 7.5㎛ 를 초과하면, 언더필재의 이동 속도에 차이가 생기기 때문이다.
상기 솔더 레지스트층에 있어서의, 최대 표면 거칠기가 0.3∼7.5㎛ 인 제 1 요철면은, 프레스 온도 : 35∼100℃, 프레스압 : 1.0∼10㎫, 프레스 시간 : 20 초∼3 분의 조건 하에서 형성되는 것이 바람직하다.
그 이유는, 프레스 온도가 35℃ 미만, 프레스압이 1.0㎫ 미만, 프레스 시간이 20 초 미만에서는, 솔더 레지스트층 표면의 최대 표면 거칠기가 바람직한 범위를 초과하기 때문이고, 한편, 프레스 온도가 100℃ 를 초과하고, 프레스압이 10㎫ 를 초과하고, 프레스 시간이 3 분을 초과하면, 과잉으로 가압되기 때문에, 솔더 레지스트층의 두께가 지나치게 얇아져, 절연 신뢰성의 저하나 내충격성이 열화되기 때문이다.
또한, 본 발명에서는, 상기 평탄화된 표면 상에 조화 처리에 의해 형성되는 요철면 (이하, 「제 2 요철면」이라고 한다) 은 과망간산칼륨이나, 크롬산 등의 산화제를 사용한 조화 처리나 플라즈마 처리에 의해 형성되는 것이 바람직하다. 그 이유는, 요철면을 균일하게 형성할 수 있기 때문이다.
상기 조화 처리의 조건은, 예를 들어, 과망간산칼륨 용액을 사용하는 경우에는, 농도 : 40∼100g/ℓ, 액온 : 40∼80℃, 침지 시간 : 0.5∼10 분인 것이 바람직하고, 산소 플라즈마 처리에 의한 경우에는, 파워 : 400∼1600W, 산소 유량 : 100 ∼500sccm, 시간 : 10∼300 초의 조건이 바람직하다.
상기 조화 처리에 의해 형성되는 제 2 요철면은 제 1 요철면의 최대 표면 거칠기보다 작고, 산술 평균 거칠기 (Ra) 로 0.2∼0.7㎛ 인 요철면인 것이 바람직하고, 제 2 요철면은 산술 평균 거칠기 (Ra) 로 0.2∼0.5㎛ 인 요철면인 것이 보다 바람직하다.
그 이유는, 제 2 요철면의 표면 거칠기가 Ra 로 0.2㎛ 미만에서는, 언더필과 솔더 레지스트층 사이의 밀착성이나, 언더필재의 젖음성이 나쁘기 때문이고, 한편, 표면 거칠기가 Ra 로 0.7㎛ 를 초과하면, 오목부에 플럭스 잔사나 세정액의 잔사가 잔존하여 절연 신뢰성이나 접속 신뢰성이 저하되기 때문이다.
본 발명에서는, 평탄화되고, 또한 조면화된 솔더 레지스트층 표면에, 도체 패드의 일부를 노출시키기 위한 개구가 통상적인 방법에 따라 형성된다. 이들의 도체 패드로서 기능하는 도체 회로의 일부는, 개구로부터 그 일부분이 노출된 형태, 또는 전부가 노출되어 이루어지는 형태 모두 채용할 수 있다. 전자의 경우에는, 도체 패드의 경계 부분에서 생기는 수지 절연층의 크랙을 방지할 수 있으며, 후자의 경우에는 개구 위치 어긋남의 허용 범위를 크게 할 수 있다.
또, 「도체 패드」는 도체 회로 (배선 패턴) 의 일부라는 형태, 비어홀 (도금 도체가 수지 절연층에 형성한 개구 내에 완전히 충전된 필드 비어를 포함한다) 이라는 형태, 및 그 비어홀에 도체 회로의 일부를 추가한 형태를 포함하고 있다.
본 발명의 프린트 배선판에 있어서, 솔더 레지스트층이 형성되는 배선 기판은 특별히 한정되지 않지만, 표면이 조화 처리된 수지 절연재 상에 도금 레지스트 가 형성되고, 그 도금 레지스트의 비형성 부분에 패드를 포함하는 도체 회로가 형성된, 이른바 액티브 프린트 배선판, 빌드업 프린트 배선판인 것이 바람직하다.
이러한 배선 기판에 솔더 레지스트 조성물을 도포하면, 솔더 레지스트층의 개구 직경은, 도체 패드 직경보다 작게 할 수 있다. 그 결과, 수지인 도금 레지스트는, 땜납체와 융화되지 않아 땜납체를 튕겨 나가게 하여, 땜납체의 댐으로서의 작용이 있기 때문이다.
또, 본 발명의 프린트 배선판은, 도체 회로를 형성한 배선 기판에 대해, 그 표면에 솔더 레지스트층을 형성함과 함께 이 솔더 레지스트층에 형성된 개구부로부터 노출되는 상기 도체 회로의 일부를 도체 패드로서 형성하고, 그 도체 패드 상에 땜납 범프를 공급 유지하고, 그 땜납 범프를 통하여 전자 부품을 실장하고, 그 전자 부품과 솔더 레지스트층 사이를 언더필재에 의해 수지 밀봉하여 이루어지는 프린트 기판에 있어서,
상기 솔더 레지스트층의 표면은, 적어도 상기 전자 부품을 실장하는 영역에서 평탄화 처리가 실시되어 이루어지는 것, 또는, 그 평탄화된 표면에 추가로 조화 처리에 의해 조화면을 형성한 것을 특징으로 하는 프린트 배선판이다.
상기 땜납 범프는 Sn/Pb, Sn/Sb, Sn/Ag, Sn/Ag/Cu, Sn/Cu, Sn/Zn 에서 선택되는 적어도 1 종의 땜납으로 형성되는 것이 바람직하다. 즉, 상기 각종 땜납 중에서 선택되는 1 종류로 형성시켜도 되고, 2 종류 이상을 혼합하여 사용해도 된다.
그러한 땜납의 예를 들면, 조성비가 Sn : Pb = 63 : 37 인 주석/납 땜납, 마 찬가지로 Sn : Pb : Ag = 62 : 36 : 2 인 주석/납/은 땜납, 마찬가지로 Sn : Ag = 96.5 : 3.5 인 주석/은 땜납 등이 있다.
땜납 범프의 형성은, 도체 패드 상에 원형의 개구를 갖는 마스크를 탑재하고, 인쇄법에 의해 형성되는 것이 바람직하다.
본 발명에 관련된 땜납 범프 형성용 땜납은, 일반적인 프린트 배선판의 제조에서 사용되고 있는 땜납의 거의 모든 종류를 단독으로 또는 조합하여 사용할 수 있다.
상기 땜납 범프의 높이는 5∼50㎛ 의 범위가 바람직하고, 그러한 높이 및 형상은 균일화하는 것이 바람직하다.
그리고, 도체 패드 상에 인쇄된 땜납 페이스트는 리플로우 처리 (reflow process) 를 실시함으로써 땜납 범프화된다. 그 리플로우 조건은 질소 등의 불활성 가스를 사용하여 온도 100∼300℃ 의 범위에서 행해진다. 리플로우 온도는, 사용하는 땜납의 융점에 따라 최적인 온도 프로필을 설정한다.
상기 리플로우 처리에 의해 형성된 땜납 범프는 모두 거의 반구상이 되고, 그 높이도 5∼50㎛ 의 범위에서 균일하게 형성되어, 솔더 레지스트층은 땜납 페이스트에 오염되는 경우가 없어진다.
상기 전자 부품과 땜납 범프의 접속 방법으로는, 전자 부품과 배선 기판의 위치 맞춤을 한 상태에서 리플로우하는 방법이나, 미리 땜납 범프를 가열, 용해시켜 둔 상태에서 전자 부품과 배선 기판을 접합시키는 방법 등이 있다.
이 때에 가해지는 온도는, 피크 온도에서, 땜납 범프의 융해 온도 T℃ 내지 T+50℃ 의 범위가 바람직하다. 융해 온도 T℃ 미만에서는 땜납이 용융되지 않고, T+50℃ 를 초과하면, 용융된 땜납이 인접하는 땜납 범프간을 접속하여 단락을 일으키거나, 기판이 열화되거나 하기 때문이다.
본 발명에서, 실장된 전자 부품과 평탄화된 솔더 레지스트층 표면 사이의 간극, 또는, 실장된 전자 부품과 평탄화되고, 또한 조면화된 솔더 레지스트층 표면 사이의 간극에 언더필재가 충전되어 경화됨으로써, 전자 부품이 수지 밀봉되도록 구성되어 있다.
이와 같은 실장된 전자 부품과 배선 기판의 간극에 충전되는 언더필재는, 전자 부품과 배선 기판의 열팽창률의 미스매치를 방지하는 것으로서, 예를 들어, 형성된 솔더 레지스트층 상에, 전자 부품의 한 변을 따라 언더필재를 노즐을 이용하여 포팅하고, 그 포팅된 수지가 전자 부품과 솔더 레지스트층 사이에 들어감으로써 충전된다.
상기 언더필재로는 열경화성 수지나, 열가소성 수지, 자외 경화 수지, 감광성 수지 등을 사용할 수 있으며, 예를 들어, 에폭시 수지, 실리콘 수지, 폴리이미드 수지, 페놀 수지, 불소 수지 등을 함유한 액상 수지나, 이들 수지에 실리카나 알루미나 등의 무기 필러를 분산시킨 무기 필러 분산 수지를 사용할 수 있다.
상기 액상 수지는, 그 점도가, 25℃ 에서 1.3∼16Paㆍs 인 것이 바람직하고, 그 범위 내에서 사용한 경우에는, 액체 수지의 충전성이 양호하다.
또한, 본 발명에서, 상기 도체 회로의 전체 표면에 조화층을 형성하는 것이 바람직하다. 이러한 구조의 프린트 배선판에서는, 도체 패드 (IC 칩이나 전자 부품을 탑재하는 부분) 를 포함하는 도체 회로의 표면에 형성한 조화층이 앵커로서 작용하기 때문에, 도체 회로와 솔더 레지스트층이 강고하게 밀착되고, 또, 도체 패드 표면에 공급되어 유지되는 땜납체와의 밀착성도 개선된다. 또, 패드 표면에 Ni/Au 이나 Ni/Pd/Au 를 실시해 두면 좋다.
실시예
(실시예 1)
이하, 본 발명의 프린트 배선판과 그 제조 방법의 일례에 대하여, 도면을 참조하여 설명한다. 먼저, 본 발명의 프린트 배선판의 제 1 실시예에 대하여, 그 구조를 도 7 및 도 8 을 참조하여 설명한다.
도 7 은 전자 부품으로서의 IC 칩 (90) 을 탑재하기 전의 프린트 배선판 (10) (패키지 기판) 의 단면을 나타내고, 도 8 은 IC 칩 (90) 을 탑재한 상태의 프린트 배선판 (10) 의 단면을 나타내고 있다. 도 8 에 나타내는 바와 같이, 프린트 배선판 (10) 의 상면에는 IC 칩 (90) 이 탑재되고, 하면은 도터보드 (94) 에 접속되어 있다.
이 실시예에 관련된 프린트 배선판 (10) 은, 코어 기판 (30) 의 표면 및 이면에 빌드업 배선층 (80A, 80B) 이 각각 형성된 형태를 가지고 있다. 이 빌트업층 (80A) 은, 비어홀 (60) 및 도체 회로 (58) 가 형성된 층간 수지 절연층 (50) 과, 비어홀 (160) 및 도체 회로 (158) 가 형성된 층간 수지 절연층 (150) 으로 이루어진다. 또, 빌드업 배선층 (80B) 은 비어홀 (60) 및 도체 회로 (58) 가 형성된 층간 수지 절연층 (50) 과, 비어홀 (160) 및 도체 회로 (158) 가 형성된 층간 수지 절연층 (150) 으로 이루어진다.
상기 프린트 배선판 (10) 의 상면에는, IC 칩 (90) 의 전극 (92) (도 8 참조) 에 접속되어야 하는 땜납 범프 (76U) 가 배치되어 있다. 이 땜납 범프 (76U) 는 비어홀 (160) 및 비어홀 (60) 을 통하여 스루홀 (36) 에 접속되어 있다.
한편, 프린트 배선판 (10) 의 하면에는, 도터보드 (서브 보드 ; 94) 의 랜드 (96) (도 8 참조) 에 접속되어야 하는 땜납 범프 (76D) 가 배치되어 있다. 이 땜납 범프 (76D) 는 비어홀 (160) 및 비어홀 (60) 을 통하여 스루홀 (36) 에 접속되어 있다. 이 땜납 범프 (76U, 76D) 는, 솔더 레지스트층 (70) 의 개구 (71) 내로 노출되는 도체 회로 (158) 및 비어홀 (160) 상에, 니켈 도금층 및 금 도금층이 형성되어 이루어지는 땜납 패드 (75) 상에 땜납을 충전시킴으로써 형성된다.
도 8 에 나타내는 바와 같이, 프린트 배선판 (10) 과 IC 칩 (90) 사이에는 수지 밀봉을 행하는 언더필재 (88) 가 배치되어 있다. 마찬가지로, 프린트 배선판 (10) 과 메인보드 (84) 사이에도 언더필재 (88) 가 배치되어 있다.
여기에서, 빌트업층 (80A) 의 상측 및 빌트업층 (80B) 의 하측의 솔더 레지스트층 (70) 의 표면은, 후술하는 바와 같이, 핫프레스에 의해 평탄화 처리되어 있으며, 그 평탄화된 표면은, 최대 표면 거칠기가 0.3㎛ 정도인 요철면으로 형성되어 있다.
또한, 평탄화 처리된 표면에는, 과망간산칼륨에 의한 조화 처리가 실시되고, 그 조화 처리된 표면은, 최대 표면 거칠기가 0.25㎛ 정도로서, 산술 평균 거칠기 (Ra) 로 0.2㎛ 정도인 요철면으로 형성되어 있다.
이러한 구성에 의해, 솔더 레지스트층 (70) 표면과 IC 칩 (90) 의 하면 사이의 거리의 편차를 작게 할 수 있기 때문에, 언더필재 (88) 의 이동 속도가 일정해지고, IC 칩 (90) 이 대형화되어도 언더필재 (88) 의 내부에 보이드가 잔존하는 것을 억제할 수 있다.
또, 솔더 레지스트층 (70) 의 평탄화한 표면에 조화 처리를 실시함으로써, 솔더 레지스트층 (70) 과 언더필 (88) 사이의 밀착력의 향상을 도모할 수 있다.
따라서, 솔더 레지스트층 (70) 과 언더필재 (88) 사이 또는 언더필재 (88) 와 IC 칩 (90) 사이에 크랙이 발생하는 것을 저지하고 있다.
다음으로, 도 7 에 나타내는 프린트 배선판을 제조하는 방법에 대하여, 일례를 들어 구체적으로 설명한다.
(A) 먼저, 수지 충전제 조정용 원료 조성물을 이하와 같이 하여 조제하였다.
〔수지 조성물 (1)〕
비스페놀 F 형 에폭시 모노머 (유화 쉘 제조, 분자량 310, YL983U) 100 중량부, 표면에 실란 커플링제가 코팅된 평균 입경 1.6㎛ 의 SiO2 구상 입자 (아도마테크 제조, CRS 1101-CE, 여기에서, 최대 입자의 크기는 후술하는 내층 구리 패턴의 두께 (15㎛) 이하로 한다) 170 중량부, 레벨링제 (산노푸코 제조, 페레놀 S4) 1.5 중량부를 교반 혼합함으로써, 그 혼합물의 점도를 23±1℃ 에서 45,000∼49,000cps 로 조정하여 얻었다.
〔경화제 조성물 (2)〕
이미다졸 경화제 (시코쿠 화성 제조, 2E4MZ-CN) 6.5 중량부.
(B) 프린트 배선판의 제조
(1) 두께 1㎜ 의 유리 에폭시 수지 또는 BT (비스말레이미드트리아진) 수지로 이루어지는 기판 (30) 의 양면에, 18㎛ 의 구리박 (32) 이 라미네이트되어 있는 구리 부착 적층판 (30A) 을 출발 재료로 하였다 (도 1(a) 참조).
이 구리 부착 적층판 (30A) 을, 먼저 드릴로 삭공 (削孔) 한 후, 무전해 도금 처리, 전해 도금 처리를 실시하고, 추가로 패턴 형상으로 에칭함으로써, 기판 (30) 의 양면에 내층 구리 패턴 (34) 과 스루홀 (36) 을 형성하였다 (도 1(b)).
(2) 내층 구리 패턴 (34) 및 스루홀 (36) 을 형성한 기판 (30) 을 물로 세정하여 건조시킨 후, 산화욕 (흑화욕) 으로서, NaOH (10g/ℓ), NaClO2 (40g/ℓ), Na3PO4 (6g/ℓ), 환원욕으로서, NaOH (10g/ℓ), NaBH4 (6g/ℓ) 를 이용한 산화-환원 처리에 의해, 내층 구리 패턴 (34) 및 스루홀 (36) 의 표면에 조화층 (38) 을 형성하였다 (도 1(c) 참조).
(3) 상기 (A) 의 수지 충전제 조제용 수지 조성물 (1) 과 (2) 를 혼합 혼련 하여 수지 충전제를 얻었다.
(4) 상기 (3) 에서 얻은 수지 충전제 (40) 를, 조제 후 24 시간 이내에 기판 (30) 의 양면에 롤코터를 사용하여 도포함으로써, 도체 회로 (내층 구리 패턴 ; 34) 와 도체 회로 (34) 사이, 및 스루홀 (36) 내에 충전하고, 온도 : 70℃, 시간 : 20 분의 조건으로 가열 건조시켰다 (도 1(d) 참조).
(5) 상기 (4) 의 처리를 끝낸 기판 (30) 의 편면을, #600 의 벨트 연마지 (산쿄 이화학 제조) 를 사용한 벨트 샌더 연마에 의해, 내층 구리 패턴 (34) 의 표면이나 스루홀 (36) 의 랜드 (36a) 표면에 수지 충전제 (40) 가 남지 않도록 연마하고, 이어서, 상기 벨트 샌더 연마에 의한 흠집을 없애기 위한 버프 연마를 실시하였다. 이러한 일련의 연마를 기판의 타방의 면에 대해서도 동일하게 실시하였다 (도 2(a) 참조). 이어서, 100℃ 에서 1 시간, 120℃ 에서 3 시간, 150℃ 에서 1 시간, 180℃ 에서 7 시간의 가열 처리를 실시하여 수지 충전제 (40) 를 경화시켰다.
이와 같이 하여, 스루홀 (36) 등에 충전된 수지 충전제 (40) 의 표층부 및 내층 도체 회로 (34) 상면의 조화층 (38) 을 제거하여 기판 (30) 의 양면을 평활화한 후, 수지 충전제 (40) 와 내층 도체 회로 (34) 의 측면이 조화층 (38) 을 통하여 강고하게 밀착되고, 또 스루홀 (36) 의 내벽면과 수지 충전제 (40) 가 조화층 (38) 을 통하여 강고하게 밀착된 배선 기판을 얻었다. 즉, 이 공정에 의해, 수지 충전제 (40) 의 표면과 내층 구리 패턴 (34) 의 표면이 동일 레벨이 되도록 평탄화하였다.
(6) 다음으로, 멕사 제조의 구리 표면 조화제 (상품명 : 에칭 본드 Cz 시리즈의 「Cz-8100」) 를 기판에 분무시켜, 도체 회로 (34) 및 스루홀 (36) 의 랜드 (36a) 의 표면에 조화층 (42) 을 형성하였다 (도 2(b) 참조).
(7) 기판의 양면에, 기판보다 약간 큰 층간 수지 절연층용 수지 필름 (아지노모토사 제조 : 상품명 「ABF-45SH」) 을 기판 상에 탑재하고, 압력 0.45㎫, 온도 80℃, 압착 시간 10 초의 조건에서 가압착하여 재단한 후, 추가로, 이하의 방법으로 진공 라미네이터 장치를 이용하여 부착시킴으로써 층간 수지 절연층 (50α) 을 형성하였다 (도 2(c)). 즉, 층간 수지 절연층용 수지 필름을 기판 상에, 진공도 67Pa, 압력 0.47㎫, 온도 85℃, 압착 시간 60 초의 조건에서 본 압착하고, 그 후, 170℃, 40 분의 가열로 열경화시켰다.
(8) 다음으로, 파장 10.4㎛ 의 CO2 가스 레이저로, 빔 직경 4.0㎜, 톱 해트 모드, 펄스 폭 3∼30μ초, 마스크의 관통 구멍의 직경 1.0∼5.0㎜, 1∼3 쇼트의 조건으로, 층간 수지 절연층 (50α) 에 85㎛φ 의 비아홀용 개구 (48) 를 형성하였다 (도 3(a)).
(9) 비아홀용 개구 (48) 를 형성한 기판을, 60g/ℓ의 과망간산칼륨을 함유하는 80℃ 의 용액에 10 분간 침지시키고, 층간 수지 절연층 (50α) 의 표면에 존재하는 무기 입자를 탈락시킴으로써, 비아홀용 개구 (48) 의 내벽을 포함하는 층간 수지 절연층 (50α) 의 표면에 조화면 (50γ) 을 형성하였다 (도 3(b)).
(10) 다음으로, 상기 처리를 끝낸 기판을, 중화 용액 (시브레이사 제조) 에 침지시키고 나서 물로 세정하였다.
또한, 조면화 처리 (조화 깊이 3㎛) 한 이 기판의 표면에, 팔라듐 촉매를 부여함으로써, 층간 수지 절연층의 표면 및 비아홀용 개구 (48) 의 내벽면에 촉매핵을 부착시켰다. 즉, 상기 기판을 염화팔라듐 (PdCl2) 의 염화제1주석 (SnCl2) 을 함유하는 촉매액 중에 침지시켜 팔라듐 금속을 석출시킴으로써 촉매를 부여했 다.
(11) 다음으로, 카미무라 공업사 제조의 무전해 구리 도금 수용액 (스루캡 PEA) 중에, 촉매를 부여한 기판을 침지시켜, 조면 전체에 두께 0.3∼3.0㎛ 의 무전해 구리 도금막을 형성하여, 비아홀용 개구 (48) 의 내벽을 포함하는 층간 수지 절연층 (50α) 의 표면에 무전해 구리 도금막 (52) 이 형성된 기판을 얻었다 (도 3(c)).
(무전해 도금 조건)
34℃ 의 액체의 온도에서 45 분
(12) 상기 (11) 에서 형성한 무전해 구리 도금막 (52) 상에 시판되는 감광성 드라이 필름을 부착시키고, 마스크를 탑재하고, 100mJ/㎠ 로 노광, 0.8% 탄산나트륨으로 현상 처리하여, 두께 15㎛ 의 도금 레지스트 (54) 를 형성하였다 (도 3(d) 참조).
(13) 이어서, 레지스트 비형성 부분에 이하의 조건으로 전해 구리 도금을 실시하여, 두께 15㎛ 의 전해 구리 도금막 (56) 을 형성하였다 (도 4(a) 참조).
〔전해 도금 수용액〕
황산 180g/ℓ
황산구리 80g/ℓ
첨가제 1㎖/ℓ
(아트테크 재팬 제조, 카파라시드 GL)
〔전해 도금 조건〕
전류 밀도 1A/d㎡
시간 30 분
온도 실온
(14) 도금 레지스트 (54) 를 5% 의 KOH 로 박리 제거한 후, 그 도금 레지스트 아래의 무전해 도금막 (52) 을 황산과 과산화수소의 혼합액으로 에칭 처리하여 용해 제거하여, 무전해 구리 도금막 (52) 과 전해 구리 도금막 (56) 으로 이루어지는 두께 18㎛ 의 도체 회로 (58) 및 비어홀 (60) 을 형성하였다 (도 4(b)).
(15) 상기 (6) 과 동일한 처리를 실시하여, 도체 회로 (58) 및 비어홀 (60) 의 표면에 조화면 (62) 을 형성하였다 (도 4(c) 참조).
(16) 상기 (7)∼(15) 의 공정을 반복함으로써, 추가로 상층의 층간 수지 절연층 (150) 을 형성하고 나서 도체 회로 (158) 및 비어홀 (160) 을 형성하여, 다층 배선 기판을 얻었다 (도 4(d) 참조).
(17) 상기 (16) 에서 얻어진 기판 (30) 의 일방의 면에, 시판되는 솔더 레지스트 잉크를 하기의 인쇄 조건으로 스크린 인쇄하였다.
(인쇄 조건)
솔더 레지스트 잉크 : 상품명 「RPZ-1」, 히타치 화성 공업사 제조
스크린판 : 폴리에스테르 섬유제
스퀴즈 속도 : 100∼200㎜/초
스크린 인쇄 후, 50℃ 에서 10 분 건조시킨 후, 다른 일방의 면에도 동일한 조건으로 솔더 레지스트 잉크를 인쇄하고, 60∼70℃ 에서 20∼25 분 건조시켜, 반 경화 상태의 솔더 레지스트층 (70) 을 형성하였다 (도 5(a) 참조).
이 솔더 레지스트층 (70) 표면 중, 후술하는 바와 같은 IC 칩 실장용 도체 패드 형성 영역 (영역 면적 : 40㎟, 도체 패드수 : 1000) 에서, 도체 회로의 유무에 기인하는 요철을, 표면 조도계 (예를 들어, 상품명 「SURFCOM 480A」, 토쿄 정밀사 제조) 또는 상품명 「WYKO NT-2000」, 비코사 제조) 에 의해 측정하여, 표면의 요철의 정도를 10 지점에서 조사하고, 그 최대값을 최대 표면 거칠기로 하였다. 즉, 도 10 에 나타내는 바와 같이, X1, X2… 를 측정할 수 있는 지점을 측정점으로서 선택하였다. 그 결과를 도 9(a) 에 개략적으로 나타낸다. 이 도면으로부터 알 수 있는 사실은, 솔더 레지스트 잉크를 도포하여, 건조시킨 후의 솔더 레지스트층 (70) 의 표면은, 최대 표면 거칠기가 10㎛ 정도의 비교적으로 큰 요철면으로 되어 있다.
(18) 이어서, 상기 (17) 에서 형성한 솔더 레지스트층 (70) 의 양면에 PET 필름을 부착시키고, 이하와 같은 평탄화 처리 조건에서, PET 필름를 통하여 솔더 레지스트층에 압력을 가하여 솔더 레지스트 표면을 평탄화하였다.
(평탄화 처리 조건)
프레스 온도 : 80℃
프레스압 : 5㎫
프레스 시간 : 2 분
평탄화 처리 후의 솔더 레지스트층 (70) 의 표면 중, 상기 (17) 에서 측정한 영역과 동일한 영역을, 동일한 표면 조도계에 의해 측정하여, 평탄화 처리 후의 솔 더 레지스트층 표면의 요철의 정도를 조사하였다. 그 결과를 도 9(b) 에 개략적으로 나타낸다.
이 도면으로부터 알 수 있는 사실은, 솔더 레지스트 잉크를 도포하여, 건조시킨 후에, 평탄화 처리를 실시한 솔더 레지스트층 (70) 의 표면은, 최대 표면 거칠기가 0.3㎛ 의 요철면으로 되어 있다.
(19) 상기 (18) 에서 형성한 솔더 레지스트층 (70) 의 표면에 대해, 원 패턴 (마스크 패턴) 이 묘화된 두께 5㎜ 의 포토마스크 필름 (도시 생략) 을 밀착시켜 탑재시켜, 1000mJ/㎠ 의 자외선으로 노광하고, 10g/ℓ 의 탄산나트륨 (Na2CO3) 용액으로 현상 처리하였다. 그리고 다시, 80℃ 에서 1 시간, 100℃ 에서 1 시간, 120℃ 에서 1 시간, 150℃ 에서 3 시간의 조건으로 가열 처리하여, 도체 패드 (비어홀과 그 랜드 부분을 포함한다) 의 형성 위치에 대응한 개구 (개구 직경 : 80㎛ ; 71) 를 갖는 솔더 레지스트층 (두께 : 20㎛ ; 70) 을 형성하였다 (도 5(b) 참조).
이 실시예에서는 IC 칩 실장용 도체 패드를 형성하는 영역 (영역 면적 : 4㎜×10㎜=40㎟) 내에, 개구 직경이 80㎛ 인 도체 패드를 1000 개 형성하였다.
(20) 염화니켈 2.31×10-2mol/ℓ, 차아인산나트륨 2.84×10-1mol/ℓ, 시트르산나트륨 1.55×10-1mol/ℓ 로 이루어지는 pH=4.5 의 무전해 니켈 도금액에, 상기 기판 (30) 을 20 분간 침지시켜, 개구 (71) 로부터 노출되는 도체 회로 (158) 및 비어홀 (160) 의 표면에 두께 5㎛ 의 니켈 도금층 (도시를 생략) 을 형성하였다.
또한, 그 기판을, 시안화금칼륨 7.61×10-3mol/ℓ, 염화암모늄 1.87×10-1mol/ℓ, 시트르산나트륨 1.16×10-1mol/ℓ, 차아인산나트륨 1.70×10-1mol/ℓ 로 이루어지는 무전해 금 도금액에 80℃ 의 조건에서 7 분 20 초간 침지시켜, 니켈 도금층 상에 두께 0.03㎛ 의 금 도금층 (도시를 생략) 을 형성함으로써, 비어홀 (160) 및 도체 회로 (158) 의 표면에 도체 패드 (75) 를 형성하였다 (도 6(a) 참조).
(21) 그리고, 솔더 레지스트층 (70) 상에 메탈 마스크를 탑재하여, 인쇄법에 의해 땜납 페이스트를 인쇄하고, 메탈 마스크를 떼어낸 후, 200℃ 에서 리플로우함으로써, 개구 (71) 로부터 노출되는 도체 패드 (75) 상에 땜납 범프 (땜납체 ; 76U, 76D) 가 형성되어 이루어지는 프린트 배선판 (10) 을 형성하였다 (도 6(b) 참조).
(22) 이어서, 상기 (22) 에서 얻어진 프린트 배선판 (10) 의 땜납 범프 (76U) 에 대해, IC 칩 (90) 의 전극 (92) 이 대응하도록, IC 칩 (90) 을 탑재하고, 리플로우를 실시함으로써 IC 칩 (90) 을 부착시킨다.
(23) 그 후, IC 칩 (90) 과 프린트 배선판 (10) 의 솔더 레지스트층 사이의 간극에, 시판되는 액상의 언더필재 (밀봉 수지), 예를 들어, 상품명 「E-1172A」(에머슨 & 카밍사 제조) 를 충전함으로써, 상기 간극을 수지 밀봉하는 언더필 (88) 을 형성한다. 이 때, 언더필 (88) 이 경화되지 않을 정도의 온도로 기판을 가열하는 것이 바람직하다. 그 후, 언더필 (88) 을 경화시켰다. 마찬가지로, 리플로우에 의해 프린트 배선판 (10) 의 땜납 범프 (76D) 에 도터보드 (94) 를 부 착시킨 후, 시판되는 언더필재를 충전함으로써 언더필 (88) 을 형성하였다.
마지막으로, 언더필 (88) 을 경화시킴으로써, IC 칩 등의 전자 부품이 실장된 프린트 배선판 (10) 으로 하였다.
(실시예 2)
IC 칩 실장용 도체 패드를 형성하는 영역 (C4 에어리어) 에 대응하는 솔더 레지스트층의 영역 (전자 부품 실장 영역) 의 면적을 70㎟ 로 하고, 또한, 그 실장 영역 내에 형성한 도체 패드의 개수를 2000 개 (IC 칩의 전극수와 동일 수) 로 한 것 이외에는, 실시예 1 과 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 표면은, 최대 거칠기가 0.5㎛ 인 요철면으로 형성되었다.
(실시예 3)
IC 칩 실장용 도체 패드를 형성하는 영역 (C4 에어리어) 에 대응하는 솔더 레지스트층의 영역 (전자 부품 실장 영역) 의 면적을 130㎟ 로 하고, 또한, 그 실장 영역 내에 형성한 도체 패드의 개수를 4000 개로 한 것 이외에는, 실시예 1 과 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 표면은, 최대 거칠기가 0.4㎛ 인 요철면으로 형성되었다.
(실시예 4)
IC 칩 실장용 도체 패드를 형성하는 영역 (C4 에어리어) 에 대응하는 솔더 레지스트층의 영역 (전자 부품 실장 영역) 의 면적을 310㎟ 로 하고, 또한, 그 실 장 영역 내에 형성한 도체 패드의 개수를 10000 개로 한 것 이외에는, 실시예 1 과 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 표면은, 최대 거칠기가 0.5㎛ 인 요철면으로 형성되었다.
(실시예 5)
IC 칩 실장용 도체 패드를 형성하는 영역 (C4 에어리어) 에 대응하는 솔더 레지스트층의 영역 (전자 부품 실장 영역) 의 면적을 900㎟ 로 하고, 또한, 그 실장 영역 내에 형성한 도체 패드의 개수를 30000 개로 한 것 이외에는, 실시예 1 과 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 표면은, 최대 거칠기가 0.5㎛ 인 요철면으로 형성되었다.
(실시예 6)
솔더 레지스트층을 평탄화할 때의 프레스 온도를 60℃ 로 한 것 이외에는, 실시예 1 과 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 표면은, 최대 거칠기가 0.7㎛ 인 요철면으로 형성되었다.
(실시예 7)
솔더 레지스트층을 평탄화할 때의 프레스 온도를 60℃ 로 한 것 이외에는, 실시예 2 와 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 표면은, 최대 거칠기 가 0.8㎛ 인 요철면으로 형성되었다.
(실시예 8)
솔더 레지스트층을 평탄화할 때의 프레스 온도를 60℃ 로 한 것 이외에는, 실시예 3 과 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 표면은, 최대 거칠기가 0.8㎛ 인 요철면으로 형성되었다.
(실시예 9)
솔더 레지스트층을 평탄화할 때의 프레스 온도를 60℃ 로 한 것 이외에는, 실시예 4 와 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 표면은, 최대 거칠기가 0.7㎛ 인 요철면으로 형성되었다.
(실시예 10)
솔더 레지스트층을 평탄화할 때의 프레스 온도를 60℃ 로 한 것 이외에는, 실시예 5 와 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 표면은, 최대 거칠기가 0.8㎛ 인 요철면으로 형성되었다.
(실시예 11)
솔더 레지스트층을 평탄화할 때의 프레스 압력을 3㎫ 로 한 것 이외에는, 실시예 1 과 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 표면은, 최대 거칠기 가 2.0㎛ 인 요철면으로 형성되었다.
(실시예 12)
솔더 레지스트층을 평탄화할 때의 프레스 압력을 3㎫ 로 한 것 이외에는, 실시예 2 와 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 표면은, 최대 거칠기가 2.0㎛ 인 요철면으로 형성되었다.
(실시예 13)
솔더 레지스트층을 평탄화할 때의 프레스 압력을 3㎫ 로 한 것 이외에는, 실시예 3 과 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 표면은, 최대 거칠기가 2.0㎛ 인 요철면으로 형성되었다.
(실시예 14)
솔더 레지스트층을 평탄화할 때의 프레스 압력을 3㎫ 로 한 것 이외에는, 실시예 4 와 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 표면은, 최대 거칠기가 2.1㎛ 인 요철면으로 형성되었다.
(실시예 15)
솔더 레지스트층을 평탄화할 때의 프레스 압력을 3㎫ 로 한 것 이외에는, 실시예 5 와 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 표면은, 최대 거칠기 가 2.2㎛ 인 요철면으로 형성되었다.
(실시예 16)
솔더 레지스트층을 평탄화할 때의 프레스 압력을 1㎫ 로 한 것 이외에는, 실시예 1 과 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 표면은, 최대 거칠기가 4.8㎛ 인 요철면으로 형성되었다.
(실시예 17)
솔더 레지스트층을 평탄화할 때의 프레스 압력을 1㎫ 로 한 것 이외에는, 실시예 2 와 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 표면은, 최대 거칠기가 4.7㎛ 인 요철면으로 형성되었다.
(실시예 18)
솔더 레지스트층을 평탄화할 때의 프레스 압력을 1㎫ 로 한 것 이외에는, 실시예 3 과 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 표면은, 최대 거칠기가 5.0㎛ 인 요철면으로 형성되었다.
(실시예 19)
솔더 레지스트층을 평탄화할 때의 프레스 압력을 1㎫ 로 한 것 이외에는, 실시예 4 와 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 표면은, 최대 거칠기 가 4.9㎛ 인 요철면으로 형성되었다.
(실시예 20)
솔더 레지스트층을 평탄화할 때의 프레스 압력을 1㎫ 로 한 것 이외에는, 실시예 5 와 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 표면은, 최대 거칠기가 5.0㎛ 인 요철면으로 형성되었다.
(실시예 21)
솔더 레지스트층을 평탄화할 때의 프레스 압력을 1㎫ 로 하고, 프레스 온도를 60℃ 로 한 것 이외에는, 실시예 1 과 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 표면은, 최대 거칠기가 7.0㎛ 인 요철면으로 형성되었다.
(실시예 22)
솔더 레지스트층을 평탄화할 때의 프레스 압력을 1㎫ 로 하고, 프레스 온도를 60℃ 로 한 것 이외에는, 실시예 2 와 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 표면은, 최대 거칠기가 7.2㎛ 인 요철면으로 형성되었다.
(실시예 23)
솔더 레지스트층을 평탄화할 때의 프레스 압력을 1㎫ 로 하고, 프레스 온도 를 60℃ 로 한 것 이외에는, 실시예 3 과 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 표면은, 최대 거칠기가 7.3㎛ 인 요철면으로 형성되었다.
(실시예 24)
솔더 레지스트층을 평탄화할 때의 프레스 압력을 1㎫ 로 하고, 프레스 온도를 60℃ 로 한 것 이외에는, 실시예 4 와 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 표면은, 최대 거칠기가 7.5㎛ 인 요철면으로 형성되었다.
(실시예 25)
솔더 레지스트층을 평탄화할 때의 프레스 압력을 1㎫ 로 하고, 프레스 온도를 60℃ 로 한 것 이외에는, 실시예 5 와 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 표면은, 최대 거칠기가 7.5㎛ 인 요철면으로 형성되었다.
(실시예 26)
상기 실시예 1 의 공정 (18) 에서 형성한 솔더 레지스트층 (70) 의 평탄화된 표면에, 이하와 같은 조건에서 과망간산칼륨 용액을 사용한 조화 처리를 실시하여, 솔더 레지스트 표면을 조면화한 것 이외에는, 실시예 1 과 동일하게 하여, 프린트 배선판을 제조하였다.
(조화 처리 조건)
조화액 : 과망간산칼륨 용액
농도 : 60g/ℓ
액온 : 60℃
침지 시간 : 1 분
또한, 조화 처리 후의 솔더 레지스트층 (70) 의 표면 중, 실시예 1 의 공정 (18) 에서 측정한 영역 중의 한정된 영역을, 동일한 표면 조도계에 의해 측정하여, 조화 처리 후의 솔더 레지스트층 표면의 요철의 정도를 조사하였다. 그 결과를 도 9(c) 에 개략적으로 나타낸다.
단, 측정 지점은 도체 회로 (패드) 형성 영역에 대응한 솔더 레지스트층 표면 및 도체 회로 비형성 영역에 대응한 솔더 레지스트층 표면이고, 도체 회로 형성 영역과 도체 회로 비형성 영역 경계 부근에서는 측정하지 않았다.
이 도면으로부터 알 수 있는 사실은, 평탄화된 표면 상에 형성된 조화면은, 최대 표면 거칠기 (Rmax : 도 9(c) 참조) 가 0.25㎛, 산술 평균 거칠기 (Ra) 로 0.2㎛ 정도의 요철면으로 되어 있다.
(실시예 27)
IC 칩 실장용 도체 패드를 형성하는 영역 (C4 에어리어) 에 대응하는 솔더 레지스트층의 영역 (전자 부품 실장 영역) 의 면적을 70㎟ 로 하고, 또한, 그 실장 영역 내에 형성한 도체 패드의 개수를 2000 개 (IC 칩의 전극수와 동일 수) 로 한 것 이외에는, 실시예 26 과 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 평탄화된 표면은, 최대 표면 거칠기가 0.5㎛ 인 요철면으로 형성됨과 함께, 조화 처리된 표면은, 최대 표면 거칠기가 0.25㎛, 산술 평균 거칠기 (Ra) 로 0.2㎛ 정도인 요철면으로 형성되었다.
(실시예 28)
IC 칩 실장용 도체 패드를 형성하는 영역 (C4 에어리어) 에 대응하는 솔더 레지스트층의 영역 (전자 부품 실장 영역) 의 면적을 130㎟ 로 하고, 또한, 그 실장 영역 내에 형성한 도체 패드의 개수를 4000 개로 한 것 이외에는, 실시예 26 과 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 평탄화된 표면은, 최대 표면 거칠기가 0.4㎛ 인 요철면으로 형성됨과 함께, 조화 처리된 표면은, 최대 표면 거칠기가 0.25㎛, 산술 평균 거칠기 (Ra) 로 0.2㎛ 정도인 요철면으로 형성되었다.
(실시예 29)
IC 칩 실장용 도체 패드를 형성하는 영역 (C4 에어리어) 에 대응하는 솔더 레지스트층의 영역 (전자 부품 실장 영역) 의 면적을 310㎟ 로 하고, 또한, 그 실장 영역 내에 형성한 도체 패드의 개수를 10000 개로 한 것 이외에는, 실시예 26 과 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 평탄화된 표면은, 최 대 표면 거칠기가 0.5㎛ 인 요철면으로 형성됨과 함께, 조화 처리된 표면은, 최대 표면 거칠기가 0.25㎛, 산술 평균 거칠기 (Ra) 로 0.2㎛ 정도인 요철면으로 형성되었다.
(실시예 30)
IC 칩 실장용 도체 패드를 형성하는 영역 (C4 에어리어) 에 대응하는 솔더 레지스트층의 영역 (전자 부품 실장 영역) 의 면적을 1200㎟ 로 하고, 또한, 그 실장 영역 내에 형성한 도체 패드의 개수를 30000 개로 한 것 이외에는, 실시예 26 과 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 평탄화된 표면은, 최대 표면 거칠기가 0.5㎛ 인 요철면으로 형성됨과 함께, 조화 처리된 표면은, 최대 표면 거칠기가 0.25㎛, 산술 평균 거칠기 (Ra) 로 0.2㎛ 정도인 요철면으로 형성되었다.
(실시예 31)
솔더 레지스트층을 평탄화할 때의 프레스 온도를 60℃ 로 하고, 그 평탄화된 표면을 조화 처리할 때의 침지 시간을 1.5 분으로 한 것 이외에는, 실시예 26 과 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 평탄화된 표면은, 최대 표면 거칠기가 0.7㎛ 인 요철면으로 형성됨과 함께, 조화 처리된 표면은, 최대 표면 거칠기가 0.4㎛, 산술 평균 거칠기 (Ra) 로 0.3㎛ 정도인 요철면으로 형성되었다.
(실시예 32)
솔더 레지스트층을 평탄화할 때의 프레스 온도를 60℃ 로 하고, 그 평탄화된 표면을 조화 처리할 때의 침지 시간을 1.5 분으로 한 것 이외에는, 실시예 27 과 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 평탄화된 표면은, 최대 표면 거칠기가 0.8㎛ 인 요철면으로 형성됨과 함께, 조화 처리된 표면은, 최대 표면 거칠기가 0.4㎛, 산술 평균 거칠기 (Ra) 로 0.3㎛ 정도인 요철면으로 형성되었다.
(실시예 33)
솔더 레지스트층을 평탄화할 때의 프레스 온도를 60℃ 로 하고, 그 평탄화된 표면을 조화 처리할 때의 침지 시간을 1.5 분으로 한 것 이외에는, 실시예 28 과 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 평탄화된 표면은, 최대 표면 거칠기가 0.8㎛ 인 요철면으로 형성됨과 함께, 조화 처리된 표면은, 최대 표면 거칠기가 0.4㎛, 산술 평균 거칠기 (Ra) 로 0.3㎛ 정도인 요철면으로 형성되었다.
(실시예 34)
솔더 레지스트층을 평탄화할 때의 프레스 온도를 60℃ 로 하고, 그 평탄화된 표면을 조화 처리할 때의 침지 시간을 2.0 분으로 한 것 이외에는, 실시예 29 와 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 평탄화된 표면은, 최대 표면 거칠기가 0.7㎛ 인 요철면으로 형성됨과 함께, 조화된 표면은, 최대 표면 거칠기가 0.45㎛, 산술 평균 거칠기 (Ra) 로 0.4㎛ 정도인 요철면으로 형성되었다.
(실시예 35)
솔더 레지스트층을 평탄화할 때의 프레스 온도를 60℃ 로 하고, 그 평탄화된 표면을 조화 처리할 때의 침지 시간을 2.5 분으로 한 것 이외에는, 실시예 30 과 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 평탄화된 표면은, 최대 표면 거칠기가 0.8㎛ 인 요철면으로 형성됨과 함께, 조화 처리된 표면은, 최대 표면 거칠기가 0.55㎛, 산술 평균 거칠기 (Ra) 로 0.5㎛ 정도인 요철면으로 형성되었다.
(실시예 36)
솔더 레지스트층을 평탄화할 때의 프레스 압력을 3㎫ 로 하고, 그 평탄화된 표면을 조화 처리할 때의 침지 시간을 2.0 분으로 한 것 이외에는, 실시예 26 과 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 평탄화된 표면은, 최대 표면 거칠기가 3.0㎛ 인 요철면으로 형성됨과 함께, 조화 처리된 표면은, 최대 표면 거칠기가 0.45㎛, 산술 평균 거칠기 (Ra) 로 0.35㎛ 정도인 요철면으로 형성되었다.
(실시예 37)
솔더 레지스트층을 평탄화할 때의 프레스 압력을 3㎫ 로 하고, 그 평탄화된 표면을 조화 처리할 때의 침지 시간을 2.0 분으로 한 것 이외에는, 실시예 27 과 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 평탄화된 표면은, 최대 표면 거칠기가 3.0㎛ 인 요철면으로 형성됨과 함께, 조화 처리된 표면은, 최대 표면 거칠기가 0.45㎛, 산술 평균 거칠기 (Ra) 로 0.4㎛ 정도인 요철면으로 형성되었다.
(실시예 38)
솔더 레지스트층을 평탄화할 때의 프레스 압력을 3㎫ 로 하고, 그 평탄화된 표면을 조화 처리할 때의 침지 시간을 2.0 분으로 한 것 이외에는, 실시예 28 과 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 평탄화된 표면은, 최대 표면 거칠기가 3.0㎛ 인 요철면으로 형성됨과 함께, 조화 처리된 표면은, 최대 표면 거칠기가 0.5㎛, 산술 평균 거칠기 (Ra) 로 0.4㎛ 정도인 요철면으로 형성되었다.
(실시예 39)
솔더 레지스트층을 평탄화할 때의 프레스 압력을 3㎫ 로 하고, 그 평탄화된 표면을 조화 처리할 때의 침지 시간을 1.5 분으로 한 것 이외에는, 실시예 29 와 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 평탄화된 표면은, 최 대 표면 거칠기가 3.1㎛ 인 요철면으로 형성됨과 함께, 조화 처리된 표면은, 최대 표면 거칠기가 0.4㎛, 산술 평균 거칠기 (Ra) 로 0.3㎛ 정도인 요철면으로 형성되었다.
(실시예 40)
솔더 레지스트층을 평탄화할 때의 프레스 압력을 3㎫ 로 하고, 그 평탄화된 표면을 조화 처리할 때의 침지 시간을 1.0 분으로 한 것 이외에는, 실시예 30 과 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 평탄화된 표면은, 최대 표면 거칠기가 3.2㎛ 인 요철면으로 형성됨과 함께, 조화 처리된 표면은, 최대 표면 거칠기가 0.25㎛, 산술 평균 거칠기 (Ra) 로 0.2㎛ 정도인 요철면으로 형성되었다.
(실시예 41)
솔더 레지스트층을 평탄화할 때의 프레스 압력을 1㎫ 로 하고, 그 평탄화된 표면을 조화 처리할 때의 침지 시간을 2.5 분으로 한 것 이외에는, 실시예 26 과 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 평탄화된 표면은, 최대 표면 거칠기가 4.8㎛ 인 요철면으로 형성됨과 함께, 조화 처리된 표면은, 최대 표면 거칠기가 0.55㎛, 산술 평균 거칠기 (Ra) 로 0.5㎛ 정도인 요철면으로 형성되었다.
(실시예 42)
솔더 레지스트층을 평탄화할 때의 프레스 압력을 1㎫ 로 하고, 그 평탄화된 표면을 조화 처리할 때의 침지 시간을 1 분으로 한 것 이외에는, 실시예 27 과 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 평탄화된 표면은, 최대 표면 거칠기가 4.7㎛ 인 요철면으로 형성됨과 함께, 조화 처리된 표면은, 최대 표면 거칠기가 0.25㎛, 산술 평균 거칠기 (Ra) 로 0.2㎛ 정도인 요철면으로 형성되었다.
(실시예 43)
솔더 레지스트층을 평탄화할 때의 프레스 압력을 1㎫ 로 하고, 그 평탄화된 표면을 조화 처리할 때의 침지 시간을 1.5 분으로 한 것 이외에는, 실시예 28 과 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 평탄화된 표면은, 최대 표면 거칠기가 5.0㎛ 인 요철면으로 형성됨과 함께, 조화 처리된 표면은, 최대 표면 거칠기가 0.4㎛, 산술 평균 거칠기 (Ra) 로 0.35㎛ 정도인 요철면으로 형성되었다.
(실시예 44)
솔더 레지스트층을 평탄화할 때의 프레스 압력을 1㎫ 로 하고, 그 평탄화된 표면을 조화 처리할 때의 침지 시간을 1.0 분으로 한 것 이외에는, 실시예 29 와 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 평탄화된 표면은, 최 대 표면 거칠기가 4.9㎛ 인 요철면으로 형성됨과 함께, 조화 처리된 표면은, 최대 표면 거칠기가 0.25㎛, 산술 평균 거칠기 (Ra) 로 0.2㎛ 정도인 요철면으로 형성되었다.
(실시예 45)
솔더 레지스트층을 평탄화할 때의 프레스 압력을 1㎫ 로 하고, 그 평탄화된 표면을 조화 처리할 때의 침지 시간을 2.5 분으로 한 것 이외에는, 실시예 30 과 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 평탄화된 표면은, 최대 표면 거칠기가 5.0㎛ 인 요철면으로 형성됨과 함께, 조화 처리된 표면은, 최대 표면 거칠기가 0.55㎛, 산술 평균 거칠기 (Ra) 로 0.5㎛ 정도인 요철면으로 형성되었다.
(실시예 46)
솔더 레지스트층을 평탄화할 때의 프레스 압력을 1㎫ 로 하고, 프레스 온도를 60℃ 로 하고, 그 평탄화된 표면을 조화 처리할 때의 침지 시간을 2.0 분으로 한 것 이외에는, 실시예 26 과 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 평탄화된 표면은, 최대 표면 거칠기가 7.0㎛ 인 요철면으로 형성됨과 함께, 조화 처리된 표면은, 최대 표면 거칠기가 0.45㎛, 산술 평균 거칠기 (Ra) 로 0.4㎛ 정도인 요철면으로 형성되었다.
(실시예 47)
솔더 레지스트층을 평탄화할 때의 프레스 압력을 1㎫ 로 하고, 프레스 온도를 60℃ 로 하고, 그 평탄화된 표면을 조화 처리할 때의 침지 시간을 1.5 분으로 한 것 이외에는, 실시예 27 과 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 평탄화된 표면은, 최대 표면 거칠기가 7.2㎛ 인 요철면으로 형성됨과 함께, 조화 처리된 표면은, 최대 표면 거칠기가 0.35㎛, 산술 평균 거칠기 (Ra) 로 0.3㎛ 정도인 요철면으로 형성되었다.
(실시예 48)
솔더 레지스트층을 평탄화할 때의 프레스 압력을 1㎫ 로 하고, 프레스 온도를 60℃ 로 하고, 그 평탄화된 표면을 조화 처리할 때의 침지 시간을 1.0 분으로 한 것 이외에는, 실시예 28 과 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 평탄화된 표면은, 최대 표면 거칠기가 7.3㎛ 인 요철면으로 형성됨과 함께, 조화 처리된 표면은, 최대 표면 거칠기가 0.25㎛, 산술 평균 거칠기 (Ra) 로 0.2㎛ 정도인 요철면으로 형성되었다.
(실시예 49)
솔더 레지스트층을 평탄화할 때의 프레스 압력을 1㎫ 로 하고, 프레스 온도를 60℃ 로 하고, 그 평탄화된 표면을 조화 처리할 때의 침지 시간을 1.5 분으로 한 것 이외에는, 실시예 29 와 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 평탄화된 표면은, 최 대 표면 거칠기가 7.5㎛ 인 요철면으로 형성됨과 함께, 조화 처리된 표면은, 최대 표면 거칠기가 0.4㎛, 산술 평균 거칠기 (Ra) 로 0.3㎛ 정도인 요철면으로 형성되었다.
(실시예 50)
솔더 레지스트층을 평탄화할 때의 프레스 압력을 1㎫ 로 하고, 프레스 온도를 60℃ 로 하고, 그 평탄화된 표면을 조화 처리할 때의 침지 시간을 1.0 분으로 한 것 이외에는, 실시예 30 과 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 평탄화된 표면은, 최대 표면 거칠기가 7.5㎛ 인 요철면으로 형성됨과 함께, 조화 처리된 표면은, 최대 표면 거칠기가 0.25㎛, 산술 평균 거칠기 (Ra) 로 0.2㎛ 정도인 요철면으로 형성되었다.
(실시예 51)
솔더 레지스트층의 평탄화된 표면을 조화 처리할 때의 침지 시간을 2.75 분으로 한 것 이외에는, 실시예 31 과 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 평탄화된 표면은, 최대 표면 거칠기가 0.7㎛ 인 요철면으로 형성됨과 함께, 조화 처리된 표면은, 최대 표면 거칠기가 0.6㎛, 산술 평균 거칠기 (Ra) 로 0.55㎛ 정도인 요철면으로 형성되었다.
(실시예 52)
솔더 레지스트층의 평탄화된 표면을 조화 처리할 때의 침지 시간을 3.0 분으 로 한 것 이외에는, 실시예 32 와 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 평탄화된 표면은, 최대 표면 거칠기가 0.8㎛ 인 요철면으로 형성됨과 함께, 조화 처리된 표면은, 최대 표면 거칠기가 0.65㎛, 산술 평균 거칠기 (Ra) 로 0.55㎛ 정도인 요철면으로 형성되었다.
(실시예 53)
솔더 레지스트층의 평탄화된 표면을 조화 처리할 때의 침지 시간을 2.75 분으로 한 것 이외에는, 실시예 33 과 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 평탄화된 표면은, 최대 표면 거칠기가 0.8㎛ 인 요철면으로 형성됨과 함께, 조화 처리된 표면은, 최대 표면 거칠기가 0.6㎛, 산술 평균 거칠기 (Ra) 로 0.55㎛ 정도인 요철면으로 형성되었다.
(실시예 54)
솔더 레지스트층의 평탄화된 표면을 조화 처리할 때의 침지 시간을 2.75 분으로 한 것 이외에는, 실시예 34 와 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 평탄화된 표면은, 최대 표면 거칠기가 0.7㎛ 인 요철면으로 형성됨과 함께, 조화 처리된 표면은, 최대 표면 거칠기가 0.6㎛, 산술 평균 거칠기 (Ra) 로 0.55㎛ 정도인 요철면으로 형성되었다.
(실시예 55)
솔더 레지스트층의 평탄화된 표면을 조화 처리할 때의 침지 시간을 3.25 분으로 한 것 이외에는, 실시예 35 와 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 평탄화된 표면은, 최대 표면 거칠기가 0.8㎛ 인 요철면으로 형성됨과 함께, 조화 처리된 표면은, 최대 표면 거칠기가 0.65㎛, 산술 평균 거칠기 (Ra) 로 0.6㎛ 정도인 요철면으로 형성되었다.
(실시예 56)
솔더 레지스트층의 평탄화된 표면을 조화 처리할 때의 침지 시간을 4.0 분으로 한 것 이외에는, 실시예 36 과 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 평탄화된 표면은, 최대 표면 거칠기가 3.0㎛ 인 요철면으로 형성됨과 함께, 조화 처리된 표면은, 최대 표면 거칠기가 0.8㎛, 산술 평균 거칠기 (Ra) 로 0.7㎛ 정도인 요철면으로 형성되었다.
(실시예 57)
솔더 레지스트층의 평탄화된 표면을 조화 처리할 때의 침지 시간을 3.5 분으로 한 것 이외에는, 실시예 37 과 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 평탄화된 표면은, 최대 표면 거칠기가 3.0㎛ 인 요철면으로 형성됨과 함께, 조화 처리된 표면은, 최대 표면 거칠기가 0.8㎛, 산술 평균 거칠기 (Ra) 로 0.65㎛ 정도인 요철면으로 형성되었다.
(실시예 58)
솔더 레지스트층의 평탄화된 표면을 조화 처리할 때의 침지 시간을 3.25 분으로 한 것 이외에는, 실시예 38 과 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 평탄화된 표면은, 최대 표면 거칠기가 3.0㎛ 인 요철면으로 형성됨과 함께, 조화 처리된 표면은, 최대 표면 거칠기가 0.7㎛, 산술 평균 거칠기 (Ra) 로 0.6㎛ 정도인 요철면으로 형성되었다.
(실시예 59)
솔더 레지스트층의 평탄화된 표면을 조화 처리할 때의 침지 시간을 3.5 분으로 한 것 이외에는, 실시예 39 와 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 평탄화된 표면은, 최대 표면 거칠기가 3.1㎛ 인 요철면으로 형성됨과 함께, 조화 처리된 표면은, 최대 표면 거칠기가 0.8㎛, 산술 평균 거칠기 (Ra) 로 0.65㎛ 정도인 요철면으로 형성되었다.
(실시예 60)
솔더 레지스트층의 평탄화된 표면을 조화 처리할 때의 침지 시간을 4.0 분으로 한 것 이외에는, 실시예 40 과 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 평탄화된 표면은, 최대 표면 거칠기가 3.2㎛ 인 요철면으로 형성됨과 함께, 조화 처리된 표면은, 최대 표면 거칠기가 0.8㎛, 산술 평균 거칠기 (Ra) 로 0.7㎛ 정도인 요철면으로 형성되 었다.
(실시예 61)
솔더 레지스트층의 평탄화된 표면을 조화 처리할 때의 침지 시간을 3.0 분으로 한 것 이외에는, 실시예 41 과 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 평탄화된 표면은, 최대 표면 거칠기가 4.8㎛ 인 요철면으로 형성됨과 함께, 조화 처리된 표면은, 최대 표면 거칠기가 0.65㎛, 산술 평균 거칠기 (Ra) 로 0.55㎛ 정도인 요철면으로 형성되었다.
(실시예 62)
솔더 레지스트층의 평탄화된 표면을 조화 처리할 때의 침지 시간을 2.75 분으로 한 것 이외에는, 실시예 42 와 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 평탄화된 표면은, 최대 표면 거칠기가 4.7㎛ 인 요철면으로 형성됨과 함께, 조화 처리된 표면은, 최대 표면 거칠기가 0.6㎛, 산술 평균 거칠기 (Ra) 로 0.55㎛ 정도인 요철면으로 형성되었다.
(실시예 63)
솔더 레지스트층의 평탄화된 표면을 조화 처리할 때의 침지 시간을 3.25 분으로 한 것 이외에는, 실시예 43 과 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 평탄화된 표면은, 최대 표면 거칠기가 5.0㎛ 인 요철면으로 형성됨과 함께, 조화 처리된 표면은, 최대 표면 거칠기가 0.7㎛, 산술 평균 거칠기 (Ra) 로 0.6㎛ 정도인 요철면으로 형성되었다.
(실시예 64)
솔더 레지스트층의 평탄화된 표면을 조화 처리할 때의 침지 시간을 3.0 분으로 한 것 이외에는, 실시예 44 와 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 평탄화된 표면은, 최대 표면 거칠기가 4.9㎛ 인 요철면으로 형성됨과 함께, 조화 처리된 표면은, 최대 표면 거칠기가 0.65㎛, 산술 평균 거칠기 (Ra) 로 0.55㎛ 정도인 요철면으로 형성되었다.
(실시예 65)
솔더 레지스트층의 평탄화된 표면을 조화 처리할 때의 침지 시간을 4.0 분으로 한 것 이외에는, 실시예 45 와 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 평탄화된 표면은, 최대 표면 거칠기가 5.0㎛ 인 요철면으로 형성됨과 함께, 조화 처리된 표면은, 최대 표면 거칠기가 0.8㎛, 산술 평균 거칠기 (Ra) 로 0.7㎛ 정도인 요철면으로 형성되었다.
(실시예 66)
솔더 레지스트층의 평탄화된 표면을 조화 처리할 때의 침지 시간을 3.75 분으로 한 것 이외에는, 실시예 46 과 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 평탄화된 표면은, 최 대 표면 거칠기가 7.0㎛ 인 요철면으로 형성됨과 함께, 조화 처리된 표면은, 최대 표면 거칠기가 0.75㎛, 산술 평균 거칠기 (Ra) 로 0.65㎛ 정도인 요철면으로 형성되었다.
(실시예 67)
솔더 레지스트층의 평탄화된 표면을 조화 처리할 때의 침지 시간을 3.0 분으로 한 것 이외에는, 실시예 47 과 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 평탄화된 표면은, 최대 표면 거칠기가 7.2㎛ 인 요철면으로 형성됨과 함께, 조화 처리된 표면은, 최대 표면 거칠기가 0.7㎛, 산술 평균 거칠기 (Ra) 로 0.55㎛ 정도인 요철면으로 형성되었다.
(실시예 68)
솔더 레지스트층의 평탄화된 표면을 조화 처리할 때의 침지 시간을 2.75 분으로 한 것 이외에는, 실시예 48 과 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 평탄화된 표면은, 최대 표면 거칠기가 7.3㎛ 인 요철면으로 형성됨과 함께, 조화 처리된 표면은, 최대 표면 거칠기가 0.6㎛, 산술 평균 거칠기 (Ra) 로 0.55㎛ 정도인 요철면으로 형성되었다.
(실시예 69)
솔더 레지스트층의 평탄화된 표면을 조화 처리할 때의 침지 시간을 3.5 분으로 한 것 이외에는, 실시예 49 와 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 평탄화된 표면은, 최대 표면 거칠기가 7.5㎛ 인 요철면으로 형성됨과 함께, 조화 처리된 표면은, 최대 표면 거칠기가 0.75㎛, 산술 평균 거칠기 (Ra) 로 0.65㎛ 정도인 요철면으로 형성되었다.
(실시예 70)
솔더 레지스트층의 평탄화된 표면을 조화 처리할 때의 침지 시간을 3.5 분으로 한 것 이외에는, 실시예 30 과 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 평탄화된 표면은, 최대 표면 거칠기가 7.5㎛ 인 요철면으로 형성됨과 함께, 조화 처리된 표면은, 최대 표면 거칠기가 0.7㎛, 산술 평균 거칠기 (Ra) 로 0.65㎛ 정도인 요철면으로 형성되었다.
(실시예 71)
솔더 레지스트층의 평탄화된 표면을 조화 처리할 때의 침지 시간을 12 분으로 한 것 이외에는, 실시예 26 과 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 실시예에 있어서의 전자 부품 실장 영역 내의 평탄화된 표면은, 최대 표면 거칠기가 0.3㎛ 인 요철면으로 형성됨과 함께, 조화 처리된 표면은, 최대 표면 거칠기가 3.0㎛, 산술 평균 거칠기 (Ra) 로 2.3㎛ 정도인 요철면으로 형성되었다.
(비교예 1)
솔더 레지스트층의 평탄화 처리 및 조화 처리를 실시하지 않은 것 이외에는, 실시예 1 과 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 비교예에 있어서의 전자 부품 실장 영역 내의 표면은, 최대 표면 거칠기가 9.8㎛ 인 요철면으로 형성되었다.
(비교예 2)
솔더 레지스트층의 평탄화 처리 및 조화 처리를 실시하지 않은 것 이외에는, 실시예 2 와 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 비교예에 있어서의 전자 부품 실장 영역 내의 표면은, 최대 표면 거칠기가 9.6㎛ 인 요철면으로 형성되었다.
(비교예 3)
솔더 레지스트층의 평탄화 처리 및 조화 처리를 실시하지 않은 것 이외에는, 실시예 3 과 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 비교예에 있어서의 전자 부품 실장 영역 내의 표면은, 최대 표면 거칠기가 10.0㎛ 인 요철면으로 형성되었다.
(비교예 4)
솔더 레지스트층의 평탄화 처리 및 조화 처리를 실시하지 않은 것 이외에는, 실시예 4 와 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 비교예에 있어서의 전자 부품 실장 영역 내의 표면은, 최대 표면 거칠기가 9.8㎛ 인 요철면으로 형성되었다.
(비교예 5)
솔더 레지스트층의 평탄화 처리 및 조화 처리를 실시하지 않은 것 이외에는, 실시예 5 와 동일하게 하여 프린트 배선판을 제조하였다.
또한, 이 비교예에 있어서의 전자 부품 실장 영역 내의 표면은, 최대 표면 거칠기가 10.0㎛ 인 요철면으로 형성되었다.
상기 실시예 1∼71 및 비교예 1∼5 에 따라 제조한 프린트 배선판에 대하여, 언더필 내의 포이드수를 측정하는 시험, 내히트 사이클성 (접속 신뢰성) 및 전기 접속성을 평가하기 위한 각 시험을 이하와 같이 실시하였다. 각 시험의 측정 결과는, 표 1∼표 4 에 나타낸다.
(평가 시험 1)
실시예 1∼71 및 비교예 1∼5 에 따라 제조한 프린트 배선판에 대하여, 솔더 레지스트층과 실장 IC 칩 사이에 충전된 언더필 내부를, X 선 TV 시스템 (시마즈 제작소 제조, 상품명 「SMX-100」) 을 이용하여 관찰하여, 존재하는 포이드수를 측정하였다.
(평가 시험 2)
실시예 1∼71 및 비교예 1∼5 에 따라 제조한 프린트 배선판에 대하여, 독립된 범프간에 전압을 인가하면서, HAST 시험 (고온ㆍ고습ㆍ바이어스 시험 : 85℃/85%/3.3V) 에 투입하여, 50 시간 후, 100 시간 후, 200 시간 후의 독립된 범프간 (150㎛ 피치) 의 절연 저항을 각각 측정하였다.
여기에서, HAST 시험 후의 절연 저항이, 107Ω 이상인 경우에는 ○, 107Ω 미만인 경우에는 × 로 한다. 또한, 50 시간 후의 측정값이 107Ω 이상인 것이 절 연 저항에 대한 목표값이다.
(평가 시험 3)
실시예 1∼71 및 비교예 1∼5 에 따라 제조한 프린트 배선판에 대하여, 각각 100 개 준비하여 도통 테스트를 실시하였다.
다음으로, 각각의 양품(良品)을 각 10 개 랜덤하게 꺼내어, -55℃×5 분⇔125℃×5 분의 히트 사이클 시험을 500 회, 1000 회, 2000 회 실시하여, 프린트 배선판의 이면 (IC 실장면과는 반대면) 으로부터 IC 칩을 통하여 다시 프린트 배선판의 이면으로 연결되어 있는 특정 회로의 접속 저항의 변화량을 측정하여, 전기적 접속성을 조사하였다.
또한, 접속 저항의 변화량은, ((히트 사이클 후의 접속 저항값-초기값의 접속 저항값)/초기값의 접속 저항값)×100 으로 나타나고, 10 개의 양품 중 1 개라도 그 값이 10% 를 초과한 경우에는, 전기적 접속성이 불량으로 간주되어 × 로 나타내고, 10 개 모든 값이 10% 이하인 경우에는, 전기적 접속성이 양호로 간주되어 ○ 로 나타냈다.
Figure 112007087570985-PCT00001
Figure 112007087570985-PCT00002
Figure 112007087570985-PCT00003
Figure 112007087570985-PCT00004
상기 평가 시험 1 의 결과로부터, 솔더 레지스트층의 평탄화된 표면의 최대 표면 거칠기가 작을수록, 언더필 내의 보이드수가 적어진다는 사실이 확인되었다.
또, 상기 평가 시험 2 의 결과로부터, 솔더 레지스트층의 평탄화된 표면의 최대 표면 거칠기가 특정 범위 내에 있으며, 또한 조화 처리된 표면의 산술 평균 거칠기 (Ra) 가 특정 범위 내에 있는 경우에, HAST 시험 후의 독립된 범프간의 절연 저항이 양호하다는 사실이 확인되었다. 특히, 솔더 레지스트층의 평탄화된 표면의 최대 표면 거칠기가 0.3∼7.5㎛ 의 범위이고, 조화 처리된 표면의 산술 평균 거칠기 (Ra) 가 0.2∼0.7㎛ 의 범위라면, 목표값을 클리어할 수 있다는 것을 알 수 있었다. 또한, 평탄화된 표면의 최대 거칠기가 0.8∼3.0㎛ 의 범위이고, 조화 처리된 표면의 산술 평균 거칠기 (Ra) 가 0.2∼0.5㎛ 의 범위라면 보다 신뢰성이 높아진다.
또, 상기 평가 시험 3 의 결과로부터, 솔더 레지스트층의 평탄화된 표면의 최대 표면 거칠기가 특정 범위 내에 있으며, 또한 조화 처리된 표면의 산술 평균 거칠기 (Ra) 가 특정 범위 내에 있는 경우에, 전기적 접속성이 양호하다는 사실이 확인되었다. 특히, 솔더 레지스트층의 평탄화된 표면의 최대 표면 거칠기가 0.3∼7.5㎛ 의 범위이고, 조화 처리된 표면의 산술 평균 거칠기 (Ra) 가 0.2∼0.7㎛ 의 범위인 경우에, 목표값을 클리어할 수 있다는 것을 알 수 있었다. 또한, 평탄화된 표면의 최대 거칠기가 0.8∼3.0㎛ 의 범위이고, 조화 처리된 표면의 산술 평균 거칠기 (Ra) 가 0.2∼0.5㎛ 의 범위라면 보다 신뢰성이 높아진다.
또한, 평가 시험 2, 3 의 결과에 의하면, 전자 부품 실장 영역의 면적과 솔더 레지스트층의 평탄화된 표면의 최대 표면 거칠기 또는 조화 처리된 표면의 산술 평균 거칠기 (Ra) 사이에는 상관이 있어, 면적이 클수록 최대 표면 거칠기나 산술 평균 거칠기 (Ra) 를 관리할 필요가 있다는 것을 알 수 있다. 이것은 면적이 클수록 언더필과 솔더 레지스트층 표면의 밀착성이나, 언더필 내의 보이드 등이 영향받고 있다고 생각된다.
산업상이용가능성
본 발명은 솔더 레지스트층과 언더필로 이루어지는 절연층의 절연 저항이 열화되거나, 기판간에 박리가 생겨 IC 칩과 땜납 범프간의 접속 저항이 상승된다고 하는 문제나, 마이그레이션의 발생에서 기인하는 땜납 범프 상호간의 단락이라는 문제를 유리하게 해결할 수 있는 프린트 배선판을 제공한다.

Claims (19)

  1. 도체 회로를 형성한 배선 기판의 표면에 솔더 레지스트층을 형성함과 함께, 상기 솔더 레지스트층에 형성된 개구부로부터 노출되는 상기 도체 회로의 일부를, 전자 부품을 실장하기 위한 도체 패드로서 형성하여 이루어지는 프린트 배선판에 있어서,
    상기 솔더 레지스트층의 표면은, 적어도 상기 전자 부품 실장 영역에서 평탄화 처리가 실시되어 이루어지는 것을 특징으로 하는 프린트 배선판.
  2. 도체 회로를 형성한 배선 기판의 표면에 솔더 레지스트층을 형성함과 함께, 상기 솔더 레지스트층에 형성된 개구부로부터 노출되는 상기 도체 회로의 일부를 도체 패드로서 형성하고, 상기 도체 패드 상에 땜납 범프를 형성하고, 상기 땜납 범프를 통하여 전자 부품을 실장하고, 상기 전자 부품을 언더필에 의해 수지 밀봉하여 이루어지는 프린트 기판에 있어서,
    상기 솔더 레지스트층의 표면은, 적어도 상기 전자 부품 실장 영역에서 평탄화 처리가 실시되어 이루어지는 것을 특징으로 하는 프린트 배선판.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 솔더 레지스트층의 평탄화 처리된 표면은, 최대 거칠기가 0.3∼7.5㎛ 인 요철면인 것을 특징으로 하는 프린트 배선판.
  4. 제 3 항에 있어서,
    솔더 레지스트층의 상기 평탄화 처리된 표면은, 최대 거칠기가 0.8∼2.0㎛ 인 요철면인 것을 특징으로 하는 프린트 배선판.
  5. 도체 회로를 형성한 배선 기판의 표면에 솔더 레지스트층을 형성함과 함께, 상기 솔더 레지스트층에 형성된 개구부로부터 노출되는 상기 도체 회로의 일부를, 전자 부품을 실장하기 위한 도체 패드로서 형성하여 이루어지는 프린트 배선판에 있어서,
    상기 솔더 레지스트층의 표면은, 적어도 상기 전자 부품 실장 영역에서 평탄화 처리가 실시되고, 추가로 그 평탄화 처리된 표면에 대해 조화 (粗化) 처리가 실시되어 이루어지는 것을 특징으로 하는 프린트 배선판.
  6. 도체 회로를 형성한 배선 기판의 표면에 솔더 레지스트층을 형성함과 함께, 상기 솔더 레지스트층에 형성된 개구부로부터 노출되는 상기 도체 회로의 일부를 도체 패드로서 형성하고, 상기 도체 패드 상에 땜납 범프를 형성하고, 상기 땜납 범프를 통하여 전자 부품을 실장하고, 상기 전자 부품과 솔더 레지스트층 사이를 언더필에 의해 수지 밀봉하여 이루어지는 프린트 기판에 있어서,
    상기 솔더 레지스트층의 표면은, 적어도 상기 전자 부품 실장 영역에서 평탄화 처리가 실시되고, 추가로 그 평탄화 처리된 표면에 대해 조화 처리가 실시되어 이루어지는 것을 특징으로 하는 프린트 배선판.
  7. 제 5 항 또는 제 6 항에 있어서,
    솔더 레지스트층의 표면은, 평탄화 처리에 의해 형성된 소정의 최대 표면 거칠기를 갖는 제 1 요철면과, 그 요철면 상에 조화 처리에 의해 형성되고, 또한 상기 제 1 요철면의 최대 표면 거칠기보다 작은 표면 거칠기를 갖는 제 2 요철면으로 이루어지는 것을 특징으로 하는 프린트 배선판.
  8. 제 7 항에 있어서,
    상기 솔더 레지스트층의 제 1 요철면은, 최대 표면 거칠기가 0.3∼7.5㎛ 인 것을 특징으로 하는 프린트 배선판.
  9. 제 7 항에 있어서,
    상기 솔더 레지스트층의 제 1 요철면은, 최대 표면 거칠기가 0.8∼3.0㎛ 인 것을 특징으로 하는 프린트 배선판.
  10. 제 7 항에 있어서,
    상기 솔더 레지스트층의 제 2 요철면은, 산술 평균 거칠기 (Ra) 가 0.2∼0.7㎛ 인 것을 특징으로 하는 프린트 배선판.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 솔더 레지스트층의 표면은, 가열 프레스 처리에 의해 평탄화되어 있는 것을 특징으로 하는 프린트 배선판.
  12. 제 11 항에 있어서,
    상기 솔더 레지스트층의 표면은, 프레스 온도 : 35∼100℃, 프레스압 : 1.0∼10㎫, 프레스 시간 : 20 초∼3 분의 조건 하에서 평탄화되어 있는 것을 특징으로 하는 프린트 배선판.
  13. 제 5 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 솔더 레지스트층의 평탄화된 표면은, 과망간산칼륨 용액을 사용하여 조화 처리되어 이루어지는 것을 특징으로 하는 프린트 배선판.
  14. 도체 회로를 형성한 배선 기판의 표면에 솔더 레지스트층을 형성함과 함께, 상기 솔더 레지스트층에 형성된 개구부로부터 노출되는 상기 도체 회로의 일부를, 전자 부품을 실장하기 위한 도체 패드로서 형성하여 이루어지는 프린트 배선판을 제조할 때, 그 제조 공정 중에 적어도 이하의 (1)∼(3) 까지의 공정 ;
    (1) 절연층 상에 형성된 도체 회로를 피복하여 솔더 레지스트층을 형성하는 공정,
    (2) 솔더 레지스트층 표면에 수지 필름을 부착시킨 후, 상기 수지 필름 상에 서 가열 프레스 처리를 실시하여 평탄화하는 공정,
    (3) 수지 필름을 박리시킨 후, 솔더 레지스트층의 평탄화된 표면에 개구를 형성하고, 상기 개구로부터 노출되는 도체 회로의 일부를 도체 패드로서 형성하는 공정을 포함하는 것을 특징으로 하는 프린트 배선판의 제조 방법.
  15. 도체 회로를 형성한 배선 기판의 표면에 솔더 레지스트층을 형성함과 함께, 상기 솔더 레지스트층에 형성된 개구부로부터 노출되는 상기 도체 회로의 일부를 도체 패드로서 형성하고, 상기 도체 패드 상에 땜납 범프를 형성하고, 상기 땜납 범프를 통하여 전자 부품을 실장하고, 상기 전자 부품을 언더필재에 의해 수지 밀봉하여 이루어지는 프린트 기판의 제조 방법으로서,
    그 제조 공정 중에 적어도 이하의 (1)∼(6) 까지의 공정 ;
    (1) 절연층 상에 형성된 도체 회로를 피복하여 솔더 레지스트층을 형성하는 공정,
    (2) 솔더 레지스트층 표면에 수지 필름을 부착시킨 후, 상기 수지 필름 상에서 가열 프레스 처리를 실시하여, 솔더 레지스트층 표면을 평탄화하는 공정,
    (3) 수지 필름을 박리시킨 후, 솔더 레지스트층의 평탄화된 표면에 개구부를 형성하고, 상기 개구부로부터 노출되는 도체 회로의 일부를 도체 패드로서 형성하는 공정,
    (4) 도체 패드 상에 땜납 페이스트를 충전하여 땜납 범프를 형성하는 공정,
    (5) IC 등의 전자 부품을 땜납 범프를 통하여 배선 기판 상에 실장하는 공 정,
    (6) 실장된 전자 부품과 솔더 레지스트층 표면 사이에 언더필재를 충전하여 전자 부품을 수지 밀봉하는 공정을 포함하는 것을 특징으로 하는 프린트 배선판의 제조 방법.
  16. 도체 회로를 형성한 배선 기판의 표면에 솔더 레지스트층을 형성함과 함께, 상기 솔더 레지스트층에 형성된 개구부로부터 노출되는 상기 도체 회로의 일부를, 전자 부품을 실장하기 위한 도체 패드로서 형성하여 이루어지는 프린트 배선판을 제조할 때, 그 제조 공정 중에 적어도 이하의 (1)∼(4) 까지의 공정 ;
    (1) 절연층 상에 형성된 도체 회로를 피복하여 솔더 레지스트층을 형성하는 공정,
    (2) 솔더 레지스트층 표면에 수지 필름을 부착시킨 후, 상기 수지 필름 상에서 가열 프레스 처리를 실시하여, 소정의 최대 표면 거칠기 이하로 평탄화하는 공정,
    (3) 상기 수지 필름을 박리시킨 후, 상기 평탄화된 표면에 조화 처리를 실시하여, 산술 평균 거칠기 (Ra) 가 상기 최대 표면 거칠기보다 작은 조화면 (粗化面) 을 형성하는 공정,
    (4) 솔더 레지스트층의 표면에 개구를 형성하고, 상기 개구로부터 노출되는 도체 회로의 일부를 도체 패드로서 형성하는 공정을 포함하는 것을 특징으로 하는 프린트 배선판의 제조 방법.
  17. 도체 회로를 형성한 배선 기판의 표면에 솔더 레지스트층을 형성함과 함께, 상기 솔더 레지스트층에 형성된 개구부로부터 노출되는 상기 도체 회로의 일부를 도체 패드로서 형성하고, 상기 도체 패드 상에 땜납 범프를 형성하고, 상기 땜납 범프를 통하여 전자 부품을 실장하고, 상기 전자 부품과 솔더 레지스트층 사이를 언더필재에 의해 수지 밀봉하여 이루어지는 프린트 기판의 제조 방법으로서,
    그 제조 공정 중에 적어도 이하의 (1)∼(7) 까지의 공정 ;
    (1) 절연층 상에 형성된 도체 회로를 피복하여 솔더 레지스트층을 형성하는 공정,
    (2) 솔더 레지스트층 표면에 수지 필름을 부착시킨 후, 상기 수지 필름 상에서 가열 프레스 처리를 실시하여, 소정의 최대 표면 거칠기 이하로 평탄화하는 공정,
    (3) 상기 수지 필름을 박리시킨 후, 상기 평탄화된 표면에 조화 처리를 실시하여, 산술 평균 거칠기 (Ra) 가 상기 최대 표면 거칠기보다 작은 조화면을 형성하는 공정,
    (4) 솔더 레지스트층의 평탄화된 표면에 개구부를 형성하고, 그 개구부로부터 노출되는 도체 회로의 일부를 도체 패드로서 형성하는 공정,
    (5) 도체 패드 상에 땜납 페이스트를 충전하여 땜납 범프를 형성하는 공정,
    (6) IC 등의 전자 부품을 땜납 범프를 통하여 배선 기판 상에 실장하는 공정,
    (7) 실장된 전자 부품과 솔더 레지스트층 표면 사이에 언더필재를 충전하여 전자 부품을 수지 밀봉하는 공정을 포함하는 것을 특징으로 하는 프린트 배선판의 제조 방법.
  18. 제 14 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 가열 프레스 처리는, 프레스 온도 : 35∼100℃, 프레스압 : 1.0∼10㎫, 프레스 시간 : 20 초∼3 분의 조건 하에서 행해지는 것을 특징으로 하는 프린트 배선판의 제조 방법.
  19. 제 16 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 조화 처리는, 과망간산칼륨 용액 : 40∼100g/ℓ, 액온 (液溫): 40∼80℃, 침지 시간 : 0.5∼10 분의 조건 하에서 행해지는 것을 특징으로 하는 프린트 배선판의 제조 방법.
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