JP3310617B2 - 樹脂封止型半導体装置及びその製造方法 - Google Patents

樹脂封止型半導体装置及びその製造方法

Info

Publication number
JP3310617B2
JP3310617B2 JP14887798A JP14887798A JP3310617B2 JP 3310617 B2 JP3310617 B2 JP 3310617B2 JP 14887798 A JP14887798 A JP 14887798A JP 14887798 A JP14887798 A JP 14887798A JP 3310617 B2 JP3310617 B2 JP 3310617B2
Authority
JP
Japan
Prior art keywords
wiring
semiconductor chip
resin
semiconductor device
insulating substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP14887798A
Other languages
English (en)
Other versions
JPH11340249A (ja
Inventor
泰久 山地
義樹 曽田
靖樹 福井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP14887798A priority Critical patent/JP3310617B2/ja
Priority to US09/322,925 priority patent/US6198165B1/en
Publication of JPH11340249A publication Critical patent/JPH11340249A/ja
Application granted granted Critical
Publication of JP3310617B2 publication Critical patent/JP3310617B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27Manufacturing methods
    • H01L2224/274Manufacturing methods by blanket deposition of the material of the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/2919Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3205Shape
    • H01L2224/32057Shape in side view
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147Copper (Cu) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83101Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319Arrangement of the layer connectors prior to mounting
    • H01L2224/83191Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385Shape, e.g. interlocking features
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838Bonding techniques
    • H01L2224/8385Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83885Combinations of two or more hardening methods provided for in at least two different groups from H01L2224/83855 - H01L2224/8388, e.g. for hybrid thermoplastic-thermosetting adhesives
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92242Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01023Vanadium [V]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06Polymers
    • H01L2924/0665Epoxy resin
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06Polymers
    • H01L2924/078Adhesive characteristics other than chemical
    • H01L2924/07802Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15182Fan-in arrangement of the internal vias
    • H01L2924/15183Fan-in arrangement of the internal vias in a single layer of the multilayer substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Die Bonding (AREA)
  • Structure Of Printed Boards (AREA)
  • Wire Bonding (AREA)

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、樹脂封止型半導体
装置及びその製造方法に関するものであり、更に詳しく
は、ボールグリッドアレイ型半導体装置に係わり、特に
半導体チップの接着時の不具合を改良する技術に関する
ものである。
【0002】
【従来技術】近年の電子機器の軽薄短小化の傾向に添う
ものとして、また組み立て工程の自動化に適合するもの
としてQFP(Quad Flat Package)
型やBGA(Ball Grid Array)型のチ
ップサイズパッケージ(CSP)の半導体装置が広く用
いられている。これら半導体装置の中に入っている半導
体素子の信号処理の高速化、高機能化により、より多く
の外部接続端子が必要となって来ている。
【0003】このような場合、外部端子がパッケージの
外周囲に沿って配置されているQFP型では対応が困難
になっており、パッケージの底面に2次元的に外部端子
が配置されているBGA型が採用されている。また小型
の携帯機器に組み込むため、パッケージのサイズは出来
る限り小さく、すなわちチップサイズに近づけて製造し
ている。このBGA型のひとつに、MOSトランジスタ
などが形成された半導体チップの面を上にして、ワイヤ
ーボンド方式にて、配線基板に結線し、配線パターンを
経由して外部接続端子と導通させているのがある。
【0004】従来技術の樹脂封止型半導体装置として
は、図10乃至図12に示す構造がある。尚、図10は
従来の樹脂封止型半導体装置の断面図、図11は他の従
来の樹脂封止型半導体装置の断面図、図12は従来の樹
脂封止型半導体装置の、ソルダーレジスト形成前の配線
基板の平面図である。図10乃至図12において、29
はスルーホールである。
【0005】図10に示すように絶縁基板26と配線パ
ターン28と配線保護膜であるソルダーレジスト27で
構成される配線基板21の上に、接着ペースト35にて
半導体チップ22を接着させ、半導体チップの電極パッ
ド33と配線パターンの内部接続領域32をワイヤー2
3で結線され、半導体チップ22およびワイヤー23を
保護するように配線基板21の片面側をモールド樹脂2
4で樹脂封止されている。
【0006】ワイヤー結線された内部接続領域32とそ
こから配線基板21の下側にある半田ボールからなる外
部接続端子25を接続する外部接続領域30まで配線さ
れている。内部接続領域32以外の配線上にはソルダー
レジスト27が配線保護膜として形成されている。
【0007】半導体チップ22を配線基板21上に接続
するには、配線基板21上に接着ペースト35を適量滴
下してから、半導体チップ22を接着する方法が行われ
ている。
【0008】
【発明が解決しようとする課題】しかしながら、接着ペ
ーストを滴下する方法は、滴下量にバラツキがあり、1
図10に示すようにペースト量が多すぎると内部接続領
域へのはみ出しがあり、ワイヤーの結線が困難になる
か、できない恐れがある、また少量だと半導体チップの
裏面全体が接着されず、空隙ができハガレの問題が生じ
る。
【0009】その改良として、チップサイズより少し大
きめ絶縁性の接着フイルムを敷いて接着する方法があ
る。この方法はこれらの問題はないが、接着フイルムを
用いる方法は図11に示すように配線保護膜であるソル
ダーレジスト27の表面形状は配線が存在するために凹
凸となっているので、接着フイルム31のように平坦な
物をのせると接着フイルム31とソルダーレジスト27
の間に空隙36が生じる。
【0010】あるいは半導体チップ22を接着する時に
は、配線基板21上の接着フイルム31はすでに加熱さ
れているので、配線基板21上に置かれた接着フイルム
31は軟化し、ソルダーレジスト27の凹部に落ち込
み、接着フイルム31の表面形状はソルダーレジスト2
7表面の凹凸形状を模写した形状となる。この上に半導
体チップ22を接着させることになるので、半導体チッ
プ22と接着フイルム31の間に空隙36が生じる。
【0011】半導体チップを接着フイルム上に置いて接
着するときには、半導体チップを押さえながら横方向に
少し往復運動させ、半導体チップの裏面と接着フイルム
の接触を完全になるように、空隙を無くすように接着す
るが、完全ではない。その空隙に起因して、気泡として
接着部に残る。
【0012】この気泡が存在するとチップサイズパッケ
ージを携帯機器用のプリント基板等に接続するときの加
熱時によりチップサイズパッケージにクラックが入る
か、接続後の信頼性テストでの不良率が高いなどの問題
が生じる。これらはいづれも配線パターン28が絶縁基
板26の上に形成されているためにソルダーレジスト2
7表面に凹凸部が生じるためである。
【0013】また、配線パターンを絶縁基板の下側に配
置する構成、すなわち内部接続領域の下にスルホールを
設け、下側へ導通をとり、絶縁基板の下側で外部接続端
子を形成する外部接続領域まで、配線パターンを形成す
れば、半導体チップの接着面は平坦なので、気泡の問題
はないが、ワイヤー結線のための内部接続領域は絶縁基
板の上側に必要なため、絶縁基板の両面に配線パターン
を形成することになり、また両面の配線を接続する工夫
が必要であり、これは製造工程が複雑でコスト高とな
る。
【0014】
【課題を解決するための手段】請求項1に記載の本発明
の樹脂封止型半導体装置は、半導体チップの回路形成面
が上向きに搭載され、絶縁基板と配線と配線保護膜とか
ら構成される配線基板と上記半導体チップとがワイヤー
ボンドで電気的接続がなされ、上記半導体チップと上記
絶縁基板の間に複数の配線が存在する樹脂封止型半導体
装置において、上記配線が形成されていない上記絶縁基
板上の領域に一又は複数のダミー配線が形成されている
ことを特徴とするものである。
【0015】また、請求項2に記載の本発明の樹脂封止
型半導体装置は、半導体チップの回路形成面が上向きに
搭載され、絶縁基板と配線と配線保護膜とから構成され
る配線基板と上記半導体チップとがワイヤーボンドで電
気的接続がなされ、上記半導体チップと上記絶縁基板の
間に複数の配線が存在する樹脂封止型半導体装置におい
て、上記一の配線が他の配線と電気的に絶縁されている
ように少なくとも一つの上記ダミー配線が上記一の配線
と接続されていることを特徴とする、請求項1に記載の
樹脂封止型半導体装置である。
【0016】また、請求項3に記載の本発明の樹脂封止
型半導体装置は、上記ダミー配線と上記一の配線とが一
体形成されていることを特徴とする、請求項2に記載の
樹脂封止型半導体装置である。
【0017】また、請求項4に記載の本発明の樹脂封止
型半導体装置は、上記配線保護膜の膜厚が20μm以上
で且つ、50μm以下であることを特徴とする、請求項
1乃至請求項3に記載の樹脂封止型半導体装置である。
【0018】更に、請求項5に記載の本発明の樹脂封止
型半導体装置の製造方法は、請求項1乃至請求項4に記
載の樹脂封止型半導体装置における、樹脂封止型半導体
装置の製造方法において、上記絶縁基板上に配線材料膜
を堆積した後、上記配線とダミー配線とを同時にパター
ニングし、その後配線保護膜を上記絶縁基板及び配線及
びダミー配線を覆うように形成することにより、上記配
線基板を形成する工程と接着フィルムをウエハ裏面に貼
った後、ダイシングすることにより上記半導体チップを
形成形成する工程とを行った後、上記配線基板に上記半
導体チップを該半導体チップの回路形成面が上向きにな
るように搭載し、ワイヤボンドで上記半導体チップと上
記配線基板とを電気的に接続し、上記半導体チップ搭載
面側の配線基板を樹脂封止することを特徴とするもので
ある。
【0019】
【本発明の実施の形態】以下、実施の形態に基づいて、
本発明を詳細に説明する。
【0020】図1、図2及び図3は本発明に係る樹脂封
止型半導体装置に用いられる、ソルダーレジスト形成前
の配線基板の平面図、図4は配線パターン、ダミー配線
パターン及びダミー配線パターンと一体形成された配線
パターンが設けられた配線基板を用いた場合の本発明に
係る樹脂封止型半導体装置の断面図、図5及び図6は他
の本発明に係る樹脂封止型半導体装置の断面図、図7は
本発明における、半導体チップに接着フィルムを貼付す
る工程の一部を示す図、図8は接着フィルムが貼付され
た半導体チップの側面図、図9はリードフレームに半導
体チップが搭載された状態の平面図、図13は図12に
示す配線基板を用いた場合のソルダーレジスト表面の変
位量を示す図、図14は図3に示す配線基板を用いた場
合の膜厚15μmのソルダーレジスト表面の変位量を示
す図、図15は図3に示す配線基板を用いた場合の膜厚
30μmのソルダーレジスト表面の変位量を示す図であ
る。また、図において、1は配線基板、2aはウエハ、
2bは半導体チップ、3はワイヤ、4は封止樹脂、5は
外部接続端子、6は絶縁基板、7はソルダーレジスト、
8は配線パターン、8aはダミー配線パターンと一体形
成された配線パターン、9はスルーホール、10は外部
接続領域、11は絶縁フィルム、12は内部接続領域、
13は電極パッド、14はダミー配線パターンである。
【0021】これらの図に示すように、この実施の形態
の樹脂封止型半導体装置は、配線板としての配線基板1
と、この配線基板1に接合された半導体チップ2bと、
半導体チップ2bと配線基板1とを接続するワイヤ3
と、半導体チップ2bとワイヤ3とを封止樹脂4により
封止する樹脂封止部と外部接続端子5としての半田バン
プとから構成されている。
【0022】本発明は、配線パターンが形成されていな
いスペースを狭くすることによってソルダーレジスト表
面を平滑にしようとするものである。ソルダーレジスト
の形成領域内での配線パターンによる凹凸をなるべく少
なくする事で、ソルダーレジスト表面の凹凸を減少さ
せ、平滑化させることができる。なお、配線パターンの
ない部分にもダミーパターンを配置することで、パター
ン部分の面積を大きくし、ソルダーレジスト表面の凹凸
を減少させる。更に、このとき配線パターンの厚みを1
2μm程度まで薄くすることでさらに平滑化の効果が上
がる。
【0023】もう一つの手法としては、塗布するソルダ
ーレジストの厚さを厚くすることでソルダーレジスト表
面を平滑化させることが可能となる。なお、このときソ
ルダーレジストの厚さは配線パターンの厚さよりも十分
に厚くすることで、平滑化の効果があげることができ
る。また、この2つの方法、配線パターン面積を大きく
し、かつソルダーレジスト厚を厚くすることを組み合わ
せることでさらにソルダーレジスト上を平滑化させるこ
とが可能となる。
【0024】具体的には、配線基板の絶縁基板の上面に
ある配線パターンは、従来は、図12に示すような配線
パターン28であるが、本発明では図1及び図4のごと
く、配線パターン8が形成されていないスペースにダミ
ー配線パターン14が形成されているものや、図2のご
とく、配線パターンとダミー配線パターンを一体形成さ
れた、幅の広い配線パターン8aを形成し、配線パター
ンが形成されていないスペースを狭くしたものや、図3
のごとく、図2の配線パターン8aにさらにダミー配線
パターン14が形成されているものがある。尚、図2に
記載のものは、ダミー配線パターンと配線パターンが一
体形成され配線パターン8aを構成しているが、一の配
線パターンが他の配線パターンと電気的に接続されなけ
れば、配線パターンとダミー配線パターンとを異なる材
料で形成してもよい。また、ダミー配線パターン14は
配線と同じ厚みであれば、導電性膜であっても、絶縁性
膜であってもよい。但し、配線パターンとダミー配線パ
ターンとが一体形成された配線パターン8aは、製造工
程数低減のためには望ましい。また、図1又は図3に示
す配線パターン8とダミー配線パターン14も同一材料
で形成することが、製造工程数低減のためには望まし
い。
【0025】図12のB−B断面における従来の配線パ
ターンの場合の図13と図3のA−A断面における本発
明の配線パターンの場合の図14とを比較すると、本発
明の方がソルダーレジスト表面の変位量が低減されてい
ることがわかる。
【0026】また、図5や図6に示すようにソルダーレ
ジスト7の厚みを従来よりもさらに厚くすることによっ
てもまた、ソルダーレジスト7上面の平滑化を実現する
ことができる。さらに、図1乃至図3に示すように配線
パターン又は/及びダミー配線パターンを設ける方法
と、ソルダーレジスト7を厚くすることによって、図3
のA−A断面における本発明の配線パターンの場合の図
15に示すように、より効果的にソルダーレジスト7上
面の平滑化を図ることができる。この際、ソルダーレジ
スト7の膜厚は20μm以上で且つ、50μm以下が望
ましい。50μmより厚いとソルダーレジスト7の収縮
が大きくなり、配線基板1が反るという問題点が生じ
る。尚、図13における横軸の測定位置は、図12のB
−B断面部分であり、図14及び図15における横軸の
測定位置は、図3のA−A断面部分である。
【0027】このようにすることによって、ソルダーレ
ジスト7の上面の平滑化により、接着フィルム11とソ
ルダーレジスト7の界面に発生する気泡を抑えることが
でき、実装信頼性の向上につながる。
【0028】配線基板1は、ポリイミド樹脂を主成分と
する厚みが75μm程度のポリイミドフィルムを用いた
絶縁基板6と、チップ側絶縁材層としてのエポキシ系樹
脂を主成分とするソルダーレジスト7とこれらの2つの
絶縁材層の間に形成された銅からなる配線パターン8か
ら形成されている。
【0029】すなわち、配線基板1は、スルーホール9
の設けられた絶縁基板1の上面に金属の配線パターン8
を形成し、その配線パターン8の上に絶縁材層としての
ソルダーレジスト7を接合したものである。絶縁基板6
の下面には外部接続端子5が形成されており、配線パタ
ーン8には、スルーホール9を介して配線パターン8と
外部接続端子5とを接続するための外部接続領域10が
設けられている。外部接続端子5は、外部接続領域10
に半田バンプを接続して形成する。このバンプは、半田
からなるボールを搭載することにより形成されるもので
あり、したがって、半田バンプを形成する前は、外部接
続領域10において、スルーホール9を介して配線パタ
ーン8が露出する状態となる。
【0030】半導体チップ2bは、回路が形成された表
側の面に電極パッドが設けられている。そして、半導体
チップ2bの裏側の面は配線基板1のソルダーレジスト
7に接着フィルム11を用いて接合されており、本実施
の形態では、接着フィルム11の厚さはおよそ20〜4
0μm程度であり、配線基板1の上面にあるソルダーレ
ジスト7の凹凸をある程度吸収することができ、接着フ
ィルム11はソルダーレジスト7間の空隙を減少させる
ことができる。
【0031】また、接着フィルム11の材料としては、
接着性、耐熱性に優れた材料が適しており、ポリイミド
系、エポキシ系、ポリイミドとエポキシ混合の材料等が
挙げられ、熱可塑性、熱硬化性タイプの材料を用いるこ
とができる。この材料選定の際、接着フィルム11とウ
エハ2aを貼り付ける時と半導体チップ2bを配線基板
1に貼り付ける時の2回熱が加えられ、それぞれの場合
に接着力を保持している材料を選定する必要がある。本
実施の形態においては、配線基板1と半導体チップ2b
は熱硬化性接着材を含んだ熱可塑性樹脂からなる、半導
体チップ2bの裏側の面に貼り付けられている接着フィ
ルム11を介して接合する。
【0032】また、接着フィルム11を半導体チップ2
b裏面に形成する方法としては、図7に示すように、十
分な幅のあるロール状の接着フィルム11を回路形成面
を下向きにして、熱盤16上に置いた半導体デバイスが
形成されていないウエハ2aの裏面側に広げ、上から加
熱したローラー15によりウエハ2aと接着フィルム1
1間に気泡を巻き込まない様に貼り付ける。尚、本実施
の形態において、熱盤16の温度は125℃、ローラー
15のローラー温度は40℃、圧力1kg/cm2で行
った。
【0033】次に、この接着フィルム11貼り付け後、
ウエハサイズと同じサイズになるように接着フィルム1
1をカットする。カット後、低接着性のダイシングシー
トに接着フィルム面側を貼り付け、ダイシングを行う。
ダイシング方法としては、ウエハ2aおよび接着フィル
ム11をすべて切断するフルダイシングで行い、半導体
チップ2bに分割し、ダイシングシートより取り外す。
このようにして、切断することで、図8に示すような、
半導体チップbと同一サイズで、裏面に接着フィルム1
1を形成した半導体チップ2bを作成することができ
る。
【0034】上述の工程で、半導体チップの裏側にあら
かじめ同一サイズの接着フィルムが貼り付けることによ
り、半導体チップを配線基板に搭載する際の位置ずれを
防ぐことができる。さらに、接着フィルムのサイズが半
導体チップと同一サイズであることから、配線基板の内
部接続領域をより半導体チップに近づけることができ、
半導体チップの電極パッドと配線基板の内部接続領域を
接続するワイヤをより短くすることができる。したがっ
て、樹脂封止型半導体装置のサイズをさらに小さくする
ことが可能となる。
【0035】配線基板1の配線パターン8には、内部接
続領域12においてワイヤ3と配線パターン8との接続
を良好にするために、数μm以下の金メッキを施す。金
メッキと配線パターン8ならびに外部接続領域10との
間には、金と銅との合金層の形成を抑制する為の数μ程
度のニッケル、パラジウムメッキを施す。本実施の形態
では、金メッキが0.03〜0.08μm、ニッケルメ
ッキが5〜8μm、パラジウムが0.1〜0.7μmで
ある。尚、メッキの方法は、無電解メッキ法でも電解メ
ッキ法でも使用可能である。このようなメッキ層は外部
接続領域10にも形成される。
【0036】絶縁基板6のスルーホール9および配線パ
ターン8は、基板の周辺部に形成された内部接続領域1
2よりも基板の中央よりに配置されている。またスルー
ホール9はエッチング、ドリル、あるいは金型などで開
けることができる。
【0037】ワイヤ3としては、電気的な伝導性の良好
な、金、銅等の金属から構成された数十μmのフレキシ
ブルな細線を用いている。配線パターン8は銅からなる
厚さ20μm程度の金属箔である。ポリイミドからなる
絶縁基板6の絶縁抵抗は5×1013Ω程度である。樹脂
封止部4は、信頼性に優れるエポキシ樹脂を用いてい
る。この実施の形態では、ソルダーレジスト7は絶縁基
板とは異なる樹脂成分であるが、同じ樹脂系成分のもの
を用いてもよい。また、絶縁基板6のうえに直接配線パ
ターン8を形成するようにしているが、接着剤を介して
配線パターン8を形成してもよい。
【0038】このように本発明の樹脂封止型半導体装置
は、半導体チップ2bを接着フィルム11を介して配線
基板1に接合し、ワイヤ3により半導体チップ2bの電
極パッド13と配線基板1の内部接続領域12とを接合
し、半導体チップ2とワイヤ3とをモールド樹脂により
封止し、配線基板1の下側には外部接続端子5である半
田バンプをエリアアレイ状に配置した構造となってい
る。
【0039】図9に示す、この例では複数の配線基板1
が一連となったフレームを提示しているが、個別の配線
基板1の場合もある。
【0040】配線基板1に半導体チップ2を接合した状
態の平面図を図9に示す。この図9に示すように、この
状態においては、ソルダーレジスト7の窓明け部から
は、配線パターン8の内部接続領域12が露出してい
る。配線基板1には、貫通孔17が設けられ、この貫通
孔17は、製造工程において製品の搬送に使用したり、
位置決めをするのに使用される。
【0041】次に、本発明の樹脂封止型半導体装置の製
造工程を説明する。
【0042】まず、半導体チップ2bを、本発明によ
り、ソルダーレジスト7の表面を平坦化した配線基板1
の所定の位置に、加熱しながら、接着フィルム11面側
を下に向けて加圧しながら接着フィルム11により熱圧
着させ、その後、熱硬化性の接着フィルム11であれ
ば、100〜250℃で加熱し、接着フィルム11を硬
化安定させる。この際、ソルダーレジスト7の膜厚と接
着フィルム11の膜厚との合計が、半導体チップ2b上
を封止する樹脂封止の膜厚と略同じにすることにより、
樹脂封止後に半導体チップ2bに加わる応力が低減する
ことができる。
【0043】次に、ワイヤーボンディング工程におい
て、半導体チップの回路面上の電極パッドと配線基板上
の配線パターン内の内部接続領域とを金属製のワイヤ3
により接続し、半導体チップと配線基板との電気的導通
を確保する。すなわち、半導体チップ2の電極パッド1
3と配線基板1の内部接続領域12とをワイヤ3により
接続させる。すなわち、ワイヤ3ボンディング装置を用
いて電気スパーク等により、ワイヤ3の先端を溶融して
ボール状にして、それを半導体チップ2の電極パッド1
3上に圧着し、ツールによりワイヤ3を配線基板1の内
部接続領域12まで引き延ばし、内部接続領域12上で
圧着接合し、切断する。このワイヤ3の接合方式として
は、熱圧着、超音波圧着、熱超音波圧着などがある。
【0044】次に、モールド樹脂封止工程において、半
導体チップ、ワイヤーを保護するため、それらを含む領
域をトランスファーモールドにより、樹脂封止部4を形
成する。この樹脂封止は配線基板の半導体チップ搭載面
側のみを封止する片面モールドで行う。この例では金型
を使用した樹脂封止方法を用いたが、金型を使用しない
ポッティング方法を用いてもよい。使用する封止樹脂
は、エポキシ樹脂等の熱硬化性樹脂である。この樹脂封
止部4による樹脂封止は、金型に製品をセットし、溶融
した樹脂を金型内に注入して、加熱加圧状態を保ちなが
ら樹脂を硬化させる。
【0045】この後、樹脂封止した反対側の面にある外
部接続領域10のスルーホール9に外部接続端子を形成
する。外部接続端子の材料には、金属製の材料が適して
おり、銅、ニッケル、半田などが挙げられる。銅やニッ
ケルの外部接続端子を用いる場合は、表面に半田等でコ
ートする必要がある。形状はボール状のものを用いるの
が一般的であるが、それ以外の形状でも良い。また、半
田ペースト等のペースト状態のものを貫通穴に埋めて外
部接続端子を形成してもよい。これらの材料はいずれ
も、リフロー炉等を用いて一旦溶融させて、外部接続領
域10に接続させて形成する。すなわち、半田バンプを
接合して、外部接続端子5を形成する。
【0046】配線基板1の外部接続端子5を形成すると
ころは、絶縁基板6のスルーホール9が形成されている
ところであり、このスルーホール9からは外部接続領域
10が露出している。この外部接続領域10にフラック
スを塗布後半田ボールを付け、リフロー炉によって加熱
させ、ハンダボールを溶融させ、接合し半田バンプを形
成する。外部接続端子5の他の形成方法としては、外部
接続領域10に適当な大きさのペースト状あるいはシー
ト状の半田を置き、リフロー炉によって加熱し、溶融接
合させ、半田バンプを形成する方法でもよい。
【0047】次に配線基板1の余分なところをカットす
る。カットは樹脂封止部4の外周部に沿って行われる。
図4で示したものは、単品状態となっている本発明によ
る樹脂封止型半導体装置の最終形態である。
【0048】表1に従来技術による樹脂封止型半導体装
置と本発明による樹脂封止型半導体装置との実装信頼性
評価結果を示す。
【0049】
【表1】
【0050】表1に示すように、従来技術による樹脂封
止型半導体装置(試料No.C、図12に示す配線パタ
ーン、ソルダーレジストの膜厚15μm)では温度サイ
クル数が1500の場合に不良品が発生しているのに対
して、本発明による樹脂封止型半導体装置では、試料N
o.B(図3に示す配線パターン、ソルダーレジストの
膜厚15μm)で温度サイクル数が1700の場合に初
めて不良品が発生し、さらに、試料No.A(図3に示
す配線パターン、ソルダーレジストの膜厚30μm)で
温度サイクル数が2000の場合でも不良品が発生しな
かった。このことから、本発明を用いて、ソルダーレジ
スト表面の凹凸を低減することにより、不良品の発生を
低減できることがわかる。
【0051】
【発明の効果】以上、詳細に説明したように、本発明を
用いることによって、ソルダーレジストを塗布した際
に、絶縁基板の上面と配線パターン上面にできる凹凸に
より発生する空隙の存在する部分を少なくすることがで
きる為、その空隙により発生する気泡の量を減らすこと
ができ、半導体装置の信頼性を向上させることができ
る。
【0052】また、請求項2に記載の本発明を用いるこ
とにより、さらにソルダーレジスト表面の凹凸を低減す
ることができる。
【0053】また、請求項3に記載の本発明を用いるこ
とにより、工程数を増やすことなく、ソルダーレジスト
表面の凹凸を低減することができる。
【0054】また、請求項4に記載の本発明を用いるこ
とにより、さらにソルダーレジスト表面の凹凸を低減す
ることができる。
【0055】さらに、請求項5に記載の本発明を用いる
ことにより、半導体チップと絶縁フィルムとの間への気
泡の混入を抑制することができる。
【図面の簡単な説明】
【図1】本発明に係る樹脂封止型半導体装置に用いられ
る、ソルダーレジスト形成前の配線基板の平面図であ
る。
【図2】本発明に係る樹脂封止型半導体装置に用いられ
る、ソルダーレジスト形成前の他の配線基板の平面図で
ある。
【図3】本発明に係る樹脂封止型半導体装置に用いられ
る、ソルダーレジスト形成前の他の配線基板の平面図で
ある。
【図4】図1の配線基板を用いた場合の本発明に係る樹
脂封止型半導体装置の断面図である。
【図5】他の本発明に係る樹脂封止型半導体装置の断面
図である。
【図6】他の本発明に係る樹脂封止型半導体装置の断面
図である。
【図7】本発明における、半導体チップに接着フィルム
を貼付する工程の一部を示す図である。
【図8】本発明おける、接着フィルムが貼付された半導
体チップの側面図である。
【図9】リードフレームに半導体チップが搭載された状
態の平面図である。
【図10】従来の樹脂封止型半導体装置の断面図であ
る。
【図11】他の従来の樹脂封止型半導体装置の断面図で
ある。
【図12】従来の樹脂封止型半導体装置の、ソルダーレ
ジスト形成前の配線基板の平面図である。
【図13】図12に示す配線基板を用いた場合のソルダ
ーレジスト表面の変位量を示す図である。
【図14】図3に示す配線基板を用いた場合の膜厚15
μmのソルダーレジスト表面の変位量を示す図である。
【図15】図3に示す配線基板を用いた場合の膜厚30
μmのソルダーレジスト表面の変位量を示す図である。
【符号の説明】
1 配線基板 2a ウエハ 2b 半導体チップ 3 ワイヤ 4 封止樹脂 5 外部接続端子 6 絶縁基板 7 ソルダーレジスト 8 配線パターン 9 スルーホール 10 外部接続領域 11 絶縁フィルム 12 内部接続領域 13 電極パッド 14 ダミー配線パターン 15 ローラー 16 熱盤 17 貫通孔
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平11−260962(JP,A) 特開 平10−135247(JP,A) 特開 平9−121002(JP,A) 特開 平5−226387(JP,A) 特開 平1−228137(JP,A) 特開 平8−288316(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/52 H01L 23/12 H01L 21/60 H01L 21/78

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項1】 半導体チップの回路形成面が上向きに搭
    載され、絶縁基板と配線と配線保護膜とから構成される
    配線基板と上記半導体チップとがワイヤーボンドで電気
    的接続がなされ、上記半導体チップと上記絶縁基板の間
    に複数の配線が存在する樹脂封止型半導体装置におい
    て、 上記配線が形成されていない上記絶縁基板上の領域に一
    又は複数のダミー配線形成することにより、上記配線
    保護膜表面を平滑にしていることを特徴とする、樹脂封
    止型半導体装置。
  2. 【請求項2】 半導体チップの回路形成面が上向きに搭
    載され、絶縁基板と配線と配線保護膜とから構成される
    配線基板と上記半導体チップとがワイヤーボンドで電気
    的接続がなされ、上記半導体チップと上記絶縁基板の間
    に複数の配線が存在する樹脂封止型半導体装置において
    上記一の配線が他の配線と電気的に絶縁されているよう
    に少なくとも一つの上記ダミー配線が上記一の配線と接
    続されていることを特徴とする、請求項1に記載の樹脂
    封止型半導体装置。
  3. 【請求項3】 上記ダミー配線と上記一の配線とが一体
    形成されていることを特徴とする、請求項2に記載の樹
    脂封止型半導体装置。
  4. 【請求項4】 上記配線保護膜の膜厚が20μm以上で
    且つ、50μm以下であることを特徴とする、請求項1
    乃至請求項3に記載の樹脂封止型半導体装置。
  5. 【請求項5】 請求項1乃至請求項4に記載の樹脂封止
    型半導体装置における、樹脂封止型半導体装置の製造方
    法において、 上記絶縁基板上に配線材料膜を堆積した後、上記配線と
    ダミー配線とを同時にパターニングし、その後配線保護
    膜を上記絶縁基板及び配線及びダミー配線を覆うように
    形成することにより、上記配線基板を形成する工程と接
    着フィルムをウエハ裏面に貼った後、ダイシングするこ
    とにより上記半導体チップを形成形成する工程とを行っ
    た後、上記配線基板に上記半導体チップを該半導体チッ
    プの回路形成面が上向きになるように搭載し、ワイヤボ
    ンドで上記半導体チップと上記配線基板とを電気的に接
    続し、上記半導体チップ搭載面側の配線基板を樹脂封止
    することを特徴とする、樹脂封止型半導体装置の製造方
    法。
JP14887798A 1998-05-29 1998-05-29 樹脂封止型半導体装置及びその製造方法 Expired - Lifetime JP3310617B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP14887798A JP3310617B2 (ja) 1998-05-29 1998-05-29 樹脂封止型半導体装置及びその製造方法
US09/322,925 US6198165B1 (en) 1998-05-29 1999-06-01 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP14887798A JP3310617B2 (ja) 1998-05-29 1998-05-29 樹脂封止型半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JPH11340249A JPH11340249A (ja) 1999-12-10
JP3310617B2 true JP3310617B2 (ja) 2002-08-05

Family

ID=15462727

Family Applications (1)

Application Number Title Priority Date Filing Date
JP14887798A Expired - Lifetime JP3310617B2 (ja) 1998-05-29 1998-05-29 樹脂封止型半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US6198165B1 (ja)
JP (1) JP3310617B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9699916B2 (en) 2014-05-13 2017-07-04 Ngk Spark Plug Co., Ltd. Method of manufacturing wiring substrate, and wiring substrate

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3462026B2 (ja) * 1997-01-10 2003-11-05 岩手東芝エレクトロニクス株式会社 半導体装置の製造方法
JPH1154658A (ja) * 1997-07-30 1999-02-26 Hitachi Ltd 半導体装置及びその製造方法並びにフレーム構造体
JP2000236040A (ja) * 1999-02-15 2000-08-29 Hitachi Ltd 半導体装置
JP4151164B2 (ja) 1999-03-19 2008-09-17 株式会社デンソー 半導体装置の製造方法
JP3844936B2 (ja) * 1999-03-26 2006-11-15 富士通株式会社 半導体装置
JP3403689B2 (ja) * 1999-06-25 2003-05-06 沖電気工業株式会社 半導体装置
JP3521325B2 (ja) * 1999-07-30 2004-04-19 シャープ株式会社 樹脂封止型半導体装置の製造方法
JP2001077543A (ja) * 1999-09-03 2001-03-23 Fujitsu Ltd 多層配線基板
US6242815B1 (en) * 1999-12-07 2001-06-05 Advanced Semiconductor Engineering, Inc. Flexible substrate based ball grid array (BGA) package
US6627517B1 (en) * 1999-12-08 2003-09-30 Altera Corporation Semiconductor package with improved thermal cycling performance, and method of forming same
TW469552B (en) 1999-12-10 2001-12-21 Toshiba Corp TAB type semiconductor device
JP2001210744A (ja) * 2000-01-25 2001-08-03 Nec Corp 回路基板
JP4354109B2 (ja) * 2000-11-15 2009-10-28 Okiセミコンダクタ株式会社 半導体装置及びその製造方法
US20020096766A1 (en) * 2001-01-24 2002-07-25 Chen Wen Chuan Package structure of integrated circuits and method for packaging the same
JP4854863B2 (ja) * 2001-03-12 2012-01-18 ローム株式会社 半導体装置
JP4626919B2 (ja) * 2001-03-27 2011-02-09 ルネサスエレクトロニクス株式会社 半導体装置
SG120858A1 (en) * 2001-08-06 2006-04-26 Micron Technology Inc Quad flat no-lead (qfn) grid array package, methodof making and memory module and computer system including same
US6987323B2 (en) * 2002-02-05 2006-01-17 Oki Electric Industry Co., Ltd. Chip-size semiconductor package
JP3959330B2 (ja) * 2002-10-01 2007-08-15 株式会社東芝 配線基板及び半導体装置
TW564533B (en) * 2002-10-08 2003-12-01 Siliconware Precision Industries Co Ltd Warpage-preventing substrate
KR100970478B1 (ko) * 2003-01-28 2010-07-16 삼성전자주식회사 생화학 반응장치 기재의 표면 처리방법
JP3701949B2 (ja) * 2003-04-16 2005-10-05 沖電気工業株式会社 半導体チップ搭載用配線基板及びその製造方法
JP2004327920A (ja) * 2003-04-28 2004-11-18 Sharp Corp 半導体装置の製造方法、フレキシブル基板及び半導体装置
US6992380B2 (en) * 2003-08-29 2006-01-31 Texas Instruments Incorporated Package for semiconductor device having a device-supporting polymeric material covering a solder ball array area
US7755176B1 (en) * 2005-04-21 2010-07-13 Amkor Technology, Inc. Die-mounting substrate and method incorporating dummy traces for improving mounting film planarity
EP1884992A4 (en) * 2005-05-23 2009-10-28 Ibiden Co Ltd CIRCUIT BOARD PRINTED
JP2007109938A (ja) * 2005-10-14 2007-04-26 Nec Electronics Corp 半導体装置
JP2009527121A (ja) * 2006-02-15 2009-07-23 エヌエックスピー ビー ヴィ 半導体パッケージの製造方法、パッケージ基板、および集積回路(ic)デバイス
US20080169551A1 (en) * 2007-01-16 2008-07-17 Powertech Technology Inc. IC chip package with near substrate scale chip attachment
TWI360207B (en) * 2007-10-22 2012-03-11 Advanced Semiconductor Eng Chip package structure and method of manufacturing
JP2009194079A (ja) * 2008-02-13 2009-08-27 Panasonic Corp 半導体装置用配線基板とその製造方法及びそれを用いた半導体装置
US20100270061A1 (en) * 2009-04-22 2010-10-28 Qualcomm Incorporated Floating Metal Elements in a Package Substrate
US20100289132A1 (en) * 2009-05-13 2010-11-18 Shih-Fu Huang Substrate having embedded single patterned metal layer, and package applied with the same, and methods of manufacturing of the substrate and package
US8367473B2 (en) * 2009-05-13 2013-02-05 Advanced Semiconductor Engineering, Inc. Substrate having single patterned metal layer exposing patterned dielectric layer, chip package structure including the substrate, and manufacturing methods thereof
TW201041105A (en) * 2009-05-13 2010-11-16 Advanced Semiconductor Eng Substrate having single patterned metal layer, and package applied with the same, and methods of manufacturing the substrate and package
US8288869B2 (en) * 2009-05-13 2012-10-16 Advanced Semiconductor Engineering, Inc. Semiconductor package with substrate having single metal layer and manufacturing methods thereof
TWI425603B (zh) * 2009-09-08 2014-02-01 Advanced Semiconductor Eng 晶片封裝體
US8786062B2 (en) * 2009-10-14 2014-07-22 Advanced Semiconductor Engineering, Inc. Semiconductor package and process for fabricating same
US20110084372A1 (en) * 2009-10-14 2011-04-14 Advanced Semiconductor Engineering, Inc. Package carrier, semiconductor package, and process for fabricating same
US8569894B2 (en) * 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
JP2010135825A (ja) * 2010-02-02 2010-06-17 Rohm Co Ltd 半導体装置
TWI411075B (zh) 2010-03-22 2013-10-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
JP2011221006A (ja) * 2010-03-23 2011-11-04 Tokyo Electron Ltd ウェハ型温度検知センサおよびその製造方法
KR20130010359A (ko) * 2011-07-18 2013-01-28 삼성전자주식회사 반도체 장치용 기판 및 그를 포함한 반도체 장치
JP2012124537A (ja) * 2012-03-26 2012-06-28 Renesas Electronics Corp 半導体装置
US9245868B2 (en) * 2012-06-27 2016-01-26 Infineon Technologies Ag Method for manufacturing a chip package
KR101472660B1 (ko) * 2013-02-22 2014-12-12 삼성전기주식회사 기판 스트립
JP2017045865A (ja) * 2015-08-26 2017-03-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR20200133072A (ko) * 2019-05-16 2020-11-26 삼성전자주식회사 이미지 센서 패키지

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2252452B (en) * 1985-09-05 1992-12-16 Plessey Co Plc Improvements in or relating to hybrid structures
US5285352A (en) * 1992-07-15 1994-02-08 Motorola, Inc. Pad array semiconductor device with thermal conductor and process for making the same
TW344109B (en) * 1994-02-10 1998-11-01 Hitachi Ltd Methods of making semiconductor devices
JPH07245360A (ja) * 1994-03-02 1995-09-19 Toshiba Corp 半導体パッケージおよびその製造方法
KR100194130B1 (ko) * 1994-03-30 1999-06-15 니시무로 타이죠 반도체 패키지
JPH07302858A (ja) * 1994-04-28 1995-11-14 Toshiba Corp 半導体パッケージ
JP2780649B2 (ja) * 1994-09-30 1998-07-30 日本電気株式会社 半導体装置
JPH08236586A (ja) * 1994-12-29 1996-09-13 Nitto Denko Corp 半導体装置及びその製造方法
JPH08335653A (ja) * 1995-04-07 1996-12-17 Nitto Denko Corp 半導体装置およびその製法並びに上記半導体装置の製造に用いる半導体装置用テープキャリア
JP3332654B2 (ja) * 1995-05-12 2002-10-07 株式会社東芝 半導体装置用基板、半導体装置および半導体装置の製造方法
JP2894254B2 (ja) * 1995-09-20 1999-05-24 ソニー株式会社 半導体パッケージの製造方法
JP3176542B2 (ja) 1995-10-25 2001-06-18 シャープ株式会社 半導体装置及びその製造方法
JP3592018B2 (ja) 1996-01-22 2004-11-24 日本テキサス・インスツルメンツ株式会社 ポリイミド接着シートおよびポリイミド用工程フィルム
US5909058A (en) * 1996-09-25 1999-06-01 Kabushiki Kaisha Toshiba Semiconductor package and semiconductor mounting part
JP3576727B2 (ja) * 1996-12-10 2004-10-13 株式会社デンソー 表面実装型パッケージ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9699916B2 (en) 2014-05-13 2017-07-04 Ngk Spark Plug Co., Ltd. Method of manufacturing wiring substrate, and wiring substrate

Also Published As

Publication number Publication date
JPH11340249A (ja) 1999-12-10
US6198165B1 (en) 2001-03-06

Similar Documents

Publication Publication Date Title
JP3310617B2 (ja) 樹脂封止型半導体装置及びその製造方法
JP3176542B2 (ja) 半導体装置及びその製造方法
KR100384260B1 (ko) 반도체장치 및 그 제조방법
KR100551641B1 (ko) 반도체 장치의 제조 방법 및 반도체 장치
JP2825083B2 (ja) 半導体素子の実装構造
US6064111A (en) Substrate for holding a chip of semi-conductor package, semi-conductor package, and fabrication process of semi-conductor package
US6232661B1 (en) Semiconductor device in BGA package and manufacturing method thereof
US7923835B2 (en) Package, electronic device, substrate having a separation region and a wiring layers, and method for manufacturing
JP2003007917A (ja) 回路装置の製造方法
JP2870533B1 (ja) 半導体装置およびその製造方法
JP4035949B2 (ja) 配線基板及びそれを用いた半導体装置、ならびにその製造方法
JPH0964244A (ja) 半導体装置およびその製造方法
JP4038021B2 (ja) 半導体装置の製造方法
JP3417292B2 (ja) 半導体装置
JP2974819B2 (ja) 半導体装置およびその製造方法
JP3362007B2 (ja) 半導体装置、その製造方法及びテープキャリア
JP2944586B2 (ja) Bga型半導体装置及びその製造方法
JP2986661B2 (ja) 半導体装置の製造方法
JPH1084055A (ja) 半導体装置及びその製造方法
JP3398556B2 (ja) 半導体装置の製造方法
JP2841822B2 (ja) 混成集積回路の製造方法
JP2956480B2 (ja) Bga型半導体装置
JPH11274360A (ja) 半導体装置及びその製造方法
JP2003017624A (ja) 半導体装置
JP2004172647A (ja) 半導体装置

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080524

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090524

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100524

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110524

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110524

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120524

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120524

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130524

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140524

Year of fee payment: 12

EXPY Cancellation because of completion of term