JP2017045865A - 半導体装置およびその製造方法 - Google Patents

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pattern
conductor
semiconductor device
wiring
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関川　宏昭
Hiroaki Sekikawa
宏昭 関川
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Renesas Electronics Corp
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Abstract

【課題】半導体装置の信頼性を向上する。【解決手段】第１ポリイミド膜と、第１ポリイミド膜上に形成された再配線（ＲＤＬ１、ＲＤＬ２Ａ、ＲＤＬ２Ｂ、ＲＤＬ２Ｃ）と、第１ポリイミド膜上に形成されたダミーパターン（ＤＰ１、ＤＰ２）と、再配線（ＲＤＬ１、ＲＤＬ２Ａ、ＲＤＬ２Ｂ、ＲＤＬ２Ｃ）およびダミーパターン（ＤＰ１、ＤＰ２）を覆う第２ポリイミド膜と、第２ポリイミド膜から再配線（ＲＤＬ１、ＲＤＬ２Ａ、ＲＤＬ２Ｂ、ＲＤＬ２Ｃ）の一部分を露出する開口部とを備える。このとき、平面視において、ダミーパターン（ＤＰ１）は、隙間（ＳＰ１）を挟んで再配線（ＲＤＬ１、ＲＤＬ２Ａ、ＲＤＬ２Ｂ、ＲＤＬ２Ｃ）を囲む閉じたパターンから構成されている。【選択図】図９

Description

本発明は、半導体装置およびその製造技術に関し、例えば、再配線（Redistribution layer）を有する半導体装置およびその製造技術に適用して有効な技術に関する。
特開２０１４−２２５０５号公報（特許文献１）には、半導体基板側から順に形成した銅膜（Ｃｕ膜）とニッケル膜（Ｎｉ膜）とパラジウム膜（Ｐｄ膜）から再配線を構成し、銅ワイヤをパラジウム膜の上面に接続する構造が記載されている。
特許第５４１２５５２号（特許文献２）には、メッキ法で銅膜を安定的に形成するためには、ある一定以上の再配線の占有率が必要であることが記載されている。
特許第５１３２１６２号（特許文献３）には、配線の周囲にダミーパターンを配置する例として、ヒューズ配線の横にダミーパターンを配置することが記載されている。
特開２０１２−２５３０７１号公報（特許文献４）には、配線層の周囲にドットパターンから構成されるダミーパターンを配置する技術が記載されている。
特開平５−２５８０１７号公報（特許文献５）には、配線以外の周囲全体にメッシュ状のダミーパターンを配置する技術が記載されている。
特開２０１４−２２５０５号公報 特許第５４１２５５２号公報 特許第５１３２１６２号公報 特開２０１２−２５３０７１号公報 特開平５−２５８０１７号公報
例えば、家電用途や通信用途に代表される民生品用途の半導体装置では、低消費電力化と小型化と低コスト化とが開発トレンドである。一方、車載用途の半導体装置においては、これらの開発トレンドに加えて、高温環境下での高電圧動作の信頼性向上が必要とされる。この点に関し、低コスト化を推進する観点から、高価な金（Ａｕ）ワイヤに替えて、安価な銅（Ｃｕ）ワイヤを使用することが検討されている。この場合、銅ワイヤは、金ワイヤに比べて硬いため、ワイヤを接続するパッドにダメージを与えやすい。このことから、銅ワイヤを使用する際、銅ワイヤを直接パッドに接続するのではなく、例えば、パッドと接続される銅配線からなる再配線を形成し、この再配線と銅ワイヤとを接続することが検討されている。この再配線構造によれば、厚膜の再配線によるパワートランジスタのオン抵抗の低減や、再配線を使用した配線レイアウト設計によりチップ面積の縮小化を図ることができる。さらには、安価な銅ワイヤとの接続構造を採用することによる低コスト化を図ることができるとともに、再配線の占有面積増大による放熱性の向上も図ることができる。
このような再配線構造においては、銅膜を主成分とする再配線と銅ワイヤとの密着性が低いことから、再配線の表面に銅ワイヤとの密着性を向上するための密着膜が形成される。ところが、本発明者が検討したところ、密着膜の膜剥がれに起因する再配線（銅膜）の腐食が発生することを新たに見出した。すなわち、本発明者の検討によると、現状の再配線構造には、半導体装置の信頼性を向上する観点から改善の余地が存在するのである。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態における半導体装置は、平面視において、隙間を挟んで再配線を囲むように導体パターンを配置し、この導体パターンを閉じたパターンから構成する。
一実施の形態によれば、半導体装置の信頼性を向上することができる。
関連技術における再配線構造の製造工程を簡略化して示す断面図である。 関連技術における再配線構造の製造工程を簡略化して示す断面図である。 関連技術における再配線構造の製造工程を簡略化して示す断面図である。 銅膜の側面形状が逆テーパ形状となっている場合において、銅膜の表面および側面を覆うように、スパッタリング法を使用することにより、チタン膜とパラジウム膜との積層膜と、チタン膜とを形成する様子を模式的に示す図である。 （ａ）は、パターニングしたレジスト膜を使用して、互いに隣り合う銅膜を形成した状態を示す断面図であり、（ｂ）は、図５（ａ）の工程後、レジスト膜を除去した状態を示す断面図である。 （ａ）は、パターニングしたレジスト膜を使用して、互いに隣り合う銅膜を形成した状態を示す断面図であり、（ｂ）は、図６（ａ）の工程後、レジスト膜を除去した状態を示す断面図である。 （ａ）は、半導体ウェハの平面構成を示す図であり、（ｂ）は、１つのチップ領域を拡大して示す模式図である。 一対策案の構成を示す模式図である。 実施の形態１における半導体チップのレイアウト構成を示す図である。 図９のＡ−Ａ線で切断した断面図である。 実施の形態１における半導体装置の製造工程を示す断面図である。 図１１に続く半導体装置の製造工程を示す断面図である。 図１２に続く半導体装置の製造工程を示す断面図である。 図１３に続く半導体装置の製造工程を示す断面図である。 図１４に続く半導体装置の製造工程を示す断面図である。 図１５に続く半導体装置の製造工程を示す断面図である。 図１６に続く半導体装置の製造工程を示す断面図である。 図１７に続く半導体装置の製造工程を示す断面図である。 図１８に続く半導体装置の製造工程を示す断面図である。 図１９に続く半導体装置の製造工程を示す断面図である。 図２０に続く半導体装置の製造工程を示す断面図である。 図２１に続く半導体装置の製造工程を示す断面図である。 実施の形態１におけるレイアウトデータ作成装置のハードウェア構成の一例を示す図である。 実施の形態１におけるレイアウトデータ作成装置の機能ブロック構成を示す図である。 実施の形態１におけるレイアウトデータ作成方法の流れを示すフローチャートである。 配線パターンを示す模式図である。 第１パターンを示す模式図である。 第２パターンを示す模式図である。 ダミーパターンを示す模式図である。 レイアウトパターンを示す模式図である。 （ａ）および（ｂ）は、レイアウトデータ作成部における第１補正処理の内容を説明する模式図である。 （ａ）および（ｂ）は、レイアウトデータ作成部における第２補正処理の内容を説明する模式図である。 実施の形態２における半導体チップのレイアウト構成を示す図である。 実施の形態３における半導体チップのレイアウト構成を示す図である。 実施の形態３における半導体チップのレイアウト構成を示す図である。 変形例における半導体チップのレイアウト構成を示す図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
（実施の形態１）
＜改善の検討＞
まず、関連技術に存在する本発明者が新たに見出した改善の余地について図面を参照しながら説明する。ここで、本明細書でいう「関連技術」は、新規に発明者が見出した課題を有する技術であって、公知である従来技術ではないが、新規な技術的思想の前提技術（未公知技術）を意図して記載された技術である。
図１〜図３は、関連技術における再配線構造の製造工程を簡略化して示す断面図である。図１において、層間絶縁膜ＩＬ上にパッドＰＤが形成されており、このパッドＰＤを覆う層間絶縁膜ＩＬ上に、例えば、酸化シリコン膜や窒化シリコン膜からなる表面保護膜（パッシベーション膜）ＰＡＳが形成されている。この表面保護膜ＰＡＳには、開口部ＯＰ１が形成されており、開口部ＯＰ１からパッドＰＤの表面の一部が露出している。さらに、開口部ＯＰ１が形成された表面保護膜ＰＡＳ上には、ポリイミド膜ＰＩＦ１が形成されており、このポリイミド膜ＰＩＦ１には、開口部ＯＰ１と連通する開口部ＯＰ２が形成されている。そして、開口部ＯＰ１の内壁および開口部ＯＰ２の内壁を含むポリイミド膜ＰＩＦ１上に、例えば、チタン膜や窒化チタン膜からなるバリア導体膜ＢＣＦが形成され、このバリア導体膜ＢＣＦ上に、銅膜からなるシード膜ＳＤＦが形成されている。このシード膜ＳＤＦ上にレジスト膜ＰＲ１が形成されており、このレジスト膜ＰＲ１はパターニングされている。具体的に、レジスト膜ＰＲ１のパターニングは、再配線を形成するための配線形成用開口部ＯＰ（Ｌ）を開口するように行なわれる。以上の構造を製造する工程は、省略するが、この省略された工程によって、図１に示される構造が形成される。
ここで、再配線は、例えば、１０μｍ程度の厚さを有するように厚く形成され、かつ、配線形成用開口部ＯＰ（Ｌ）の深さを再配線の膜厚以上にする必要がある。このことから、レジスト膜ＰＲ１の膜厚は、１５μｍ程度に厚くする必要がある。通常、レジスト膜ＰＲ１のパターニングは、露光処理によって実施されるが、レジスト膜ＰＲ１の膜厚が厚くなると、露光処理だけでは、パターニングしたレジスト膜ＰＲ１の形状が不安定になるおそれがある。このため、確実なパターン形状を形成することを目的として、レジスト膜ＰＲ１に対して露光処理を実施した後、例えば、レジスト膜ＰＲ１に紫外線を照射して、レジスト膜ＰＲ１を硬化させるキュア処理を実施する。これにより、レジスト膜ＰＲ１を硬化させて、パターニングしたレジスト膜の形状の安定性を高めることができる。
ところが、レジスト膜ＰＲ１に対してキュア処理を実施すると、レジスト膜ＰＲ１の収縮が生じる。特に、紫外線が直接照射されるレジスト膜ＰＲ１の表面では、レジスト膜ＰＲ１の収縮が顕著になる。したがって、パターニングされたレジスト膜ＰＲ１に対して、キュア処理を実施すると、レジスト膜ＰＲ１の表面の収縮が大きくなることから、図２に示すように、配線形成用開口部ＯＰ（Ｌ）の側面がテーパ状に傾くことになる。
この状態で、図３に示すように、電解メッキ法を使用して、配線形成用開口部ＯＰ（Ｌ）から露出するシード膜ＳＤＦ上に銅膜ＣＵＦを成長させると、配線形成用開口部ＯＰ（Ｌ）の側面形状がテーパ形状となっていることから、必然的に、銅膜ＣＵＦの側面形状は、逆テーパ形状となる。このように、本発明者は、レジスト膜ＰＲ１に対してキュア処理を実施すると、電解メッキ法で形成される銅膜ＣＵＦの側面形状が逆テーパ形状になることを新たに見出したのである。
ここで、例えば、銅膜ＣＵＦを主要な構成膜とする再配線は、銅ワイヤと接続されるが、銅膜ＣＵＦと銅ワイヤとの密着性は良好とは言えないため、銅膜ＣＵＦと銅ワイヤとを直接接続するのではなく、銅膜ＣＵＦと銅ワイヤとの間に密着膜を介在させることが行なわれている。具体的には、銅膜ＣＵＦの表面の一部領域にニッケル膜と金膜との積層膜を形成し、この積層膜を介して、銅膜ＣＵＦと銅ワイヤを接続することが行なわれている。この場合、銅ワイヤは、密着性の良好な金膜と直接接続されることになることから、再配線と銅ワイヤとの接続信頼性を向上することができる。この構成の場合、通常、ニッケル膜と金膜は、メッキ法を使用することにより形成され、特に、銅膜ＣＵＦの側面形状が逆テーパ形状となっていても、逆テーパ形状に起因する再配線の信頼性低下は顕在化しない。
ところが、近年では、上述した密着膜として、高価な金膜を使用する替わりに、半導体装置の製造コストを削減するため、銅膜ＣＵＦと密着性が良好なチタン膜（Ｔｉ膜）とパラジウム膜（Ｐｄ膜）の積層膜を使用することが検討されている。さらに、金膜に比べて低コストであることから、チタン膜とパラジウム膜の積層膜を密着膜として使用する場合、銅膜ＣＵＦの表面の一部だけでなく、銅膜ＣＵＦの表面と側面を覆うように形成することが考えられる。すなわち、密着膜として、チタン膜とパラジウム膜との積層膜を使用する利点としては、銅膜ＣＵＦと銅ワイヤとの密着性を向上させるだけでなく、銅膜ＣＵＦを腐食などから保護する機能も付加させることができるのである。なぜなら、金膜を密着膜として使用する場合には、高価な金膜の使用を必要最小限に抑えるため、銅ワイヤとのボンディング領域にだけ金膜を形成する構成が採用される。一方、チタン膜とパラジウム膜との積層膜は、金膜に比べて低コストであるため、銅ワイヤとのボンディング領域だけでなく、銅膜ＣＵＦの表面と側面を覆うように形成することができるからである。このことから、密着膜として、チタン膜とパラジウム膜との積層膜を使用する場合には、半導体装置の低コスト化を図ることができるだけでなく、銅膜ＣＵＦを腐食などから保護することができ、これによって、半導体装置の信頼性を向上することもできるのである。
ただし、チタン膜とパラジウム膜との積層膜を密着膜として使用する場合、銅膜ＣＵＦの側面形状が逆テーパ形状となることに起因して、改善の余地が顕在化することを本発明者は新たに見出したのである。つまり、チタン膜とパラジウム膜との積層膜を銅膜ＣＵＦの表面および側面を覆うように形成するためには、例えば、スパッタリング法が使用されるが、スパッタリング法を使用するがゆえに、銅膜ＣＵＦの側面形状が逆テーパ形状となることに起因して、改善の余地が顕在化するのである。以下に、この点について説明する。
図４は、銅膜ＣＵＦの側面形状が逆テーパ形状となっている場合において、銅膜ＣＵＦの表面および側面を覆うように、スパッタリング法を使用することにより、チタン膜とパラジウム膜との積層膜ＰＤＦと、チタン膜ＴＦとを形成する様子を模式的に示す図である。図４の矢印で示すスパッタリング法の指向性によって、銅膜ＣＵＦの側面近傍の領域Ａ１においては、積層膜ＰＤＦの膜厚およびチタン膜ＴＦの膜厚が、その他の領域よりも薄くなる。すなわち、銅膜ＣＵＦの側面形状が逆テーパ形状となっていると、銅膜ＣＵＦの側面における成膜粒子の被着性が悪くなる結果、積層膜ＰＤＦの膜厚およびチタン膜ＴＦの膜厚が薄くなってしまうのである。この状態で、例えば、チタン膜ＴＦや積層膜ＰＤＦのパターニングをウェットエッチングで実施すると、銅膜ＣＵＦの側面近傍の領域Ａ１において、チタン膜ＴＦや積層膜ＰＤＦの膜剥がれが生じやすくなり、この膜剥がれに起因して、銅膜ＣＵＦの腐食が発生することになる。さらには、膜剥がれによって、異物も発生する。このことから、銅膜ＣＵＦの側面形状が逆テーパ形状となっていると、半導体装置の信頼性低下や半導体装置の製造工程における歩留り低下を招くことになる。
以上のことから、折角、銅膜ＣＵＦの表面および側面をチタン膜とパラジウム膜との積層膜ＰＤＦで覆うことにより保護しようとしても、銅膜ＣＵＦの側面形状が逆テーパ形状となっていると、銅膜ＣＵＦの側面における積層膜ＰＤＦの膜厚が薄くなることに起因して、膜剥がれや異物の発生が改善の余地として顕在化するのである。特に、この改善の余地は、積層膜ＰＤＦの成膜工程にスパッタリング法を使用する場合に顕著となる。
そこで、本実施の形態１では、上述した関連技術に存在する改善の余地に対する工夫を施している。以下では、この工夫を施した本実施の形態１における技術的思想について説明することにする。まず、本発明者が見出した知見について説明する。そして、この知見を具現化する一対策案について説明し、この一対策案では、別の問題点が顕在化することを説明する。その後、本実施の形態１における技術的思想について説明する。
＜本発明者が見出した知見＞
本発明者が見出した知見について、図面を参照しながら説明する。図５は、パターニングしたレジスト膜ＰＲ１を使用して、互いに隣り合う銅膜ＣＵＦ１および銅膜ＣＵＦ２を形成する状態を示す図である。特に、図５は、銅膜ＣＵＦ１と銅膜ＣＵＦ２との間の距離が大きく、したがって、銅膜ＣＵＦ１と銅膜ＣＵＦ２で挟まれるレジスト膜ＰＲ１の幅が大きくなる構成を示す模式図である。図５（ａ）は、パターニングしたレジスト膜ＰＲ１を使用して銅膜ＣＵＦ１および銅膜ＣＵＦ２を形成した状態を示す断面図であり、図５（ｂ）は、図５（ａ）の工程後、レジスト膜ＰＲ１を除去した状態を示す断面図である。まず、図５（ａ）において、パターニングしたレジスト膜ＰＲ１に対して、紫外線照射によるキュア処理を実施すると、レジスト膜ＰＲ１の収縮が起きる。特に、図５（ａ）に示すように、銅膜ＣＵＦ１と銅膜ＣＵＦ２とに挟まれたレジスト膜ＰＲ１の幅が大きくなるほど、レジスト膜ＰＲ１の表面（上面）での収縮の絶対量が大きくなる。レジスト膜ＰＲ１の表面での収縮が大きくなるということは、レジスト膜ＰＲ１のテーパ形状が大きくなることを意味する。したがって、この場合、図５（ｂ）に示すように、パターニングしたレジスト膜ＰＲ１を除去すると、銅膜ＣＵＦ１の側面の逆テーパ形状が著しく大きくなるとともに、銅膜ＣＵＦ２の側面の逆テーパ形状も著しく大きくなる。すなわち、銅膜ＣＵＦ１と銅膜ＣＵＦ２との間に挟まれたレジスト膜ＰＲ１の幅が大きくなるほど、銅膜ＣＵＦ１および銅膜ＣＵＦ２の逆テーパ形状が著しく大きくなるのである。例えば、本発明者の調査によると、銅膜ＣＵＦ１と銅膜ＣＵＦ２との間のスペースが約２６０μｍ（銅膜ＣＵＦ１と銅膜ＣＵＦ２に挟まれたレジスト膜ＰＲ１の幅が約２６０μｍ）となると、銅膜ＣＵＦ１（銅膜ＣＵＦ２）の下部よりも上部の方が片側で約１．２μｍ程度外側に張り出すことが確認された。
これに対し、図６は、銅膜ＣＵＦ１と銅膜ＣＵＦ２との間の距離が小さく、したがって、銅膜ＣＵＦ１と銅膜ＣＵＦ２で挟まれるレジスト膜ＰＲ１の幅が小さくなる構成を示す模式図である。図６（ａ）は、パターニングしたレジスト膜ＰＲ１を使用して銅膜ＣＵＦ１および銅膜ＣＵＦ２を形成した状態を示す断面図であり、図６（ｂ）は、図６（ａ）の工程後、レジスト膜ＰＲ１を除去した状態を示す断面図である。
図６（ａ）に示すように、銅膜ＣＵＦ１と銅膜ＣＵＦ２との間に挟まれたレジスト膜ＰＲ１の幅が小さくなると、レジスト膜ＰＲ１の表面（上面）での収縮の絶対量が小さくなる。この場合、図６（ｂ）に示すように、銅膜ＣＵＦ１の側面の逆テーパ形状が抑制されるとともに、銅膜ＣＵＦ２の側面の逆テーパ形状も抑制される。すなわち、銅膜ＣＵＦ１と銅膜ＣＵＦ２との間に挟まれたレジスト膜ＰＲ１の幅が小さくなるほど、銅膜ＣＵＦ１および銅膜ＣＵＦ２の逆テーパ形状が抑制されるのである。このように、本発明者が新たに見出した知見は、銅膜ＣＵＦ１と銅膜ＣＵＦ２との間に挟まれたレジスト膜ＰＲ１の幅を小さくすることによって、銅膜ＣＵＦ１および銅膜ＣＵＦ２の逆テーパ形状が抑制されるということである。
＜一対策案＞
ここで、上述した知見を具現化する一対策案について説明する。図７（ａ）は、半導体ウェハＷＦの平面構成を示す図である。図７（ａ）に示すように、半導体ウェハＷＦの平面形状は、略円形形状をしており、内部に複数のチップ領域ＣＲが形成されている。このチップ領域ＣＲは、半導体ウェハＷＦをダイシングした際、半導体チップとして個片化される領域である。
次に、図７（ｂ）は、１つのチップ領域ＣＲを拡大して示す模式図である。図７（ｂ）に示すように、チップ領域ＣＲは、矩形形状をしており、内部の表面領域に再配線ＲＤＬが形成されていることがわかる。図７（ｂ）においては、再配線ＲＤＬ間の間隔（スペース）が広いため、再配線ＲＤＬを形成する際に使用されるレジスト膜の収縮が大きくなり、再配線ＲＤＬ間に挟まれたレジスト膜の側面にテーパ形状が形成されることになる。この場合、再配線ＲＤＬの側面が逆テーパ形状となり、再配線ＲＤＬの側面での密着膜の薄膜化が生じることになる。これにより、密着膜の膜剥がれや膜剥がれによる異物の発生が生じることになり、半導体装置の信頼性低下および製造歩留りの低下が懸念される。
この点に関し、一対策案では、再配線ＲＤＬ間に挟まれるレジスト膜の幅をできるだけ小さくするという思想に基づき、以下に示す構成を実現している。具体的に、図８は、一対策案の構成を示す模式図である。図８に示すように、一対策案では、チップ領域ＣＲの表面領域に形成されている再配線ＲＤＬの幅を広げる構成が実現されている。この一対策案の構成によれば、再配線ＲＤＬ間に挟まれるスペースを小さくすることができる。このことは、一対策案では、再配線ＲＤＬを形成する際、再配線ＲＤＬ間に挟まれるレジスト膜の幅を小さくすることができることを意味する。したがって、一対策案によれば、再配線ＲＤＬの逆テーパ形状を抑制することができると考えられる。
このように、一対策案による構成では、再配線ＲＤＬの逆テーパ形状を抑制することができるが、別の改善の余地が顕在化する。以下に、この点について説明する。
図８に示すように、一対策案では、再破線ＲＤＬの幅を広げることにより、再配線ＲＤＬ間の間隔が狭くなっているが、このことは、チップ領域ＣＲにおける再配線ＲＤＬの占有面積が著しく大きくなることを意味する。この場合、以下に示す不都合が生じる。すなわち、図７（ａ）に示す半導体ウェハＷＦでは、チップ領域ＣＲを個片化するダイシング工程を実施する前に、半導体ウェハＷＦの裏面を研削して、半導体ウェハＷＦの厚さを薄くすることが行なわれる。このとき、図８に示すように、各チップ領域ＣＲの表面における再配線ＲＤＬの占有面積が著しく大きい場合には、半導体ウェハＷＦの主成分であるシリコンと、再配線ＲＤＬの主要な構成材料である銅との線膨張係数の相違から、半導体ウェハＷＦに反りが発生する。このような反りが発生すると、ダイシング工程を含むその後の組立工程に支障をきたすことになる。以上のことから、一対策案では、再配線ＲＤＬの逆テーパ形状を抑制することができる一方、チップ領域ＣＲでの再配線ＲＤＬの占有面積の増大に起因する半導体ウェハＷＦの反りという新たな改善の余地が顕在化するのである。したがって、一対策案は、半導体ウェハＷＦの反りという新たな副作用を引き起こす点で、充分な解決手段とは言えないことがわかる。そこで、以下では、本実施の形態１における技術的思想について説明する。
＜実施の形態１における半導体チップの平面レイアウト構成＞
まず、本実施の形態１における半導体チップの平面レイアウト構成について説明する。図９は、本実施の形態１における半導体チップＣＨＰの平面レイアウト構成を示す図である。図９に示すように、平面視において、本実施の形態１における半導体チップＣＨＰは、矩形形状をしている。そして、半導体チップＣＨＰの表面には、再配線ＲＤＬ１が形成されており、平面視において、再配線ＲＤＬ１を囲むようにダミーパターンＤＰ１が形成されている。このとき、図９に示すように、平面視において、ダミーパターンＤＰ１は、隙間ＳＰ１を挟んで再配線ＲＤＬ１を囲む閉じたパターンから構成されている。
同様に、半導体チップＣＨＰの表面には、再配線ＲＤＬ２Ａ、ＲＤＬ２Ｂ、ＲＤＬ２Ｃが形成されており、平面視において、再配線ＲＤＬ２Ａ、ＲＤＬ２Ｂ、ＲＤＬ２Ｃを囲むようにダミーパターンＤＰ２が形成されている。このとき、図９に示すように、平面視において、ダミーパターンＤＰ２は、隙間ＳＰ１を挟んで再配線ＲＤＬ２Ａ、ＲＤＬ２Ｂ、ＲＤＬ２Ｃを囲む閉じたパターンから構成されている。
ここで、例えば、再配線ＲＤＬ１とダミーパターンＤＰ１とに着目すると、再配線ＲＤＬ１とダミーパターンＤＰ１との間の距離は、略一定となっている。言い換えれば、再配線ＲＤＬ１とダミーパターンＤＰ１との間に介在する隙間ＳＰ１は、略一定となっている。同様に、例えば、再配線ＲＤＬ２Ａ、ＲＤＬ２Ｂ、ＲＤＬ２ＣとダミーパターンＤＰ２とに着目しても、再配線ＲＤＬ２Ａ、ＲＤＬ２Ｂ、ＲＤＬ２ＣとダミーパターンＤＰ２との間に介在する隙間ＳＰ１は、略一定となっている。特に、ダミーパターンＤＰ２は、複数の再配線（再配線ＲＤＬ２Ａ、ＲＤＬ２Ｂ、ＲＤＬ２Ｃ）を囲む閉じたパターンから形成されている。この場合、ダミーパターンＤＰ２と再配線ＲＤＬ２Ａ、ＲＤＬ２Ｂ、ＲＤＬ２Ｃとの間に隙間ＳＰ１が存在するとともに、例えば、図９の領域Ａ３で示すように、再配線ＲＤＬ２Ａと再配線ＲＤＬ２Ｂとの間にも隙間ＳＰ２が存在することになる。このとき、本実施の形態１では、隙間ＳＰ１と隙間ＳＰ２とが概ね等しくなっている。
さらに、図９の領域Ａ２に示すように、ダミーパターンＤＰ１とダミーパターンＤＰ２とは、互いに接続され、ダミーパターンＤＰ１とダミーパターンＤＰ２との接続部分の幅は、ダミーパターンＤＰ１のその他の部分の幅およびダミーパターンＤＰ２のその他の部分の幅よりも大きくなっている。
このように構成されているダミーパターンＤＰ１およびダミーパターンＤＰ２は、配線として機能しないパターンであり、例えば、ダミーパターンＤＰ１の電位およびダミーパターンＤＰ２の電位は、フローティング電位となっている。
＜実施の形態１における半導体チップの断面構成＞
図１０は、図９のＡ−Ａ線で切断した断面図である。図１０において、本実施の形態１における半導体チップＣＨＰは、例えば、シリコンからなる半導体基板１Ｓを有し、この半導体基板１Ｓの表面に素子分離領域ＳＴＩが形成されている。そして、素子分離領域ＳＴＩで区画された活性領域（アクティブ領域）上に、電界効果トランジスタＱや容量素子ＰＩＰが形成されている。また、素子分離領域ＳＴＩ上には、抵抗素子Ｒが形成されている。次に、電界効果トランジスタＱや容量素子ＰＩＰや抵抗素子Ｒが形成された半導体基板１Ｓの表面を覆うように、例えば、酸化シリコン膜からなるコンタクト層間絶縁膜ＣＩＬが形成されている。このコンタクト層間絶縁膜ＣＩＬには、コンタクト層間絶縁膜ＣＩＬを貫通するプラグＰＬＧが形成されている。このプラグＰＬＧは、例えば、コンタクトホールにバリア導体膜とタングステン膜とを埋め込むことにより形成されている。
続いて、プラグＰＬＧを形成したコンタクト層間絶縁膜ＣＩＬ上には、例えば、酸化シリコン膜や、酸化シリコン膜よりも誘電率の低い低誘電率膜からなる層間絶縁膜ＩＬ１が形成されている。そして、層間絶縁膜ＩＬ１には、配線溝が形成されており、この配線溝に埋め込むように、例えば、銅配線から構成される配線ＷＬ１が形成されている。
次に、図１０に示すように、配線ＷＬ１を形成した層間絶縁膜ＩＬ１上に、例えば、酸化シリコン膜や低誘電率膜からなる層間絶縁膜ＩＬが形成されている。そして、この層間絶縁膜ＩＬ上には、パッドＰＤが形成されている。このパッドＰＤは、例えば、アルミニウム膜（Ａｌ膜）やアルミニウム合金膜（ＡｌＳｉ膜やＡｌＳｉＣｕ膜など）から構成されている。本実施の形態１における半導体チップＣＨＰでは、パッドＰＤの上方に再配線構造が形成されている。以下に、図１０を参照しながら、再配線構造について説明する。
図１０において、パッドＰＤを覆うように、例えば、酸化シリコン膜や窒化シリコン膜からなる表面保護膜（パッシベーション膜）ＰＡＳが形成されており、この表面保護膜ＰＡＳには、パッドＰＤの表面の一部を露出する開口部ＯＰ１が形成されている。次に、開口部ＯＰ１が形成された表面保護膜ＰＡＳ上には、ポリイミド膜ＰＩＦ１が形成されており、このポリイミド膜ＰＩＦ１には、開口部ＯＰ１と連通する開口部ＯＰ２が形成されている。そして、開口部ＯＰ１および開口部ＯＰ２を埋め込み、かつ、ポリイミド膜ＰＩＦ１上を延在する再配線ＲＤＬ１が形成されている。再配線ＲＤＬ１は、例えば、チタン膜や窒化チタン膜からなるバリア導体膜ＢＣＦと、バリア導体膜ＢＣＦ上に形成された銅膜ＣＵＦと、銅膜ＣＵＦの表面および側面を覆う積層膜ＰＤＦから構成されている。特に、積層膜ＰＤＦは、例えば、チタン膜と、チタン膜上に形成されたパラジウム膜から構成されている。
次に、ポリイミド膜ＰＩＦ１上には、再配線ＲＤＬ１と隣り合うように、ダミーパターンＤＰ１が配置されている。つまり、ポリイミド膜ＰＩＦ１上には、互いに隣り合う再配線ＲＤＬ１とダミーパターンＤＰ１とが形成されており、再配線ＲＤＬ１とダミーパターンＤＰ１とは、同層に配置されている。ダミーパターンＤＰ１もバリア導体膜ＢＣＦと、バリア導体膜ＢＣＦ上に形成された銅膜ＣＵＦと、銅膜ＣＵＦの表面および側面を覆う積層膜（Ｔｉ／Ｐｄ膜）ＰＤＦとから構成されている。したがって、ダミーパターンＤＰ１は、導体パターンということができる。
そして、互いに隣り合うように配置された再配線ＲＤＬ１およびダミーパターンＤＰ１を覆うようにポリイミド膜ＰＩＦ２が形成されている。このポリイミド膜ＰＩＦ２には、再配線ＲＤＬ１の一部分を露出する開口部ＯＰ３が形成されている。具体的には、図１０に示すように、ポリイミド膜ＰＩＦ２に形成された開口部ＯＰ３からは、再配線ＲＤＬ１の表面に形成された積層膜（Ｔｉ／Ｐｄ膜）ＰＤＦが露出しており、開口部ＯＰ３から露出する積層膜（Ｔｉ／Ｐｄ膜）ＰＤＦに銅からなるワイヤＷが接続されている。
なお、バリア導体膜ＢＣＦは、銅膜ＣＵＦを構成する銅の拡散を抑制する機能を有する膜である。また、積層膜（Ｔｉ／Ｐｄ膜）ＰＤＦは、再配線ＲＤＬ１と銅からなるワイヤＷとの密着性を向上する密着膜として機能する。
＜実施の形態１における特徴＞
本実施の形態１における半導体チップＣＨＰは、上記のように構成されており、以下に、本実施の形態における特徴点について説明する。本実施の形態１における特徴点は、例えば、図９に示すように、再配線ＲＤＬ１の周囲を囲むように、隙間ＳＰ１を介してダミーパターンＤＰ１を設ける点にある。すなわち、本実施の形態１における特徴点は、平面視において、隙間ＳＰ１を挟んで再配線ＲＤＬ１を囲む閉じたパターンから構成されるダミーパターンＤＰ１を設ける点にある。これにより、再配線ＲＤＬ１を形成する際において、再配線ＲＤＬ１を囲むダミーパターンＤＰ１も一緒に形成することになる。このことは、レジスト膜に再配線ＲＤＬ１を形成するための配線形成用開口部とともに、配線形成用開口部に近接して、ダミーパターンＤＰ１を形成するためのダミーパターン形成用開口部を形成することを意味する。したがって、本実施の形態１における特徴点によれば、配線形成用開口部とダミーパターン形成用開口部との間に存在するレジスト膜の幅を小さくすることができることになる。この結果、本実施の形態１によれば、再配線ＲＤＬ１とダミーパターンＤＰ１との間に挟まれたレジスト膜において、キュア処理によるレジスト膜の表面での収縮の絶対量を低減することができる。すなわち、本実施の形態１における特徴点によれば、レジスト膜に形成された配線形成用開口部におけるテーパ形状が緩和されることになり、これによって、再配線ＲＤＬ１の側面形状が逆テーパ形状となることを抑制することができることになる。したがって、本実施の形態１における特徴点によれば、再配線ＲＤＬ１の側面形状が逆テーパ形状になることに起因する再配線ＲＤＬ１の側面での密着膜の薄膜化を抑制することができる。このことから、本実施の形態１によれば、密着膜の膜剥がれや膜剥がれによる異物の発生を抑制することができ、これによって、半導体装置の信頼性向上および製造歩留りの向上を図ることができる。
特に、本実施の形態１における特徴点によれば、上述した本発明者が見出した知見（図６参照）で説明したレジスト膜の幅を小さくするという思想を、互いに隣り合う再配線間の距離を小さくすることによる実現するのではなく、隙間ＳＰ１を挟んで再配線ＲＤＬ１を囲む閉じたダミーパターンＤＰ１を形成することにより具現化している。
例えば、図６に示すように、互いに隣り合う再配線間の距離を小さくする構成によって、互いに隣り合う再配線間に挟まれるレジスト膜の幅を小さくする思想を実現する場合には、再配線のレイアウトを大幅に変更する必要が生じるとともに、互いに隣り合う再配線間の距離を小さくするために再配線のレイアウトに必要以上の制限が加わることになる。さらには、図８に示す一対応案のように、再配線の占有面積が著しく大きくなり、半導体ウェハの反りという問題点も顕在化することになる。つまり、互いに隣り合う再配線間の距離を小さくする構成によって、互いに隣り合う再配線間に挟まれるレジスト膜の幅を小さくする思想を実現する場合には、再配線ＲＤＬ１における逆テーパ形状を抑制するための代償として、再配線のレイアウトの大幅な設計変更やレイアウト設計における必要以上の制限、さらには、半導体ウェハの反りといった副作用が生じるのである。
これに対し、本実施の形態１における特徴点のように、隙間ＳＰ１を挟んで再配線ＲＤＬ１を囲む閉じたダミーパターンＤＰ１を形成することにより、再配線ＲＤＬ１とダミーパターンＤＰ１で挟まれるレジスト膜の幅を小さくする構成では、再配線のレイアウトの大幅な設計変更やレイアウト設計における過度の制約を受けることなく、再配線ＲＤＬ１の逆テーパ形状を抑制することができる。さらには、本実施の形態１における特徴点によれば、図８に示す一対応案のように、再配線ＲＤＬ１の占有面積を著しく大きくすることにはならないため、半導体ウェハの反りの問題も顕在化することはない。すなわち、本実施の形態１における特徴点によって、本発明者が見出した知見を実現する場合には、副作用を生じることなく、再配線ＲＤＬ１における逆テーパ形状を抑制することができる点で有用性が高い技術的思想である。
さらに、本実施の形態１では、再配線ＲＤＬ１とダミーパターンＤＰ１との間の隙間ＳＰ１を再配線ＲＤＬ１の全体にわたって略一定とするように構成している。このため、再配線ＲＤＬ１の全体にわたって、再配線ＲＤＬ１とダミーパターンＤＰ１で挟まれるレジスト膜の幅を均一にすることができる。このことは、再配線ＲＤＬ１の全体にわたって、再配線ＲＤＬ１における逆テーパ形状を均等に抑制できることを意味している。つまり、再配線ＲＤＬ１の一部分において、逆テーパ形状となることを抑制することができ、これによって、再配線ＲＤＬ１の全体にわたって、再配線ＲＤＬ１の側面形状が逆テーパ形状になることに起因する密着膜の薄膜化を抑制することができる。
また、本実施の形態１における特徴点は、例えば、図９に示すように、再配線ＲＤＬ２Ａ、ＲＤＬ２Ｂ、ＲＤＬ２Ｃからなる再配線群全体の周囲を囲むように、隙間ＳＰ１を介してダミーパターンＤＰ２を設ける点にある。すなわち、本実施の形態１における特徴点は、平面視において、隙間ＳＰ１を挟んで再配線群全体（再配線ＲＤＬ２Ａ，ＲＤＬ２Ｂ、ＲＤＬ２Ｃ）を囲む閉じたパターンから構成されるダミーパターンＤＰ２を設ける点にもある。すなわち、基本的に、本実施の形態１における特徴点は、１本の再配線ＲＤＬ１の周囲を囲むように、隙間ＳＰ１を介して１本のダミーパターンＤＰ１を設けることを想定している。ただし、例えば、図９の領域Ａ３に示すように、再配線ＲＤＬ２Ａと再配線ＲＤＬ２Ｂとの間の間隔が狭く、この間に隙間ＳＰ１を介してダミーパターンＤＰ１を配置することが困難な場合がある。この場合に対応して、本実施の形態１では、図９に示すように、再配線ＲＤＬ２Ａ、ＲＤＬ２Ｂ、ＲＤＬ２Ｃからなる再配線群全体の周囲を囲むように、隙間ＳＰ１を介してダミーパターンＤＰ２を設けることも考慮している。この結果、本実施の形態１によれば、１本の再配線ＲＤＬ１の周囲を囲むように、隙間ＳＰ１を介して１本のダミーパターンＤＰ１を設けることが困難な構成が存在する場合であっても、再配線ＲＤＬ２Ａ、ＲＤＬ２Ｂ、ＲＤＬ２Ｃからなる再配線群全体に対して、隙間ＳＰ１を介してダミーパターンＤＰ２を配置することができる。これにより、再配線ＲＤＬ２Ａ、ＲＤＬ２Ｂ、ＲＤＬ２Ｃからなる再配線群全体にわたって、再配線群全体とダミーパターンＤＰ２で挟まれるレジスト膜の幅を均一にすることができる。このことは、再配線群全体にわたって、再配線群のそれぞれの再配線ＲＤＬ２Ａ、ＲＤＬ２Ｂ、ＲＤＬ２Ｃにおける逆テーパ形状を均等に抑制できることを意味している。特に、例えば、図９に示す領域Ａ３内の再配線ＲＤＬ２Ａと再配線ＲＤＬ２Ｂとの間の隙間ＳＰ２を、再配線群とダミーパターンＤＰ２との間の隙間ＳＰ１と同等とすることにより、再配線群全体とダミーパターンＤＰ２で挟まれるレジスト膜の幅（隙間ＳＰ１の幅に相当）の均一性だけでなく、再配線群同士で挟まれるレジスト膜の幅（隙間ＳＰ２の幅に相当）も含めた均一性を高めることができる。そして、さらに、再配線ＲＤＬ１とダミーパターンＤＰ１との隙間ＳＰ１の幅と、再配線群（再配線ＲＤＬ２Ａ、ＲＤＬ２Ｂ、ＲＤＬ２Ｃ）とダミーパターンＤＰ２との間の隙間ＳＰ１を同等とする。これにより、半導体チップＣＨＰに形成されている再配線全体にわたって、再配線（ＲＤＬ１、ＲＤＬ２Ａ、ＲＤＬ２Ｂ、ＲＤＬ２Ｃ）とダミーパターン（ＤＰ１、ＤＰ２）の間に挟まれるレジスト膜の幅の均一性を高めることができる。この結果、本実施の形態１における特徴点によれば、半導体チップＣＨＰに形成されている再配線（ＲＤＬ１、ＲＤＬ２Ａ、ＲＤＬ２Ｂ、ＲＤＬ２Ｃ）全体にわたって、再配線（ＲＤＬ１、ＲＤＬ２Ａ、ＲＤＬ２Ｂ、ＲＤＬ２Ｃ）の側面形状が逆テーパ形状になることに起因する密着膜の薄膜化を抑制することができる。このことから、本実施の形態１における特徴点によれば、密着膜の膜剥がれや膜剥がれによる異物の発生を抑制することができ、これによって、半導体装置の信頼性向上および製造歩留りの向上を図ることができる。
＜実施の形態１における半導体装置の製造方法＞
次に、本実施の形態１における半導体装置の製造方法について、図面を参照しながら説明する。まず、例えば、シリコンからなる半導体基板（半導体ウェハ）を用意し、この半導体基板に複数の電界効果トランジスタに代表される半導体素子を形成する。その後、複数の電界効果トランジスタを形成した半導体基板上に多層配線層を形成する。図１１では、多層配線層の最上層に形成されている層間絶縁膜ＩＬが図示されている。図１１に示すように、層間絶縁膜ＩＬ上に、例えば、アルミニウム膜やアルミニウム合金膜（ＡｌＳｉ膜やＡｌＳｉＣｕ膜など）からなる導体膜を形成し、フォトリソグラフィ技術およびエッチング技術を使用して、導体膜をパターニングすることにより、パッドＰＤを形成する。
続いて、パッドＰＤを覆う層間絶縁膜ＩＬ上に表面保護膜ＰＡＳを形成する。表面保護膜ＰＡＳは、例えば、酸化シリコン膜や窒化シリコン膜から形成され、例えば、ＣＶＤ（Chemical Vapor Deposition）法を使用することにより形成することができる。その後、図１２に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、表面保護膜ＰＡＳに開口部ＯＰ１を形成する。このとき、開口部ＯＰ１の底面にパッドＰＤの一部領域が露出する。
そして、図１３に示すように、開口部ＯＰ１を形成した表面保護膜ＰＡＳ上に、感光性を有するポリイミド膜ＰＩＦ１を形成した後、フォトリソグラフィ技術を使用することにより、ポリイミド膜ＰＩＦ１に開口部ＯＰ２を形成する。この開口部ＯＰ２は、表面保護膜ＰＡＳに形成された開口部ＯＰ１と連通するように形成される。
次に、図１４に示すように、開口部ＯＰ１の内壁と開口部ＯＰ２の内壁とを含むポリイミド膜ＰＩＦ１上にバリア導体膜ＢＣＦを形成する。このバリア導体膜ＢＣＦは、例えば、チタン膜や窒化チタン膜などから形成され、例えば、スパッタリング法を使用することにより形成することができる。その後、例えば、スパッタリング法を使用することにより、バリア導体膜ＢＣＦ上に銅膜からなるシード膜ＳＤＦを形成する。
続いて、図１５に示すように、シード膜ＳＤＦ上にレジスト膜ＰＲ１を形成した後、フォトリソグラフィ技術を使用することにより、レジスト膜ＰＲ１をパターニングする。レジスト膜ＰＲ１のパターニングは、再配線を形成する領域を開口するように行なわれる。具体的に、本実施の形態１では、図１５に示すように、レジスト膜ＰＲ１に配線形成用開口部ＯＰ（Ｌ）とダミーパターン形成用開口部ＯＰ（Ｄ）を形成する。このとき、配線形成用開口部ＯＰ（Ｌ）とダミーパターン形成用開口部ＯＰ（Ｄ）とは、互いに近接して配置されることから、配線形成用開口部ＯＰ（Ｌ）とダミーパターン形成用開口部ＯＰ（Ｄ）で挟まれるレジスト膜ＰＲ１の幅Ｌは、小さくなる。その後、パターニングしたレジスト膜ＰＲ１に対して紫外線を照射することにより、キュア処理を実施してレジスト膜ＰＲ１を硬化させる。このとき、レジスト膜ＰＲ１の表面には収縮が生じやすくなるが、本実施の形態１では、図１５に示すように、配線形成用開口部ＯＰ（Ｌ）とダミーパターン形成用開口部ＯＰ（Ｄ）で挟まれるレジスト膜ＰＲ１の幅Ｌが小さくなっているので、このレジスト膜ＰＲ１の表面での収縮の絶対量を低減することができる。この結果、本実施の形態１によれば、配線形成用開口部ＯＰ（Ｌ）の側面がテーパ形状となることが抑制される。
そして、図１６に示すように、例えば、電解メッキ法を使用することにより、バリア導体膜ＢＣＦを介して、開口部ＯＰ１と開口部ＯＰ２と配線形成用開口部ＯＰ（Ｌ）とを埋め込み、かつ、ポリイミド膜ＰＩＦ１上を延在する銅膜ＣＵＦを形成するとともに、ダミーパターン形成用開口部ＯＰ（Ｄ）を埋め込み、かつ、ポリイミド膜ＰＩＦ１上を延在する銅膜ＣＵＦを形成する。このとき、本実施の形態１では、配線形成用開口部ＯＰ（Ｌ）の側面がテーパ形状となることが抑制されているため、この配線形成用開口部ＯＰ（Ｌ）に埋め込まれる銅膜ＣＵＦの側面が逆テーパ形状となることが抑制される。
次に、図１７に示すように、パターニングしたレジスト膜ＰＲ１を除去し、さらに、レジスト膜ＰＲ１を除去することにより露出するシード膜ＳＤＦを除去する。これにより、互いに隣り合う再配線ＲＤＬ１とダミーパターンＤＰ１を形成することができる。このとき、平面視において、ダミーパターンＤＰ１は、隙間を挟んで再配線ＲＤＬ１を囲む閉じたパターンから構成される（図９参照）。
なお、図１７以降の図面では、銅膜ＣＵＦと銅膜ＣＵＦの下層に存在するシード膜ＳＤＦとを一体的に銅膜ＣＵＦとして記載することにする。
続いて、図１８に示すように、例えば、スパッタリング法を使用することにより、再配線ＲＤＬ１の表面および側面とダミーパターンＤＰ１の表面および側面とに、積層膜ＰＤＦを形成し、かつ、この積層膜ＰＤＦ上にチタン膜ＴＦを形成する。積層膜ＰＤＦは、例えば、チタン膜と、チタン膜上のパラジウム膜から構成することができる。ここで、本実施の形態１では、再配線ＲＤＬ１（銅膜ＣＵＦ）の側面が逆テーパ形状となることが抑制されているため、再配線ＲＤＬ１の側面に形成される積層膜ＰＤＦおよびチタン膜ＴＦの膜厚が薄くなることを抑制することができる。つまり、本実施の形態１によれば、積層膜ＰＤＦおよびチタン膜ＴＦの成膜に指向性を有するスパッタリング法を使用する場合であっても、再配線ＲＤＬ１の側面にも表面と同等の膜厚を有する積層膜ＰＤＦおよびチタン膜ＴＦを形成することができる。
次に、図１９に示すように、チタン膜ＴＦ上にレジスト膜ＰＲ２を形成した後、フォトリソグラフィ技術を使用することにより、レジスト膜ＰＲ２をパターニングする。レジスト膜ＰＲ２のパターニングは、再配線ＲＤＬ１およびダミーパターンＤＰ１をそれぞれ覆うように行なわれる。
そして、図２０に示すように、パターニングしたレジスト膜ＰＲ２をマスクにしたウェットエッチングにより、レジスト膜ＰＲ２から露出するチタン膜ＴＦを除去する。続いて、図２１に示すように、パターニングしたレジスト膜ＰＲ２を除去した後、露出するチタン膜ＴＦをマスクにしたウェットエッチングにより、積層膜ＰＤＦおよびバリア導体膜ＢＣＦをパターニングする。このとき、バリア導体膜ＢＣＦを除去する工程でチタン膜ＴＦも一緒に除去される。ここで、本実施の形態１では、再配線ＲＤＬ１（銅膜ＣＵＦ）の側面が逆テーパ形状となることが抑制されているため、再配線ＲＤＬ１の側面に形成される積層膜ＰＤＦおよびチタン膜ＴＦの膜厚が確保されている。したがって、ウェットエッチングを実施しても、再配線ＲＤＬ１の側面において、積層膜ＰＤＦの膜剥がれが生じにくく、膜剥がれに起因する再配線ＲＤＬ１（銅膜ＣＵＦ）の腐食を抑制することができる。さらには、膜剥がれが抑制されることから、異物の発生も抑制される。このことから、本実施の形態１によれば、半導体装置の信頼性向上および半導体装置の製造工程における製造歩留りの向上を図ることができる。
次に、図２２に示すように、再配線ＲＤＬ１およびダミーパターンＤＰ１を覆うように、ポリイミド膜ＰＩＦ２を形成する。その後、フォトリソグラフィ技術を使用することにより、ポリイミド膜ＰＩＦ２に再配線ＲＤＬ１の一部分を露出する開口部ＯＰ３を形成する。このとき、開口部ＯＰ３からは、積層膜ＰＤＦが露出する。以上のようにして、本実施の形態１における再配線構造を形成することができる。その後、半導体ウェハをダイシングすることにより、チップ領域を個片化して、複数の半導体チップを取得し、通常の組立工程を実施することにより、本実施の形態１における半導体装置を製造することができる。
続いて、上述した再配線のレイアウト（図９参照）に対応するレイアウトデータを作成する技術的思想について説明する。
具体的に、平面視において、再配線と、隙間を挟んで再配線を囲む閉じたパターンから構成されるダミーパターンとを含むレイアウトに対応するレイアウトデータを作成するレイアウトデータ作成装置について説明する。
＜レイアウトデータ作成装置のハードウェア構成＞
以下では、まず、本実施の形態１おけるレイアウトデータ作成装置のハードウェア構成について説明する。図２３は、本実施の形態１におけるレイアウトデータ作成装置ＬＤＡのハードウェア構成の一例を示す図である。なお、図２３に示す構成は、あくまでもレイアウトデータ作成装置ＬＤＡのハードウェア構成の一例を示すものであり、レイアウトデータ作成装置ＬＤＡのハードウェア構成は、図２３に記載されている構成に限らず、他の構成であってもよい。
図２３において、本実施の形態１におけるレイアウトデータ作成装置ＬＤＡは、プログラムを実行するＣＰＵ（Central Processing Unit）１を備えている。このＣＰＵ１は、バス１３を介して、例えば、ＲＯＭ（Read Only Memory）２、ＲＡＭ（Random Access Memory）３、および、ハードディスク装置１２と電気的に接続されており、これらのハードウェアデバイスを制御するように構成されている。
また、ＣＰＵ１は、バス１３を介して入力装置や出力装置とも接続されている。入力装置の一例としては、キーボード５、マウス６、通信ボード７、および、スキャナ１１などを挙げることができる。一方、出力装置の一例としては、ディスプレイ４、通信ボード７、および、プリンタ１０などを挙げることができる。さらに、ＣＰＵ１は、例えば、リムーバルディスク装置８やＣＤ／ＤＶＤ−ＲＯＭ装置９と接続されていてもよい。
レイアウトデータ作成装置ＬＤＡは、例えば、ネットワークと接続されていてもよい。例えば、レイアウトデータ作成装置ＬＤＡがネットワークを介して他の外部機器と接続されている場合、レイアウトデータ作成装置ＬＤＡの一部を構成する通信ボード７は、ＬＡＮ（ローカルエリアネットワーク）、ＷＡＮ（ワイドエリアネットワーク）やインターネットに接続されている。
ＲＡＭ３は、揮発性メモリの一例であり、ＲＯＭ２、リムーバルディスク装置８、ＣＤ／ＤＶＤ−ＲＯＭ装置９、ハードディスク装置１２の記録媒体は、不揮発性メモリの一例である。これらの揮発性メモリや不揮発性メモリによって、レイアウトデータ作成装置ＬＤＡの記憶装置が構成される。
ハードディスク装置１２には、例えば、オペレーティングシステム（ＯＳ）１２１、プログラム群１２２、および、ファイル群１２３が記憶されている。プログラム群１２２に含まれるプログラムは、ＣＰＵ１がオペレーティングシステム１２１を利用しながら実行する。また、ＲＡＭ３には、ＣＰＵ１に実行させるオペレーティングシステム１２１のプログラムやアプリケーションプログラムの少なくとも一部が一次的に格納されるとともに、ＣＰＵ１による処理に必要な各種データが格納される。
ＲＯＭ２には、ＢＩＯＳ（Basic Input Output System）プログラムが記憶され、ハードディスク装置１２には、ブートプログラムが記憶されている。レイアウトデータ作成装置ＬＤＡの起動時には、ＲＯＭ２に記憶されているＢＩＯＳプログラムおよびハードディスク装置１２に記憶されているブートプログラムが実行され、ＢＩＯＳプログラムおよびブートプログラムにより、オペレーティングシステム１２１が起動される。
プログラム群１２２には、レイアウトデータ作成装置ＬＤＡの機能を実現するプログラムが記憶されており、このプログラムは、ＣＰＵ１により読み出されて実行される。また、ファイル群１２３には、ＣＰＵ１による処理の結果を示す情報、データ、信号値、変数値やパラメータがファイルの各項目として記憶されている。
ファイルは、ハードディスク装置１２やメモリなどの記録媒体に記憶される。ハードディスク装置１２やメモリなどの記録媒体に記憶された情報、データ、信号値、変数値やパラメータは、ＣＰＵ１によりメインメモリやキャッシュメモリに読み出され、抽出・検索・参照・比較・演算・処理・編集・出力・印刷・表示に代表されるＣＰＵ１の動作に使用される。例えば、上述したＣＰＵ１の動作の間、情報、データ、信号値、変数値やパラメータは、メインメモリ、レジスタ、キャッシュメモリ、バッファメモリなどに一次的に記憶される。
レイアウトデータ作成装置ＬＤＡの機能は、ＲＯＭ２に記憶されたファームウェアで実現されていてもよいし、あるいは、ソフトウェアのみ、素子・デバイス・基板・配線に代表されるハードウェアのみ、ソフトウェアとハードウェアとの組み合わせ、さらには、ファームウェアとの組み合わせで実現されていてもよい。ファームウェアとソフトウェアは、プログラムとして、ハードディスク装置１２、リムーバルディスク、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭなどに代表される記録媒体に記憶される。プログラムは、ＣＰＵ１により読み出されて実行される。すなわち、プログラムは、コンピュータをレイアウトデータ作成装置ＬＤＡとして機能させるものである。
このように、本実施の形態１におけるレイアウトデータ作成装置ＬＤＡは、処理装置であるＣＰＵ１、記憶装置であるハードディスク装置１２やメモリ、入力装置であるキーボード、マウス、通信ボード、出力装置であるディスプレイ、プリンタ、通信ボードを備えるコンピュータである。そして、レイアウトデータ作成装置ＬＤＡの各機能は、上述した処理装置、記憶装置、入力装置、および、出力装置を利用して実現される。
＜レイアウトデータ作成装置の機能構成＞
続いて、本実施の形態１におけるレイアウトデータ作成装置ＬＤＡの機能構成について説明する。
図２４は、本実施の形態１におけるレイアウトデータ作成装置ＬＤＡの機能ブロック構成を示す図である。図２４において、本実施の形態１におけるレイアウトデータ作成装置ＬＤＡは、入力部ＩＵと、第１パターンデータ作成部ＦＤＵと、第２パターンデータ作成部ＳＤＵと、ダミーパターンデータ作成部ＤＰＵと、レイアウトデータ作成部ＬＤＵと、出力部ＯＵと、データ記憶部ＤＭＵと、を有している。
入力部ＩＵは、複数の再配線の配線パターンに対応する配線パターンデータを入力するように構成されており、この入力部ＩＵからレイアウトデータ作成装置ＬＤＡに入力された配線パターンデータは、データ記憶部ＤＭＵに記憶される。
第１パターンデータ作成部ＦＤＵは、配線パターンデータに基づいて、配線パターンを隙間の幅の分だけ広げた第１パターンに対応する第１パターンデータを作成するように構成されている。第１パターンデータ作成部ＦＤＵで作成された第１パターンデータは、データ記憶部ＤＭＵに記憶される。
第２パターンデータ作成部ＳＤＵは、第１パターンデータ作成部ＦＤＵで作成された第１パターンデータに基づいて、さらに、第１パターンを複数のダミーパターンのそれぞれの幅の分だけ広げた第２パターンに対応する第２パターンデータを作成するように構成されている。第２パターンデータ作成部ＳＤＵで作成された第２パターンデータは、データ記憶部ＤＭＵに記憶される。
ダミーパターンデータ作成部ＤＰＵは、第２パターンデータ作成部ＳＤＵで作成された第２パターンデータと、第１パターンデータ作成部ＦＤＵで作成された第１パターンデータとの差分を取ることにより、複数のダミーパターンに対応するダミーパターンデータを作成するように構成されている。ダミーパターンデータ作成部ＤＰＵで作成されたダミーパターンデータは、データ記憶部ＤＭＵに記憶される。
レイアウトデータ作成部ＬＤＵは、データ記憶部ＤＭＵに記憶されている配線パターンデータと、ダミーパターンデータ作成部ＤＰＵで作成されたダミーパターンデータとを組み合わせることにより、再配線とダミーパターンとを含むレイアウトパターンに対応するレイアウトデータを作成するように構成されている。レイアウトデータ作成部ＬＤＵで作成されたレイアウトデータは、データ記憶部ＤＭＵに記憶される。
出力部ＯＵは、レイアウトデータ作成部ＬＤＵで作成されたレイアウトデータを出力するように構成されている。
＜レイアウトデータ作成方法＞
本実施の形態１におけるレイアウトデータ作成装置ＬＤＡは、上記のように構成されており、以下に、このレイアウトデータ作成装置ＬＤＡを使用したレイアウトデータ作成方法について、図面を参照しながら説明する。
図２５は、本実施の形態１におけるレイアウトデータ作成方法の流れを示すフローチャートである。まず、レイアウトデータ作成装置ＬＤＡは、入力部ＩＵから複数の再配線の配線パターンに対応する配線パターンデータを入力する（Ｓ１０１）。具体的に、入力部ＩＵは、例えば、図２６に示す配線パターンＷＰＮに対応した配線パターンデータを入力する。
次に、レイアウトデータ作成装置ＬＤＡの第１パターンデータ作成部ＦＤＵは、入力部ＩＵから入力した配線パターンデータに基づいて、配線パターンを隙間の幅の分だけ広げた第１パターンに対応する第１パターンデータを作成する（Ｓ１０２）。具体的に、第１パターンデータ作成部ＦＤＵは、図２６に示す配線パターンＷＰＮに対応する配線パターンデータに基づいて、図２７に示すように、隙間の幅Ｓの分だけ広げた第１パターンＦＰＮに対応する第１パターンデータを作成する。なお、図２７において、破線で示すパターンは、図２６に示す配線パターンＷＰＮに対応している。
続いて、レイアウトデータ作成装置ＬＤＡの第２パターンデータ作成部ＳＤＵは、第１パターンデータ作成部ＦＤＵで作成された第１パターンデータに基づいて、第１パターンを複数のダミーパターンのそれぞれの幅の分だけ広げた第２パターンに対応する第２パターンデータを作成する（Ｓ１０３）。具体的に、第２パターンデータ作成部ＳＤＵは、図２７に示す第１パターンＦＰＮに対応する第１パターンデータに基づいて、図２８に示すように、さらに、ダミーパターンの幅Ｗの分だけ広げた第２パターンＳＰＮに対応する第２パターンデータを作成する。なお、図２８においても、破線で示すパターンは、図２６に示す配線パターンＷＰＮに対応している。
そして、レイアウトデータ作成装置ＬＤＡのダミーパターンデータ作成部ＤＰＵは、第２パターンデータ作成部ＳＤＵで作成された第２パターンデータと、第１パターンデータ作成部ＦＤＵで作成された第１パターンデータとの差分を取ることにより、複数のダミーパターンに対応するダミーパターンデータを作成する（Ｓ１０４）。具体的に、ダミーパターンデータ作成部ＤＰＵは、図２８に示す第２パターンＳＰＮに対応する第２パターンデータと、図２７に示す第１パターンＦＰＮに対応する第１パターンデータとの差分を取る。これにより、図２９に示す幅ＷのダミーパターンＤＰＮが形成される。
次に、レイアウトデータ作成装置ＬＤＡのレイアウトデータ作成部ＬＤＵは、入力部ＩＵから入力した配線パターンデータと、ダミーパターンデータ作成部ＤＰＵで作成されたダミーパターンデータとを組み合わせることにより、再配線とダミーパターンとを含むレイアウトパターンに対応するレイアウトデータを作成する（Ｓ１０５）。具体的に、レイアウトデータ作成部ＬＤＵは、図２６に示す配線パターンＷＰＮに対応する配線パターンデータと、図２９に示すダミーパターンＤＰＮに対応するダミーパターンデータとを組み合わせることにより、図３０に示すように、再配線とダミーパターンとを含むレイアウトパターンＬＰＮに対応するレイアウトデータを作成する。
その後、レイアウトデータ作成部ＬＤＵで作成されたレイアウトデータは、出力部ＯＵから出力される（Ｓ１０６）。以上のようにして、本実施の形態１におけるレイアウトデータ作成方法が実現される。
＜＜補正処理＞＞
さらに、本実施の形態１では、レイアウトデータ作成部ＬＤＵにおいて、図３０に示すレイアウトパターンＬＰＮに対して補正処理を実施してレイアウトデータを作成するので、以下に、この補正処理について説明する。
まず、図３０の領域Ａ２に着目した第１補正処理について説明する。図３１（ａ）および図３１（ｂ）は、レイアウトデータ作成部ＬＤＵにおける第１補正処理の内容を説明する模式図である。図３１（ａ）に示すように、再配線ＲＤＬ１と再配線ＲＤＬ２Ｃとの間に、ダミーパターンＤＰ１とダミーパターンＤＰ２とが配置されている。ここで、再配線で許容される最小間隔（スペース）が２μｍとする。このとき、図３１（ａ）に示すように、ダミーパターンＤＰ１とダミーパターンＤＰ２との間の間隔は、１μｍとなっており、再配線で許容される最小間隔である２μｍよりも小さくなり、許容されないことになる。この場合、レイアウトデータ作成部ＬＤＵは、図３１（ｂ）に示すように、ダミーパターンＤＰ１とダミーパターンＤＰ２とを一体的に繋げる第１補正処理を実施する。これにより、再配線で許容される最小間隔よりも小さな間隔をなくすことができる。つまり、本実施の形態１において、レイアウトデータ作成部ＬＤＵは、ダミーパターンＤＰ１の一部分とダミーパターンＤＰ２の一部分との間の間隔が所定間隔よりも狭い場合、ダミーパターンＤＰ１の一部分とダミーパターンＤＰ２の一部分とを一体化して繋げる補正をして、レイアウトデータを作成する。これにより、例えば、図３０の領域Ａ２に示すパターンは、第１補正処理によって、図９の領域Ａ２に示すパターンに補正されることになる。
次に、図３０の領域Ａ３に着目した第２補正処理について説明する。図３２（ａ）および図３２（ｂ）は、レイアウトデータ作成部ＬＤＵにおける第２補正処理の内容を説明する模式図である。図３２（ａ）に示すように、再配線ＲＤＬ２Ａと再配線ＲＤＬ２Ｂとの間に、ダミーパターンＤＰ１が配置されている。ここで、再配線で許容される最小幅が２μｍとする。このとき、図３２（ａ）に示すように、ダミーパターンＤＰ１の幅は、１μｍとなっており、再配線で許容される最小幅である２μｍよりも小さくなり、許容されないことになる。この場合、レイアウトデータ作成部ＬＤＵは、図３２（ｂ）に示すように、ダミーパターンＤＰ１を設けることなく、再配線ＲＤＬ２Ａの幅と再配線ＲＤＬ２Ｂの幅とを広げる第２補正処理を実施する。これにより、再配線で許容される最小幅よりも小さな幅のダミーパターンＤＰ１の形成をなくすことができる。例えば、再配線ＲＤＬ２Ａの一部分と再配線ＲＤＬ２Ｂの一部分との間の間隔が、所定間隔よりも広い一方、再配線ＲＤＬ２Ａの一部分と再配線ＲＤＬ２Ｂの一部分との間に、１本のダミーパターンＤＰ１を配置したとき、１本のダミーパターンＤＰ１の幅が所定間隔よりも狭くなるレイアウトが存在するとする。この場合、レイアウトデータ作成部ＬＤＵは、１本のダミーパターンＤＰ１を配置する替わりに、再配線ＲＤＬ２Ａの一部分と再配線ＲＤＬ２Ｂの一部分との間の間隔が所定間隔となるように、再配線ＲＤＬ２Ａの一部分の幅および再配線ＲＤＬ２Ｂの一部分の幅を広げる補正をして、レイアウトデータを作成する。これにより、例えば、図３０の領域Ａ３に示すパターンは、第２補正処理によって、図９の領域Ａ３に示すパターンに補正されることになる。すなわち、レイアウトデータ作成部ＬＤＵにおける第２補正処理によって、図９の領域Ａ３に示す隙間ＳＰ２の幅は、隙間ＳＰ１の幅と概ね等しくなるように調整される。以上のようにして、最終的に、図９に示す再配線（ＲＤＬ１、ＲＤＬ２Ａ、ＲＤＬ２Ｂ、ＲＤＬ２Ｃ）とダミーパターン（ＤＰ１、ＤＰ２）とを含むレイアウトパターンが実現されることになる。
＜レイアウトデータ作成プログラム＞
上述したレイアウトデータ作成装置ＬＤＡで実施されるレイアウトデータ作成方法は、レイアウトデータ作成処理をコンピュータに実行させるレイアウトデータ作成プログラムにより実現することができる。例えば、図２３に示すコンピュータからなるレイアウトデータ作成装置ＬＤＡにおいて、ハードディスク装置１２に記憶されているプログラム群１２２の１つとして、本実施の形態１におけるレイアウトデータ作成プログラムを導入することができる。そして、このレイアウトデータ作成プログラムをレイアウトデータ作成装置ＬＤＡであるコンピュータに実行させることにより、本実施の形態１におけるレイアウトデータ作成方法を実現することができる。
レイアウトデータを作成するための各処理をコンピュータに実行させるためのレイアウトデータ作成プログラムは、コンピュータで読み取り可能な記録媒体に記録して頒布することができる。このような記録媒体には、例えば、ハードディスクやフレキシブルディスクなどの磁気記憶媒体、ＣＤ−ＲＯＭやＤＶＤ−ＲＯＭなどの光学記憶媒体、ＲＯＭやＥＥＰＲＯＭなどの不揮発性メモリに代表されるハードウェアデバイスなどが含まれる。
（実施の形態２）
図３３は、本実施の形態２における半導体チップＣＨＰの平面レイアウト構成を示す図である。図３３に示すように、本実施の形態２における半導体チップＣＨＰには、再配線（ＲＤＬ１、ＲＤＬ２Ａ、ＲＤＬ２Ｂ、ＲＤＬ２Ｃ）およびダミーパターン（ＤＰ１、ＤＰ２）と同層で、占有率調整用パターンＯＣＰが形成されている。すなわち、本実施の形態２では、図１０に示すポリイミド膜ＰＩＦ１上に、占有率調整用パターンＯＣＰが形成されている。これにより、本実施の形態２によれば、半導体チップＣＨＰの表面における銅膜（再配線とダミーパターンと占有率調整用パターンのそれぞれを構成する銅膜）の占有率を調整することができる。すなわち、半導体チップＣＨＰの表面における銅膜は、例えば、電解メッキ法を使用することにより形成される。このとき、銅膜の占有率が著しく低いと、電解メッキ法での銅膜を安定的に形成することができない。つまり、例えば、再配線（ＲＤＬ１、ＲＤＬ２Ａ、ＲＤＬ２Ｂ、ＲＤＬ２Ｃ）とダミーパターン（ＤＰ１、ＤＰ２）のそれぞれを構成する銅膜を合わせたとしても、電解メッキ法での銅膜を安定的に形成できる程度の占有率を確保できないことが考えられる。この場合、本実施の形態２のように、半導体チップＣＨＰに占有率調整用パターンＯＣＰを設けることにより、電解メッキ法での銅膜の形成を安定的に形成できる程度に、銅膜の占有率を向上することができる。この結果、本実施の形態２によれば、再配線（ＲＤＬ１、ＲＤＬ２Ａ、ＲＤＬ２Ｂ、ＲＤＬ２Ｃ）とダミーパターン（ＤＰ１、ＤＰ２）と占有率調整用パターンＯＣＰのそれぞれを構成する銅膜を安定的に形成することができる。ただし、銅膜の占有率が著しく大きくなると、半導体ウェハの反りが問題点として顕在化するため、この点に留意する必要がある。例えば、電解メッキ法での銅膜の形成を安定的に形成する観点と、半導体ウェハの反りの発生を抑制する観点との両方を考慮すると、銅膜の占有率は、約３５％〜６０％程度であることが望ましい。
なお、図３３では、占有率調整用パターンＯＣＰの平面形状として、八角形形状を示しているが、これに限らず、例えば、矩形形状（四角形形状）、三角形形状、六角形形状、円形形状、十字形状などであっても、銅膜の占有率を調整することができる。
（実施の形態３）
図３４は、本実施の形態３における半導体チップＣＨＰの平面レイアウト構成を示す図である。図３４に示すように、本実施の形態３における半導体チップＣＨＰには、平面視において、ダミーパターンＤＰ１およびダミーパターンＤＰ２を囲むように、ダミーパターンＤＰ３が形成されている。このとき、ダミーパターンＤＰ３は、隙間を挟んで、ダミーパターンＤＰ１およびダミーパターンＤＰ２を囲む閉じたパターンから構成される。
これにより、本実施の形態３によれば、再配線（ＲＤＬ１、ＲＤＬ２Ａ、ＲＤＬ２Ｂ、ＲＤＬ２Ｃ）の側面が逆テーパ形状になることを抑制できるとともに、さらに、ダミーパターンＤＰ１およびダミーパターンＤＰ２の側面が逆テーパ形状になることも抑制することができる。すなわち、前記実施の形態１では、ダミーパターンＤＰ１およびダミーパターンＤＰ２によって、再配線（ＲＤＬ１、ＲＤＬ２Ａ、ＲＤＬ２Ｂ、ＲＤＬ２Ｃ）の側面が逆テーパ形状になることを抑制できることから、再配線を構成する銅膜の腐食を防止できる効果を得ることができる。一方で、前記実施の形態１では、例えば、図１０に示すように、ダミーパターンＤＰ１の側面は、逆テーパ形状になりやすい。このため、前記実施の形態１では、ダミーパターンＤＰ１の側面からの膜剥がれに起因する異物の発生ポテンシャルを完全には抑制することができないことになる。この点に関し、本実施の形態３によれば、ダミーパターンＤＰ１およびダミーパターンＤＰ２を囲むように、隙間を介して、ダミーパターンＤＰ３が形成されている。このことから、本実施の形態３によれば、ダミーパターンＤＰ１の側面およびダミーパターンＤＰ２の側面が逆テーパ形状になることを抑制することができ、これによって、膜剥がれに起因する異物の発生ポテンシャルを低減することができる。
さらに、本実施の形態３によれば、ダミーパターンＤＰ１およびダミーパターンＤＰ２の他に、ダミーパターンＤＰ３が形成されているため、ダミーパターンＤＰ３を設けることによって、銅膜の占有率を向上することができる。この結果、本実施の形態３によれば、電解メッキ法での銅膜を安定的に形成しやすくなる。ただし、ダミーパターンＤＰ３を設けることによっても、電解メッキ法での銅膜を安定的に形成できる程度の占有率を確保できないおそれがある場合には、例えば、図３５に示すように、さらに、半導体チップＣＨＰの表面に占有率調整用パターンＯＣＰを設けてもよい。
＜変形例＞
図３６は、本変形例における半導体チップＣＨＰの平面レイアウト構成を示す図である。図３６に示すように、本変形例における半導体チップＣＨＰには、平面視において、ダミーパターンＤＰ１およびダミーパターンＤＰ２を囲むように、ダミーパターンＤＰ３が形成され、さらに、ダミーパターンＤＰ３の外側にダミーパターンＤＰ４が形成されている。これにより、本変形例によれば、再配線（ＲＤＬ１、ＲＤＬ２Ａ、ＲＤＬ２Ｂ、ＲＤＬ２Ｃ）の側面が逆テーパ形状になることを抑制できるだけでなく、さらに、ダミーパターン（ＤＰ１、ＤＰ２、ＤＰ３）の側面が逆テーパ形状になることも抑制することができる。さらには、ダミーパターンＤＰ３だけでなくダミーパターンＤＰ４を設けることによって、銅膜の占有率を向上することができる。この結果、本変形例によれば、さらに、電解メッキ法での銅膜を安定的に形成しやすくなる。
なお、図３６に示すように、隙間を挟んで、ダミーパターンＤＰ３を囲む閉じたパターンからダミーパターンＤＰ４を構成すると、ダミーパターンＤＰ４の一部分が半導体チップＣＨＰからはみ出す場合には、はみ出す部分を削除することになる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
前記実施の形態は、以下の形態を含む。
（付記１）
平面視において、複数の配線に対応する配線パターンと、隙間を挟んで前記複数の配線のうちの一部の配線を囲む閉じたパターンから構成される複数の導体パターンのうちの第１導体パターンと、隙間を挟んで前記複数の配線のうちの他の一部の配線を囲む閉じたパターンから構成される前記複数の導体パターンのうちの第２導体パターンとを含むレイアウトパターンに対応するレイアウトデータを作成するレイアウトデータ作成装置であって、
前記配線パターンに対応する配線パターンデータを入力する入力部と、
前記配線パターンデータを記憶する記憶部と、
前記配線パターンデータに基づいて、前記配線パターンを前記隙間の幅の分だけ広げた第１パターンに対応する第１パターンデータを作成する第１パターンデータ作成部と、
前記第１パターンデータに基づいて、さらに、前記第１パターンを前記複数の導体パターンのそれぞれの幅の分だけ広げた第２パターンに対応する第２パターンデータを作成する第２パターンデータ作成部と、
前記第２パターンデータと前記第１パターンデータの差分を取ることにより、前記複数の導体パターンに対応する導体パターンデータを作成する導体パターンデータ作成部と、
前記配線パターンデータと前記導体パターンデータとを組み合わせることにより、前記レイアウトパターンに対応する前記レイアウトデータを作成するレイアウトデータ作成部と、
前記レイアウトデータを出力する出力部と、
を備える、レイアウトデータ作成装置。
（付記２）
付記１に記載のレイアウトデータ作成装置において、
前記レイアウトデータ作成部は、前記第１導体パターンの一部分と前記第２導体パターンの一部分との間の間隔が所定間隔よりも狭い場合、前記第１導体パターンの一部分と前記第２導体パターンの一部分とを一体化して繋げる補正をして、前記レイアウトデータを作成する、レイアウトデータ作成装置。
（付記３）
付記１に記載のレイアウトデータ作成装置において、
前記レイアウトデータ作成部は、前記複数の配線のうちの第１配線と第２配線とにおいて、前記第１配線の一部分と前記第２配線の一部分との間の間隔が、所定間隔よりも広い一方、前記第１配線の一部分と前記第２配線の一部分との間に、前記複数の導体パターンのうちの１本の導体パターンを配置したとき、前記１本の導体パターンの幅が前記所定間隔よりも狭くなる場合、前記１本の導体パターンを配置する替わりに、前記第１配線の一部分と前記第２配線の一部分との間の間隔が前記所定間隔となるように、前記第１配線の一部分の幅および前記第２配線の一部分の幅を広げる補正をして、前記レイアウトデータを作成する、レイアウトデータ作成装置。
（付記４）
平面視において、複数の配線に対応する配線パターンと、隙間を挟んで前記複数の配線のうちの一部の配線を囲む閉じたパターンから構成される複数の導体パターンのうちの第１導体パターンと、隙間を挟んで前記複数の配線のうちの他の一部の配線を囲む閉じたパターンから構成される前記複数の導体パターンのうちの第２導体パターンとを含むレイアウトパターンに対応するレイアウトデータをコンピュータで作成するレイアウトデータ作成方法であって、
（ａ）前記コンピュータが前記配線パターンに対応する配線パターンデータを入力する工程、
（ｂ）前記コンピュータが前記配線パターンデータを記憶する工程、
（ｃ）前記コンピュータが前記配線パターンデータに基づいて、前記配線パターンを前記隙間の幅の分だけ広げた第１パターンに対応する第１パターンデータを作成する工程、
（ｄ）前記コンピュータが前記第１パターンデータに基づいて、さらに、前記第１パターンを前記複数の導体パターンのそれぞれの幅の分だけ広げた第２パターンに対応する第２パターンデータを作成する工程、
（ｅ）前記コンピュータが前記第２パターンデータと前記第１パターンデータの差分を取ることにより、前記複数の導体パターンに対応する導体パターンデータを作成する工程、
（ｆ）前記コンピュータが前記配線パターンデータと前記導体パターンデータとを組み合わせることにより、前記レイアウトパターンに対応する前記レイアウトデータを作成する工程、
（ｇ）前記コンピュータが前記レイアウトデータを出力する工程、
を備える、レイアウトデータ作成方法。
（付記５）
平面視において、複数の配線に対応する配線パターンと、隙間を挟んで前記複数の配線のうちの一部の配線を囲む閉じたパターンから構成される複数の導体パターンのうちの第１導体パターンと、隙間を挟んで前記複数の配線のうちの他の一部の配線を囲む閉じたパターンから構成される前記複数の導体パターンのうちの第２導体パターンとを含むレイアウトパターンに対応するレイアウトデータの作成をコンピュータに実行させるためのレイアウトデータ作成プログラムであって、
（ａ）前記配線パターンに対応する配線パターンデータを入力する処理、
（ｂ）前記配線パターンデータを記憶する処理、
（ｃ）前記配線パターンデータに基づいて、前記配線パターンを前記隙間の幅の分だけ広げた第１パターンに対応する第１パターンデータを作成する処理、
（ｄ）前記第１パターンデータに基づいて、さらに、前記第１パターンを前記複数の導体パターンのそれぞれの幅の分だけ広げた第２パターンに対応する第２パターンデータを作成する処理、
（ｅ）前記第２パターンデータと前記第１パターンデータの差分を取ることにより、前記複数の導体パターンに対応する導体パターンデータを作成する処理、
（ｆ）前記配線パターンデータと前記導体パターンデータとを組み合わせることにより、前記レイアウトパターンに対応する前記レイアウトデータを作成する処理、
（ｇ）前記レイアウトデータを出力する処理、
をコンピュータに実行させる、レイアウトデータ作成プログラム。
（付記６）
付記５に記載のレイアウトデータ作成プログラムを記録したコンピュータ読み取り可能な記録媒体。
ＤＰ１ ダミーパターン
ＤＰ２ ダミーパターン
ＯＰ１ 開口部
ＯＰ２ 開口部
ＯＰ３ 開口部
ＰＩＦ１ ポリイミド膜
ＰＩＦ２ ポリイミド膜
ＲＤＬ１ 再配線
ＲＤＬ２Ａ 再配線
ＲＤＬ２Ｂ 再配線
ＲＤＬ２Ｃ 再配線

Claims (18)

  1. 第１ポリイミド膜と、
    前記第１ポリイミド膜上に形成された配線と、
    前記第１ポリイミド膜上に形成された導体パターンと、
    前記配線および前記導体パターンを覆う第２ポリイミド膜と、
    前記第２ポリイミド膜から前記配線の一部分を露出する開口部と、
    を備え、
    平面視において、前記導体パターンは、隙間を挟んで前記配線を囲む閉じたパターンから構成されている、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記配線と前記導体パターンとの間の距離は、一定である、半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記配線は、
    バリア導体膜と、
    前記バリア導体膜上に形成された第１導体膜と、
    前記第１導体膜上に形成された第２導体膜と、
    を有する、半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記第２導体膜は、前記配線の表面および側面に形成されている、半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記第１導体膜は、銅膜から構成され、
    前記第２導体膜は、チタン膜と前記チタン膜上に形成されたパラジウム膜とから構成されている、半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記開口部から露出する前記第２導体膜に銅ワイヤが接続されている、半導体装置。
  7. 請求項１に記載の半導体装置において、
    前記導体パターンの電位は、フローティング電位である、半導体装置。
  8. 請求項１に記載の半導体装置において、
    前記第１ポリイミド膜上には、占有率調整用パターンが形成されている、半導体装置。
  9. 第１ポリイミド膜と、
    前記第１ポリイミド膜上に形成された複数の配線と、
    前記第１ポリイミド膜上に形成された複数の導体パターンと、
    前記複数の配線および前記複数の導体パターンを覆う第２ポリイミド膜と、
    前記第２ポリイミド膜から前記複数の配線のそれぞれの一部分を露出する開口部と、
    を備え、
    平面視において、前記複数の導体パターンのうちの第１導体パターンは、隙間を挟んで前記複数の配線のうちの第１配線群を囲む閉じたパターンから構成されている、半導体装置。
  10. 請求項９に記載の半導体装置において、
    平面視において、前記複数の導体パターンのうちの第２導体パターンは、隙間を挟んで前記複数の配線のうちの第２配線を囲む閉じたパターンから構成されている、半導体装置。
  11. 請求項１０に記載の半導体装置において、
    前記第１導体パターンと前記第２導体パターンとは、互いに接続され、
    前記第１導体パターンと前記第２導体パターンとの接続部分の幅は、前記第１導体パターンの幅および前記第２導体パターンの幅よりも大きい、半導体装置。
  12. 請求項９に記載の半導体装置において、
    前記複数の導体パターンのうちの第３導体パターンは、隙間を挟んで前記第１導体パターンを囲む閉じたパターンから構成されている、半導体装置。
  13. （ａ）パッドを覆う絶縁膜を形成する工程、
    （ｂ）前記絶縁膜に前記パッドの表面の一部を露出する第１開口部を形成する工程、
    （ｃ）前記絶縁膜上に第１ポリイミド膜を形成する工程、
    （ｄ）前記第１ポリイミド膜に、前記第１開口部と繋がる第２開口部を形成する工程、
    （ｅ）前記第１開口部と前記第２開口部とを埋め込み、かつ、前記第１ポリイミド膜上を延在する配線と、前記第１ポリイミド膜上に延在する導体パターンとを形成する工程、
    （ｆ）前記配線および前記導体パターンを覆う第２ポリイミド膜を形成する工程、
    （ｇ）前記第２ポリイミド膜に、前記配線の一部分を露出する第３開口部を形成する工程、
    を備え、
    前記（ｅ）工程では、平面視において、隙間を挟んで前記配線を囲む閉じたパターンから構成される前記導体パターンを形成する、半導体装置の製造方法。
  14. 請求項１３に記載の半導体装置の製造方法において、
    前記（ｅ）工程は、
    （ｅ１）前記第１開口部の内壁および前記第２開口部の内壁を含む前記第１ポリイミド膜上にバリア導体膜を形成する工程、
    （ｅ２）前記バリア導体膜上にシード膜を形成する工程、
    （ｅ３）前記シード膜上に第１レジスト膜を形成する工程、
    （ｅ４）前記第１レジスト膜に配線形成用開口部と導体パターン形成用開口部とを形成する工程、
    （ｅ５）前記配線形成用開口部と前記導体パターン形成用開口部とに第１導体膜を形成する工程、
    （ｅ６）前記（ｅ５）工程の後、前記第１レジスト膜を除去し、かつ、前記第１レジスト膜を除去することにより露出した前記シード膜を除去する工程、
    （ｅ７）前記（ｅ６）工程の後、前記第１導体膜の表面および側面を含む前記バリア導体膜上に第２導体膜を形成する工程、
    （ｅ８）前記第２導体膜上に第２レジスト膜を形成する工程、
    （ｅ９）前記第２レジスト膜をパターニングする工程、
    （ｅ１０）パターニングした前記第２レジスト膜をマスクにして、露出している前記第２導体膜を除去する工程、
    を有する、半導体装置の製造方法。
  15. 請求項１４に記載の半導体装置の製造方法において、
    前記（ｅ４）工程は、
    （ｅ４１）前記第１レジスト膜をパターニングする工程、
    （ｅ４２）前記（ｅ４１）工程の後、パターニングした前記第１レジスト膜に対して、キュア処理を施す工程、
    を含む、半導体装置の製造方法。
  16. 請求項１４に記載の半導体装置の製造方法において、
    前記（ｅ７）工程では、スパッタリング法を使用することにより、前記第２導体膜を形成する、半導体装置の製造方法。
  17. 請求項１６に記載の半導体装置の製造方法において、
    前記第２導体膜は、チタン膜と、前記チタン膜上のパラジウム膜とから形成されている、半導体装置の製造方法。
  18. 請求項１４に記載の半導体装置の製造方法において、
    前記（ｅ１０）工程では、ウェットエッチングを使用することにより、露出している前記第２導体膜を除去する、半導体装置の製造方法。
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