JP5082333B2 - 半導体装置及び半導体装置の製造方法 - Google Patents
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Description
この課題を解決する半導体装置の小型化技術として、半導体チップを積層して同一パッケージ内に収めるスタックパッケージという技術が開発されている。
本発明における他の半導体装置は、上記半導体装置において、前記メッシュ状に形成されている導電層が、前記第1の半導体チップと前記第2の半導体チップとの間ではなく、前記基板と前記第2の半導体チップとの間に形成されている。
本発明における他の半導体装置の製造方法は、前記製造方法において、メッシュ状の導電層を配線層と同時に形成するのではなく、前記基板にメッシュ状の導電層を形成してから、当該導電層の上層に第2の半導体チップをマウントする。
次に、埋め込み配線の上層に導電性ポストを形成する。
次に、導電性ポストが形成されている層と同一の層において、バンプを有する半導体チップをバンプが形成されている面の裏面側を絶縁層に向けてマウントすることにより半導体装置を製造する。
図1は、本発明の一実施形態に係る半導体装置の模式構成を示す断面図である。
図1に示すように、半導体基板1上に、例えば酸化シリコンからなる酸化シリコン膜2が形成されている。
また、酸化シリコン膜2の上層に、例えば、能動素子が形成されている第2の半導体チップ5がマウントされている。第2の半導体チップ5の厚さは、例えば、25μm〜50μm程度である。第2の半導体チップ5は、半導体本体部分5bの回路面にパッド5cが形成され、パッド5cを除く領域は酸化シリコンなどからなる保護層5dで覆われている。そして、例えば、ダイアタッチフィルム5aにより、パッド5cの形成面が上面を向くようにしてマウントされている。
第1の絶縁層6には、第2の半導体チップ5のパッド5cに達し、底面にパッド5cが露出するように配線溝WD1が形成されている。
第2の絶縁層10には、底面に第1の配線9が露出するように配線溝WD2が形成されている。
そして、第2の配線13の上層に、例えば、Cuからなり、例えば、高さが50μmである導電性ポスト15が形成されている。
シード膜18の上層において、例えば、Cuなどからなる第3の配線20が形成されている。
そして、第3の絶縁層21の上層においてバンプ溝BDに第3の配線20と接続するように、例えば、半田ボール又は半田ペーストなどからなるバンプ22が形成されている。
また、第1の配線9及び第2の配線13が、絶縁層6,10及びバッファ層17に埋め込まれて形成されている。
図2〜図14は、本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。一実施形態においては、例えば、図2〜図14に示す全ての工程についてウェハレベルで行うことができる。
まず、図2(a)に示すように、半導体基板1上に、例えば、熱酸化、CVD(化学気相成長)スパッタリング法などにより、酸化シリコン膜2を形成する。酸化シリコン膜2は、例えば、300nmの膜厚となるようにする。
次に、図2(b)に示すように、酸化シリコン膜2の上層に、例えば、スパッタリングなどによりTiCu膜3を形成する。TiCu膜3は、例えば、Tiが300nm、Cuが300nmの膜厚となるようにする。
次に、図3(b)に示すように、得られたレジストマスク4をマスクとしてプラズマエッチングなどのエッチングを行い、TiCu膜3をエッチングしてアライメントマーク3aを形成する。
アライメントマーク3aの形成位置は、第2の半導体チップ5がマウントされる位置における第2の半導体チップ5のエッジから50μm離れた位置であり、アライメントマーク3aをL字の形状に形成する。
次に、図3(c)に示すように、例えば、プラズマアッシングなどによりレジストマスク4を除去する。
搭載条件は、チップサイズが1.5mm□の場合、温度160℃ 荷重1.6N 時間2秒で充分であるが、搭載するチップサイズにより荷重の調整を行う必要がある。
搭載後、ダイアタッチフィルム5a硬化のため、170℃、1時間以上で硬化処理を行う。
次に、図4(c)に示すように、例えば、フォトリソグラフィ法により第1の絶縁層6にスクライブラインSL及び配線溝WD1のパターン加工をする。そして、パターン加工した第1の絶縁層6をスピンデベロッパなどの現象装置により現像し、スクライブラインSL及びパッド5cが露出するように第1の絶縁層6に配線溝WD1を形成する。
次に、図5(b)に示すように、シード膜7の上層に、例えば、スピンコータなどのレジスト塗布装置によりレジスト膜8を被覆し、フォトリソグラフィ法によりレジスト膜8に配線溝WD1のパターン加工をする。そして、パターン加工したレジスト膜8をスピンデベロッパなどの現像装置により現像し、レジスト膜8に配線溝WD1を形成する。
次に、図5(c)に示すように、露出したシード膜7の上層における配線溝WD1に、例えば、シード膜7を通電させ電解めっき法などにより、Cuなどからなる第1の配線9を形成する。
次に、図6(b)に示すように、第1の配線9をマスクとして、例えば、プラズマエッチングなどのエッチングを行い、シード膜7を除去する。
次に、図7(b)に示すように、例えば、フォトリソグラフィ法により第2の絶縁層10にスクライブラインSL及び配線溝WD2のパターン加工をする。そして、パターン加工した第2の絶縁層10をスピンデベロッパなどの現象装置により現像し、スクライブラインSL及び第1の配線9が露出するように第2の絶縁層10に配線溝WD2を形成する。
次に、図8(b)に示すように、シード膜11の上層に、例えば、スピンコータなどのレジスト塗布装置によりレジスト膜12を被覆し、フォトリソグラフィ法によりレジスト膜12に配線溝WD2のパターン加工をする。そして、パターン加工したレジスト膜12をスピンデベロッパなどの現像装置により現像し、レジスト膜12に配線溝WD2を形成する。
次に、図8(c)に示すように、露出したシード膜11の上層における配線溝WD2に、例えば、シード膜11を通電させ電解めっき法などにより、Cuなどからなる第2の配線13を形成する。
次に、図9(b)に示すように、シード膜11及び第2の配線13の上層に、例えば、スピンコータなどのレジスト塗布装置によりレジスト膜14を被覆し、フォトリソグラフィ法によりレジスト膜14にポスト溝PDのパターン加工をする。そして、パターン加工したレジスト膜14をスピンデベロッパなどの現像装置により現像し、レジスト膜14にポスト溝PDを形成する。
次に、図10(b)に示すように、例えば、プラズマアッシングなどによりレジスト膜14を除去する。
次に、図10(c)に示すように、第2の配線13及び導電性ポスト15をマスクとして、例えば、プラズマエッチングなどのエッチングを行い、シード膜11を除去する。
搭載条件は、チップサイズが1.5mm□の場合、温度160℃ 荷重1.6N 時間2秒で充分であるが、搭載するチップサイズにより荷重の調整を行う必要がある。
搭載後、ダイアタッチフィルム5a硬化のため、170℃、1時間以上で硬化処理を行う。
次に、図11(c)に示すように、バッファ層17が硬化後、例えば、研削法により、導電性ポスト15の表面及び半導体チップ16のバンプ16eが露出するまで導電性ポスト15、半導体チップ16のバンプ16e及びバッファ層17を、例えば、以下の条件により研削する。
・ホイール:#600
・回転速度:3500rpm
・研磨速度:5mm/sec
次に、図12(b)に示すように、シード膜18の上層に、例えば、スピンコータなどのレジスト塗布装置によりレジスト膜19を被覆し、フォトリソグラフィ法によりレジスト膜19に配線溝WD3のパターン加工をする。そして、パターン加工したレジスト膜19をスピンデベロッパなどの現像装置により現像し、レジスト膜19に配線溝WD3を形成する。
次に、図12(c)に示すように、露出したシード膜18の上層における配線溝WD3に、例えば、シード膜18を通電させ電解めっき法などにより、Cuなどからなる第3の配線20を形成する。
次に、図13(b)に示すように、第3の配線20をマスクとして、例えば、プラズマエッチングなどのエッチングを行い、シード膜18を除去する。
次に、図14(b)に示すように、バンプ溝BDに、例えば、半田ボール、半田ペーストなどによりバンプ22を形成する。
次に、図14(c)に示すように、半導体基板1の裏面を半導体装置が所望の厚さになるように、例えばBGR(バックグラインド)などによりバンプ22が形成されている面の裏面側から半導体基板1を研削し、さらにブレードBにより半導体基板1をダイシングして個片化し、図1に示す半導体装置を形成する。
また、シード膜として、TiCuを用いたが、これには限定されず、例えばCuなどを用いてもよい。
また、絶縁層として、感光性ポリイミドを用いたが、これには限定されず、例えば酸化シリコン、窒化シリコンなどの絶縁材料を用いてもよい。絶縁層として、酸化シリコン、窒化シリコンを用いる場合、レジスト膜を被覆してからパターニングする必要がある。
また、半導体チップをマウントする条件を示したが、これには限定されない。
また、バッファ層を研削する条件を示したが、これには限定されない。
図15は、本発明の一実施形態に係る半導体装置の模式構成を示す断面図である。
図16は、本発明の一実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
第2の実施形態における半導体装置は、以下のような問題を解決する半導体装置である。
複数個の半導体チップを埋め込んだスタック構造である半導体装置は、例えば、デジタルチップからアナログチップへのデジタルノイズの影響を受ける。このため有機基板の両側にアナログチップ、デジタルチップをそれぞれ実装することが行われているが、基板のスルーホールと片側にバンプの形成が必要であり、半導体装置全体の厚さが厚くなり薄型化は図れない。
したがって、複数個の半導体チップが搭載されているスタック構造である半導体装置において、半導体チップの間で作用するノイズを抑制することができ、高熱放散性を高めることができる半導体装置及びその製造方法を提供する。
さらに、メッシュ状の導電層13aの上層に第1の半導体チップ16が形成されている。
また、メッシュ状の導電層13aは、第2の絶縁層10の上層にのみ形成されているが、これには限定されず、例えば、第2の絶縁層10の上層及び第2の半導体チップ5の下層の両方に形成してもよい。
また、メッシュ状の導電層13aは、第2の絶縁層10の上層に1層で形成されているが、これに限定されず、例えば、複数層形成してもよい。
図16(a)に示すように、シード膜11の上層に、例えば、スピンコータなどのレジスト塗布装置によりレジスト膜12を被覆し、フォトリソグラフィ法によりレジスト膜12に配線溝WD2及びメッシュ状の導電層溝CDのパターン加工をする。そして、パターン加工したレジスト膜12をスピンデベロッパなどの現像装置により現像し、レジスト膜12に配線溝WD2及びメッシュ状の導電層溝CDを形成する。
次に、図16(b)に示すように、露出したシード膜11の上層における配線溝WD2及びメッシュ状の導電層溝CDに、例えば、シード膜11を通電させ電解めっき法などにより、例えば、Cuからなる第2の配線13及びメッシュ状の導電層13aを形成する。
メッシュ状の導電層13aの大きさは、例えば、30μm□である。
次に、図16(c)に示すように、例えば、プラズマアッシングなどによりレジスト膜12を除去する。
Claims (7)
- 半導体チップを含んでパッケージ化された半導体装置であって、
基板と、
前記基板にマウントされた第2の半導体チップと、
前記基板および前記第2の半導体チップの上に形成されている絶縁層と、
前記第2の半導体チップに接続されて前記絶縁層上に形成されている配線層と、
前記絶縁層の上層に形成されているバッファ層と、
前記バッファ層を貫通して前記配線層に接続して形成されている導電性ポストと、
前記導電性ポストが形成されている層と同一の層において、第1のバンプを有し前記バッファ層の表面に前記第1のバンプが露出するように埋め込まれて、前記第1のバンプが形成されている面の裏面側が前記絶縁層側を向いてマウントされている第1の半導体チップと、
前記バッファ層から露出している、前記導電性ポストの上面及び前記第1のバンプの上面に接続して形成されている第2のバンプと、
前記第1の半導体チップと前記第2の半導体チップとの間にメッシュ状に形成されている導電層と、
を有することを特徴とする半導体装置。 - 半導体チップを含んでパッケージ化された半導体装置であって、
基板と、
前記基板にマウントされた第2の半導体チップと、
前記基板および前記第2の半導体チップの上に形成されている絶縁層と、
前記第2の半導体チップに接続されて前記絶縁層上に形成されている配線層と、
前記絶縁層の上層に形成されているバッファ層と、
前記バッファ層を貫通して前記配線層に接続して形成されている導電性ポストと、
前記導電性ポストが形成されている層と同一の層において、第1のバンプを有し前記バッファ層の表面に前記第1のバンプが露出するように埋め込まれて、前記第1のバンプが形成されている面の裏面側が前記絶縁層側を向いてマウントされている第1の半導体チップと、
前記バッファ層から露出している、前記導電性ポストの上面及び前記第1のバンプの上面に接続して形成されている第2のバンプと、
前記第2の半導体チップの下層にメッシュ状に形成されている導電層と、
を有することを特徴とする半導体装置。 - 前記導電性ポストの上面及び前記第1のバンプの上面と、前記第2バンプとの間にポスト上層配線をさらに有する、
ことを特徴とする
請求項1または2に記載の半導体装置。 - 基板に導電性ポストが形成され、前記導電性ポストと同一の層において、第1のバンプを有する第1の半導体チップが形成されている半導体装置の製造方法であって、
前記基板に第2の半導体チップをマウントする工程と、
前記基板および前記第2の半導体チップの上に絶縁層を形成し、前記第2の半導体チップに接続される配線層とメッシュ状の導電層とを前記絶縁層上に形成する工程と、
前記配線層に接続する前記導電性ポストを形成する工程と、
前記導電性ポストが形成されている層と同一の層において、前記第1のバンプを有する前記第1の半導体チップを前記第1のバンプが形成されている面の裏面側を前記絶縁層側に向けてマウントする工程と、
前記導電性ポストの間隙と、前記導電性ポストと前記半導体チップの間隙にバッファ層を形成する工程と、
前記導電性ポスト及び前記第1のバンプを前記バッファ層の表面に露出させる工程と、
前記バッファ層から露出している前記導電性ポストの上面及び前記第1のバンプの上面に接続するように第2のバンプを形成する工程と、
を有することを特徴とする
半導体装置の製造方法。 - 基板に導電性ポストが形成され、前記導電性ポストと同一の層において、第1のバンプを有する第1の半導体チップが形成されている半導体装置の製造方法であって、
前記基板にメッシュ状の導電層を形成し、当該導電層の上層に第2の半導体チップをマウントする工程と、
前記基板および前記第2の半導体チップの上に絶縁層を形成し、前記第2の半導体チップに接続される配線層を前記絶縁層上に形成する工程と、
前記配線層に接続する前記導電性ポストを形成する工程と、
前記導電性ポストが形成されている層と同一の層において、前記第1のバンプを有する前記第1の半導体チップを前記第1のバンプが形成されている面の裏面側を前記絶縁層側に向けてマウントする工程と、
前記導電性ポストの間隙と、前記導電性ポストと前記半導体チップの間隙にバッファ層を形成する工程と、
前記導電性ポスト及び前記第1のバンプを前記バッファ層の表面に露出させる工程と、
前記バッファ層から露出している前記導電性ポストの上面及び前記第1のバンプの上面に接続するように第2のバンプを形成する工程と、
を有することを特徴とする
半導体装置の製造方法。 - 前記バッファ層から露出している前記導電性ポストの上面及び前記バンプの上面にポスト上層配線を形成する工程をさらに有する、
ことを特徴とする
請求項4または5に記載の半導体装置の製造方法。 - 前記導電性ポスト及び前記第1のバンプを前記バッファ層の表面に露出させる工程が、
前記バッファ層、前記導電性ポスト及び前記第1のバンプを研磨して、前記導電性ポスト及び前記第1のバンプを前記バッファ層の表面に露出させる工程であることを特徴とする
請求項6に記載の半導体装置の製造方法。
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