JP5082333B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Description

本発明は半導体装置及びその製造方法に関する。詳しくは導電性ポストと同一の層においてバンプが形成されている半導体チップを有する半導体装置及びその半導体装置の製造方法に関する。
デジタルビデオカメラ、デジタル携帯電話、あるいはノートパソコンなど、携帯用電子機器の小型化、薄型化、軽量化に伴い、内部に使用される半導体装置に対する小型化の要望が高まっている。
この課題を解決する半導体装置の小型化技術として、半導体チップを積層して同一パッケージ内に収めるスタックパッケージという技術が開発されている。
しかし、スタック構造である半導体装置において、半導体チップが形成されている部分の上層と半導体チップが形成されていない部分の上層に段差が生じ、再配線層形成の形成工程におけるレジスト膜などのカバレージが悪くなってしまい、段切れを起こし再配線が困難となる。
また、パッケージ内に複数の半導体チップが形成されている半導体装置の場合、半導体チップが形成されている部分の上層と半導体チップが形成されていない部分の上層により大きな段差が生じてくる。
特開２００３−１２４２３６号公報
したがって、本発明の目的は、半導体チップを有する半導体装置において半導体チップが形成されていることにより生じる段差が緩和され、段切れを抑制することができる半導体装置及びその製造方法を提供することにある。
本発明における半導体装置は、半導体チップを含んでパッケージ化された半導体装置であって、基板と、前記基板にマウントされた第２の半導体チップと、前記基板および前記第２の半導体チップの上に形成されている絶縁層と、前記第２の半導体チップに接続されて前記絶縁層上に形成されている配線層と、前記絶縁層の上層に形成されているバッファ層と、前記バッファ層を貫通して前記配線層に接続して形成されている導電性ポストと、前記導電性ポストが形成されている層と同一の層において、第１のバンプを有し前記バッファ層の表面に前記第１のバンプが露出するように埋め込まれて、前記第１のバンプが形成されている面の裏面側が前記絶縁層側を向いてマウントされている第１の半導体チップと、前記バッファ層から露出している、前記導電性ポストの上面及び前記第１のバンプの上面に接続して形成されている第２のバンプと、前記第１の半導体チップと前記第２の半導体チップとの間にメッシュ状に形成されている導電層と、を有することを特徴とする。
本発明における他の半導体装置は、上記半導体装置において、前記メッシュ状に形成されている導電層が、前記第１の半導体チップと前記第２の半導体チップとの間ではなく、前記基板と前記第２の半導体チップとの間に形成されている。
上記の本発明の半導体装置は、導電性ポストが形成されている層と同一の層においてバンプを有する半導体チップが形成されており、導電性ポストの高さを調整することにより半導体チップの厚さを吸収する。
本発明における半導体装置の製造方法は、基板に導電性ポストが形成され、前記導電性ポストと同一の層において、第１のバンプを有する第１の半導体チップが形成されている半導体装置の製造方法であって、前記基板に第２の半導体チップをマウントする工程と、前記基板および前記第２の半導体チップの上に絶縁層を形成し、前記第２の半導体チップに接続される配線層とメッシュ状の導電層とを前記絶縁層上に形成する工程と、前記配線層に接続する前記導電性ポストを形成する工程と、前記導電性ポストが形成されている層と同一の層において、前記第１のバンプを有する前記第１の半導体チップを前記第１のバンプが形成されている面の裏面側を前記絶縁層側に向けてマウントする工程と、前記導電性ポストの間隙と、前記導電性ポストと前記半導体チップの間隙にバッファ層を形成する工程と、前記導電性ポスト及び前記第１のバンプを前記バッファ層の表面に露出させる工程と、前記バッファ層から露出している前記導電性ポストの上面及び前記第１のバンプの上面に接続するように第２のバンプを形成する工程と、を有することを特徴とする。
本発明における他の半導体装置の製造方法は、前記製造方法において、メッシュ状の導電層を配線層と同時に形成するのではなく、前記基板にメッシュ状の導電層を形成してから、当該導電層の上層に第２の半導体チップをマウントする。
上記の本発明の半導体装置の製造方法は、まず、基板上に絶縁層を形成し、絶縁層中に埋め込み配線を形成する。
次に、埋め込み配線の上層に導電性ポストを形成する。
次に、導電性ポストが形成されている層と同一の層において、バンプを有する半導体チップをバンプが形成されている面の裏面側を絶縁層に向けてマウントすることにより半導体装置を製造する。
本発明によれば、半導体チップを有する半導体装置において、半導体チップが形成されている部分と形成されていない部分との間に生じる段差が緩和され、段切れを抑制することができる半導体装置及びその製造方法を提供することができる。
以下に、本発明に係る半導体装置及びその製造方法の実施の形態について、図面を参照して説明する。
＜第１の実施形態＞
図１は、本発明の一実施形態に係る半導体装置の模式構成を示す断面図である。
図１に示すように、半導体基板１上に、例えば酸化シリコンからなる酸化シリコン膜２が形成されている。
この、酸化シリコン膜２の上層に、例えば、ＴｉＣｕなどからなる第２の半導体チップ５搭載用のアライメントマーク３ａが形成されている。アライメントマーク３ａはＬ字型に形成され、第２の半導体チップ５がマウントされる位置における第２の半導体チップ５のエッジから５０μｍ離れた位置に形成されている。
また、酸化シリコン膜２の上層に、例えば、能動素子が形成されている第２の半導体チップ５がマウントされている。第２の半導体チップ５の厚さは、例えば、２５μｍ〜５０μｍ程度である。第２の半導体チップ５は、半導体本体部分５ｂの回路面にパッド５ｃが形成され、パッド５ｃを除く領域は酸化シリコンなどからなる保護層５ｄで覆われている。そして、例えば、ダイアタッチフィルム５ａにより、パッド５ｃの形成面が上面を向くようにしてマウントされている。
また、酸化シリコン膜２、アライメントマーク３ａ及び第２の半導体チップ５を被覆するように、例えば、感光性ポリイミドなどからなり、例えば、層厚が５０μｍである第１の絶縁層６が形成されている。
第１の絶縁層６には、第２の半導体チップ５のパッド５ｃに達し、底面にパッド５ｃが露出するように配線溝ＷＤ１が形成されている。
また、配線溝ＷＤ１の内壁を被覆して、例えば、ＴｉＣｕなどからなるシード膜７が形成されている。そしてその上層に、例えば、Ｃｕからなる第１の配線９が形成されている。
そして、第１の絶縁層６及び第１の配線９を被覆するように、例えば、酸化シリコン、窒化シリコンなどからなり、例えば、層厚が４〜１０μｍである第２の絶縁層１０が形成されている。
第２の絶縁層１０には、底面に第１の配線９が露出するように配線溝ＷＤ２が形成されている。
また、配線溝ＷＤ２の内壁及び第２の絶縁層１０の一部を被覆して、例えば、ＴｉＣｕなどからなるシード膜１１が形成されている。そしてシード膜１１の上層において、例えば、Ｃｕからなる第２の配線１３が形成されている。
そして、第２の配線１３の上層に、例えば、Ｃｕからなり、例えば、高さが５０μｍである導電性ポスト１５が形成されている。
また、第２の絶縁層１０の上層にあるいは第２の絶縁層の上層に形成された第２の配線１３の上層に、例えば、能動素子が形成されている第１の半導体チップ１６がマウントされている。第１の半導体チップ１６の厚さは、例えば、２５μｍ〜５０μｍ程度である。第１の半導体チップ１６は、半導体本体部分１６ｂの回路面にパッド１６ｃが形成され、パッド１６ｃを除く領域は、例えば、酸化シリコンなどからなる保護層１６ｄで覆われている。そして、パッド１６ｃの上層に、例えば、半田ボール又は半田ペーストなどによりバンプ１６ｅが形成されている。そして、例えば、ダイアタッチフィルム１６ａにより、バンプ１６ｅの形成面が上面を向くようにしてマウントされている。
また、導電性ポスト１５の間隙及び導電性ポスト１５と第１の半導体チップ１６の間隙において、第２の絶縁層１０の上層に、例えば、ポリアミド樹脂、ポリイミド樹脂、エポキシ樹脂、フェノール樹脂あるいはポラフェニレンベンゾビスオキサゾール樹脂などからなる絶縁性のバッファ層１７が形成されている。
そして、バッファ層１７の表面に導電性ポスト１５及びバンプ１６ｅと接続するようにシード膜１８が形成されている。
シード膜１８の上層において、例えば、Ｃｕなどからなる第３の配線２０が形成されている。
さらに、第３の配線２０の上層に、例えば、感光性ポリイミドからなる第３の絶縁層２１が形成されている。第３の絶縁層２１には、底面に第３の配線２０が露出するようにバンプ溝ＢＤが形成されている。
そして、第３の絶縁層２１の上層においてバンプ溝ＢＤに第３の配線２０と接続するように、例えば、半田ボール又は半田ペーストなどからなるバンプ２２が形成されている。
上記の一実施形態の半導体装置において、半導体基板１上に第１の絶縁層６、第２の絶縁層１０、バッファ層１７が積層しており、第２の半導体チップ５が第１の絶縁層６中に埋め込まれており、導電性ポスト１５及び第１の半導体チップ１６がバッファ層１７中に埋め込まれている。
また、第１の配線９及び第２の配線１３が、絶縁層６，１０及びバッファ層１７に埋め込まれて形成されている。
上記の実施形態の半導体装置は、導電性ポスト１５と同一の層におけるバッファ層１７中に埋め込まれている第１の半導体チップ１６の厚さを、導電性ポスト１５の高さを調節することにより吸収することができ、半導体装置を平坦化することができる。したがって、半導体チップが埋め込まれることにより生じる段差を解消することができ、再配線の段切れを抑制することができる。
次に、上記の一実施形態に係る半導体装置の製造方法について説明する。
図２〜図１４は、本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。一実施形態においては、例えば、図２〜図１４に示す全ての工程についてウェハレベルで行うことができる。
まず、図２（ａ）に示すように、半導体基板１上に、例えば、熱酸化、ＣＶＤ（化学気相成長）スパッタリング法などにより、酸化シリコン膜２を形成する。酸化シリコン膜２は、例えば、３００ｎｍの膜厚となるようにする。
次に、図２（ｂ）に示すように、酸化シリコン膜２の上層に、例えば、スパッタリングなどによりＴｉＣｕ膜３を形成する。ＴｉＣｕ膜３は、例えば、Ｔｉが３００ｎｍ、Ｃｕが３００ｎｍの膜厚となるようにする。
次に、図３（ａ）に示すように、ＴｉＣｕ膜３の上層に、スピンコータなどのレジスト塗布装置により不図示のレジスト膜を被覆し、フォトリソグラフィ法によりレジスト膜にアライメントマーク３ａのパターン加工をする。そして、パターン加工したレジスト膜をスピンデベロッパなどの現像装置により現像し、レジストマスク４を形成する。
次に、図３（ｂ）に示すように、得られたレジストマスク４をマスクとしてプラズマエッチングなどのエッチングを行い、ＴｉＣｕ膜３をエッチングしてアライメントマーク３ａを形成する。
アライメントマーク３ａの形成位置は、第２の半導体チップ５がマウントされる位置における第２の半導体チップ５のエッジから５０μｍ離れた位置であり、アライメントマーク３ａをＬ字の形状に形成する。
次に、図３（ｃ）に示すように、例えば、プラズマアッシングなどによりレジストマスク４を除去する。
次に、図４（ａ）に示すように、例えば、酸化シリコン膜２の上層において、予め別工程で作成された、半導体本体部分５ｂの回路面にパッド５ｃが形成され、パッド５ｃを除く領域は酸化シリコンなどからなる保護層５ｄで覆われた構成の第２の半導体チップ５を、ダイアタッチフィルム５ａにより、パッド５ｃの形成面が上面を向くようにしてマウントする。
第２の半導体チップ５は、例えば、研削法などにより２５〜５０μｍまで薄型化し、接着剤であるダイアタッチフィルム５ａを裏面にラミネートし、フルカットダイシングすることにより個片薄型化されている。
上記の第２の半導体チップ５の搭載においては、アライメントマーク３ａと第２の半導体チップ５のパッド５ｃを同時に認識して高精度に搭載を行う。
搭載条件は、チップサイズが１．５ｍｍ□の場合、温度１６０℃ 荷重１．６Ｎ 時間２秒で充分であるが、搭載するチップサイズにより荷重の調整を行う必要がある。
搭載後、ダイアタッチフィルム５ａ硬化のため、１７０℃、１時間以上で硬化処理を行う。
次に、図４（ｂ）に示すように、酸化シリコン膜２、アライメントマーク３ａ及び第２の半導体チップ５の上層に、例えば、スピンコート法、印刷法等により、感光性ポリイミドなどからなる第１の絶縁層６を形成する。第１の絶縁層６は、硬化後に層厚が５０μｍとなるようにする。
次に、図４（ｃ）に示すように、例えば、フォトリソグラフィ法により第１の絶縁層６にスクライブラインＳＬ及び配線溝ＷＤ１のパターン加工をする。そして、パターン加工した第１の絶縁層６をスピンデベロッパなどの現象装置により現像し、スクライブラインＳＬ及びパッド５ｃが露出するように第１の絶縁層６に配線溝ＷＤ１を形成する。
次に、図５（ａ）に示すように、露出した部分全面に、例えば、スパッタリングなどの物理蒸着法により、Ｔｉ／Ｃｕなどからなるシード膜７を形成する。
次に、図５（ｂ）に示すように、シード膜７の上層に、例えば、スピンコータなどのレジスト塗布装置によりレジスト膜８を被覆し、フォトリソグラフィ法によりレジスト膜８に配線溝ＷＤ１のパターン加工をする。そして、パターン加工したレジスト膜８をスピンデベロッパなどの現像装置により現像し、レジスト膜８に配線溝ＷＤ１を形成する。
次に、図５（ｃ）に示すように、露出したシード膜７の上層における配線溝ＷＤ１に、例えば、シード膜７を通電させ電解めっき法などにより、Ｃｕなどからなる第１の配線９を形成する。
次に、図６（ａ）に示すように、例えば、プラズマアッシングなどによりレジスト膜８を除去する。
次に、図６（ｂ）に示すように、第１の配線９をマスクとして、例えば、プラズマエッチングなどのエッチングを行い、シード膜７を除去する。
次に、図７（ａ）に示すように、酸化シリコン膜２、第１の絶縁層６及び第１の配線９の上層に、例えば、スピンコート法、印刷法等により、感光性ポリイミドなどからなる第２の絶縁層１０を形成する。第２の絶縁層１０は、硬化後に層厚が４〜１０μｍとなるようにする。
次に、図７（ｂ）に示すように、例えば、フォトリソグラフィ法により第２の絶縁層１０にスクライブラインＳＬ及び配線溝ＷＤ２のパターン加工をする。そして、パターン加工した第２の絶縁層１０をスピンデベロッパなどの現象装置により現像し、スクライブラインＳＬ及び第１の配線９が露出するように第２の絶縁層１０に配線溝ＷＤ２を形成する。
次に、図８（ａ）に示すように、露出した部分全面に、例えば、スパッタリングなどの物理蒸着法により、Ｔｉ／Ｃｕなどからなるシード膜１１を形成する。
次に、図８（ｂ）に示すように、シード膜１１の上層に、例えば、スピンコータなどのレジスト塗布装置によりレジスト膜１２を被覆し、フォトリソグラフィ法によりレジスト膜１２に配線溝ＷＤ２のパターン加工をする。そして、パターン加工したレジスト膜１２をスピンデベロッパなどの現像装置により現像し、レジスト膜１２に配線溝ＷＤ２を形成する。
次に、図８（ｃ）に示すように、露出したシード膜１１の上層における配線溝ＷＤ２に、例えば、シード膜１１を通電させ電解めっき法などにより、Ｃｕなどからなる第２の配線１３を形成する。
次に、図９（ａ）に示すように、例えば、プラズマアッシングなどによりレジスト膜１２を除去する。
次に、図９（ｂ）に示すように、シード膜１１及び第２の配線１３の上層に、例えば、スピンコータなどのレジスト塗布装置によりレジスト膜１４を被覆し、フォトリソグラフィ法によりレジスト膜１４にポスト溝ＰＤのパターン加工をする。そして、パターン加工したレジスト膜１４をスピンデベロッパなどの現像装置により現像し、レジスト膜１４にポスト溝ＰＤを形成する。
次に、図１０（ａ）に示すように、露出した第２の配線１３の上層におけるポスト溝ＰＤに、例えば、第２の配線１３を通電させて電解めっき法などにより、Ｃｕなどからなる導電性ポスト１５を形成する。例えば、導電性ポスト１５の高さが５０μｍとなるようにする。
次に、図１０（ｂ）に示すように、例えば、プラズマアッシングなどによりレジスト膜１４を除去する。
次に、図１０（ｃ）に示すように、第２の配線１３及び導電性ポスト１５をマスクとして、例えば、プラズマエッチングなどのエッチングを行い、シード膜１１を除去する。
次に、図１１（ａ）に示すように、例えば、第２の絶縁層１０の上層において、予め別工程で作成された、半導体本体部分１６ｂの回路面にパッド１６ｃが形成され、パッド１６ｃの上層にバンプ１６ｅが形成され、パッド１６ｃを除く領域は酸化シリコンなどからなる保護層１６ｄで覆われた構成の第１の半導体チップ１６を、ダイアタッチフィルム１６ａにより、パッド１６ｃの形成面が上面を向くようにしてマウントする。
第１の半導体チップ１６は、パッド１６ｃの上層に、例えば、めっき法、印刷法、ボールマウント法、スタッドバンプ法などによりバンプ１６ｅを形成し、研削法などにより２５〜５０μｍまで薄型化し、接着剤であるダイアタッチフィルム１６ａを裏面にラミネートし、フルカットダイシングすることにより個片薄型化されている。
上記の半導体チップの搭載においては、再配線により配線と不図示のアライメントマークを形成しており、アライメントマークと第１の半導体チップ１６のパッド１６ｃを同時に認識して高精度に搭載を行う。
搭載条件は、チップサイズが１．５ｍｍ□の場合、温度１６０℃ 荷重１．６Ｎ 時間２秒で充分であるが、搭載するチップサイズにより荷重の調整を行う必要がある。
搭載後、ダイアタッチフィルム５ａ硬化のため、１７０℃、１時間以上で硬化処理を行う。
次に、図１１（ｂ）に示すように、回路部の保護及び応力緩和のために第２の絶縁層１０、導電性ポスト１５及び半導体チップ１６の上層に、導電性ポスト１５が埋まる高さまで、例えば、印刷法によりポリアミドイミド、ポリイミド、エポキシ樹脂、フェノール樹脂あるいはポリパラフェニレンベンゾビスオキサゾールなどからなるバッファ層１７を形成する。
次に、図１１（ｃ）に示すように、バッファ層１７が硬化後、例えば、研削法により、導電性ポスト１５の表面及び半導体チップ１６のバンプ１６ｅが露出するまで導電性ポスト１５、半導体チップ１６のバンプ１６ｅ及びバッファ層１７を、例えば、以下の条件により研削する。
・ホイール：＃６００
・回転速度：３５００ｒｐｍ
・研磨速度：５ｍｍ／ｓｅｃ
次に、図１２（ａ）に示すように、露出した部分全面に、例えば、スパッタリングなどの物理蒸着法により、Ｔｉ／Ｃｕなどからなるシード膜１８を形成する。
次に、図１２（ｂ）に示すように、シード膜１８の上層に、例えば、スピンコータなどのレジスト塗布装置によりレジスト膜１９を被覆し、フォトリソグラフィ法によりレジスト膜１９に配線溝ＷＤ３のパターン加工をする。そして、パターン加工したレジスト膜１９をスピンデベロッパなどの現像装置により現像し、レジスト膜１９に配線溝ＷＤ３を形成する。
次に、図１２（ｃ）に示すように、露出したシード膜１８の上層における配線溝ＷＤ３に、例えば、シード膜１８を通電させ電解めっき法などにより、Ｃｕなどからなる第３の配線２０を形成する。
次に、図１３（ａ）に示すように、例えば、プラズマアッシングなどによりレジスト膜１９を除去する。
次に、図１３（ｂ）に示すように、第３の配線２０をマスクとして、例えば、プラズマエッチングなどのエッチングを行い、シード膜１８を除去する。
次に、図１４（ａ）に示すように、バッファ層１７及び第３の配線２０の上層に、例えば、スピンコート法、印刷法等により、感光性ポリイミドなどからなる第３の絶縁層２１を形成する。そして、フォトリソグラフィ法により第３の絶縁層２１にバンプ溝ＢＤのパターン加工をする。そして、パターン加工した第３の絶縁層２１をスピンデベロッパなどの現象装置により現像し、第３の配線２０が露出するように、第３の絶縁層２１にバンプ溝ＢＤを形成する。
次に、図１４（ｂ）に示すように、バンプ溝ＢＤに、例えば、半田ボール、半田ペーストなどによりバンプ２２を形成する。
次に、図１４（ｃ）に示すように、半導体基板１の裏面を半導体装置が所望の厚さになるように、例えばＢＧＲ（バックグラインド）などによりバンプ２２が形成されている面の裏面側から半導体基板１を研削し、さらにブレードＢにより半導体基板１をダイシングして個片化し、図１に示す半導体装置を形成する。
なお、本発明の実施に際しては、上記した実施形態に限定されるものではなく、種々の変形形態を採用することができる。
上記の一実施形態において配線としてＣｕを用いたが、これに限定されず、例えば、Ａｌ、Ａｇ、Ａｕ、Ｐｔ、Ｗ、Ｃｏなどの導電性金属でもよい。
また、シード膜として、ＴｉＣｕを用いたが、これには限定されず、例えばＣｕなどを用いてもよい。
また、絶縁層として、感光性ポリイミドを用いたが、これには限定されず、例えば酸化シリコン、窒化シリコンなどの絶縁材料を用いてもよい。絶縁層として、酸化シリコン、窒化シリコンを用いる場合、レジスト膜を被覆してからパターニングする必要がある。
また、半導体チップをマウントする条件を示したが、これには限定されない。
また、バッファ層を研削する条件を示したが、これには限定されない。
上記の一実施形態に係る半導体装置の製造方法によれば、半導体基板１上に形成されている絶縁層に埋め込まれている埋め込み配線の上層に導電性ポスト１５を形成し、導電性ポスト１５と同一の層において、第２の絶縁層１０の上層に第１の半導体チップ１６をマウントし、導電性ポスト１５と第１の半導体チップ１６の間隙にバッファ層１７を形成することができる。そして、導電性ポスト１５と同一の層におけるバッファ層１７中に埋め込まれている第１の半導体チップ１６の厚さを、導電性ポスト１５の高さを調節することにより吸収することができ、半導体装置を平坦化することができる。したがって、半導体チップが埋め込まれることにより生じる段差を緩和することができ、再配線の段切れを抑制することができる半導体装置を製造することができる。
＜第２の実施形態＞
図１５は、本発明の一実施形態に係る半導体装置の模式構成を示す断面図である。
図１６は、本発明の一実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
第２の実施形態における半導体装置は、以下のような問題を解決する半導体装置である。
複数個の半導体チップを埋め込んだスタック構造である半導体装置は、例えば、デジタルチップからアナログチップへのデジタルノイズの影響を受ける。このため有機基板の両側にアナログチップ、デジタルチップをそれぞれ実装することが行われているが、基板のスルーホールと片側にバンプの形成が必要であり、半導体装置全体の厚さが厚くなり薄型化は図れない。
したがって、複数個の半導体チップが搭載されているスタック構造である半導体装置において、半導体チップの間で作用するノイズを抑制することができ、高熱放散性を高めることができる半導体装置及びその製造方法を提供する。
第２の実施形態に係る半導体装置は、メッシュ状の導電層１３ａ以外は第１の実施形態に係る半導体装置と同じである。そのため、重複する箇所については、記載を省略する。
図１５に示すように、第２の配線１３と同一の層であって、第２の絶縁層１０の上層に、例えば、３０μｍ□であるメッシュ状の導電層１３ａが形成されている。
さらに、メッシュ状の導電層１３ａの上層に第１の半導体チップ１６が形成されている。
上記の一実施形態において、メッシュ状の導電層１３ａは、第２の配線１３と同一の層であって、第２の絶縁層１０の上層に形成されているが、これに限定されず、例えば、第２の半導体チップ５の下層に形成してもよい。
また、メッシュ状の導電層１３ａは、第２の絶縁層１０の上層にのみ形成されているが、これには限定されず、例えば、第２の絶縁層１０の上層及び第２の半導体チップ５の下層の両方に形成してもよい。
また、メッシュ状の導電層１３ａは、第２の絶縁層１０の上層に１層で形成されているが、これに限定されず、例えば、複数層形成してもよい。
上記の実施形態の半導体装置は、第２の配線１３と同一の層であって、第２の絶縁層１０の上層にメッシュ状の導電層１３ａを形成することにより、第２の半導体チップ５と第１の半導体チップ１６との間に作用するノイズを抑制することができ、また高熱放散性を高めることができる。
次に、上記の一実施形態に係る半導体装置の製造方法について説明する。
図１６（ａ）に示すように、シード膜１１の上層に、例えば、スピンコータなどのレジスト塗布装置によりレジスト膜１２を被覆し、フォトリソグラフィ法によりレジスト膜１２に配線溝ＷＤ２及びメッシュ状の導電層溝ＣＤのパターン加工をする。そして、パターン加工したレジスト膜１２をスピンデベロッパなどの現像装置により現像し、レジスト膜１２に配線溝ＷＤ２及びメッシュ状の導電層溝ＣＤを形成する。
次に、図１６（ｂ）に示すように、露出したシード膜１１の上層における配線溝ＷＤ２及びメッシュ状の導電層溝ＣＤに、例えば、シード膜１１を通電させ電解めっき法などにより、例えば、Ｃｕからなる第２の配線１３及びメッシュ状の導電層１３ａを形成する。
メッシュ状の導電層１３ａの大きさは、例えば、３０μｍ□である。
次に、図１６（ｃ）に示すように、例えば、プラズマアッシングなどによりレジスト膜１２を除去する。
上記の一実施形態に係る半導体装置の製造方法によれば、第２の絶縁層１０の上層にメッシュ状の導電層１３ａを形成することができる。そして、第２の半導体チップ５と第１の半導体チップ１６との間に作用するノイズを抑制することができ、高熱放散性を高めることができる半導体装置を製造することができる。
なお、上記の一実施形態における半導体基板１は、発明の基板に相当する。また、上記の一実施形態における第１の配線９及び第２の配線１３は、発明の埋め込み配線に相当する。また、上記の一実施形態におけるメッシュ状の導電層１３ａは、発明のメッシュ状に形成されている導電層に相当する。また、上記の一実施形態における第３の配線２０は、発明のポスト上層配線に相当する。また、上記の一実施形態におけるバンプ１６ｅは、発明の第１のバンプに相当する。また、上記の一実施形態におけるバンプ２２は、発明の第２のバンプに相当する。
図１は、本発明の一実施形態に係る半導体装置の模式構成を示す断面図である。 図２（ａ）及び図２（ｂ）は、本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。 図３（ａ）〜（ｃ）は、本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。 図４（ａ）〜（ｃ）は、本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。 図５（ａ）〜（ｃ）は、本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。 図６（ａ）及び図６（ｂ）は、本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。 図７（ａ）及び図７（ｂ）は、本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。 図８（ａ）〜（ｃ）は、本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。 図９（ａ）及び図９（ｂ）は、本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。 図１０（ａ）〜（ｃ）は、本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。 図１１（ａ）〜（ｃ）は、本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。 図１２（ａ）〜（ｃ）は、本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。 図１３（ａ）及び図１３（ｂ）は、本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。 図１４（ａ）〜（ｃ）は、本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。 図１５は、本発明の一実施形態に係る半導体装置の模式構成を示す断面図である。 図１６（ａ）〜（ｃ）は、本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。
符号の説明
１：半導体基板 ２：酸化シリコン膜 ３ａ：アライメントマーク ５：第２の半導体チップ ６：第１の絶縁層 ９：第１の配線 １０：第２の絶縁層 １３：第２の配線 １３ａ：メッシュ状の導電層 １５：導電性ポスト １６：第１の半導体チップ １７：バッファ層 ２０：第３の配線 ２１：第３の絶縁層 ２２：第２のバンプ ＷＤ１，ＷＤ２：配線溝 ＰＤ：ポスト溝 ＢＤ：バンプ溝 ＣＤ：メッシュ状の導電層溝

Claims (7)

  1. 半導体チップを含んでパッケージ化された半導体装置であって、
    基板と、
    前記基板にマウントされた第２の半導体チップと、
    前記基板および前記第２の半導体チップの上に形成されている絶縁層と、
    前記第２の半導体チップに接続されて前記絶縁層上に形成されている配線層と、
    前記絶縁層の上層に形成されているバッファ層と、
    前記バッファ層を貫通して前記配線層に接続して形成されている導電性ポストと、
    前記導電性ポストが形成されている層と同一の層において、第１のバンプを有し前記バッファ層の表面に前記第１のバンプが露出するように埋め込まれて、前記第１のバンプが形成されている面の裏面側が前記絶縁層側を向いてマウントされている第１の半導体チップと、
    前記バッファ層から露出している、前記導電性ポストの上面及び前記第１のバンプの上面に接続して形成されている第２のバンプと、
    前記第１の半導体チップと前記第２の半導体チップとの間にメッシュ状に形成されている導電層と、
    を有することを特徴とする半導体装置。
  2. 半導体チップを含んでパッケージ化された半導体装置であって、
    基板と、
    前記基板にマウントされた第２の半導体チップと、
    前記基板および前記第２の半導体チップの上に形成されている絶縁層と、
    前記第２の半導体チップに接続されて前記絶縁層上に形成されている配線層と、
    前記絶縁層の上層に形成されているバッファ層と、
    前記バッファ層を貫通して前記配線層に接続して形成されている導電性ポストと、
    前記導電性ポストが形成されている層と同一の層において、第１のバンプを有し前記バッファ層の表面に前記第１のバンプが露出するように埋め込まれて、前記第１のバンプが形成されている面の裏面側が前記絶縁層側を向いてマウントされている第１の半導体チップと、
    前記バッファ層から露出している、前記導電性ポストの上面及び前記第１のバンプの上面に接続して形成されている第２のバンプと、
    前記第２の半導体チップの下層にメッシュ状に形成されている導電層と、
    を有することを特徴とする半導体装置。
  3. 前記導電性ポストの上面及び前記第１のバンプの上面と、前記第２バンプとの間にポスト上層配線をさらに有する、
    ことを特徴とする
    請求項１または２に記載の半導体装置。
  4. 基板に導電性ポストが形成され、前記導電性ポストと同一の層において、第１のバンプを有する第１の半導体チップが形成されている半導体装置の製造方法であって、
    前記基板に第２の半導体チップをマウントする工程と、
    前記基板および前記第２の半導体チップの上に絶縁層を形成し、前記第２の半導体チップに接続される配線層とメッシュ状の導電層とを前記絶縁層上に形成する工程と、
    前記配線層に接続する前記導電性ポストを形成する工程と、
    前記導電性ポストが形成されている層と同一の層において、前記第１のバンプを有する前記第１の半導体チップを前記第１のバンプが形成されている面の裏面側を前記絶縁層側に向けてマウントする工程と、
    前記導電性ポストの間隙と、前記導電性ポストと前記半導体チップの間隙にバッファ層を形成する工程と、
    前記導電性ポスト及び前記第１のバンプを前記バッファ層の表面に露出させる工程と、
    前記バッファ層から露出している前記導電性ポストの上面及び前記第１のバンプの上面に接続するように第２のバンプを形成する工程と、
    を有することを特徴とする
    半導体装置の製造方法。
  5. 基板に導電性ポストが形成され、前記導電性ポストと同一の層において、第１のバンプを有する第１の半導体チップが形成されている半導体装置の製造方法であって、
    前記基板にメッシュ状の導電層を形成し、当該導電層の上層に第２の半導体チップをマウントする工程と、
    前記基板および前記第２の半導体チップの上に絶縁層を形成し、前記第２の半導体チップに接続される配線層を前記絶縁層上に形成する工程と、
    前記配線層に接続する前記導電性ポストを形成する工程と、
    前記導電性ポストが形成されている層と同一の層において、前記第１のバンプを有する前記第１の半導体チップを前記第１のバンプが形成されている面の裏面側を前記絶縁層側に向けてマウントする工程と、
    前記導電性ポストの間隙と、前記導電性ポストと前記半導体チップの間隙にバッファ層を形成する工程と、
    前記導電性ポスト及び前記第１のバンプを前記バッファ層の表面に露出させる工程と、
    前記バッファ層から露出している前記導電性ポストの上面及び前記第１のバンプの上面に接続するように第２のバンプを形成する工程と、
    を有することを特徴とする
    半導体装置の製造方法。
  6. 前記バッファ層から露出している前記導電性ポストの上面及び前記バンプの上面にポスト上層配線を形成する工程をさらに有する、
    ことを特徴とする
    請求項４または５に記載の半導体装置の製造方法。
  7. 前記導電性ポスト及び前記第１のバンプを前記バッファ層の表面に露出させる工程が、
    前記バッファ層、前記導電性ポスト及び前記第１のバンプを研磨して、前記導電性ポスト及び前記第１のバンプを前記バッファ層の表面に露出させる工程であることを特徴とする
    請求項６に記載の半導体装置の製造方法。
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