JP5098211B2 - 半導体装置及びその製造方法 - Google Patents
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Description
さらに、インダクタンスやキャパシタなどの受動素子を内蔵し、整合回路やフィルタなどを取り込んだSiPと呼ばれる複雑な形態のパッケージへと開発が進んでいる。
例えば、特許文献1に上記のようなウェハレベルCSP形態の半導体装置の構成が開示されている。
しかしながら端子径及び端子のピッチが小さくなると、実装基板との線膨張係数の差により、ハンダバンプによる接続部に応力が集中し、バンプ接合が破断するという不具合が発生する。
例えば、半導体装置は、電子回路が形成された半導体基板100に、電子回路に接続するパッド101が形成され、パッド101を除く領域は酸化シリコンなどの保護層102で覆われており、パッド101に接続して銅、ニッケル、金などからなる再配線層(103,104)が形成されている。再配線層の表面がポリイミドなどの保護層105で被覆され、バンプ形成領域において保護層が除去され、再配線層(103,104)が露出している。露出した再配線層(103,104)上にバンプ106が形成されており、この構造から再配線層(103,104)はアンダーバンプメタルとも称せられる。
例えば、実装基板110のランド111に対して、バンプ106が接続して実装されて用いられる。
また、応力緩和層107が形成されておらず、最配線層(103,104)の上層に導電素ポストが形成され、バッファ層108が形成された構成であり、実装基板110のランド111に対して、バンプ106が接続して実装されて用いられる。
上記の従来例によれば、バンプ接続における応力緩和を実現し、接続信頼例を高めることができる。
また、チップ埋め込み型ウェハレベルSiPやウェハレベルCSPにおいて、内蔵したチップ上とそれ以外の部分とで段差が生じ、あるいは、多層配線を形成した場合に配線の配置によって応力緩和構造である銅などからなる導電性ポストの高さが異なってしまうことがあり、これによりエリアアレイに配置した外部接続端子の実装時の応力緩和効果に差が生じ、チップ上の端子部や配線が積層した部分の端子部が弱くなるという不具合が出る。
図1は本実施形態に係るウェハレベルでパッケージ化したCSP形態の半導体装置の断面図である。
例えば、シリコン基板10の回路面に回路に接続するパッド11が形成され、パッド11を除く領域は酸化シリコンなどの保護層12で被覆されている。
また、例えば、上記の保護層12上層に、ポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などからなる第1樹脂層13が形成されている。
第1樹脂層13には、シリコン基板10のパッド11に達する開口部13aが形成されている。
上記の開口部13a内に埋め込まれて、例えば、シリコン基板10のパッド11に接続するプラグ部分と一体になって、第1樹脂層13上にTiCuなどのシード層14及び銅層16からなる第1配線が形成されている。
第3樹脂層18には、第1配線に達する開口部18aが形成されている。
上記の開口部18a内に埋め込まれて、第1配線に接続するプラグ部分と一体になって、第3樹脂層18上にTiCuなどのシード層19及び銅層21からなる第2配線が形成されている。
導電性ポスト23の間隙における第3樹脂層18の上層に、ポリアミドイミド樹脂、ポリイミド樹脂、エポキシ樹脂、フェノール樹脂あるいはポリパラフェニレンベンゾビスオキサゾール樹脂などからなる絶縁性のバッファ層24が形成されている。
さらに、バッファ層24の表面において導電性ポスト23に接続するようにバンプ(突起電極)25が形成されている。
まず、図2(a)に示すように、例えば、725μmの厚さのシリコン基板10に、不図示の能動素子などを含む電子回路を形成し、回路面において電子回路に接続するパッド11を形成し、パッド11を除く領域において酸化シリコンなどの保護層12を被覆して形成する。
次に、保護層12の上層に、例えば、スピンコート法あるいは印刷法などにより、ポリイミド樹脂、フェノール樹脂、エポキシ系樹脂などの感光性の絶縁材料を供給し、第1樹脂層13を形成する。第1樹脂層13は硬化後に10μm程度の膜厚となるようにする。
感光性ポリイミド樹脂をスピンコートで形成する場合、例えば以下の条件で成膜する。
スピンコート:1500rpm(50秒)+1000rpm(20秒)+1000rpm(10秒)+1500rpm(10秒)
プリベーク:90℃(120秒)+100℃(120秒)
現像後、300℃(60分)のポストキュア処理を行って第1樹脂層13を硬化させる。
感光性ポリイミド樹脂をスピンコートで形成する場合、例えば以下の条件で成膜する。
スピンコート:500rpm(5秒)+1000rpm(10秒)+1500rpm(20秒)
プリベーク:60℃(240秒)+90℃(240秒)+110℃(120秒)
現像後、300℃(60分)のポストキュア処理を行って第2樹脂層17を硬化させる。
これにより、第1配線の銅層と第2樹脂層が略同じ高さとなるため、第1配線に起因する段差が緩和され、以降の層形成時にフラットな平面を提供することができる。
感光性ポリイミド樹脂をスピンコートで形成する場合、例えば以下の条件で成膜する。
スピンコート:500rpm(5秒)+1000rpm(10秒)+1500rpm(20秒)
プリベーク:60℃(240秒)+90℃(240秒)+110℃(120秒)
現像後、300℃(60分)のポストキュア処理を行って第3樹脂層18を硬化させる。
また、ウェハの外周から5mmの領域を禁止領域とし、これにかかり欠落するパターンについてはパターンを取り、版枠をそろえる。
使用する樹脂ペーストは、Nv値が26、1度のペースト量は12g、スキージはJタイプで、温度が90°、スピードは5mm/秒とする。
以上で図1に示すCSP形態の半導体装置を形成することができる。
アライメントマークとしては、例えばスパッタリング法でTiCu膜を全面に形成し、パターン加工して形成する。例えば、TiCu膜としては、Tiを300nm、Cuを300nmで成膜する。また、搭載チップのエッジから50μm離れたL字のパターンとし、搭載方向によりチップの1辺または2辺に形成する。
個片化後、上記のアライメントマークを認識して、フェイスアップの状態で半導体チップを熱圧着により搭載する。搭載条件は、1.5mm□では荷重1.6N、温度160℃、時間2秒とする。搭載チップサイズに応じて荷重はコントロールを行う。
上記のように半導体チップを埋め込む場合には、半導体チップを埋め込むレイヤーの樹脂層を硬化後50μm厚になるように形成する。
図9は本実施形態に係るCSP形態の半導体装置の断面図である。
実質的に第1実施形態の半導体装置と同様の構成であるが、導電性ポスト23の上面がバッファ層24の表面より低く形成されており、導電性ポスト23の上面から導電性ポスト23の外周におけるバッファ層24の表面にかけて導電性ポストの径よりも大きな径の領域において、突起電極の下部導電層(アンダーバンプメタル)26aが形成されており、下部導電層26aの上層にバンプ(突起電極)28が形成されていることが異なる。
まず、図10(a)に示すバッファ層の研削による導電性ポスト23の頭出し工程までは、第1実施形態と同様に行う。
次に、図10(b)に示すように、例えばウェットエッチングなどのエッチング処理などにより、導電性ポスト23を上面から後退させてバッファ層24の表面より低くなるように加工する。ここで、導電性ポスト23の後退量は少なくとも5μmとして、例えば導電性ポスト23の後工程で形成するバンプ28の高さの10%程度とする。
次に、図10(c)に示すように、例えばスパッタリング法により、表面が後退した導電性ポスト23の上面を被覆して全面にTiCu膜26を形成する。
次に、図11(b)に示すように、例えば、レジスト膜27をマスクとし、TiCu膜26をエッチング加工する。これにより、導電性ポスト23の上面から導電性ポスト23の外周におけるバッファ層24の表面にかけて導電性ポスト23の径よりも大きな径の領域において、突起電極の下部導電層26aを形成する。例えば、下部導電層26aの形成領域の径は、導電性ポスト23の径+10%以上の径とする。
以上で、図9に示す構成の半導体装置を製造することができる。
また、第1実施形態と同様に、一の配線(第1配線)と同一のレイヤーに一の配線(第1配線)の形成領域を除いた領域に樹脂層(第2樹脂層17)が形成されており、一の配線(第1配線)に起因する段差が樹脂層(第2樹脂層17)で緩和され、段差が低減されることで導電性ポスト23の高さが均一化でき、これによりバンプ接続時の応力緩和機能を向上し、接続の信頼性を高めることができる。
図13(a)は本実施形態に係るCSP形態の半導体装置の断面図である。また、図13(b)及び図13(c)は下部導電層のレイアウトパターンを示す。
実質的に第2実施形態の半導体装置と同様の構成であるが、下部導電層が、第1下部導電層26aと、第1下部導電層26aから離間して形成された第2下部導電層26bとを含む構成となっていることが異なる。
例えば、上記のように下部導電層がバッファ層上で分割されたレイアウトとなっていることにより、リフロー後のバンプ28の形状がフィレット形状となっている。
例えば、リング部分の幅W1は第1下部導電層26aの径dより小さく設定し、また、第1下部導電層26aと第2下部導電層26bの間隔W2は、第1下部導電層26aの径dの1/8以下とする。
第2実施形態の図10(b)に示す工程までを第2実施形態と同様に行い、次に、図14(a)に示すように、レジスト塗布及び現像処理を行い、第1下部導電層及び第2下部導電層の形成領域を保護するパターンのレジスト膜(27a,27b)を成膜する。
ここでは、上記のように第2下部導電層が第1下部導電層の外周にリング状に形成されるパターンあるいはリングの部分形状のパターンとなるように形成する。
次に、図14(b)に示すように、例えば、レジスト膜27をマスクとし、TiCu膜26をエッチング加工する。これにより、第1下部導電層26a及び第2下部導電層26bがそれぞれパターン加工される。
以上で、図13に示す構成の半導体装置を製造することができる。
また、第1実施形態と同様に、一の配線(第1配線)と同一のレイヤーに一の配線(第1配線)の形成領域を除いた領域に樹脂層(第2樹脂層17)が形成されており、一の配線(第1配線)に起因する段差が樹脂層(第2樹脂層17)で緩和され、段差が低減されることで導電性ポスト23の高さが均一化でき、これによりバンプ接続時の応力緩和機能を向上し、接続の信頼性を高めることができる。
例えば、第1及び第2配線などに、インダクタンスやキャパシタなどの受動素子が形成されていてもよい。
実施形態においては、絶縁層中の配線として2層の配線(第1配線及び第2配線)が形成されているが、これに限らない。樹脂の絶縁層の層数も上記のような層数などに限定されない。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
Claims (8)
- 半導体を含んでパッケージ化されており、
基板と、
前記基板上に樹脂層が積層して形成された絶縁層と、
前記絶縁層中に埋め込まれて形成された配線層と、
前記配線層の上層に前記配線層に接続して形成された導電性ポストと、
前記導電性ポストの間隙における前記絶縁層の上層に形成されたバッファ層と、
前記導電性ポストの上層に前記バッファ層の表面から突出して形成された突起電極と
を有し、
前記絶縁層が、前記配線層を構成する一の配線の形成領域を除いた領域において、前記一の配線と同一のレイヤーに形成された樹脂層を含み、
前記導電性ポストの上面が前記バッファ層の表面より低く形成されており、
前記導電性ポストの上面から前記導電性ポストの外周における前記バッファ層の表面にかけて前記導電性ポストの径よりも大きな径の領域において形成された、突起電極の下部導電層をさらに有し、
前記突起電極が前記下部導電層の上層に形成されている
半導体装置。 - 前記下部導電層が、第1下部導電層と、前記第1下部導電層から離間して形成された第2下部導電層とを含む
請求項1に記載の半導体装置。 - 前記第2下部導電層が、前記第1下部導電層の外周部にリング状に形成された導電層である
請求項2に記載の半導体装置。 - 前記第2下部導電層が、前記第1下部導電層から前記半導体装置の長手方向に配置して形成された略リングの部分形状の導電層である
請求項2に記載の半導体装置。 - 半導体を含んでパッケージ化された半導体装置を製造するために、
基板上に樹脂層を積層して絶縁層を形成し、前記絶縁層中に埋め込んで配線層を形成する工程と、
前記配線層の上層に前記配線層に接続して導電性ポストを形成する工程と、
前記導電性ポストの間隙における前記絶縁層の上層にバッファ層を形成する工程と、
前記導電性ポストを上面から後退させて前記バッファ層の表面より低くなるように加工する工程と、
前記導電性ポストの上面から前記導電性ポストの外周における前記バッファ層の表面にかけて前記導電性ポストの径よりも大きな径の領域において、突起電極の下部導電層を形成する工程と、
前記下部導電層の上層に前記バッファ層の表面から突出して突起電極を形成する工程と
を有し、
前記絶縁層を形成し、配線層を形成する工程が、前記配線層を構成する一の配線を形成する工程と、前記一の配線の形成領域を除いた領域において前記一の配線と同一のレイヤーに樹脂層を形成する工程を含む
半導体装置の製造方法。 - 前記下部導電層を形成する工程において、第1下部導電層と、前記第1下部導電層から離間して形成された第2下部導電層とを含むよう形成する
請求項5に記載の半導体装置の製造方法。 - 前記第2下部導電層として、前記第1下部導電層の外周部にリング状の導電層を形成する
請求項6に記載の半導体装置の製造方法。 - 前記第2下部導電層として、前記第1下部導電層から前記半導体装置の長手方向に配置して略リングの部分形状の導電層を形成する
請求項6に記載の半導体装置の製造方法。
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