JP4894343B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は半導体装置の製造方法に関し、特に能動素子や受動素子を内蔵し、整合回路やフィルタなどを取り込んだＳｉＰ（システムインパッケージ）形態の半導体装置とその製造方法に関する。
デジタルビデオカメラ、デジタル携帯電話、あるいはノートパソコンなど、携帯用電子機器の小型化、薄型化、軽量化に対する要求は強くなる一方であり、これに応えるために近年のＶＬＳＩなどの半導体装置においては３年で７割の縮小化を実現してきた一方で、このような半導体装置をプリント配線基板上に実装した電子回路装置としても、実装基板（プリント配線基板）上の部品実装密度をいかに向上させるかが重要な課題として研究及び開発がなされてきた。
例えば、半導体装置のパッケージ形態としては、ＤＩＰ（Dual Inline Package ）などのリード挿入型から表面実装型へと移行し、さらには半導体チップのパッド電極にはんだや金などからなるバンプ（突起電極）を設け、フェースダウンでバンプを介して配線基板に接続するフリップチップ実装法が開発された。
さらに、インダクタンスやキャパシタなどの受動素子を内蔵し、整合回路やフィルタなどを取り込んだＳｉＰと呼ばれる複雑な形態のパッケージへと開発が進んでいる。
例えば、特許文献１に上記のＳｉＰ形態の半導体装置の構成が開示されている。
例えば、基板上に樹脂層が積層してなる絶縁層が形成され、この絶縁層中に半導体チップや再配線層が埋め込まれ、絶縁層の最上部にバッファ層が設けられ、バッファ層から突出して、再配線層に接続されたバンプが形成された構造のＳｉＰ形態の半導体装置が知られている。
上記の半導体装置を製造する場合、例えばチップ埋め込み型のウェハレベルＣＳＰ（チップサイズパッケージ）において、バッファ層となる樹脂層を形成するのに印刷法やトランスファーモールド法で行うことが広く行われているが、この際に供給する樹脂でスクライブラインが完全に埋め込まれてしまう。これは、バッファ層として、粘度が低く流動性の良い樹脂を使うためである。
スクライブラインが樹脂で被覆されるのを防止する方法として、スクライブライン上に樹脂の流出を防ぐダムを形成する方法が知られている。
一方、必要な外部端子を所定のパッケージサイズ内に収納するため、外部端子をスクライブライン近傍にまで配置せざるを得なくなってきている。
これにより、スクライブライン上にダムを形成する空間的な余裕がなくなってきている。スクライブラインの露出に必要なダム形成のため、スクライブラインを広げることも考えられるが、広げるとウェハ内の取り個数が減少し、１パッケージ当たりのコストが上昇する弊害が生じる。
上記に対応するため、バッファ層の形成方法として、バッファ層形成工程前における最上層の樹脂層にバッファ形成用のマスクを接触（コンタクト）させ、スキージを用いて樹脂を供給してバッファ層を形成する、いわゆるコンタクト印刷法が採用されてきている。
但し、コンタクト印刷を行っても、バッファ層の樹脂はスクライブラインへと流れてしまい、スクライブラインの輪郭が不明瞭となり、スクライブラインの位置を自動的に認識してダイシングを自動的に行うことができない。
従って、自動アライメントを実現するために、ダイシングマシンのブレードとウェハの位置合わせを行うためのアライメントマークが必要となる。
但し、アライメントマークを形成する工程が増えると製造コストの増加につながるので、安価なアライメントマークの形成方法が求められている。
例えば、パッケージ内の外部端子形状を変えて認識用のアライメントとする方法や、側面を露出させて部分的なパターンを入れる方法などが考えられている。しかし、有効外部端子数が少なくなることや付帯作業を伴うことが障害となっている。
ウェハレベルでＣＳＰ（チップサイズパッケージ）化する半導体装置の製造方法では、バッファ層を貫通する銅などからなる導電性ポストを形成する工程において、スクライブラインにポスト形状のアライメントマークを形成する方法が考えられるが、スクライブラインにポスト形状のアライメントマークが形成されるとバッファ層形成のコンタクト印刷が困難となってしまうので、結果としてスクライブラインに樹脂が流出し、ウェハ全面が樹脂で覆われてしまう。
全面に樹脂が形成されると、ウェハ状態での反りが大きくなり、薄型化、ダイシング、測定の各工程におけるウェハの吸着不具合、搬送不具合、コンタクト不具合などの不利益が生じる。
特開２００３−１２４２３６号公報
解決しようとする問題点は、コンタクト印刷でバッファ層を形成することが可能で、さらに製造コスト削減のためのダイシングの自動化を実現するアライメントマークの形成を安価に実現することが困難である点である。
本発明の半導体装置の製造方法は、半導体を含んでパッケージ化された半導体装置の製造方法であって、スクライブラインで区分された基板の半導体装置形成領域において、前記基板上に積層された絶縁樹脂層からなる絶縁層と、前記絶縁層に埋め込まれた再配線層を形成する工程と、前記スクライブラインにおいて前記基板を切断する工程とを有し、前記再配線層を形成する工程が、前記基板を切断する工程で用いられるアライメントマークを前記スクライブラインに形成する工程とを含み、前記基板を切断する工程において、前記アライメントマークを参照して前記基板を位置合わせして前記基板を切断する。
上記の本発明の半導体装置の製造方法は、半導体を含んでパッケージ化された半導体装置の製造方法であって、スクライブラインで区分された基板の半導体装置形成領域において、基板上に積層された絶縁樹脂層からなる絶縁層と、絶縁層に埋め込まれた再配線層を形成し、さらに、スクライブラインにおいて基板を切断する。
ここで、再配線層を形成するときに、基板を切断する工程で用いられるアライメントマークをスクライブラインに形成し、基板を切断するときに、アライメントマークを参照して基板を位置合わせして基板を切断する。
本発明の半導体装置の製造方法は、再配線層を形成するときにアライメントマークをスクライブラインに形成し、基板を切断するときにアライメントマークを参照して基板を位置合わせして行う。これにより、コンタクト印刷でバッファ層を形成することが可能で、さらに製造コスト削減のためのダイシングの自動化を実現するアライメントマークの形成を安価に実現することができる。
以下に、本発明に係る半導体装置の製造方法の実施の形態について、図面を参照して説明する。
図１は本実施形態に係るＳｉＰ形態の半導体装置の断面図である。
例えば、シリコン基板１０に酸化シリコンからなり、膜厚が３００ｎｍ程度の下地絶縁膜１１が形成されている。下地絶縁膜１１上に、例えば、能動素子が形成された回路面を有する第１半導体チップ１４及び第２半導体チップ１５がマウントされている。
第１半導体チップ１４及び第２半導体チップ１５の板厚は、それぞれ例えば２５〜５０μｍ程度である。
第１半導体チップ１４は、半導体本体部分１４ａの回路面にパッド１４ｂが形成され、パッド１４ｂを除く領域は酸化シリコンなどの保護層１４ｃで覆われた構成であり、ダイアタッチフィルム１４ｄにより、フェースアップで、即ち、パッド１４ｂの形成面が上面を向くようにしてマウントされている。
第２半導体チップ１５も第１半導体チップ１４と同様の構成であり、半導体本体部分１５ａの回路面にパッド１５ｂが形成され、パッド１５ｂを除く領域は酸化シリコンなどの保護層１５ｃで覆われた構成であり、ダイアタッチフィルム１５ｄにより、フェースアップでマウントされている。
例えば、第１半導体チップ１４及び第２半導体チップ１５の搭載位置の縁部近傍にＴｉＣｕ層がパターン形成されており、これは上記の第１半導体チップ１４及び第２半導体チップ１５をマウントするためのアライメントマーク１２である。
例えば、第１半導体チップ１４及び第２半導体チップ１５を被覆して、ポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などからなる第１樹脂層１６が形成されている。
第１樹脂層１６には、第１半導体チップ１４のパッド１４ｂ及び第２半導体チップ１５のパッド１５ｂに達する開口部１６ａが形成されている。
上記の開口部１６ａ内に埋め込まれて、第１半導体チップ１４のパッド１４ｂ及び第２半導体チップ１５のパッド１５ｂに接続するプラグ部分と一体になって、第１樹脂層１６上にＴｉＣｕなどのシード層１７及び銅層１９からなる第１配線が形成されている。
また、例えば、第１配線及び第１樹脂層１６を被覆して、ポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などからなる第２樹脂層２０が形成されている。
第２樹脂層２０には、第１配線に達する開口部２０ａが形成されている。
上記の開口部２０ａ内に埋め込まれて、第１配線に接続するプラグ部分と一体になって、第２樹脂層２０上にＴｉＣｕなどのシード層２１及び銅層２３からなる第２配線が形成されている。
また、第２配線に接続して、銅などからなる導電性ポスト２５が形成されている。
導電性ポスト２５の間隙における第２樹脂層２０の上層に、ポリアミドイミド樹脂、ポリイミド樹脂、エポキシ樹脂、フェノール樹脂あるいはポリパラフェニレンベンゾビスオキサゾール樹脂などからなる絶縁性のバッファ層２６が形成されている。
さらに、バッファ層２６の表面から突出して、導電性ポスト２５に接続するようにバンプ（突起電極）２７が形成されている。
上記の本実施形態の半導体装置において、第１半導体チップ１４は、例えばデジタルチップであり、一方、第２半導体チップ１５は、例えばアナログチップである。
あるいは、上記と左右逆の組み合わせ、あるいは、両者共にデジタルチップあるいはアナログチップであってもよい。
上記の本実施形態のＳｉＰ形態の半導体装置は、半導体を含んでパッケージ化された半導体装置であって、シリコン基板１０上に、積層された第１樹脂層１６及び第２樹脂層２０を含む絶縁層が形成されており、絶縁層中に埋め込まれて、第１配線及び第２配線を含む配線層が形成された構成となっている。
絶縁層中には、第１半導体チップ１４及び第２半導体チップ１５が埋め込まれており、これらのパッド電極（１４ｂ、１５ｂ）に配線層が接続され、導電性ポスト２５を介してバンプ２７に接続された構成であり、配線層はいわゆる再配線層となっている。
図面上は示されていないが、シリコン基板１０にも能動素子を含む電子回路が形成され、配線層が接続している構成であってもよい。
次に、上記の本実施形態の半導体装置の製造方法について図２〜１２を参照して説明する。本実施形態においては、例えば図２〜１２に示す全ての工程についてウェハレベルで行うことができる。
まず、図２（ａ）の断面図に示すように、例えば、７２５μｍの厚さを有し、半導体装置形成領域ＳＤとスクライブラインＳＬに区分されたシリコン基板１０上に、熱酸化法、ＣＶＤ（化学気相成長）法あるいはスパッタリング法などにより、３００ｎｍの膜厚の酸化シリコンからなる下地絶縁膜１１を形成する。
次に、図２（ｂ）の断面図に示すように、例えば、下地絶縁膜１１の上層に全面に、スパッタリング法によりＴｉＣｕ層１２ａを形成する。膜厚は、例えばＴｉを３００ｎｍ、Ｃｕを３００ｎｍとする。
次に、図２（ｃ）の断面図に示すように、例えば、スピン塗布などによりレジスト膜１３を形成し、フォトリソグラフィー工程により露光及び現像などを行い、アライメントマークのパターンにパターニングする。
次に、図３（ａ）の断面図及び図３（ｂ）の平面図に示すように、例えば、レジスト膜１３をマスクとしてＴｉＣｕ層１２ａをＲＩＥなどのドライエッチングによりパターン加工し、ＴｉＣｕからなるアライメントマーク１２とする。
アライメントマーク１２は、例えば、半導体チップ搭載領域（ＣＰ１，ＣＰ２）のエッジから５０μｍ離れた場所におけるＬ字形状のパターンとし、搭載方向により１辺か２辺に形成する。搭載はヒータツールに対して半導体チップのパッドを露出させる構造である。
次に、図４（ａ）の断面図に示すように、レジスト膜１３を除去した後、図４（ｂ）の断面図に示すように、例えば、第１半導体チップ搭載領域ＣＰ１において、予め別工程で形成された、半導体本体部分１４ａの能動素子が形成された回路面にパッド１４ｂが形成され、パッド１４ｂを除く領域は酸化シリコンなどの保護層１４ｃで覆われた構成の第１半導体チップ１４を、ダイアタッチフィルム１４ｄにより、フェースアップで、即ち、パッド１４ｂの形成面が上面を向くようにしてマウントする。
第１半導体チップ１４の製造方法においては、例えば、半導体本体部分の基板裏面を＃２０００のホイールで研削する研削法などにより、２５〜５０μｍまで薄型化する。次に、シリコン基板に固着するため、半導体本体部分の基板裏面にダイアタッチフィルム１４ｄをラミネートする。ラミネート条件は、例えばスピード１ｍ／分、圧力１０Ｎ／ｃｍ、温度６５度とする。ラミネート後に、例えばスピンドル回転数４０００ｒｐｍ、送りスピード１０ｍｍ／秒のダイシングによりフルカットダイシングすることで個片薄型化を行う。
上記の第１半導体チップの搭載においては、アライメントマーク１２と第１半導体チップ１４のパッド１４ｂを同時に認識して高精度に搭載を行う。
搭載条件は、チップサイズが１．５ｍｍ□の場合、温度１６０℃、荷重１．６Ｎ、時間２秒とする。チップサイズにより搭載の荷重を調整する。
搭載後、ダイアタッチフィルム１４ｄの硬化のため、１７０℃、１時間以上で硬化処理を行う。
さらに、第２半導体チップ搭載領域ＣＰ２において、予め別工程で形成された、半導体本体部分１５ａの能動素子が形成された回路面にパッド１５ｂが形成され、パッド１５ｂを除く領域は酸化シリコンなどの保護層１５ｃで覆われた構成の第２半導体チップ１５を、ダイアタッチフィルム１５ｄにより、フェースアップで、即ち、パッド１５ｂの形成面が上面を向くようにしてマウントする。
第２半導体チップ１５の製造方法及び搭載方法などは実質的に上記の第１半導体チップ１４と同様である。
次に、図４（ｃ）の断面図に示すように、例えば、スピンコート法あるいは印刷法などにより、ポリイミド樹脂、フェノール樹脂、エポキシ樹脂、シリコーン変性ポリイミド樹脂、ＢＣＢ樹脂、ＰＢＯ樹脂などの絶縁材料を供給し、第１半導体チップ１４及び第２半導体チップ１５を被覆する第１樹脂層１６を硬化後に５０μｍ程度の膜厚となるように形成する。
感光性ポリイミド樹脂の場合、例えば以下の条件で成膜する。
スピンコート：１５００ｒｐｍ（５０秒）＋１０００ｒｐｍ（２０秒）＋１０００ｒｐｍ（１０秒）＋１５００ｒｐｍ（１０秒）
プリベーク：９０℃（１２０秒）＋１００℃（１２０秒）
次に、図５（ａ）の断面図に示すように、例えば、露光量１２５ｍＪ／ｃｍ2でパターン露光及び現像し、第１半導体チップ１４のパッド１４ｂ及び第２半導体チップ１５のパッド１５ｂに達する開口部１６ａを第１樹脂層１６に形成する。開口部１６ａのサイズは、例えば直径５０μｍ程度である。スクライブラインＳＬにおける樹脂も除去する。
現像後、３００℃（６０分）のポストキュア処理を行って第１絶縁層１６を硬化させる。
次に、図５（ｂ）の断面図に示すように、例えば、デスカム処理を行い、スパッタリングの前処理エッチングを行い、さらにスパッタリングにより第１樹脂層１６の開口部１６ａ内を被覆して全面にＴｉＣｕ膜を成膜してシード層１７とする。例えば、膜厚はＴｉが６００ｎｍ、Ｃｕが６００ｎｍとする。
次に、図５（ｃ）の断面図に示すように、例えば、第１樹脂層１６に形成した開口部１６ａと第１配線の形成領域以外にメッキされるのを防止するために、レジスト塗布及び現像処理を行い、第１樹脂層１６の開口部１６ａと第１配線の形成領域を開口するパターンのレジスト膜１８を成膜する。スクライブラインＳＬにおいてもレジスト膜１８で保護する。
次に、図６（ａ）の断面図に示すように、例えば、レジスト膜１８をマスクとし、シード層１７を一方の電極とする電解メッキにより銅をメッキして、第１樹脂層１６に形成した開口部１６ａと第１配線の形成領域に銅層１９を形成する。
次に、図６（ｂ）の断面図に示すように、例えば、アッシング処理などによりレジスト膜１８を除去する。
次に、図６（ｃ）の断面図に示すように、例えば、銅層１９をマスクとしてシード層１７をエッチング加工する。これにより、シード層１７及び銅層１９からなる第１配線が形成された構成とする。
次に、図７（ａ）の断面図に示すように、例えば、スピンコート法あるいは印刷法などにより、ＢＣＢ樹脂、ポリイミド樹脂、エポキシ樹脂、ＰＢＯ樹脂などの感光性絶縁材料を供給し、第２樹脂層２０を形成する。例えば、硬化後に１０μｍの膜厚となるように形成する。
感光性ポリイミド樹脂の場合、例えば以下の条件で成膜する。
スピンコート：５００ｒｐｍ（５秒）＋１０００ｒｐｍ（１０秒）＋１５００ｒｐｍ（２０秒）
プリベーク：６０℃（２４０秒）＋９０℃（２４０秒）＋１１０℃（１２０秒）
次に、図７（ｂ）の断面図に示すように、例えば、露光量３００ｍＪ／ｃｍ2でパターン露光及び現像し、第２配線に達する開口部２０ａを第２樹脂層２０に形成する。スクライブラインＳＬにおける樹脂も除去する。
現像後、３００℃（６０分）のポストキュア処理を行って第２樹脂層２０を硬化させる。
次に、図７（ｃ）の断面図に示すように、例えば、デスカム処理を行い、スパッタリングの前処理エッチングを行い、さらにスパッタリングにより第２樹脂層２０の開口部２０ａ内を被覆して全面にＴｉＣｕ膜を成膜してシード層２１とする。例えば、膜厚はＴｉが１６０ｎｍ、Ｃｕが６００ｎｍとする。
次に、図８（ａ）の断面図、図８（ｂ）の要部拡大断面図および図８（ｃ）の平面図に示すように、例えば、第２樹脂層２０に形成した開口部２０ａと第２配線の形成領域以外にメッキされるのを防止するために、レジスト塗布及び現像処理を行い、第２樹脂層２０の開口部２０ａと第２配線の形成領域を開口するパターンのレジスト膜２２を成膜する。
ここで、スクライブラインＳＬにおいてもレジスト膜２２で保護する。但し、例えば縦横にレイアウトされているスクライブラインの交差領域の中央部において、ダイシング用アライメントマークのパターンＰＡＭとなる部分のレジスト膜は除去されるように形成する。
パターンＰＡＭの形状は特に限定されないが、例えば６０μｍ□内の十字パターンとする。あるいは単に正方形形状などとしてもよい。
次に、図９（ａ）の断面図に示すように、例えば、レジスト膜２２をマスクとし、シード層２１を一方の電極とする電解メッキにより銅をメッキして、第２樹脂層２０に形成した開口部２０ａと第２配線の形成領域に銅層２３を形成する。
このとき、スクライブラインＳＬにおけるダイシング用アライメントマークのパターンＰＡＭの形状でレジスト膜が除去された部分においても、パターンＰＡＭに沿った形状で銅層が形成され、ダイシング用のアライメントマーク２３ａとなる。
次に、図９（ｂ）の断面図に示すように、例えば、アッシング処理などによりレジスト膜２２を除去する。
次に、図９（ｃ）の断面図に示すように、例えば、レジスト膜２４を成膜あるいは感光性ドライフィルムを貼り合わせ、パターン露光及び現像して導電性ポスト用の開口部を形成する。スクライブラインＳＬはレジスト膜２４で保護する。
次に、図１０（ａ）の断面図に示すように、例えば、シード層２１を一方の電極とした銅の電解メッキにより、導電性ポスト用の開口部内に導電性ポスト２５を形成する。導電性ポスト２５は、例えば直径２５０μｍ、高さ１２０μｍとする。
次に、図１０（ｂ）の断面図に示すように、例えば、レジスト膜２４あるいはドライフィルムを除去し、図１０（ｃ）の断面図に示すように、導電性ポスト２５及び銅層２３をマスクとしてシード層２１をエッチング加工する。これにより、シード層２１及び銅層２３からなる第２配線が形成され、その上層に導電性ポスト２５が形成された構成となる。
次に、図１１（ａ）の断面図及び図１１（ｂ）の要部拡大断面図に示すように、例えば、エポキシ系樹脂、ポリイミド系樹脂、シリコーン系樹脂、ポリアミドイミド樹脂、ポリイミド樹脂、フェノール樹脂あるいはポリパラフェニレンベンゾビスオキサゾール樹脂などの樹脂を、スピンコート、印刷またはモールドなどにより成膜し、導電性ポスト２５を完全に覆うような膜厚で絶縁性のバッファ層２６を形成する。
上記において、図１１（ｂ）に示すように、例えば、バッファ層形成用マスクＭを、スクライブラインを保護するようにして第２樹脂層２０に接触させながら、バッファ層となる樹脂を供給するコンタクト印刷法により、バッファ層２６を形成する。例えば、使用する樹脂ペーストのＮｖ値は２６、１度のペースト量は１２ｇ、スキージはＪで９０°、スピードは５ｍｍ／秒でとする。
バッファ層形成用マスクＭは、例えばステンレスなどからなり、板厚Ｈ１が３００μｍである。また、上記のように、第２樹脂層２０の膜厚Ｔ２は１０μｍ程度、第１樹脂層１６の膜厚Ｔ３は５０μｍ程度とする。
一方、例えば、バッファ層形成用マスクＭのスクライブラインを保護する枠の幅Ｗ１は２００μｍ幅とする。また、第２樹脂層２０のスクライブラインの幅Ｗ２は１９６μｍ、第１樹脂層１６のスクライブラインの幅Ｗ３は９６μｍとする。
また、アライメントマーク２３ａについては、高さＨ４は１３μｍ、幅Ｗ４は６０μｍ程度とする。
上記のように、バッファ層形成用マスクＭが第２樹脂層２０と重なる部分は、片側２μｍ程度とする。
また、ウェハの外周から５ｍｍの範囲は禁止領域として、これにかかり欠落するパターンについてはパターンを取り、版枠をそろえる。
第１樹脂層１６のスクライブラインの幅Ｗ１より第２樹脂層２０のスクライブラインの幅Ｗ２を片側５０μｍ広げて形成し、これにより、シードスパッタリング後のウェハ反りの防止と、めっき用レジスト膜の潰れを防止することができる。
次に、図１２（ａ）の断面図に示すように、例えば、バッファ層２６の樹脂硬化後に、研削により導電性ポスト２５の頭出しを行う。このときの条件は、例えば＃６００のホイールを用い、３５００ｒｐｍ、０．５ｍｍ／秒とする。
次に、図１２（ｂ）に示すように、例えば、導電性ポスト２５に接続するように、例えばハンダボールの搭載、あるいはハンダペーストの印刷などにより、バンプ（突起電極）２７を形成する。
次に、図１２（ｃ）に示すように、例えば、シリコン基板１０の裏面側からＢＧＲにより所望の薄さまで薄型化し、さらにブレードＢによりシリコン基板１０をダイシングして薄型個片化する。
特に、ダイシング工程においては、アライメントマーク２３ａを参照して基板を位置合わせして行うことが可能であり、例えばスクライブラインの位置を自動的に認識して、ダイシングを自動的に行うことが可能となり、製造コストを抑制することができる。
以上で、図１に示す構成のＳｉＰ形態の半導体装置を形成することができる。
上記の本実施形態の半導体装置の製造方法において、積層された第１樹脂層１６及び第２樹脂層２０を含む絶縁層を形成し、絶縁層中には第１配線及び第２配線を含む配線層を埋め込んで形成する。
また、絶縁層中に、第１半導体チップ１４及び第２半導体チップ１５を埋め込み、これらのパッド電極（１４ｂ、１５ｂ）に配線層を接続して形成し、導電性ポスト２５を介してバンプ２７に接続して形成しており、配線層はいわゆる再配線層となっている。
本実施形態の半導体装置の製造方法において、ダイシング用のアライメントマークとしては、第１樹脂層及び第２樹脂層の露光によるパターニング時に既に形成されていると、アライメント側面のパターン欠損により、露光する光の乱反射が起こり、パターニングに不具合をもたらす可能性があるが、アライメントマークを第１樹脂層及び第２樹脂層のパターニング後に形成するので、露光する光の乱反射による不具合は発生しない。
特に、第２配線を形成する工程と同時にアライメントマークを形成することにより、工程を増加させずに安価にアライメントマークを形成することが可能である。
上記の配線と同時に形成されるアライメントマークは、スクライブライン上に形成しても、第１樹脂層及び第２樹脂層の段差より十分に低く、バッファ層形成用マスクを第２樹脂層に接触させてもアライメントマークに当たってしまうことがないので、コンタクト印刷が可能である。
上記の本実施形態の半導体装置の製造方法は、コンタクト印刷でバッファ層を形成することにより、スクライブラインを露出させながらバッファ層を形成できる。バッファ層の樹脂が流れてスクライブラインの輪郭が不明瞭となってしまっても、上記のようにスクライブラインにアライメントマークを形成しているので、ダイシング工程においてアライメントマークを参照して自動アライメントで基板を位置合わせでき、スループット改善とダイシングのズレを防止できる。
上記のように、本実施形態の半導体装置の製造方法によれば、再配線層を形成するときにアライメントマークをスクライブラインに形成し、基板を切断するときにアライメントマークを参照して基板を位置合わせして行うことにより、コンタクト印刷でバッファ層を形成することが可能で、さらに製造コスト削減のためのダイシングの自動化を実現するアライメントマークの形成を安価に実現することができる。
上記の本実施形態に係る半導体装置に内蔵される半導体チップとしては、デジタル、デジタルチップの組み合わせ、アナログ、アナログチップの組み合わせ、デジタル、アナログチップの組み合わせにおいて相互干渉にないスタック型薄型構造が可能である。
本発明は上記の説明に限定されない。
例えば、第１及び第２配線などに、インダクタンスやキャパシタなどの受動素子が形成されていてもよい。
実施形態においては、絶縁層中の配線として２層の配線（第１配線及び第２配線）が形成されているが、これに限らない。樹脂の絶縁層の層数も上記のような層数などに限定されない。
シリコン基板自体にも能動素子などを含む電子回路が形成されていてもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
本発明の半導体装置の製造方法は、システムインパッケージ形態の半導体装置の製造方法に適用できる。
図１は本発明の実施形態に係る半導体装置の断面図である。 図２（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。 図３（ａ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図であり、図３（ｂ）は平面図である。 図４（ａ）〜（ｃ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。 図５（ａ）〜（ｃ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。 図６（ａ）〜（ｃ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。 図７（ａ）〜（ｃ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。 図８（ａ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図であり、図８（ｂ）は要部拡大断面図であり、図８（ｃ）は平面図である。 図９（ａ）〜（ｃ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。 図１０（ａ）〜（ｃ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。 図１１（ａ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図であり、図１１（ｂ）は要部拡大断面図である。 図１２（ａ）〜（ｃ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
符号の説明
１０…シリコン基板、１１…下地絶縁膜、１２…アライメントマーク、１２ａ…ＴｉＣｕ層、１３…レジスト膜、１４…第１半導体チップ、１４ａ…半導体本体部分、１４ｂ…パッド、１４ｃ…保護層、１４ｄ…ダイアタッチフィルム、１５…第２半導体チップ、１５ａ…半導体本体部分、１５ｂ…パッド、１５ｃ…保護層、１５ｄ…ダイアタッチフィルム、１６…第１樹脂層、１６ａ…開口部、１７…シード層、１８…レジスト膜、１９…銅層、２０…第２樹脂層、２０ａ…開口部、２１…シード層、２２…レジスト膜、２３…銅層、２３ａ…アライメントマーク、２４…レジスト膜、２５…導電性ポスト、２６…バッファ層、２７…バンプ、Ｂ…ブレード

Claims (4)

  1. 半導体を含んでパッケージ化された半導体装置を製造するために、
    スクライブラインで区分された基板の半導体装置形成領域において、前記基板上に積層された絶縁樹脂層からなる絶縁層と、前記絶縁層に埋め込まれた再配線層を形成する工程と、
    前記再配線層の上層に前記再配線層に接続する導電性ポストを形成する工程と、
    前記スクライブラインを保護するようにバッファ層形成用マスクを前記絶縁層に接触させながらバッファ層となる樹脂を印刷して、前記導電性ポストの間隙における前記絶縁層の上層にバッファ層を形成する工程と、
    前記導電性ポストの上層に前記バッファ層の表面から突出する突起電極を形成する工程と、
    前記スクライブラインにおいて前記基板を切断する工程と
    を有し、
    前記再配線層を形成する工程における、前記再配線層のうちの最上層に位置する配線を形成する工程において、同時に、前記基板を切断する工程で用いられるアライメントマークを前記スクライブラインに形成し、
    前記基板を切断する工程において、前記アライメントマークを参照して前記基板を位置合わせして前記基板を切断する
    半導体装置の製造方法。
  2. 前記絶縁層中に半導体チップを埋め込む工程をさらに有する
    請求項１に記載の半導体装置の製造方法。
  3. 前記再配線層を形成する工程において、前記半導体チップに接続して前記再配線層を形成する
    請求項２に記載の半導体装置の製造方法。
  4. 前記基板が半導体基板であり、
    前記再配線層を形成する工程において、前記基板に接続して前記再配線層を形成する
    請求項１〜３のいずれかに記載の半導体装置の製造方法。
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