JP2010258202A

JP2010258202A - 半導体装置及びその製造方法

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Publication number: JP2010258202A
Application number: JP2009106207A
Authority: JP
Inventors: Akira Fujiwara; 明冨士原
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2009-04-24
Filing date: 2009-04-24
Publication date: 2010-11-11
Also published as: US8492904B2; TWI400803B; CN101901798A; CN101901798B; US20100270687A1; TW201041143A

Abstract

【課題】所定の配線間距離を確保すると共に、配線間距離を確保するために形成される絶縁膜をパターニング等によって形成する際に、下層配線の損傷を防ぐ。
【解決手段】本発明に係る半導体装置は、半導体基板１１と、半導体基板１１上に形成された第１配線１と、半導体基板１１上の第１配線１との交差部において、隙間９を介して第１配線１を跨ぐように形成された第２配線２と、交差部の第２配線２下において、少なくとも第１配線１を覆うように半導体基板１１上に形成された保護膜８と、交差部の第２配線２下の保護膜８上において、保護膜８の端部よりも内側に形成され、交差部の第１配線１を覆うように島状に形成された絶縁膜３と、備えている。
【選択図】図２

Description

本発明は、半導体装置に関し、配線交差部を有する半導体装置に関する。

１０ＧＨｚ以上の高周波帯で動作するトランジスタ、及びそれを含む集積回路においては、トランジスタの雑音指数や利得と言った性能を確保するために、ゲート電極周りの寄生容量を極力低減する必要がある。

このような用途で使用されるトランジスタ、特に、ＧａＡｓ等の化合物半導体を用いたトランジスタにおいては、動作を安定化させるために、酸化膜や窒化膜をトランジスタの保護膜として形成する。しかしながら、酸化膜や窒化膜による保護膜は、寄生容量を低減させるため、膜厚を０．２μｍ以下程度に薄くする必要があり、かつ、層間膜を使用しないのが一般的である。このような場合、トランジスタおよび集積回路の配線交差部は、層間膜で保持されず、配線同士が空気によって分離される、いわゆるエアブリッジ構造が広く採用されている。

エアブリッジ構造においては、配線間の機械的な振動や熱ストレス、製造工程中での外力により、上部配線が変形し、配線間が接触するという問題を抱えている。特許文献１及び特許文献２には、このような上部配線の変形により配線同士の接触を防止するための構造を有する半導体装置が開示されている。

図９は、特許文献１に開示された半導体装置の構成を示す図である。特許文献１に示された半導体装置は、半導体基板７０上に紙面前後方向に延びる下層配線７１が形成され、この下層配線７１と交差する上層配線７４が、所定の隙間７３を介して下層配線７１を跨ぐよう形成されている。また、下層配線７１上に、絶縁膜の支柱７２を設けることで、上層配線７４と下層配線７１の接触によるショートの発生を防止するものである。

しかしながら、特許文献１に開示された半導体装置では、配線間を部分的に支持しただけでは不十分である。具体的に説明すると、エアブリッジ形成後の裏面工程や個片化工程でウェハ表面が支持部材に接するが、これらの工程で外力が加わると、支持部材のない領域の上層配線が圧迫され、上層配線と下層配線の接触によるショートが起こることがある。

また、ショート発生に至らなくとも、配線間距離が０．１μｍ程度に短縮されれば、配線間容量が増加し、トランジスタの位相回りが設計からずれることにより、設計での整合条件が成立しなくなる。しかも、このような原因によって生じる上層配線の変形量はバラツキが大きいため、位相回りのずれ量がばらつく。その結果、所望の性能を得ることができず、製品歩留りの低下をもたらす。

これに対し、特許文献２には、配線間距離を確保するために下層配線７１上に厚い絶縁膜７５を形成すると共に、上層配線７４と下層配線７１との接触によって発生するショートを防止するために下層配線７１及び半導体基板７０上に薄い絶縁膜７６を形成することが開示されている。

特開平１１−１８６３８１号公報特開平１０−１２７２２号公報

しかしながら、特許文献２に開示された半導体装置では、下層配線７１上に形成された絶縁膜７５を、例えばＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法によって絶縁材料を堆積させた後に、エッチングにより下層配線７１と同じ形状にパターニングして形成する場合、エッチングの際に下層配線７１が損傷を受け、所望の性能を得ることができないという問題を有する。

本発明に係る半導体装置の一態様は、半導体基板と、前記半導体基板上に形成された第１配線と、前記半導体基板上の前記第１配線との交差部において、所定の隙間を介して前記第１配線を跨ぐように形成された第２配線と、前記交差部の前記第２配線下において、少なくとも前記第１配線を覆うように前記半導体基板上に形成された保護膜と、前記交差部の前記第２配線下の前記保護膜上において、前記保護膜の端部よりも内側に形成され、前記交差部の前記第１配線を覆うように島状に形成された絶縁膜と、を備えたことを特徴とする。

このように、エアブリッジ構造を有する半導体装置において、第２配線下の保護膜上において、保護膜の端部よりも内側に、かつ、交差部の第１配線を覆うように島状の絶縁膜を形成することで、絶縁膜を形成する際に、絶縁膜より下層の第１配線を保護膜によって保護することで、第１配線の損傷を防ぐことができる。

また、本発明に係る半導体装置の製造方法の一態様は、半導体基板上に第１配線を形成し、前記半導体基板上の前記第１配線との交差部において、所定の隙間を介して前記第１配線を跨ぐように第２配線を形成し、前記交差部の前記第２配線下において、少なくとも前記第１配線を覆うように前記半導体基板上に保護膜を形成し、前記交差部の前記第２配線下の前記保護膜上において、前記保護膜の端部よりも内側に、前記交差部の前記第１配線を覆うように絶縁膜を島状に形成することを特徴とする。

本発明に係る半導体装置の一態様によれば、交差部の第２配線下の保護膜の内側において、第１配線及び第２配線間に発生する寄生容量を低減するための絶縁膜を形成することにより、絶縁膜を第１配線の形状に合わせて形成する際に、第１配線の損傷を防ぐことができる。

本発明の実施の形態１にかかる半導体装置の構成例を示す平面図である。図１のＩＩ−ＩＩ断面図である。実施の形態１にかかる半導体装置の製造工程を示す図である。実施の形態１にかかる半導体装置の製造工程を示す図である。配線間距離と配線間容量との関係を示す図である。絶縁膜厚と配線間容量との関係を示す図である。（ａ）本発明、及び（ｂ）従来技術におけるトランジスタの∠Ｓ１１分布（ｆ＝３０ＧＨｚ）を示す図である。本発明の実施の形態２にかかる半導体装置の構成例を示す平面図である。特許文献１に開示された半導体装置の交差配線部の図である。特許文献２に開示された半導体装置の交差配線部の図である。

以下、添付した図面を参照して、本発明の最良な実施の形態に係る半導体装置及びその製造方法について説明する。

［実施の形態１］
図１は、本発明の実施の形態１に係る半導体装置の一部を示す平面図であり、図２は、図１におけるＩＩ−ＩＩ断面図である。実施の形態１では、ゲート電極を、下層配線である第１配線とし、ソース電極を上層配線である第２配線とする。以下では、図１及び図２を参照し、実施の形態１に係る半導体装置の構成について説明する。

図１に示すように、この半導体装置は、ゲート電極パッド７及びドレイン電極パッド１０及びソース電極６を備えている。ドレイン電極パッド１０は、ドレイン電極４に接続されている。ドレイン電極４は、紙面上下方向に延びるよう形成されている。ソース電極６は、ドレイン電極４を両側から挟みこむよう配されている。両側のソース電極６は、第２配線２によって互いに接続され、同電位が与えられる。

ゲート電極パッド７は、第１配線１を介してゲート電極５に接続されている。第１配線１は、紙面上下方向に延在するよう形成されている。ゲート電極５は、紙面左側のソース電極６とドレイン電極４との間に形成されると共に、紙面右側のソース電極６とドレイン電極４との間に形成されている。ゲート電極５は、ドレイン電極４を両側から挟みこむよう配されており、第１配線１により同電位が与えられる。

紙面上下方向に延びる第１配線１と、紙面左右方向に延びる第２配線２は、交差部において交差する。第２配線２は、交差部において所定の隙間を介して第１配線１を跨ぐよう形成されている。すなわち、本実施形態に係る半導体装置は、配線同士が隙間を介して交差するエアブリッジ構造を有している。以下では、平面図において第１配線１と第２配線２が重複する部分を交差部とする。交差部において、第１配線１と第２配線２の間には、第１配線１を覆うように、島状の絶縁膜３が形成されている。絶縁膜３は、第１配線１の上面及び側面に形成され、その厚みはほぼ均一となるよう形成される。

続いて、図２に示す断面図を用いて、更に説明を行う。前述のように、半導体基板１１上に形成された第１配線１との交差部において、所定の隙間９を介して第１配線１を跨ぐように第２配線２が形成されている。

また、交差部の第２配線２下には、すなわち、配線交差部内では、少なくとも第１配線１を覆うように半導体基板１１上に形成された保護膜８が形成されている。なお、図１においては、保護膜８を省略して示している。保護膜８は、半導体基板１１に形成されたトランジスタ等の半導体素子を保護するよう構成されている。保護膜８は、例えばＳｉＮ膜によって構成することができる。保護膜８の膜厚は、第１配線１、保護膜８及び第２配線２によって発生する寄生容量を低減するため、膜厚を０．２μｍ以下とすることが好ましい。例えば、保護膜８の膜厚は、０．１μｍとする。

交差部の第２配線２下の保護膜８上には、保護膜８の端部よりも内側に形成され、交差部における第１配線１を覆うようにパターニングされた島状の絶縁膜３が形成されている。すなわち、第１配線１と第２配線２との間には、保護膜８、絶縁膜３及び隙間９が介されている。

第１配線１と第２配線２との配線間距離ｄは、十分な隙間を確保するため、１．０μｍ以上であることが好ましい。なお、説明では、交差部における配線間距離ｄは、所定の隙間を確保するよう、絶縁膜の膜厚である２．０μｍ以上とする。なお、配線間距離ｄは、これに限定されるものではなく、絶縁膜３の厚さに応じて、任意の大きさに設定することができる。

絶縁膜３は、低誘電膜によって構成される。絶縁膜３は、第１配線１、絶縁膜３、及び第２配線２によって形成される寄生容量を低減するため、比誘電率εrが３．５以下であることが好ましい。絶縁膜３は、保護膜８よりも膜厚を厚くすることが好ましい。絶縁膜３の厚さは、配線間距離を十分稼ぎ、配線間容量が十分小さくなるように、０．５μｍ以上であることが好ましい。例えば絶縁膜３の厚さは、２．０μｍとする。

また、絶縁膜３は、交差部よりも数μｍ程度外側の領域に渡って、第１配線１を覆い、かつ、トランジスタ部１５には適用しない。第１配線１、絶縁膜３、及び第２配線２によって形成される寄生容量等によるトランジスタの誤動作を防ぐためである。また、絶縁膜３は、塗布型の絶縁材料によって構成することが好ましい。例えば、絶縁膜３は、比誘電率εr＝２．７のベンゾシクロブテン（ＢＣＢ）によって構成することができる。

次に、このように構成された半導体装置の製造方法について説明する。図３（ａ）、（ｂ）及び図４（ａ）、（ｂ）は、本発明の実施の形態１に係る半導体装置の製造工程を示す図である。図３（ａ）に示すように、はじめに、半導体基板１１に形成されるトランジスタ（図示せず）のソース電極６、ドレイン電極４、ゲート電極５、第１配線１を形成した後に、トランジスタ部１５の保護膜８を全面に形成する。

図３（ｂ）に示すように、低誘電膜として、感光性を有するＢＣＢを塗布し、露光・現像・キュア処理により、交差部の第１配線１上に、膜厚が２．０μｍとなるよう絶縁膜３を形成する。この時、絶縁膜３が、交差部の第１配線１を完全に覆い、さらに、その外側へ数μｍ程度はみ出すようにパターニングを行う。換言すれば、交差部の保護膜８上において、保護膜８の端部よりも内側に、かつ、交差部の第１配線１を覆うように絶縁膜３を島状にパターニングする。

図４（ａ）に示すように、２．５μｍ厚のレジスト１２を塗布し、絶縁膜３を保護する。その後、露光・現像によって所望のパターニングを行い、給電層形成・メッキ・ミリング・レジスト除去を含む、一般的なエアブリッジ形成工程を経て、第２配線２を含む、交差部が形成される（図４（ｂ））。

次に、本発明の実施の形態１に係る半導体装置の効果について説明する。製造工程において、第２配線２を成形する際等に、第２配線２が機械的な外力を受けた場合であっても、その直下にある絶縁膜３にて第２配線２が支持されるため、第１配線１と第２配線２間の距離が、絶縁膜３の厚みである最低限の距離以下にならないことが保証される。換言すれば、第１配線１、絶縁膜３、及び第２配線２によって生じる配線間容量が、所定の容量以上とならないことが保証される。また、絶縁膜３を、第１配線１の上面及び側面に、厚みがほぼ均一となるよう形成することで、第１配線１の上面だけでなく、側面においても配線間距離を一定以上保つことができる。

ここで、配線間容量は、電極間距離ｄ、すなわち、第２配線２に外力が加わった場合には、絶縁膜３の厚さに依存するが、絶縁膜３の膜厚を０．５μｍ以上、より好ましくは２．０μｍ以上とすることで、その容量値を１０ｆＦ以下と十分小さくすることができる。

従来技術における上層配線の変形の一要因は、製造工程中にウェハ表面と支持部材等が接触した状態で機械的な外力が加わることにある。そのため、製造工程中の外力次第で、第２配線２の変形量が大きくばらつく。配線間容量は、近似的にはその配線間距離ｄに反比例するため、第２配線２の変形量ばらつきは、すなわち配線間容量のばらつきを引き起こす。

その結果、実施の形態１に示すように、ゲート-ソース間が交差する場合はゲート-ソース間容量Ｃｇｓのばらつきを生じ、トランジスタのＳ１１位相（∠Ｓ１１）ばらつきを生じる。また、ドレイン-ソース間が交差する場合はドレイン-ソース間容量Ｃｄｓのばらつきにより、Ｓ２２位相（∠Ｓ２２）ばらつきを生じる。

ここで、配線間容量の配線間距離依存性を図５に示す。配線間距離ｄは、本来２μｍ程度であるが、製造工程のばらつきにより０．１μｍ程度となることもある。その結果、配線間容量は約１００ｆＦ増大する。これは、トランジスタの∠Ｓ１１（ｆ＝３０ＧＨｚ）の変化量として、３０°の増大に相当する。これが∠Ｓ１１ばらつきの主要因となる。

これに対し、本発明においては、配線間に絶縁膜３を導入するため、配線間容量は大きくなるが、図６に示す通り、絶縁膜３の比誘電率εｒ＜３．０とし、絶縁膜３の膜厚を１μｍ以上とすることで、付加される容量値を２０ｆＦ以下と小さくすることができる。また、絶縁膜３の膜厚を２．０μｍ以上とすれば、容量値１０ｆＦ以下と十分小さくすることができる。なお、絶縁膜３の比誘電率εｒは、３．５以下であれば、容量値を十分小さくすることができる。

また、本実施の形態１では、絶縁膜３によって第２配線２が支持されるため、第１配線１と第２配線２間の距離、及び配線間容量が不変となる。すなわち、この結果、トランジスタの∠Ｓ１１および∠Ｓ２２の位相も不変となる。そのため、本実施の形態１に係る半導体装置においては、配線間距離を確保することで、ばらつき要因を減少させ、∠Ｓ１１および∠Ｓ２２の位相ばらつきを大幅に抑制することができることとなる。

図７は、（ａ）本発明および（ｂ）従来技術におけるトランジスタの∠Ｓ１１分布（ｆ＝３０ＧＨｚ）を示す図である。なお、この配線部の容量増大は、トランジスタ部１５ではなく、トランジスタ部１５の外部における容量増大として現われるため、必要となる整合回路のパラメータが変わるだけであり、増幅器としての特性の劣化を招くことはない。

また、本発明に係る半導体装置によれば、交差部の第２配線２下の保護膜８の内側において、絶縁膜３を形成することにより、絶縁膜３を第１配線１の形状に合わせてパターニングする際に、第１配線１を保護膜３によって保護することができる。これによって、第１配線１の損傷を防ぎ、製品歩留まりを向上させることができる。

また、特許文献２に開示された半導体装置においては、絶縁膜は、ＳｉＯ_２やＳｉ_３Ｎ_４によって構成されている。ここで、ＳｉＯ_２やＳｉ_３Ｎ_４は、通常、ＣＶＤ法によりウェハ全面に形成され、トランジスタ部１５にもこの厚みの絶縁膜が形成されることになる。そのため、下層配線である第１配線１上のみ絶縁膜を残し、トランジスタ部１５の絶縁膜を除去しようとすると、ドライエッチング等で除去することになり、トランジスタ部１５に損傷を与えることとなる。

これに対し、本実施の形態１に係る半導体装置では、絶縁膜３を、感光性の塗布材料とすることで、絶縁膜３をパターニングする際に、エッチングを行う必要がないため、トランジスタ部１５の損傷を防ぐことができる。これによって製品歩留まりを向上させることができる。

なお、実施の形態１においては、交差部において、ソース電極とゲート電極の関係を逆としてもよい。すなわち、ソース電極を下層配線とし、ゲート電極を上層配線とすることもできる。

［実施の形態２］
次に、図８を用いて本発明の実施の形態２に係る半導体装置について説明する。図８は、本発明の実施の形態２に係る半導体装置のトランジスタ部１５周辺の平面図である。実施の形態２では、ドレイン電極を下層配線である第１配線２１とし、ソース電極を上層配線である第２配線２２としている。

第１配線２１と第２配線２２が直交する配線交差部内においては、第１配線２１は、トランジスタ部１５の保護膜８（例えばＳｉＮ膜）で覆われている。また、第１配線２１は、絶縁膜３によって覆われている。絶縁膜３は、例えば、低誘電膜であるＢＣＢ（比誘電率εｒ〜２．７）によって構成することができる。

なお、絶縁膜３の厚さは、例えば２．０μｍとする。ここで、絶縁膜２は、交差部よりも数μｍ程度外側の領域に渡って、第１配線２１を覆い、かつ、トランジスタ部１５には適用しないものとする。

なお、製造方法や効果については、実施の形態と略同一であるため、説明を省略するものとする。なお、実施の形態２において、ソース電極を下層配線である第１配線とし、ドレイン電極を上層配線である第２配線としても良い。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。

１第１配線
２第２配線
３絶縁膜
４ドレイン電極
５ゲート電極
６ソース電極
７ゲート電極パッド
８保護膜
９隙間
１０ドレイン電極パッド
１１半導体基板
１２レジスト
１５トランジスタ部
２１第１配線
２２第２配線
７０半導体基板
７１下層配線
７２支柱
７３隙間
７４上層配線
７５，７６絶縁膜

Claims

半導体基板と、
前記半導体基板上に形成された第１配線と、
前記半導体基板上の前記第１配線との交差部において、隙間を介して前記第１配線を跨ぐように形成された第２配線と、
前記交差部の前記第２配線下において、少なくとも前記第１配線を覆うように前記半導体基板上に形成された保護膜と、
前記交差部の前記第２配線下の前記保護膜上において、前記保護膜の端部よりも内側に形成され、前記交差部の前記第１配線を覆うように島状に形成された絶縁膜と、を備えた半導体装置。
前記絶縁膜は、塗布型材料である
請求項１に記載の半導体装置。
前記絶縁膜は、前記第１配線の上面及び側面において均一の厚さに形成されている
請求項１又は２に記載の半導体装置。
前記絶縁膜の端部は、前記第１配線の端部よりも外側に形成された
請求項１乃至３のうちいずれか１項に記載の半導体装置。
前記絶縁膜は、前記保護膜より厚い
請求項１乃至４のうちいずれか１項に記載の半導体装置。
前記絶縁膜は、０．５μｍ以上の膜厚を有する
請求項１乃至５のうちいずれか１項に記載の半導体装置。
前記保護膜は、０．２μｍ以下の膜厚を有する
請求項１乃至６のうちいずれか１項に記載の半導体装置。
前記交差部における前記第１配線と前記第２配線との距離は、１．０μｍ以上である
請求項１乃至７のうちいずれか１項に記載の半導体装置。
前記第１配線及び前記第２配線は、いずれか一方がゲート電極であり、他方がソース電極である
請求項１乃至８のうちいずれか１項に記載の半導体装置。
前記第１配線及び前記第２配線は、いずれか一方がドレイン電極であり、他方がソース電極である
請求項１乃至８のうちいずれか１項に記載の半導体装置。
前記絶縁膜の比誘電率は、３．５以下である
請求項１乃至１０のうちいずれか１項に記載の半導体装置。
半導体基板上に第１配線を形成し、
前記半導体基板上の前記第１配線との交差部において、隙間を介して前記第１配線を跨ぐように第２配線を形成し、
前記交差部の前記第２配線下において、少なくとも前記第１配線を覆うように前記半導体基板上に保護膜を形成し、
前記交差部の前記第２配線下の前記保護膜上において、前記保護膜の端部よりも内側に、前記交差部の前記第１配線を覆うように絶縁膜を島状に形成する
半導体装置の製造方法。
前記絶縁膜を塗布により形成する
請求項１２に記載の半導体装置の製造方法。
前記絶縁膜を、感光性を備えた絶縁材料を露光・現像することで形成する
請求項１２又は１３に記載の半導体装置の製造方法。
前記絶縁膜の端部は、前記第１配線の端部よりも外側に形成された
請求項１２乃至１４のうちいずれか１項に記載の半導体装置の製造方法。
前記絶縁膜は、前記保護膜より厚い
請求項１２乃至１５のうちいずれか１項に記載の半導体装置の製造方法。
前記絶縁膜は、０．５μｍ以上の膜厚を有する
請求項１２乃至１６のうちいずれか１項に記載の半導体装置の製造方法。
前記保護膜は、０．２μｍ以下の膜厚を有する
請求項１２乃至１７のうちいずれか１項に記載の半導体装置の製造方法。
前記交差部における前記第１配線と前記第２配線との距離は、１．０μｍ以上である
請求項１２乃至１８のうちいずれか１項に記載の半導体装置の製造方法。
前記第１配線及び前記第２配線は、いずれか一方がゲート電極であり、他方がソース電極である
請求項１２乃至１９のうちいずれか１項に記載の半導体装置の製造方法。
前記第１配線及び前記第２配線は、いずれか一方がドレイン電極であり、他方がソース電極である
請求項１２乃至１９のうちいずれか１項に記載の半導体装置の製造方法。
前記絶縁膜の比誘電率は、３．５以下である
請求項１２乃至２１のうちいずれか１項に記載の半導体装置の製造方法。