JP2006140184A - 半導体装置の製造方法及び半導体装置 - Google Patents

Abstract

【課題】 占有面積を抑えた簡便な形態でプラズマ処理に伴うチャージングを抑える半導体装置の製造方法及び半導体装置を提供する。
【解決手段】 半導体基板１０上にゲート酸化膜１２を介してゲート電極１３の形成、基板コンタクト領域１４を形成する。層間絶縁膜１５、ビア接続部１６の形成後、第１層目の金属配線層１７で各回路に関係する配線パターンの一部を形成すると共に、基板コンタクト領域１４への接続経路１７１も同時に形成する。これにより、以降、プラズマ処理を伴う工程を経てもゲート電極１３のチャージングは回避される。所定の配線層による集積回路のパターンが形成され、プラズマ処理終了後、接続経路１７１は、トリミング部１７１Ｂにレーザービームを照射して切断される。接続経路１７１の一部は、第１層目の金属配線層１７による必要な回路配線のパターンとして働く。
【選択図】 図１

Description

本発明は、半導体装置製造時のウェハプロセスにおいて、プラズマ処理によって発生するチャージングの影響から素子部を保護する半導体装置の製造方法及び半導体装置に関する。

ウェハプロセスでは、真空中のプラズマ放電現象を利用したＣＶＤ、スパッタリング、エッチング、アッシング等の工程が不可欠である。このようなプラズマプロセス中に、素子のゲート電極等にチャージング、すなわち電荷の蓄積が起こる。これにより、薄いゲート絶縁膜に静電気的ストレスが生じ、ゲート絶縁膜の耐圧劣化を招く危険性がある。

従来、上記チャージングによるゲート絶縁膜の劣化を防ぐ対策として次のような技術が知られている。配線形成等のプラズマ処理工程中において、ゲート電極の引き出し部をヒューズ素子（ポリシリコンヒューズ）を介して基板電位に接続しておく。これにより、ゲート電極のチャージアップを基板に逃がす。プラズマ処理工程終了後において、ヒューズ素子が切断される電位差あるいは電流を強制的に与える。これにより、上記ゲート電極の引き出し部の基板への接続部分は切り離される（例えば、特許文献１参照）。
特開２００３−３４７３０３号公報（３−４頁、図１）

上記ゲート電極の引き出し部と基板を接続するヒューズ素子は、そのパターンや関係する配線を実現するための製造工程が当然設けられる。ポリシリコンヒューズを切断するためのヒューズトリミング用パッドも必要である。これにより、ヒューズ素子に関係する占有面積の増大が懸念される。

本発明は上記のような事情を考慮してなされたもので、占有面積を抑えた簡便な形態でプラズマ処理に伴うチャージングを抑える半導体装置の製造方法及び半導体装置を提供しようとするものである。

本発明に係る半導体装置の製造方法は、半導体基板表面に絶縁膜を形成する工程と、前記絶縁膜上に素子を構成するための導電パターンを形成する工程と、第１層目の金属配線層で少なくとも前記導電パターンの前記半導体基板への接続経路を形成する第１配線工程と、前記第１配線工程による前記接続経路の一部の配線パターンを用いると共に前記第１層目の金属配線層以降の配線層によって前記素子に関係する回路配線を形成する工程と、前記回路配線を損なうことなく前記第１配線工程における前記接続経路をレーザーにより切断する工程と、を含む。

上記本発明に係る半導体装置の製造方法によれば、絶縁膜を介した導電パターンの半導体基板への接続経路を第１層目の金属配線層で形成する。より上層の配線層を形成していく度に、開孔や配線のパターニングは多くなり、プラズマを伴う加工は多用される。その際、上記接続経路が電荷放電経路となる。これにより、素子はプラズマ処理に起因する電荷蓄積（チャージング）の影響を受けない。プラズマ処理終了後に不要な接続経路（電荷放電経路）はレーザーにより切断される。

上記本発明に係る半導体装置の製造方法において、前記素子はＭＯＳ型半導体素子であり、前記導電パターンを形成する工程は前記ＭＯＳ型半導体素子のゲート電極を形成する工程であることを特徴とする。チャージングの影響による特性シフトが懸念されるＭＯＳ型半導体素子に対してチャージングを回避する。

上記本発明に係る半導体装置の製造方法において、前記接続経路は、少なくとも前記レーザーによる切断領域の配線幅を、前記回路配線の配線パターンのそれに比べて小さくすることを特徴とする。レーザー切断部の配線幅を小さくすることで、より低いエネルギーで接断し易くする。

本発明に係る半導体装置の製造方法は、半導体基板上に第１、第２の素子を形成するためゲート絶縁膜を介して第１、第２のゲート電極パターンを形成する工程と、第１層目の金属配線層によって少なくとも前記第１、第２のゲート電極パターンそれぞれの前記半導体基板への電荷放電経路を形成する第１配線工程と、前記第１配線工程による一部の配線パターンを用いると共に前記第１層目の金属配線層以降の配線層によって前記第１、第２の素子に関係する回路配線を形成する工程と、前記回路配線を保護する最上層の保護膜を形成する工程と、前記回路配線を損なうことなく前記第１配線工程における前記電荷放電経路をレーザーにより切断する工程と、を含む。

上記本発明に係る半導体装置の製造方法によれば、第１、第２のゲート電極パターンそれぞれの半導体基板への電荷放電経路を第１層目の金属配線層で形成する。より上層の配線層を形成していく度に、開孔や配線のパターニングは多くなり、プラズマを伴う加工は多用される。よって、早い段階でプラズマ処理に起因する電荷蓄積（チャージング）の影響を防ぐようにする。プラズマ処理終了後において、不要な電荷放電経路はレーザーにより切断される。

上記本発明に係る半導体装置の製造方法において、前記第１、第２の素子はそれぞれ同じサイズのＭＯＳＦＥＴであり、対称に設けられることを特徴とする。チャージングの影響による特性シフトが懸念される対称に設けられた二つのＭＯＳＦＥＴに対してチャージングを回避する。

上記本発明に係る半導体装置の製造方法において、前記レーザーによる前記電荷放電経路の切断領域の配線幅は、前記回路配線を構成する配線パターンの配線幅よりも小さくすることを特徴とする。レーザー切断部の配線幅を小さくすることで、より低いエネルギーで接断し易くする。

本発明に係る半導体装置は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を隔てて両側の前記半導体基板表面に形成されたソース・ドレイン領域と、前記ゲート電極と接続される第１層目の金属配線層による配線パターンと、前記配線パターンとの接続部を有すると共に前記第１層目の金属配線層以降の配線層を伴う集積回路パターンと、を含み、前記配線パターンに関し、前記接続部を通り過ぎて前記半導体基板上へ伸びる延在パターンがあり、前記延在パターンは前記接続部と前記半導体基板上の間の所定部で切断されていることを特徴とする。

上記本発明に係る半導体装置によれば、第１層目の金属配線層による配線パターンは、その一部が集積回路パターン中に組込まれ、延在パターンが半導体基板上へ伸びる回路、すなわち、電荷放電経路を形成している。延在パターンはその電荷放電経路途中で切断され、集積回路パターンに影響を与えない。

なお、上記本発明に係る半導体装置において、前記延在パターンの切断されている所定部近傍の領域は、他の領域に比べて配線幅が小さいことを特徴とする。切断部の配線幅を小さくすることで、より低いエネルギーで接断し易く、信頼性向上に寄与する。

発明を実施するための形態

図１、図２は、それぞれ本発明の第１実施形態に係る半導体装置の製造方法の要部を工程順に示す断面図である。
図１に示すように、素子分離絶縁膜１１に囲まれた所定導電型の半導体基板１０上に例えば薄い絶縁膜であるゲート酸化膜１２を形成する。図示しないがウェル領域を形成して上記所定導電型と反対導電型の半導体基板の領域があり、その領域にゲート酸化膜が形成される所もある。

ゲート酸化膜１２上にポリシリコン層によるゲート電極１３をパターニングする。ゲート電極１３をマスクとして両側の基板１０表面に図示しないソース／ドレインの拡散層を形成する。あるいは、図示しない他の例として、ゲート電極をマスクにソース／ドレインのエクステンション領域の形成、さらにゲート電極の側壁スペーサ形成後、ソース／ドレインの拡散層を形成してもよい。これにより、ＭＯＳ型半導体素子Ｑ１を形成する。このようなＭＯＳ型半導体素子Ｑ１の各導電型のソース／ドレイン拡散層の形成時において、基板１０と同じ導電型の基板コンタクト領域１４を同時に形成する。

次に、層間絶縁膜１５、ビア接続部１６の形成後、第１層目の金属配線層１７で各回路に関係する配線パターンの一部を形成する。その際、基板コンタクト領域１４への接続部１６１と、第１層目の金属配線層１７による基板コンタクト領域１４への接続経路１７１も同時に形成する。接続経路１７１は、ゲート電極１３に蓄積される電荷（チャージング）を放電する経路である。これにより、以降、プラズマ処理を伴う工程を経てもゲート電極１３のチャージングは回避される。接続経路１７１は、所定部としてトリミング部１７１Ｂを有し、少なくともトリミング部１７１Ｂの上方が、後の工程で形成される回路配線のパターンに覆われることのない領域に形成される。

層間絶縁膜１５及びビア接続部１６をそれぞれ介して、第２層目の金属配線層１８、第３層目の金属配線層１９を形成する。層間絶縁膜１５は、ＴＥＯＳ（テトラエトキシシラン）を利用した酸化シリコン膜、特に、ＴＥＯＳとオゾン（Ｏ_３）の反応を用いた酸化シリコン膜をプラズマＣＶＤ法で形成してもよい。金属配線層１７，１８，１９で図示しない集積回路全体が構成される。また、金属配線層１９による図示しない電極パッドが形成され、最上層はパッシベーション膜２０で保護される。パッシベーション膜２０の空き領域２１がエッチングによって設けられる。空き領域２１下の層間絶縁膜１５下方には第１層目の金属配線層１７で形成した接続経路１７１の所定部としてトリミング部１７１Ｂが存在する。なお、図示しないが、空き領域２１下の層間絶縁膜１５を所定深さエッチングし、トリミング部１７１Ｂ上の層間絶縁膜１５の厚さを他の領域より小さくしてもよい。

次に、図２に示すように、製造工程終了後、チャージング回避のために形成した接続経路１７１を切断する。接続経路１７１の切断は、レーザービームの照射により達成する。プラズマ処理は、例えば上述の各層間絶縁膜１５の形成におけるＣＶＤ（化学気相成長）工程や、各ビア接続部１６形成のためのエッチング開孔、各金属配線層１７〜１９のパターニングに伴う異方性エッチングで多用される。これらプラズマ処理終了後に、接続経路１７１を切断するのである。

レーザービームＬＢは、パッシベーション膜２０の空き領域２１から層間絶縁膜１５を通って接続経路１７１のトリミング部１７１Ｂに到達する。トリミング部１７１Ｂは素子分離絶縁膜１１上方に設けられる。これにより、接続経路１７１はトリミング部１７１Ｂでブローされ、ゲート電極１３と基板コンタクト領域１４を結ぶ接続経路１７１は切断される。接続経路１７１は切断されても、第１層目の金属配線層１７による必要な配線パターンは、集積回路全体構成の一部として働く。

なお、レーザービームＬＢによる接続経路１７１のブローによって層間絶縁膜１５に穴が空く。穴が空く層間絶縁膜１５の所定周囲領域は、回路配線のパターン禁止領域ＰＲとする。金属配線層１８，１９による回路配線のパターン禁止領域ＰＲは、少なくとも接続経路１７１のトリミング部１７１ＢにおけるレーザービームＬＢの照射スポット領域縁部からレーザービームＬＢの径φの倍以上設ける。レーザービームＬＢ径φが例えば３μｍ前後であるとすれば、レーザービームＬＢ径φの領域縁部からさらに３μｍ四方以上の大きさ（ＰＲ＞３μｍ）で回路配線のパターン禁止領域が設けられる。

図３は、図１の破線で囲んだ部分の平面図であり、上記ゲート電極１３と基板コンタクト領域１４を結ぶ接続経路１７１に関し、トリミング部１７１Ｂの形状例を示している。図１と同様の箇所には同一の符号を付して説明する。
接続経路１７１に関し、少なくともレーザービームＬＢによる切断領域、すなわちトリミング部１７１Ｂの配線幅を、周囲における回路配線の配線パターンのそれに比べて小さくする。レーザービームＬＢがより低い出力エネルギーであっても、確実にトリミング部１７１Ｂで接続経路１７１がブローすることができるようにする。また、トリミング部１７１Ｂにおいて接続経路１７１が優先的にブローされるようにする。例えば、第１層目の金属配線層１７で用いられる配線パターンの配線幅Ｗ１が０．３〜０．４μｍとすると、配線幅Ｗ１の接続経路１７１に対し、トリミング部１７１Ｂの配線幅Ｗ２は、Ｗ１の半分以下、例えば０．１５〜０．２μｍの範囲から選択される。

なお、第１層目の金属配線層１７で用いられる配線幅Ｗ１が、加工寸法の限界の値、またはそれに近い値であれば、Ｗ２は上記設定の限りではない。つまり、配線幅Ｗ２はＷ１の半分以下という設定基準は無いものとする。配線幅Ｗ２＝Ｗ１という構成も考えられる。しかし、接続経路１７１において、少しでもトリミング部１７１Ｂにて切断され易いように、上記配線幅は、Ｗ１＞Ｗ２が望ましい。

上記実施形態の構成によれば、ゲート電極１３の半導体基板１０への接続経路１７１を第１層目の金属配線層１７で形成する。より上層の配線層１８，１９を形成していく度に、開孔や配線のパターニングは多くなり、プラズマを伴う加工は多用される。その際、上記接続経路１７１が電荷放電経路となる。これにより、ＭＯＳ型半導体素子Ｑ１は、プラズマ処理に起因する電荷蓄積（チャージング）の影響をほとんど受けない。よって特性のシフトの心配もない。プラズマ処理終了後に不要な接続経路１７１はレーザービームＬＢにより切断される。これにより、半導体装置として素子特性のシフトのない高信頼性の製品が得られる。また、ゲート電極１３の半導体基板１０への接続経路１７１は切断されても、第１層目の金属配線層１７による必要な配線パターンは、集積回路全体構成の一部として働くので無駄がない。すなわち、接続経路１７１による電荷放電経路の占有面積は比較的小さいものとなる。

図４は、本発明の第２実施形態に係る半導体装置の製造方法及び半導体装置の要部を示す断面図である。
素子分離絶縁膜４１に囲まれた所定導電型の半導体基板４０上に図示しないゲート酸化膜を介してＭＯＳＦＥＴ Ｑａ，Ｑｂのポリシリコン層によるゲート電極４２ａ，４２ｂをパターン形成する。図示しないがウェル領域を形成して上記所定導電型と反対導電型の半導体基板の領域があり、その領域にゲート酸化膜を介してゲート電極が形成される所もある。

ゲート電極４２ａ，４２ｂをそれぞれマスクとして各ゲート電極両側の基板４０表面にソース／ドレインの拡散層４３ａ，４３ｂを形成する。あるいは、図示しない他の例としてゲート電極をマスクにソース／ドレインのエクステンション領域の形成、さらにゲート電極の側壁スペーサ形成後、ソース／ドレインの拡散層を形成してもよい。このようなＭＯＳＦＥＴ Ｑａ，Ｑｂのソース／ドレイン拡散層４３ａ，４３ｂの形成時において、基板４０と同じ導電型の基板コンタクト領域４４ａ，４４ｂを同時に形成する。

次に、図示しない層間絶縁膜を堆積し、ビア接続部４６ａ，４６ｂの形成後、第１層目の金属配線層４７で各回路に関係する配線パターンの一部を形成する。図示しないが、ＭＯＳＦＥＴ Ｑａ，Ｑｂのソース／ドレイン拡散層４３ａ，４３ｂにそれぞれ接続される配線パターンも形成される。その際、基板コンタクト領域４４ａ，４４ｂへの各接続部４６１ａ，４６１ｂと、第１層目の金属配線層４７による基板コンタクト領域４４ａ，４４ｂへの接続経路４７１ａ，４７１ｂも同時に形成する。このときの接続経路４７１ａ，４７１ｂは、ゲート電極４２ａ，４２ｂに蓄積される電荷（チャージング）を放電する経路となる。これにより、以降、プラズマ処理を伴う工程を経てもゲート電極４２ａ，４２ｂのチャージングは回避される。接続経路４７１ａ，４７１ｂは、より配線幅の小さいトリミング部４７１Ｂａ，４７１Ｂｂを有する。接続経路４７１ａ，４７１ｂは、少なくともトリミング部４７１Ｂａ，４７１Ｂｂの上方が、後の工程で形成される回路配線のパターンに覆われることのない領域に形成される。

その後、層間絶縁膜及びビア接続部４６ａ，４６ｂをそれぞれ介して、第２層目の金属配線層４８を利用した配線パターンを形成する。そのうち、配線パターン４８ａ，４８ｂを示す。配線パターン４８ａ，４８ｂは、接続経路４７１ａ，４７１ｂの部分を使ってＭＯＳＦＥＴ Ｑａ，Ｑｂに関係する回路配線の一部を構成する。以降、図示しないが所定層の金属配線層を用いて半導体装置の集積回路全体が構成される。図示しない電極パッドが形成され、最上層はパッシベーション膜５０で保護される。パッシベーション膜５０の空き領域５１ａ，５１ｂが設けられている。空き領域５１ａ，５１ｂはレーザービームＬＢ照射用の窓である。空き領域５１ａ，５１ｂ近傍の層間絶縁膜下方には第１層目の金属配線層４７で形成した接続経路４７１ａ，４７１ｂのトリミング部４７１Ｂａ，４７１Ｂｂが在する。

接続経路４７１ａ，４７１ｂは、トリミング部４７１Ｂａ，４７１Ｂｂで切断されている。すなわち、半導体装置製造に伴うプラズマ処理終了後、トリミング部４７１Ｂａ，４７１ＢｂにレーザービームＬＢが照射され、接続経路４７１ａ，４７１ｂがブローされたのである。これにより、各ゲート電極４２ａ，４２ｂと基板コンタクト領域４４ａ，４４ｂを結ぶ接続経路は切断される。しかし、接続経路４７１ａ，４７１ｂは部分的にＭＯＳＦＥＴ Ｑａ，Ｑｂに関係する回路配線の一部として使われており、その構成は損なわれることはない。よって、接続経路４７１ａ，４７１ｂによる電荷放電経路の占有面積は比較的小さいものとなる。

上記本発明に係る半導体装置の製造方法によれば、ＭＯＳＦＥＴ Ｑａ，Ｑｂのゲート電極４２ａ，４２ｂそれぞれの半導体基板４０への電荷放電経路を、第１層目の金属配線層４７で形成する。より上層の配線層を形成していく度に、開孔や配線のパターニングは多くなり、プラズマを伴う加工は多用される。よって、接続経路４７１ａ，４７１ｂにより、早い段階でプラズマ処理に起因する電荷蓄積（チャージング）の影響を防ぐようにする。プラズマ処理終了後において、接続経路４７１ａ，４７１ｂは、トリミング部４７１Ｂａ，４７１Ｂｂへのレーザービーム照射を経てブローされる。これにより、半導体装置の回路配線として不要な電荷放電経路は切断される。

なお、接続経路４７１ａ，４７１ｂにおけるトリミング部４７１Ｂａ，４７１Ｂｂは、前記図３で説明した形態と同様である。すなわち、レーザービームＬＢがより低い出力エネルギーであっても、優先的にかつ確実に接続経路４７１ａ，４７１ｂがブローすることができるように、トリミング部４７１Ｂａ，４７１Ｂｂの線幅が他より小さくなっている（Ｗ１＞Ｗ２）。第１層目の金属配線層４７で用いられる配線幅が、加工寸法の限界の値、またはそれに近い値であれば、配線幅Ｗ２＝Ｗ１という構成も考えられる。しかし、接続経路４７１ａ，４７１ｂにおいて、少しでもトリミング部４７１Ｂａ，４７１Ｂｂにて切断され易いように、上記配線幅は、Ｗ１＞Ｗ２が望ましい。

上記半導体装置の構成において、ＭＯＳＦＥＴ Ｑａ，Ｑｂはそれぞれ同じサイズであり、パターンも略対称に設けられている。このような形態は、オペアンプ回路等にみられ、ＭＯＳＦＥＴ Ｑａ，Ｑｂ両者の特性シフト、ばらつきが歩留りを劣化させる原因となる。上記実施形態では、第１層目の金属配線層４７でＭＯＳＦＥＴ Ｑａ，Ｑｂのゲート電極４２ａ，４２ｂそれぞれの基板４０への電荷放電経路（接続経路４７１ａ，４７１ｂ）が形成される。接続経路４７１ａ，４７１ｂは、基板４０への電荷放電経路切断後も部分的にＭＯＳＦＥＴ Ｑａ，Ｑｂに関係する回路配線の一部として使われるので無駄が無い。接続経路４７１ａ，４７１ｂの形成によって、プラズマ処理に起因するゲート電極４２ａ，４２ｂそれぞれのチャージングの影響が防止できる。従って、ＭＯＳＦＥＴ Ｑａ，Ｑｂ両者の特性シフトが抑制され、歩留りは改善され半導体装置の信頼性が向上する。

以上説明したように本発明によれば、絶縁膜を介したゲート電極の半導体基板への接続経路を第１層目の金属配線層で形成する。より上層の配線層を形成していく度に、開孔や配線のパターニングは多くなり、プラズマを伴う加工は多用される。その際、上記接続経路が電荷放電経路となる。これにより、上記ゲート電極を有する素子はプラズマ処理に起因する電荷蓄積（チャージング）の影響をほとんど受けない。プラズマ処理終了後、必要な接続経路は回路配線の一部を担い、不要な接続経路（電荷放電経路）のみレーザーにより切断される。これにより、ＭＯＳＦＥＴ等素子の必要な特性を維持することができ、特性シフト、ばらつきによる歩留り低下を抑えることができる。この結果、占有面積を抑えた簡便な形態でプラズマ処理に伴うチャージングを抑える半導体装置の製造方法及び半導体装置を提供することができる。

第１実施形態に係る半導体装置の製造方法の要部工程を示す第１断面図。 図１に続く第２断面図。 図１の破線で囲んだ部分の平面図。 第２実施形態に係る半導体装置の製造方法及び半導体装置の要部断面図。

符号の説明

１０，４０…半導体基板、１１，４１…素子分離絶縁膜、１２…ゲート酸化膜、１３，４２ａ，４２ｂ…ゲート電極、１４，４４ａ，４４ｂ…基板コンタクト領域、１５…層間絶縁膜、１６，４６ａ，４６ｂ…ビア接続部、１６１，４６１ａ，４６１ｂ…接続部、１７，４７…第１層目の金属配線層、１７１，４７１ａ，４７１ｂ…接続経路、１７１Ｂ，４７１Ｂａ，４７１Ｂｂ…トリミング部、１８…第２層目の金属配線層、１９…第３層目の金属配線層、２０，５０…パッシベーション膜、２１，５１ａ，５１ｂ…空き領域、４３ａ，４３ｂ…ソース／ドレイン拡散層、４８ａ，４８ｂ…配線パターン、ＬＢ…レーザービーム、ＰＲ…回路配線のパターン禁止領域、Ｑ１…ＭＯＳ型半導体素子、Ｑａ，Ｑｂ…ＭＯＳＦＥＴ。

Claims (8)

1. 半導体基板表面に絶縁膜を形成する工程と、
   前記絶縁膜上に素子を構成するための導電パターンを形成する工程と、
   第１層目の金属配線層で少なくとも前記導電パターンの前記半導体基板への接続経路を形成する第１配線工程と、
   前記第１配線工程による前記接続経路の一部の配線パターンを用いると共に前記第１層目の金属配線層以降の配線層によって前記素子に関係する回路配線を形成する工程と、
   前記回路配線を損なうことなく前記第１配線工程における前記接続経路をレーザーにより切断する工程と、
   を含む半導体装置の製造方法。
2. 前記素子はＭＯＳ型半導体素子であり、前記導電パターンを形成する工程は前記ＭＯＳ型半導体素子のゲート電極を形成する工程である請求項１記載の半導体装置の製造方法。
3. 前記接続経路は、少なくとも前記レーザーによる切断領域の配線幅を、前記回路配線の配線パターンのそれに比べて小さくする請求項１または２記載の半導体装置の製造方法。
4. 半導体基板上に第１、第２の素子を形成するためゲート絶縁膜を介して第１、第２のゲート電極パターンを形成する工程と、
   第１層目の金属配線層によって少なくとも前記第１、第２のゲート電極パターンそれぞれの前記半導体基板への電荷放電経路を形成する第１配線工程と、
   前記第１配線工程による一部の配線パターンを用いると共に前記第１層目の金属配線層以降の配線層によって前記第１、第２の素子に関係する回路配線を形成する工程と、
   前記回路配線を保護する最上層の保護膜を形成する工程と、
   前記回路配線を損なうことなく前記第１配線工程における前記電荷放電経路をレーザーにより切断する工程と、
   を含む半導体装置の製造方法。
5. 前記第１、第２の素子はそれぞれ同じサイズのＭＯＳＦＥＴであり、パターンも略対称に設けられる請求項４記載の半導体装置の製造方法。
6. 前記レーザーによる前記電荷放電経路の切断領域の配線幅は、前記回路配線を構成する配線パターンの配線幅よりも小さくする請求項４または５記載の半導体装置の製造方法。
7. 半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
   前記ゲート電極を隔てて両側の前記半導体基板表面に形成されたソース・ドレイン領域と、
   前記ゲート電極と接続される第１層目の金属配線層による配線パターンと、
   前記配線パターンとの接続部を有すると共に前記第１層目の金属配線層以降の配線層を伴う集積回路パターンと、を含み、
   前記配線パターンに関し、前記接続部を通り過ぎて前記半導体基板上へ伸びる延在パターンがあり、前記延在パターンは前記接続部と前記半導体基板上の間の所定部で切断されている半導体装置。
8. 前記延在パターンの切断されている所定部近傍の領域は、他の領域に比べて配線幅が小さい請求項７記載の半導体装置。

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