JP2008071991A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】エッチングストップ層及びトリミング開口部におけるトリミングヒューズ上の絶縁膜について専用の膜を形成する工程を追加することなく、トリミングヒューズ上の絶縁膜の残膜厚を安定して精度よく残す。
【解決手段】抵抗素子１５ｃはサイドウォール用絶縁膜１１ｃ上に形成されている。トリミング開口部２５におけるトリミングヒューズ１３上にサイドウォール用絶縁膜１１ｂが形成されている。絶縁膜サイドウォール１１ａはサイドウォール用絶縁膜１１ｂ，１１ｃがパターニングされる前のサイドウォール用絶縁膜に対してエッチバック処理が施されて形成されたものであってゲート電極９側面に直交する方向の寸法Ｗがサイドウォール用絶縁膜１１ｂ，１１ｃの厚みＴと同じである。サイドウォール用絶縁膜１１ｂ上に、抵抗素子１５ｃと同じ材料からなり、トリミング開口部１５ａの側壁に断面が露出している枠状のエッチングストップ層残渣１５ａを備えている。
【選択図】図１

Description

本発明は半導体装置及びその製造方法に関し、特に、導電性材料からなるゲート電極及びゲート電極側面に隣接して形成された絶縁膜サイドウォールをもつＭＯＳトランジスタと、導電性材料からなるトリミングヒューズ及び抵抗素子と、ＭＯＳトランジスタ上、トリミングヒューズ上及び抵抗素子上を覆って形成された絶縁膜を備え、トリミングヒューズ上の絶縁膜の膜厚が周囲より薄くされてレーザートリミング用のトリミング開口部が形成されている半導体装置及びその製造方法に関するものである。
半導体装置を一定の電気的条件下で動作させるために、半導体装置では電気的抵抗などに関して所定の規格が設けられている。そして、製造過程において、半導体装置がこのような規格を満たすものであるかを判別するために、製造工程終了に近づいた時点で、装置の機能や性能について特性試験が行なわれている。
一般に、半導体装置が高度に集積されるにしたがって所定の規格を外れるものが多くなり、歩留りが低下する。しかし、一部の限られた個所に不良が存在するからといって、高度に集積された半導体装置を全て排除していたのでは膨大な無駄が発生する。そこで、このような無駄を回避するため、一部の半導体装置ではトリミングヒューズにより、特性値を調整する方法がとられている。
一般にトリミングヒューズの材料としてはポリシリコン膜や金属膜が用いられ、トリミングヒューズの切り離しにはレーザー光線が用いられる。また、トリミングヒューズ上に形成された絶縁膜によるレーザー光線のエネルギーの吸収を低減するために、トリミングヒューズ上に形成された絶縁膜に選択的にエッチング処理を施すことにより、その膜厚を薄くして、トリミングヒューズにレーザー光線の照射を行なうためのトリミング開口部を形成するのが一般的である。
レーザー光線によりトリミングヒューズを切断するためのレーザートリミング処理を実施する際、レーザー光線の出力の程度によっては、下地膜が損傷する虞れがある。そのためレーザー光線の出力の適正化やトリミング開口部におけるトリミングヒューズ上の絶縁膜厚（以下、残膜厚という）の制御が重要な課題となっている。
トリミング開口部において、例えばトリミングヒューズ上の絶縁膜を全て除去してトリミングヒューズを露出させた場合、レーザー光線の出力に付いて適正化しやすくなる（例えば特許文献１を参照）。
しかし、トリミング開口部を介して半導体装置内に水分が浸透して、半導体装置の特性や信頼性に悪影響を及ぼす虞れがある。
また、逆に残膜厚が厚すぎる場合、レーザー光線の出力を強くする必要があり、レーザー散乱によりトリミング開口部周辺の素子に悪影響を与えるという不具合も懸念される。
このため、トリミング開口部における絶縁膜の残膜厚を制御して安定化させることが要求されている。
また、高集積化に伴い、１枚のウエハにおけるチップ数が多くなると、トリミングヒューズによる特性値調整にかかる時間も課題としてあげられる。そして残膜厚のバラツキが大きくなると、ウエハ面内で最も厚い残膜厚を想定して、レーザー光線の出力増、エネルギー照射時間長を考慮することとなり、レーザートリミング装置の生産能力不足の問題をも招きかねない。したがって、残膜厚をより均一に残すことも要求されている。
トリミング開口部における絶縁膜の残膜厚を制御する方法として、下記のような方法が提案されている。
例えば、トリミングヒューズ上に絶縁膜を形成した後、エッチストップ層としてシリコン窒化膜を形成し、シリコン窒化膜とシリコン窒化膜上に形成される絶縁膜のエッチングレートが異なることを利用する方法が開示されている（特許文献２及び３を参照。）。
しかし、シリコン窒化膜とシリコン酸化膜とでは大きなエッチングレート差は望めないため、多層配線となった場合、シリコン窒化膜の残膜厚がばらつくことになり、安定したレーザートリミングが望めない可能性がある。また、エッチングストップ層としてのシリコン窒化膜を別途形成せねばならず、工程数が増えるという問題があった。
他の方法として、多層配線構造の最下層配線（アルミニウム配線）の一部をトリミングヒューズ上の絶縁膜に形成されるトリミング開口部のエッチストップ層として用いている方法が開示されている（特許文献４を参照。）。
しかし、アルミニウム膜からなるエッチストップ層を除去する際に、下地層間絶縁膜もエッチングされ、トリミングヒューズ上の残膜厚がばらつくという問題があった。
さらに他の方法として、トリミングヒューズ上のレーザー照射領域上には存在せず、かつトリミング開口部内に一部分が露出している枠状金属膜を用いた方法が開示されている（特許文献５を参照。）。
しかし、枠状金属膜を形成するためにレーザー照射領域の金属膜をエッチング除去するときに、レーザー照射領域の絶縁膜がエッチングされ、トリミングヒューズ上の残膜厚がばらつくという問題があった。また、特許文献４ではトリミング開口部の形成時に、枠状金属膜をエッチングストップ層として機能させているが、レーザー照射領域においてはエッチングストップ層が形成されていないため、エッチングが進み、トリミングヒューズ上の絶縁膜がエッチングされ、残膜厚がばらつくという問題があった。
さらに他の方法として、トリミングヒューズ上に絶縁膜を形成した後、エッチングストップ層としてシリコンリッチオキサイド（ＳＲＯ）膜を形成する方法が開示されている（特許文献６を参照。）。
しかし、シリコンリッチオキサイド膜とシリコン酸化膜とでは大きなエッチングレート差は望めないため、多層配線となった場合、シリコン窒化膜の残膜厚がばらつくことになり、安定したレーザートリミングを実施できないという問題があった。また、エッチングストップ層としてのシリコンリッチオキサイド膜を別途形成せねばならず、工程数が増えるという問題があった。
特公昭６０−４４８２９号公報 特開２００１−１７６９７６号公報 特開２００４−１１１４２０号公報 特開２００３−２５８１０３号公報 特開２００３−２６４２３０号公報 特開２００５−１９７６０２号公報
本発明の目的は、エッチングストップ層及びトリミング開口部におけるトリミングヒューズ上の絶縁膜について専用の膜を形成する工程を追加することなく、トリミングヒューズ上の絶縁膜の残膜厚を安定して精度よく残すことができる半導体装置及びその製造方法を提供することである。
本発明にかかる半導体装置の製造方法は、同一半導体基板上に、導電性材料からなるゲート電極及びゲート電極側面に隣接して形成された絶縁膜サイドウォールをもつＭＯＳトランジスタと、導電性材料からなるトリミングヒューズ及び抵抗素子と、ＭＯＳトランジスタ上、トリミングヒューズ上及び抵抗素子上を覆って形成された絶縁膜を備え、トリミングヒューズ上の絶縁膜の膜厚が周囲より薄くされてレーザートリミング用のトリミング開口部が形成されている半導体装置の製造方法であって、以下の（Ａ）から（Ｇ）をその順に含む。
（Ａ）半導体基板上にゲート電極とトリミングヒューズを形成する工程、
（Ｂ）上記ゲート電極及び上記トリミングヒューズを覆ってサイドウォール用絶縁膜を形成する工程、
（Ｃ）上記サイドウォール用絶縁膜上に導電性材料を形成し、その導電性材料をパターニングして、トリミング開口部形成予定領域及びその周囲にエッチングストップ層を形成し、上記エッチングストップ層とは異なる領域に抵抗素子を形成する工程、
（Ｄ）少なくとも上記エッチングストップ層及び上記抵抗素子がマスクパターンで覆われ、上記ゲート電極上及びその周囲の上記サイドウォール絶縁膜が露出されている状態で上記サイドウォール用絶縁膜に対してエッチバック処理を施して上記ゲート電極側面に隣接して絶縁膜サイドウォールを形成する工程、
（Ｅ）上記半導体基板上全面に層間絶縁膜を形成する工程及び上記層間絶縁膜上に上層配線層を形成する工程を１回以上行ない、その後パッシベーション膜を形成する工程、
（Ｆ）上記エッチングストップ層を用いてトリミング開口部形成予定領域の上記パッシベーション膜及び上記層間絶縁膜を除去する工程、
（Ｇ）トリミング開口部形成予定領域の上記エッチングストップ層を除去してトリミング開口部を形成する工程。
本願特許請求の範囲及び本明細書において、導電性材料はノンドープのポリシリコン及びアモルファスシリコンも含む。また、シリコン膜について不純物イオンが導入されているドープシリコン膜と不純物イオンが導入されていないノンドープシリコン膜は同じ導電性材料とする。また、上記工程（Ｅ）での上層配線層を形成する工程は接続孔を形成する工程も含む。また、半導体基板にはエピタキシャル成長層及びウエルも含む。
本発明の半導体装置の製造方法において、上記サイドウォール用絶縁膜はシリコン酸化膜である例を挙げることができる。
また、上記工程（Ｅ）と（Ｆ）の間に、上記上層配線上の所定位置の上記パッシベーション膜を除去してパッド開口部を形成する工程を含み、上記パッド開口部をマスクパターンで覆った状態で上記工程（Ｆ）での上記パッシベーション膜及び上記層間絶縁膜の除去及び上記工程（Ｇ）での上記エッチングストップ層の除去を行なうようにしてもよい。
また、上記工程（Ｃ）で形成する上記導電性材料はポリシリコン又はアモルファスシリコンである例を挙げることができる。
さらに、上記工程（Ｃ）で、上記導電性材料としてノンドープのポリシリコン又はアモルファスシリコンからなるノンドープシリコン膜を形成し、マスクパターンによって少なくとも上記トリミング開口部形成予定領域を覆い、抵抗素子形成予定領域を露出させた状態でイオン注入法により上記ノンドープ膜に不純物イオンを注入してドープシリコン膜を形成し、上記ノンドープ膜及び上記ドープポリシリコン膜からなる導電膜をパターニングして上記エッチングストップ層及び上記抵抗素子を形成するようにしてもよい。
また、上記工程（Ｃ）で形成する上記導電性材料は金属膜である例を挙げることができる。抵抗素子として用いられる金属膜としては、例えばニッケルクロム（ＮｉＣｒ）、窒化タンタル（ＴａＮ）、クロムシリサイド（ＣｒＳｉ2）、窒化クロムシリサイド（ＣｒＳｉＮ）、クロムシリコン（ＣｒＳｉ）、クロムシリコンオキシ（ＣｒＳｉ０）、チタンタングステン（ＴｉＷ）、タングステン（Ｗ）などを挙げることができる。
また、上記工程（Ｇ）で上記エッチングストップ層の除去を２段階のドライエッチングによって行ない、第２段階における上記エッチングストップ層と上記サイドウォール用絶縁膜のエッチング選択比を第１段階に比べて大きくして行なうようにしてもよい。
また、上記工程（Ａ）で上記ゲート電極及び上記トリミングヒューズは同じ導電性材料で形成するようにしてもよい。
また、上記工程（Ｃ）で上記エッチングストップ層及び上記抵抗素子の形成領域を画定するためのマスクパターンとして上記ゲート電極上及びその周囲を覆ってないものを形成し、そのマスクパターンを用いて上記エッチングストップ層及び上記抵抗素子を形成した後そのマスクパターンを除去せず、上記工程（Ｄ）でそのマスクパターンを用いて上記絶縁膜サイドウォールを形成するようにしてもよい。
本発明にかかる半導体装置は、同一半導体基板上に、導電性材料からなるゲート電極及びゲート電極側面に隣接して形成された絶縁膜サイドウォールをもつＭＯＳトランジスタと、導電性材料からなるトリミングヒューズ及び抵抗素子と、ＭＯＳトランジスタ上、トリミングヒューズ上及び抵抗素子上を覆って形成された絶縁膜を備え、トリミングヒューズ上の絶縁膜の膜厚が周囲より薄くされてレーザートリミング用のトリミング開口部が形成されている半導体装置であって、上記抵抗素子は上記ゲート電極及び上記トリミングヒューズとは別途形成された導電性材料からなるものであって半導体基板上に少なくともサイドウォール用絶縁膜を介して形成されており、上記トリミング開口部における上記トリミングヒューズ上の絶縁膜は上記サイドウォール用絶縁膜であり、上記絶縁膜サイドウォールは上記サイドウォール用絶縁膜に対してエッチバック処理が施されて形成されたものであって上記ゲート電極側面に直交する方向の寸法が上記サイドウォール用絶縁膜と同じであり、上記トリミング開口部の周囲に、上記サイドウォール用絶縁膜上に形成され、上記抵抗素子と同じ材料からなり、かつ上記トリミング開口部の側壁に断面が露出している枠状のエッチングストップ層残渣を備えているものである。
ここで、絶縁膜サイドウォールのゲート電極側面に直交する方向の寸法は、その方向で最も寸法が大きい絶縁膜サイドウォール底部の寸法である。
本発明の半導体装置において、上記絶縁膜サイドウォール及び上記サイドウォール用絶縁膜の材料はシリコン酸化膜である例を挙げることができる。
また、上記抵抗素子及び上記エッチングストップ層残渣は金属膜からなる例を挙げることができる。
また、上記抵抗素子及び上記エッチングストップ層残渣はポリシリコン又はアモルファスシリコンからなる例を挙げることができる。
さらに、上記エッチングストップ層残渣はノンドープのポリシリコン又はアモルファスシリコンからなるようにしてもよい。
また、上記ゲート電極及び上記トリミングヒューズは同じ導電性材料からなる例を挙げることができる。
また、検出すべき電圧を分割して分割電圧を供給するための分割抵抗と、基準電圧を供給するための基準電圧源と、上記分割抵抗からの分割電圧と上記基準電圧源からの基準電圧を比較するための比較回路を備えたアナログ回路を備え、比較回路は複数のＭＯＳトランジスタを備え、分割抵抗を構成する抵抗回路は抵抗値調整用のトリミングヒューズ及び抵抗素子を備え、少なくとも１つの上記ＭＯＳトランジスタ、上記トリミングヒューズ及び上記抵抗素子として、本発明の半導体装置を構成する上記ＭＯＳトランジスタ、上記トリミングヒューズ及び上記抵抗素子を備え、さらに本発明の半導体装置を構成する上記サイドウォール用絶縁膜及び上記エッチングストップ層残渣を備えているようにしてもよい。
本発明の半導体装置の製造方法では、半導体基板上にゲート電極とトリミングヒューズを形成する工程（Ａ）、サイドウォール用絶縁膜を形成する工程（Ｂ）、サイドウォール用絶縁膜上にエッチングストップ層及び抵抗素子を形成する工程（Ｃ）、少なくともエッチングストップ層及び抵抗素子をマスクパターンで覆った状態でサイドウォール用絶縁膜に対してエッチバック処理を施してゲート電極側面に隣接して絶縁膜サイドウォールを形成する工程（Ｄ）、半導体基板上全面に層間絶縁膜を形成する工程及び層間絶縁膜上に上層配線層を形成する工程を１回以上行ない、その後パッシベーション膜を形成する工程（Ｅ）、エッチングストップ層を用いてトリミング開口部形成予定領域のパッシベーション膜及び層間絶縁膜を除去する工程（Ｆ）、トリミング開口部形成予定領域のエッチングストップ層を除去してトリミング開口部を形成する工程（Ｇ）をその順に含むようにした。
本発明の半導体装置では、抵抗素子はゲート電極及びトリミングヒューズとは別途形成された導電性材料からなるものであって半導体基板上に少なくともサイドウォール用絶縁膜を介して形成されており、トリミング開口部におけるトリミングヒューズ上の絶縁膜はサイドウォール用絶縁膜であり、絶縁膜サイドウォールはサイドウォール用絶縁膜に対してエッチバック処理が施されて形成されたものであってゲート電極側面に直交する方向の寸法がサイドウォール用絶縁膜と同じであり、トリミング開口部の周囲に、サイドウォール用絶縁膜上に形成され、抵抗素子と同じ材料からなり、かつトリミング開口部の側壁に断面が露出している枠状のエッチングストップ層残渣を備えているようにした。
このように、本発明の半導体装置及び製造方法では、エッチングストップ層残渣及びエッチングストップ層については抵抗素子と同じ導電性材料を用い、トリミングヒューズ上の絶縁膜としてサイドウォール用絶縁膜を用いるようにしたので、エッチングストップ層及びトリミング開口部におけるトリミングヒューズ上の絶縁膜について専用の膜を形成する工程は必要ない。さらに、エッチングストップ層及びその残渣を構成する導電性材料は絶縁膜とはエッチング選択比を大きくすることができるので、トリミングヒューズ上の絶縁膜の残膜厚を安定して精度よく残すことができる。
そして、トリミングヒューズ上の絶縁膜厚を安定して精度よく形成することにより、レーザー光線の出力値を必要以上に増加させることなく、より短時間で、より安定した信頼性の高いレーザートリミング処理が可能となる。
本発明の半導体装置の製造方法において、サイドウォール用絶縁膜はシリコン酸化膜であるようにし、
本発明の半導体装置において、絶縁膜サイドウォール及びサイドウォール用絶縁膜の材料はシリコン酸化膜であるようにすれば、
サイドウォール用絶縁膜として緻密なシリコン窒化膜を用いる場合に比べてトリミング開口部に露出しているサイドウォール用絶縁膜表面におけるレーザー光反射を低減することができる。
本発明の半導体装置の製造方法において、工程（Ｅ）と（Ｆ）の間に、上層配線上の所定位置のパッシベーション膜を除去してパッド開口部を形成する工程を含み、パッド開口部をマスクパターンで覆った状態で工程（Ｆ）でのパッシベーション膜及び層間絶縁膜の除去及び工程（Ｇ）でのエッチングストップ層の除去を行なうようにすれば、
工程（Ｆ）及び（Ｇ）でトリミング開口部を形成する際にパッド開口部内にエッチング生成物、例えばパッド開口部が露出している場合のメタル反応生成物がエッチングストップ層の上面に付着してエッチングストップ層に対するエッチング時の障壁となるのを防止することができる。さらに、パッド開口部内の電極パッドがエッチングされるのを防止することができ、電極パッドにおける良好な電気的接続を実現できる。
本発明の半導体装置の製造方法において、工程（Ｃ）で、導電性材料としてノンドープのポリシリコン又はアモルファスシリコンからなるノンドープシリコン膜を形成し、マスクパターンによって少なくともトリミング開口部形成予定領域を覆い、抵抗素子形成予定領域を露出させた状態でイオン注入法によりノンドープ膜に不純物イオンを注入してドープシリコン膜を形成し、ノンドープ膜及びドープポリシリコン膜からなる導電膜をパターニングしてエッチングストップ層及び抵抗素子を形成するようにすれば、工程（Ｇ）でトリミング開口部形成予定領域におけるエッチングストップ層を除去する際に、トリミング開口部形成予定領域のエッチングストップ層としてドープポリシリコン膜が形成されている場合に比べて、エッチングストップ層と、及びサイドウォール絶縁膜及びエッチングストップ層上層の絶縁膜とのエッチング選択比を大きくすることができる。
本発明の半導体装置においてエッチングストップ層残渣がノンドープのポリシリコン又はアモルファスシリコンからなる場合も同じ効果が得られる。
本発明の半導体装置の製造方法において、工程（Ｇ）でエッチングストップ層の除去を２段階のドライエッチングによって行ない、第２段階におけるエッチングストップ層とサイドウォール用絶縁膜のエッチング選択比を第１段階に比べて大きくして行なうようにすれば、上記第２段階でエッチングストップ層に対してオーバーエッチングする際にサイドウォール用絶縁膜が除去される厚みを低減することができる。
本発明の半導体装置の製造方法において、上記工程（Ｃ）で形成する上記導電性材料は金属膜であり、
本発明の半導体装置において、抵抗素子及びエッチングストップ層残渣は金属膜からなるようにすれば、
抵抗素子及びエッチングストップ層の導電性材料としてシリコン膜を用いる場合に比べてサイドウォール用絶縁膜とのエッチング選択比をさらに大きくすることができ、トリミング開口部内でサイドウォール用絶縁膜が除去される厚みを低減することができる。
本発明の半導体装置の製造方法において、工程（Ａ）でゲート電極及びトリミングヒューズは同じ導電性材料で形成するようにし、
本発明の半導体装置において、ゲート電極及びトリミングヒューズは同じ導電性材料からなるようにすれば、
ゲート電極とトリミングヒューズを別々の工程で形成する場合に比べて製造工程数を少なくすることができる。
本発明の半導体装置の製造方法において、工程（Ｃ）でエッチングストップ層及び抵抗素子の形成領域を画定するためのマスクパターンとしてゲート電極上及びその周囲を覆ってないものを形成し、そのマスクパターンを用いてエッチングストップ層及び抵抗素子を形成した後そのマスクパターンを除去せず、工程（Ｄ）でそのマスクパターンを用いて絶縁膜サイドウォールを形成するようにすれば、エッチングストップ層及び抵抗素子を形成するためのマスクパターンと絶縁膜サイドウォールを形成するためのマスクパターンを別々に形成する場合に比べてマスクパターンの形成工程を減らすことができる。
本発明の半導体装置において、検出すべき電圧を分割して分割電圧を供給するための分割抵抗と、基準電圧を供給するための基準電圧源と、分割抵抗からの分割電圧と基準電圧源からの基準電圧を比較するための比較回路を備えたアナログ回路を備え、比較回路は複数のＭＯＳトランジスタを備え、分割抵抗を構成する抵抗回路は抵抗値調整用のトリミングヒューズ及び抵抗素子を備え、少なくとも１つのＭＯＳトランジスタ、トリミングヒューズ及び抵抗素子として、本発明の半導体装置を構成するＭＯＳトランジスタ、トリミングヒューズ及び抵抗素子を備え、さらに本発明の半導体装置を構成するサイドウォール用絶縁膜及びエッチングストップ層残渣を備えているようにすれば、本発明の半導体装置ではトリミングヒューズ上の絶縁膜の残膜厚を安定して精度よく残すことができるので、レーザートリミング処理による確実なトリミングヒューズの切断をもって分割抵抗の抵抗値調整を行なうことができる。
図１は半導体装置の一実施例を示す図であり、（Ａ）は垂直断面図、（Ｂ）はトリミングヒューズ近傍の平面図である。（Ｂ）では層間絶縁膜及びパッシベーション膜の図示は省略している。ここでは本発明を１層メタル配線構造の半導体装置に適用した例を示す。図１を参照してこの実施例を説明する。
半導体基板１表面に、素子領域を分離するフィールド酸化膜３が形成されている。ＭＯＳトランジスタ領域の半導体基板１表面にＭＯＳトランジスタを構成するＬＤＤ（Lightly Doped Drain）構造のソース拡散層及びドレイン拡散層５，５が形成されている。ソース拡散層及びドレイン拡散層５，５間の半導体基板１のチャネル領域上にゲート酸化膜７を介してゲート電極９が形成されている。ゲート電極９は、例えば膜厚が２５０ｎｍ（ナノメートル）のポリシリコン膜９ａとポリシリコン膜９ａに形成された膜厚が８０ｎｍのタングステンシリサイド９ｂによって形成されている。
ゲート電極９の側面に隣接して絶縁膜サイドウォール１１ａが形成されている。絶縁膜サイドウォール１１ａは後述するサイドウォール用絶縁膜１１ｂに対してエッチバック処理が施されて形成されたものである。ゲート電極９の側面に直交する方向の寸法Ｗはサイドウォール用絶縁膜１１ｂと同じであり、例えば１５０ｎｍである。
フィールド酸化膜３上にトリミングヒューズ１３が形成されている。トリミングヒューズ１３は、例えばゲート電極９と同じ材料からなり、膜厚が２５０ｎｍのポリシリコン膜１３ａとポリシリコン膜１３ａに形成された膜厚が８０ｎｍのタングステンシリサイド１３ｂによって形成されている。
後述するトリミング開口部２５及びその周囲に対応してトリミングヒューズ１３上及びフィールド酸化膜３上にサイドウォール用絶縁膜１１ｂが形成されている。サイドウォール用絶縁膜１１ｂは絶縁膜サイドウォール１１ａを形成するために形成されたものであり、例えば膜厚Ｔが１５０ｎｍのシリコン酸化膜によって形成されている。
サイドウォール用絶縁膜１１ｂ上に、後述するトリミング開口部２５の側壁に断面が露出している枠状のエッチングストップ層残渣１５ａを備えている。エッチングストップ層残渣１５ａはゲート電極９及びトリミングヒューズ１３とは別途形成された導電性材料からなるものであって後述する抵抗素子１５ｃと同じ材料からなり、例えば膜厚が１２０ｎｍのドープポリシリコン膜によって形成されている。サイドウォール用絶縁膜１１ｂとエッチングストップ層残渣１５ａは外周の平面形状が同じである。
トリミングヒューズ１３とは異なる領域でフィールド酸化膜３上にサイドウォール用絶縁膜１１ｃを介して抵抗素子１５ｃが形成されている。抵抗素子１５ｃはエッチングストップ層残渣１５ａと同じ材料からなり、例えば膜厚が１２０ｎｍで、抵抗値調整用の不純物イオンが導入されたドープポリシリコン膜によって形成されている。一般に、シリコン膜からなる抵抗素子では抵抗値調整用の不純物イオンが導入されている高抵抗部の両端にオーミックコンタクト用の低抵抗部が形成されている。図面では、抵抗素子の高抵抗部の断面を図示している。
サイドウォール用絶縁膜１１ｃはサイドウォール用絶縁膜１１ｂと同一工程で形成されたものであり、サイドウォール用絶縁膜１１ｂと同じく例えば１５０ｎｍのシリコン酸化膜によって形成されている。
フィールド酸化膜３上及び素子領域上に層間絶縁膜１７が形成されている。層間絶縁膜１７は例えば膜厚が８００ｎｍのＢＰＳＧ膜によって形成されている。
層間絶縁膜１７に、ソース拡散層及びドレイン拡散層５，５、ゲート電極９、トリミングヒューズ１３及び抵抗素子１５ｃに対応して接続孔が形成されている。図１ではソース拡散層及びドレイン拡散層５，５に対応する接続孔のみ図示している。接続孔及び内層間絶縁膜１７上に同一配線層からなるメタル配線層１９ａ及び電極パッド１９ｂ（上層配線層）が形成されている。
層間絶縁膜１７上にメタル配線層１９ａ及び電極パッド１９ｂを覆ってパッシベーション膜２１が形成されている。例えば、パッシベーション膜２１は下層側が膜厚２００ｎｍのシリコン酸化膜２１ａ、上層側が膜厚１０００ｎｍのシリコン窒化膜２１ｂの積層膜によって形成されている。
電極パッド１９ｂのパッシベーション膜２１に開口部が形成されてパッド開口部２３が形成されている。
トリミングヒューズ１３上のパッシベーション膜２１、層間絶縁膜１７及びエッチングストップ層に開口部が形成されてトリミング開口部２５が形成されている。上述したように、トリミング開口部２５の側壁にエッチングストップ層残渣１５ａの断面が露出している。
図２から図４は図１に示した半導体装置の製造工程の一例を製造方法の一実施例として説明するための工程断面図である。図５はその製造工程の工程（３−１）でのトリミングヒューズ近傍の平面図である。図６はその製造工程の工程（４−１）でのトリミングヒューズ近傍の平面図である。図２から図６のかっこ数字は以下に説明する製造工程に対応している。
図１から図６を参照してこの実施例を説明する。
（１−１）例えばＬＯＣＯＳ（local oxidation of silicon）法により、半導体基板１表面に、素子領域を分離するためのフィールド酸化膜３を形成する。ＭＯＳトランジスタ領域の半導体基板１表面にゲート酸化膜７を形成する。半導体基板１上全面に例えば２５０ｎｍの膜厚でポリシリコン膜を形成し、さらにポリシリコン膜表面に例えば８０ｎｍの膜厚でタングステンシリサイドを形成する。タングステンシリサイド及びポリシリコン膜をパターニングして、ポリシリコン膜９ａ及びタングステンシリサイド９ｂの積層構造からなるゲート電極９と、ポリシリコン膜１３ａ及びタングステンシリサイド１３ｂの積層構造からなるトリミングヒューズ１３を形成する。イオン注入法により、ゲート電極９をマスクにしてＭＯＳトランジスタ領域のシリコン基板１に不純物イオンを注入して低濃度拡散層５ａ，５ａを形成する。
（２−１）ゲート電極９側面に形成するためのＬＤＤサイドウォール用として、例えばＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法により、８００℃の温度条件で、半導体基板１上全面にシリコン酸化膜からなるサイドウォール用絶縁膜１１を１５０ｎｍの膜厚に形成する。ＣＶＤ法により、サイドウォール用絶縁膜１１上に例えばノンドープポリシリコン膜を１２０ｎｍの膜厚に形成する。イオン注入法により、そのポリシリコン膜に例えば注入種がＢＦ2、注入エネルギーが３０ＫｅＶ、ドーズ量が３.５×１０15ｃｍ-2の条件で、抵抗素子の抵抗値調整用の不純物イオンを注入してドープポリシリコン膜１５を形成する。ここで、ＣＶＤ法によってドープポリシリコン膜１５を形成するようにしてもよい。
（３−１）周知の写真製版技術により、抵抗素子形成予定領域及びトリミングヒューズ１３上のエッチングストップ層形成予定領域を覆い、ゲート電極９上及びその周囲に開口部をもつレジストパターン（マスクパターン）２７を形成する。図５にも示すように、トリミングヒューズ１３近傍において、レジストパターン２７はトリミング開口部２５の形成領域及びその周囲を覆っている。
（４−１）周知のエッチング技術により、レジストパターン２７をマスクにして、ドープポリシリコン膜１５をエッチングし、続いてサイドウォール用絶縁膜１１に対してエッチバック処理を施して、ゲート電極９側面に隣接して絶縁膜サイドウォール１１ａを形成する。その後、レジストパターン２７を除去する。このエッチング処理により、トリミング開口部２５の形成予定領域及びその周囲に対応してトリミングヒューズ１３上及びフィールド酸化膜３上にサイドウォール用絶縁膜１１ｂ及びエッチングストップ層１５ｂが形成される（図６も参照。）。さらに、フィールド酸化膜３上に抵抗素子１５ｃ及びサイドウォール用絶縁膜１１ｃが形成される。
（５−１）少なくとも抵抗素子１５ｃの高抵抗部となる部分をレジストパターンにより覆った状態で、イオン注入法により、ＭＯＳトランジスタ領域のシリコン基板１にゲート電極９及び絶縁膜サイドウォール１１ａをマスクにして不純物イオンを注入して高濃度拡散層を形成してＬＤＤ構造のソース拡散層及びドレイン拡散層５，５を形成する。通常、このイオン注入処理において抵抗素子１５ｃの図示しない部分で抵抗素子の高抵抗部の両端にも不純物イオンが注入されて低抵抗部が形成される。なお、エッチングストップ層１５ｂに不純物イオンが注入されるとエッチングストップ層１５ｂとサイドウォール用絶縁膜１１ｂ及び後述する層間絶縁膜１７のエッチング選択比が小さくなるので、エッチングストップ層１５ｂもレジストパターンで覆っておくことが好ましい。ただし、エッチングストップ層１５ｂに不純物イオンが高濃度に注入されてもエッチングストップ層１５ｂとサイドウォール用絶縁膜１１ｂのエッチング選択比を十分に得ることができるので、このイオン注入処理でエッチングストップ層１５ｂに不純物イオンが注入されてもよい。この実施例ではエッチングストップ層１５ｂもレジストパターンで覆ってエッチングストップ層１５ｂに不純物イオンが注入されないようにした。
ＣＶＤ法により、半導体基板１上全面に例えばＢＰＳＧ（Boro-Phospho Silicate glass）膜からなる層間絶縁膜１７を８００ｎｍの膜厚に形成する。周知の写真製版技術及びエッチング技術により、層間絶縁膜１７にソース拡散層及びドレイン拡散層５，５、ゲート電極９、トリミングヒューズ１３及び抵抗素子１５ｃに対応して接続孔を形成する。図３及び図４ではソース拡散層及びドレイン拡散層５，５に対応する接続孔のみ図示している。接続孔内及び層間絶縁膜１７上の所定の位置にメタル配線層１９ａ及び電極パッド１９ｂを形成する。層間絶縁膜１７上にメタル配線層１９ａ及び電極パッド１９ｂを覆って、下層がシリコン酸化膜２１ａ、上層がシリコン窒化膜２１ｂの積層膜からなるパッシベーション膜２１を最終保護膜として形成する。
（６−１）周知の写真製版技術により、電極パッド１９ｂのパッド開口部形成予定領域に対応して開口部をもつレジストパターン２９をパッシベーション膜２１上に形成する。周知のエッチング技術により、レジストパターン２９をマスクにして電極パッド１９ｂ上のパッシベーション膜２１を除去してパッド開口部２３を形成する。
（７−１）レジストパターン２９を除去する。周知の写真製版技術により、トリミング開口部形成予定領域に開口部をもつレジストパターン３１をパッシベーション膜２１上に形成する。レジストパターン３１はパッド開口部２３を覆っている。
（８−１）例えば、磁場アシストを用いたリアクティブイオンエッチング装置を用い、ＲＦパワーが１７００Ｗ（ワット）、ＣＯ：１５５ｓｃｃｍ、ＣＨＦ3：４５ｓｃｃｍ、Ｏ2：６ｓｃｃｍの混合ガス、圧力が４０ｍＴｏｒｒ（ミリトル）の条件でレジストパターン３１をマスクにしてパッシベーション膜２１及び層間絶縁膜１７のエッチングを行ない、エッチングストップ層１５ｂにてエッチングをストップさせる。これにより、パッシベーション膜２１及び層間絶縁膜１７に開口部２５ａが形成される。このとき、エッチングストップ層１５ｂは、上方から見てトリミング開口部２５よりも大きく形成されているので、層間絶縁膜１７のエッチング時に、サイドウォール用絶縁膜１１がエッチングされることはなく、開口部２５ａの底部の全部がエッチングストップ層１５ｂでエッチストップすることとなる。また、このエッチング処理後には、開口部２５ａの底部のエッチングストップ層１５ｂ表面に、絶縁膜エッチングによって発生したＣ−Ｆ系のエッチング生成物３３がわずかに形成される。
また、上記エッチング条件でのエッチング特性は、シリコン窒化膜：約５４０ｎｍ／分、ＢＰＳＧ膜：約６００ｎｍ／分、ポリシリコン膜：約３７ｎｍ／分である。膜厚が１２０ｎｍのポリシリコン膜からなるエッチングストップ層１５ｂを全てなくすには、ＢＰＳＧ膜換算で約１９４５ｎｍものオーバーエッチングが可能である。したがって、エッチングストップ層１５ｂはエッチングストップ層として十分な役割を果たす。また、この実施例では１層メタル配線構造であるが、多層配線構造の半導体装置に本発明を適用した場合にエッチングストップ層１５ｂ上の絶縁膜厚のバラツキが大きくなったとしても、十分に対応できる。さらに、エッチングストップ層１５ｂとしてポリシリコン膜を用いているので、エッチング条件によっては、シリコン酸化膜系絶縁膜との更なる高エッチング選択比も望める。
（９−１）例えば、マイクロ波プラズマエッチング装置を用い、μ波パワーが４００Ｗ、Ｃｌ2：４５ｓｃｃｍ、ＨＢｒ：７５ｓｃｃｍ、Ｏ2：３ｓｃｃｍの混合ガス、圧力が０.５Ｐａ（パスカル）、ＲＦパワーが８０Ｗの条件で、Ｃ−Ｆ系のエッチング生成物３３及びエッチングストップ層１５ｂをエッチングする。これにより、トリミング開口部２５が形成される。トリミング開口部２５の周囲にはエッチングストップ層１５ｂからエッチングストップ層残渣１５ａが形成される。
その後、レジストパターン３１を除去する（図１を参照）。
半導体装置の電気的特性試験の際には、周知の写真製版技術により、パッシベーション膜２１上にボンディング用のパッド開口部２３及びトリミング開口部２５に開口部をもつレジストパターンを形成する。そして、試験結果に応じてトリミング開口部２５及びサイドウォール用絶縁膜１１ｂを介してトリミングヒューズ１３にレーザーを照射してトリミングヒューズ１３を切断し、レーザートリミングによる電気的特性値の調整を実施する。
上記工程（９−１）でのエッチング処理ではＣ−Ｆ系のエッチング生成物３３による影響でエッチング残渣の発生が懸念されるため、より高パワー、ここではＲＦパワーを８０Ｗにすることにより、エッチング生成物３３に起因するエッチング残渣の発生防止に対応している。ここで、本エッチング条件でのエッチング特性は、ポリシリコン膜：約３００ｎｍ／分、シリコン酸化膜：約３５ｎｍ／分である。例えば、膜厚が１２０ｎｍのポリシリコン膜からなるエッチングストップ層１５ｂを１００％だけオーバーエッチングしたとしても、シリコン酸化膜からなるサイドウォール用絶縁膜１１ｂの膜減りは約１４ｎｍしかなく、サイドウォール用絶縁膜１１ｂの形成膜厚（１５０ｎｍ）の約１割にしか相当しない。したがって、トリミングヒューズ１３上のサイドウォール用絶縁膜１１ｂはわずかに膜減りする程度であり、精度がよく安定した残膜厚を得ることができる。また、１層メタル配線構造であっても多層メタル配線構造であってもエッチングストップ層１５ｂのエッチング除去以降の処理は同じであるため、多層メタル配線構造であっても同じ効果を得ることができる。
エッチングストップ層１５ｂに対する上記エッチング条件は、Ｃ−Ｆ系のエッチング生成物３３の影響対策のため、より高パワー条件を用いており、結果として、サイドウォール用絶縁膜１１ｂの膜減りが多少発生する。
そこで、エッチングストップ層１５ｂに対するエッチング処理を２段階にしてもよい。例えば、第１段階は上記エッチング条件で行ない、第２段階、例えばオーバーエッチ時にはエッチング条件をシリコン酸化膜のエッチングレートが減少するような条件、例えばＲＦパワーを２０Ｗに変えることにより、シリコン酸化膜のエッチングレートが約１／１０に抑制され、サイドウォール用絶縁膜１１ｂの膜減りを抑制することができる。これにより、さらに精度がよく安定した残膜厚を得ることが可能となる。
なお、第１段階から第２段階に切り替えるタイミングはオーバーエッチ時に限定されるものではなく、例えば第１段階によってサイドウォール用絶縁膜１１ｂを９０％だけエッチングした後に第２段階に切り替えるなど、第１段階から第２段階に切り替えるタイミングは任意である。
また、上記工程（６−１）から（９−１）で、ボンディング用の電極パッドの開口１１ｂとトリミング開口部２５を別々に形成しているのは、トリミング開口部２５の形成時にＣｌ2ガスを用いてエッチングストップ層１５ｂをエッチングしているため、電極パッド１９ｂが露出していると電極パッド１９ｂをエッチングしてしまうからである。また、電極パッド１９ｂからのメタル反応生成物がエッチングストップ層１５ｂの上面に付着し、エッチングストップ層１５ｂをエッチングする際の障壁となるのを防ぐ目的もある。
図７は半導体装置の他の実施例を示す図であり、（Ａ）は垂直断面図、（Ｂ）はトリミングヒューズ近傍の平面図である。（Ｂ）では層間絶縁膜及びパッシベーション膜の図示は省略している。ここでは本発明を１層メタル配線構造の半導体装置に適用した例を示す。図７と同じ部分には同じ符号を付し、それらの部分の説明は省略する。図７を参照してこの実施例を説明する。
この実施例が図１に示した実施例と異なる点は、トリミングヒューズ１３上のサイドウォール用絶縁膜１１ｂ上に形成されているエッチングストップ層残渣１５ｄがノンドープポリシリコン膜によって形成されている点である。エッチングストップ層残渣１５ｄはトリミング開口部２５の周囲に枠状に形成され、その断面がトリミング開口部２５の側壁に露出している。エッチングストップ層残渣１５ｄの膜厚は例えば１２０ｎｍである。
エッチングストップ層残渣１５ｄと抵抗素子１５ｃは同一のノンドープポリシリコン膜から形成されたものである。抵抗素子１５ｃは、エッチングストップ層残渣１５ｄ及びトリミング開口部２５の形成予定領域をレジストパターンで覆った状態でノンドープポリシリコン膜に抵抗値調整用の不純物イオンが導入され、その後、ポリシリコン膜がパターニングされて形成されたものである。
図８から図１０は図７に示した半導体装置の製造工程の一例を製造方法の他の実施例として説明するための工程断面図である。図１１はその製造工程の工程（２−２）でのトリミングヒューズ近傍の平面図である。図１２はその製造工程の工程（３−２）でのトリミングヒューズ近傍の平面図である。図１３はその製造工程の工程（４−２）でのトリミングヒューズ近傍の平面図である。図８から図１３のかっこ数字は以下に説明する製造工程に対応している。
図７から図１３を参照してこの実施例を説明する。
（１−２）図２を参照して説明した上記工程（１−１）と同じ工程により、半導体基板１に、フィールド酸化膜３、低濃度拡散層５ａ，５ａゲート酸化膜７ポリシリコン膜９ａ及びタングステンシリサイド９ｂの積層構造からなるゲート電極９、ポリシリコン膜１３ａ及びタングステンシリサイド１３ｂの積層構造からなるトリミングヒューズ１３、ならびに低濃度拡散層５ａ，５ａを形成する。
（２−２）図２を参照して説明した上記工程（２−１）でのサイドウォール用絶縁膜１１形成工程とノンドープポリシリコン膜形成工程と同じ工程により、サイドウォール用絶縁膜１１を形成し、サイドウォール用絶縁膜１１上にノンドープポリシリコン膜を１２０ｎｍの膜厚に形成する。ノンドープポリシリコン膜上に、トリミング開口部２５形成予定領域を含むエッチングストップ層１５ｆの形成予定領域及びその周囲を覆うレジストパターン３５を形成する（図１１も参照）。イオン注入法により、レジストパターン３５をマスクにして、ノンドープポリシリコン膜に例えば注入種がＢＦ2、注入エネルギーが３０ＫｅＶ、ドーズ量が３.５×１０15ｃｍ-2の条件で、抵抗素子の抵抗値調整用の不純物イオンを注入してドープポリシリコン膜１５を形成し、レジストパターン３５下にノンドープポリシリコン膜１５ｅを形成する。
（３−２）レジストパターン３５を除去する。周知の写真製版技術により、抵抗素子形成予定領域及びトリミングヒューズ１３上のエッチングストップ層形成予定領域を覆い、ゲート電極９上及びその周囲に開口部をもつレジストパターン２７を形成する。図１２にも示すように、トリミングヒューズ１３近傍において、レジストパターン２７はトリミング開口部２５の形成領域及びその周囲を覆ってノンドープポリシリコン膜１５ｅ上に形成されている。
（４−２）周知のエッチング技術により、レジストパターン２７をマスクにして、ドープポリシリコン膜１５及びノンドープポリシリコン膜１５ｅをエッチングし、続いてサイドウォール用絶縁膜１１に対してエッチバック処理を施して、ゲート電極９側面に隣接して絶縁膜サイドウォール１１ａを形成する。その後、レジストパターン２７を除去する。このエッチング処理により、トリミング開口部２５の形成予定領域及びその周囲に対応してトリミングヒューズ１３上及びフィールド酸化膜３上にサイドウォール用絶縁膜１１ｂと、ノンドープポリシリコン膜からなるエッチングストップ層１５ｆが形成される（図１３も参照。）。さらに、フィールド酸化膜３上に抵抗素子１５ｃ及びサイドウォール用絶縁膜１１ｃが形成される。
（５−２）図３を参照して説明した上記工程（５−１）と同じ工程により、ソース拡散層及びドレイン拡散層５，５、層間絶縁膜１７、接続孔、メタル配線層１９ａ及び電極パッド１９ｂ、ならびにシリコン酸化膜２１ａ及びシリコン窒化膜２１ｂの積層膜からなるパッシベーション膜２１を形成する。ただし、ソース拡散層及びドレイン拡散層５，５を形成するためのイオン注入処理時にエッチングストップ層１５ｆには不純物イオンは注入されない。
（６−２）図３を参照して説明した上記工程（６−１）と同じ工程により、レジストパターン２９を形成し、電極パッド１９ｂ上のパッシベーション膜２１にパッド開口部２３を形成する。
（７−２）図４を参照して説明した上記工程（７−１）と同じ工程により、レジストパターン２９を除去し、トリミング開口部形成予定領域に開口部をもつレジストパターン３１をパッシベーション膜２１上に形成する。
（８−２）図４を参照して説明した上記工程（８−１）と同じ条件で、レジストパターン３１をマスクにしてパッシベーション膜２１及び層間絶縁膜１７のエッチングを行ない、エッチングストップ層１５ｆにてエッチングをストップさせる。これにより、パッシベーション膜２１及び層間絶縁膜１７に開口部２５ａが形成される。開口部２５ａの底部のエッチングストップ層１５ｆ表面に、絶縁膜エッチングによって発生したＣ−Ｆ系のエッチング生成物３３がわずかに形成される。ここで、エッチングストップ層１５ｆは上方から見てトリミング開口部２５よりも大きく形成されているので、開口部２５ａの底部の全部がエッチングストップ層１５ｆでエッチストップすることとなる。
また、上記エッチング条件でのエッチング特性は、シリコン窒化膜：約５４０ｎｍ／分、ＢＰＳＧ膜：約６００ｎｍ／分、ノンドープポリシリコン膜：約３７ｎｍ／分である。膜厚が１２０ｎｍのポリシリコン膜からなるエッチングストップ層１５ｆを全てなくすには、ＢＰＳＧ膜換算で約１９４５ｎｍものオーバーエッチングが可能であり、シリコン酸化膜系絶縁膜に対して、ドープポリシリコン膜を用いたエッチングストップ層１５ｂよりも高いエッチング選択比を得ることができる。エッチング条件によっては、更なる高エッチング選択比も望める。
（９−２）例えば、マイクロ波プラズマエッチング装置を用い、μ波パワーが４００Ｗ、Ｃｌ2：４５ｓｃｃｍ、ＨＢｒ：７５ｓｃｃｍ、Ｏ2：３ｓｃｃｍの混合ガス、圧力が０.５Ｐａ、ＲＦパワーが８０Ｗの条件で、Ｃ−Ｆ系のエッチング生成物３３及びエッチングストップ層１５ｆをエッチングする。これにより、トリミング開口部２５が形成される。トリミング開口部２５の周囲にはエッチングストップ層１５ｆからエッチングストップ層残渣１５ｄが形成される。
その後、レジストパターン３１を除去する（図７を参照）。
上記工程（９−２）におけるエッチング処理条件でのエッチング特性は、ノンドープポリシリコン膜：約３００ｎｍ／分、シリコン酸化膜：約３５ｎｍ／分である。例えば、膜厚が１２０ｎｍのノンドープポリシリコン膜からなるエッチングストップ層１５ｆを１００％だけオーバーエッチングしたとしても、シリコン酸化膜からなるサイドウォール用絶縁膜１１ｂの膜減りは約１４ｎｍしかない。したがって、ドープポリシリコン膜を用いたエッチングストップ層１５ｂを用いた場合よりも、さらに精度がよく安定した残膜厚を得ることができる。
また、上記工程（９−２）におけるエッチング処理においても、上述した２段階のエッチング処理を用いてもよい。
また、上記製造方法の実施例では、上記工程（２−２）でエッチングストップ層１５ｆの形成予定領域及びその周囲に対応してノンドープポリシリコン膜１５ｅを形成している。そして、上記工程（３−２）及び（３−３）で全体がノンドープポリシリコン膜のエッチングストップ層１５ｆを形成している。しかし、本発明はこれに限定されるものではなく、上記工程（２−２）で少なくともトリミング開口部２５形成予定領域に不純物が注入されないようにしてノンドープポリシリコン膜を形成し、上記工程（３−２）及び（３−３）で少なくともトリミング開口部２５形成予定領域にノンドープポリシリコン膜で周囲部がドープポリシリコン膜からなるエッチングストップ層を形成するようにしてもよい。ただし、マスクアライメントズレを考慮して、トリミング開口部２５形成予定領域の周囲部に対応するエッチングストップ層部分もノンドープポリシリコン膜であることが好ましい。
図１４は半導体装置のさらに他の実施例を示す図であり、（Ａ）は垂直断面図、（Ｂ）はトリミングヒューズ近傍の平面図である。（Ｂ）では層間絶縁膜及びパッシベーション膜の図示は省略している。ここでは本発明を１層メタル配線構造の半導体装置に適用した例を示す。図７と同じ部分には同じ符号を付し、それらの部分の説明は省略する。図１４を参照してこの実施例を説明する。
この実施例が図１に示した実施例と異なる点は、トリミングヒューズ１３上のサイドウォール用絶縁膜１１ｂ上に形成されているエッチングストップ層残渣３７ａ、及びサイドウォール用絶縁膜１１ｃ上に形成されている抵抗素子３７ｃがクロムシリコン膜（金属膜）で形成されている点である。エッチングストップ層残渣３７ａはトリミング開口部２５の周囲に枠状に形成され、その断面がトリミング開口部２５の側壁に露出している。エッチングストップ層残渣３７ａと抵抗素子３７ｃは同一のクロムシリコン膜から形成されたものであり、それらの膜厚は例えば５０ｎｍである。
図１５から図１７は図１４に示した半導体装置の製造工程の一例を製造方法のさらに他の実施例として説明するための工程断面図である。図１８はその製造工程の工程（３−３）でのトリミングヒューズ近傍の平面図である。図１９はその製造工程の工程（４−３）でのトリミングヒューズ近傍の平面図である。図１５から図１９のかっこ数字は以下に説明する製造工程に対応している。
図１４から図１９を参照してこの実施例を説明する。
（１−３）図２を参照して説明した上記工程（１−１）と同じ工程により、半導体基板１に、フィールド酸化膜３、低濃度拡散層５ａ，５ａゲート酸化膜７ポリシリコン膜９ａ及びタングステンシリサイド９ｂの積層構造からなるゲート電極９、ポリシリコン膜１３ａ及びタングステンシリサイド１３ｂの積層構造からなるトリミングヒューズ１３、ならびに低濃度拡散層５ａ，５ａを形成する。
（２−３）図２を参照して説明した上記工程（２−１）でのサイドウォール用絶縁膜１１形成工程と同じ工程により、サイドウォール用絶縁膜１１を形成する。例えばアルゴンスパッタ法により、サイドウォール用絶縁膜１１上にクロムシリコン膜３７を５０ｎｍの膜厚に形成する。
（３−３）周知の写真製版技術により、抵抗素子形成予定領域及びトリミングヒューズ１３上のエッチングストップ層形成予定領域を覆い、ゲート電極９上及びその周囲に開口部をもつレジストパターン２７を形成する。図１８にも示すように、トリミングヒューズ１３近傍において、レジストパターン２７はトリミング開口部２５の形成領域及びその周囲を覆ってクロムシリコン膜３７上に形成されている。
（４−３）例えば、ＣＤＥ（Chemical Dry Etching）装置を用いて、μ波パワーが６００Ｗ、圧力が９０Ｐａ、ＣＦ4：４００ｓｃｃｍ、Ｏ2：１００ｓｃｃｍの混合ガスの条件で、レジストパターン２７をマスクにしてクロムシリコン膜３７をエッチングしてエッチングストップ層３７ｂと抵抗素子３７ｃを形成する。周知の写真製版技術により、レジストパターン２７をマスクにして、サイドウォール用絶縁膜１１に対してエッチバック処理を施して、ゲート電極９側面に隣接して絶縁膜サイドウォール１１ａを形成する。その後、レジストパターン２７を除去する。このエッチング処理により、トリミング開口部２５の形成予定領域及びその周囲に対応してトリミングヒューズ１３上及びフィールド酸化膜３上にサイドウォール用絶縁膜１１ｂと、ノンドープポリシリコン膜からなるエッチングストップ層３７ｂが形成される（図１９も参照。）。さらに、フィールド酸化膜３上に抵抗素子３７ｃ及びサイドウォール用絶縁膜１１ｃが形成される。
（５−３）図３を参照して説明した上記工程（５−１）と同じ工程により、ソース拡散層及びドレイン拡散層５，５、層間絶縁膜１７、接続孔、メタル配線層１９ａ及び電極パッド１９ｂ、ならびにシリコン酸化膜２１ａ及びシリコン窒化膜２１ｂの積層膜からなるパッシベーション膜２１を形成する。ソース拡散層及びドレイン拡散層５，５を形成するためのイオン注入処理時にエッチングストップ層３７ｂ及び抵抗素子３７ｃをレジストパターンにより覆っておいてもよいし、覆っていなくてもよい。
（６−３）図３を参照して説明した上記工程（６−１）と同じ工程により、レジストパターン２９を形成し、電極パッド１９ｂ上のパッシベーション膜２１にパッド開口部２３を形成する。
（７−３）図４を参照して説明した上記工程（７−１）と同じ工程により、レジストパターン２９を除去し、トリミング開口部形成予定領域に開口部をもつレジストパターン３１をパッシベーション膜２１上に形成する。
（８−３）図４を参照して説明した上記工程（８−１）と同じ条件で、レジストパターン３１をマスクにしてパッシベーション膜２１及び層間絶縁膜１７のエッチングを行ない、エッチングストップ層３７ｂにてエッチングをストップさせる。これにより、パッシベーション膜２１及び層間絶縁膜１７に開口部２５ａが形成される。開口部２５ａの底部のエッチングストップ層３７ｂ表面に、絶縁膜エッチングによって発生したＣ−Ｆ系のエッチング生成物３３がわずかに形成される。ここで、エッチングストップ層３７ｂは上方から見てトリミング開口部２５よりも大きく形成されているので、開口部２５ａの底部の全部がエッチングストップ層３７ｂでエッチストップすることとなる。
また、上記エッチング条件でのエッチング特性は、シリコン窒化膜：約５４０ｎｍ／分、ＢＰＳＧ膜：約６００ｎｍ／分、クロムシリコン膜：約５ｎｍ／分である。膜厚が５０ｎｍのクロムシリコン膜からなるエッチングストップ層３７ｂを全てなくすには、ＢＰＳＧ膜換算で約６０００ｎｍものオーバーエッチングが可能である。そして、シリコン酸化膜系絶縁膜に対して、ポリシリコン膜を用いたエッチングストップ層１５ｂ，１５ｆよりも高いエッチング選択比を得ることができる。エッチング条件によっては、更なる高エッチング選択比も望める。
（９−３）例えば、ＣＤＥ装置を用いて、μ波パワーが６００Ｗ、圧力が９０Ｐａ、ＣＦ4：４００ｓｃｃｍ、Ｏ2：１００ｓｃｃｍの混合ガスの条件で、Ｃ−Ｆ系のエッチング生成物３３及びエッチングストップ層３７ｂをエッチングする。これにより、トリミング開口部２５が形成される。トリミング開口部２５の周囲にはエッチングストップ層３７ｂからエッチングストップ層残渣３７ａが形成される。
その後、レジストパターン３１を除去する（図１４を参照）。
上記工程（９−３）におけるエッチング処理条件でのエッチング特性は、クロムシリコン膜：約５０ｎｍ／分、シリコン酸化膜：２〜３ｎｍ／分である。例えば、膜厚が５０ｎｍのクロムシリコン膜からなるエッチングストップ層３７ｂを１００％だけオーバーエッチングしたとしても、シリコン酸化膜からなるサイドウォール用絶縁膜１１ｂの膜減りは２〜３ｎｍである。したがって、ポリシリコン膜を用いたエッチングストップ層１５ｂ，１５ｆを用いた場合よりも、さらに精度がよく安定した残膜厚を得ることができる。
また、上記工程（９−３）におけるエッチング処理においても、上述した２段階のエッチング処理と同様にして２段階エッチング処理を行なってもよい。
次に、本発明の半導体装置を適用した定電圧発生回路及び電圧検出回路について説明する。以下に説明する定電圧発生回路の実施例及び電圧検出回路の実施例では図１を参照して説明した実施例の半導体装置を適用した。
図２０はアナログ回路である定電圧発生回路を備えた半導体装置の一実施例を示す回路図である。
直流電源５１からの電源を負荷５３に安定して供給すべく、定電圧発生回路５５が設けられている。定電圧発生回路５５は、直流電源５１が接続される入力端子（Ｖbat）５７、基準電圧発生回路（Ｖref）５９、演算増幅器（比較回路）６１、出力ドライバを構成するＰチャネルＭＯＳトランジスタ６３、分割抵抗素子Ｒ１，Ｒ２及び出力端子（Ｖout）６５を備えている。演算増幅器６１は図１に示したＬＤＤ構造のＭＯＳトランジスタを少なくとも１つ備えている。
定電圧発生回路５５の演算増幅器６１では、出力端子がＰチャネルＭＯＳトランジスタ６３のゲート電極に接続され、反転入力端子（−）に基準電圧発生回路５９から基準電圧Ｖrefが印加され、非反転入力端子（＋）に出力電圧Ｖoutを抵抗素子Ｒ１とＲ２で分割した電圧が印加され、抵抗素子Ｒ１，Ｒ２の分割電圧が基準電圧Ｖrefに等しくなるように制御される。
図２１は、アナログ回路である電圧検出回路を備えた半導体装置の一実施例を示す回路図である。
電圧検出回路６７において、６１は演算増幅器で、その反転入力端子（−）に基準電圧発生回路５９が接続され、基準電圧Ｖrefが印加される。入力端子（Ｖsens）６９から入力される測定すべき端子の電圧が分割抵抗素子Ｒ１とＲ２によって分割されて演算増幅器６１の非反転入力端子（＋）に入力される。演算増幅器６１の出力は出力端子（Ｖout）７１を介して外部に出力される。演算増幅器６１は図１に示したＬＤＤ構造のＭＯＳトランジスタを少なくとも１つ備えている。
電圧検出回路６７では、測定すべき端子の電圧が高く、分割抵抗素子Ｒ１とＲ２により分割された電圧が基準電圧Ｖrefよりも高いときは演算増幅器６１の出力がＨレベルを維持し、測定すべき端子の電圧が降下してきて分割抵抗素子Ｒ１とＲ２により分割された電圧が基準電圧Ｖref以下になってくると演算増幅器６１の出力がＬレベルになる。
一般に、図２０に示した定電圧発生回路や図２１に示した電圧検出回路では、製造プロセスのバラツキに起因して基準電圧発生回路からの基準電圧Ｖrefが変動するので、その変動に対応すべく、分割抵抗素子としてトリミングヒューズの切断により抵抗値を調整可能な抵抗回路（分割抵抗回路と称す）を用いて、分割抵抗素子の抵抗値を調整している。
図２２は、分割抵抗回路の一例を示す回路図である。図２３及び図２４は、その分割抵抗回路のレイアウト例を示すレイアウト図であり、図２３はトリミングヒューズ部分のレイアウト例を示し、図２４は抵抗素子部分のレイアウト例を示す。
図２２に示すように、抵抗素子Ｒbottom、ｍ＋１個（ｍは正の整数）の抵抗素子ＲＴ０，ＲＴ１，…，ＲＴｍ、抵抗素子Ｒtopが直列に接続されている。抵抗素子ＲＴ０，ＲＴ１，…，ＲＴｍには、各抵抗素子に対応してトリミングヒューズＲＬ０，ＲＬ１，…，ＲＬｍが並列に接続されている。
抵抗素子ＲＴ０，ＲＴ１，…，ＲＴｍの値は抵抗素子Ｒbottom側から順に二進数的に増加するよう設定されている。すなわち、抵抗素子ＲＴｎの抵抗値は、抵抗素子ＲＴ０の抵抗値を単位値とし、その単位値の２n倍（ｎは正の整数）である。抵抗素子
図２３に示すように、トリミングヒューズＲＬ０，ＲＬ１，…，ＲＬｍは、例えばシート抵抗が２０Ω〜４０Ωのポリシリコンパターンにより形成されている。トリミングヒューズＲＬ０，ＲＬ１，…，ＲＬｍとしては図１にしめしたトリミングヒューズ１３が適用される。トリミングヒューズ１３上にサイドウォール用絶縁膜を介してエッチングストップ層残渣１５ａが形成されている。
例えば、図２４に示すように、ポリシリコン膜からなる抵抗素子１５ｃを用い、抵抗素子ＲＴ０を１本の抵抗素子１５ｃを単位抵抗とし、抵抗素子ＲＴｎを２n本の抵抗素子１５ｃにより構成する。
図２３及び図２４において、符号Ａ−Ａ間、符号Ｂ−Ｂ間、符号Ｃ−Ｃ間、符号Ｄ−Ｄ、符号Ｅ−Ｅ、符号Ｆ−Ｆ及び符号Ｇ−Ｇ間はそれぞれメタル配線層１９ａにより電気的に接続されている。
このように、抵抗素子の比の精度が重視される分割抵抗回路では、製造工程での作り込み精度を上げるために、一対の抵抗素子及びトリミングヒューズからなる単位抵抗素子が直列に接続されて梯子状に配置されている。
このような分割抵抗回路では、任意のトリミングヒューズＲＬ０，ＲＬ１，…，ＲＬｍをレーザービームで切断することにより、所望の直列抵抗値を得ることができる。
図２２に示した分割抵抗回路を図２０に示した定電圧発生回路の分割抵抗素子Ｒ１，Ｒ２に適用する場合、例えば抵抗素子Ｒbottom端を接地し、抵抗素子Ｒtop端をＰチャネルＭＯＳトランジスタ６３のドレインに接続する。さらに、抵抗素子Ｒbottom、ＲＴ０間の端子ＮｏｄｅＬ、又は抵抗素子Ｒtop、ＲＴｍ間の端子ＮｏｄｅＭを演算増幅器６１の非反転入力端子に接続する。
また、図２２に示した分割抵抗回路を図２１に示した電圧検出回路の分割抵抗素子Ｒ１，Ｒ２に適用する場合、例えば抵抗素子Ｒbottom端を接地し、抵抗素子Ｒtop端を入力端子７７に接続する。さらに、抵抗素子Ｒbottom、ＲＴ０間の端子ＮｏｄｅＬ、又は抵抗素子Ｒtop、ＲＴｍ間の端子ＮｏｄｅＭを演算増幅器６１の非反転入力端子に接続する。
本発明の半導体装置では、トリミングヒューズ１３上の絶縁膜の残膜厚（サイドウォール用絶縁膜の膜厚）を安定して精度よく残すことができるので、レーザートリミング処理による確実なトリミングヒューズ１３の切断をもって分割抵抗の抵抗値調整を行なうことができる。これにより、図２２に示した分割抵抗回路の抵抗値調整を正確に行なうことができる。そして、図２０及び図２１に示した分割抵抗回路によって分割抵抗素子Ｒ１，Ｒ２（分割抵抗回路）の出力電圧の精度を向上させることができるので、定電圧発生回路５５の出力電圧の安定性を向上させることができ、電圧検出回路６７の電圧検出能力の精度を向上させることができる。
ただし、本発明の半導体装置が適用されるアナログ回路は定電圧発生回路及び電圧検出回路に限定されるものではなく、分割抵抗と、基準電圧源と、分割抵抗からの分割電圧と前記基準電圧源からの基準電圧を比較するための比較回路を備えたアナログ回路であって、比較回路は複数のＭＯＳトランジスタを備え、分割抵抗を構成する抵抗回路は抵抗値調整用のトリミングヒューズ及び抵抗素子を備えているものであれば、本発明を適用することができる。
また、本発明の半導体装置が適用されるのはアナログ回路に限定されるものではなく、同一半導体基板上に、絶縁膜サイドウォールをもつＭＯＳトランジスタ、トリミングヒューズ及び抵抗素子を備えトリミングヒューズ上の絶縁膜の膜厚が周囲より薄くされてレーザートリミング用のトリミング開口部が形成されている半導体装置であれば、本発明を適用することができる。
以上、本発明の実施例を説明したが、本発明は上記実施例に限定されるものではなく、寸法、形状、材料、配置、製造工程条件などは一例であり、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
例えば、上記実施例では本発明を１層メタル配線構造の半導体装置に適用しているが、本発明はこれに限定されるものではなく、２層以上のメタル配線構造の半導体装置にも適用することができる。このとき、電極パッドはいずれの層のメタル配線層であってもよい。
また、素子分離用絶縁膜はフィールド酸化膜３に限定されるものではなく、例えばＳＴＩ（shallow trench isolation）など、他の素子分離用絶縁膜であってもよい。
また、トリミングヒューズ１３及び抵抗素子３７ｃが形成される領域は必ずしも素子分離用絶縁膜上でなくてもよい。
また、ゲート電極９及びトリミングヒューズ１３は、ポリシリコン膜とタングステンシリサイドの積層構造のものに限定されるものではなく、他の導電膜によって形成されているようにしてもよい。
また、ゲート電極及びトリミングヒューズは別々の工程で形成されたものであってもよい。
また、上記実施例ではサイドウォール用絶縁膜１１としてＬＰＣＶＤ法によって形成したものを用いているが、本発明はこれに限定されるものではなく、サイドウォール用絶縁膜の材料はシリコン窒化膜や他の成膜方法によって形成されたシリコン酸化膜であってもよい。
また、エッチングストップ層１５ｂ，１５ｄは、ポリシリコン膜ではなく、アモルファスシリコンなど他のＳｉ系導電膜を用いてもよい。
また、上記製造方法の実施例ではエッチングの際のマスクパターンとしてレジストパターンを用いているが、写真製版技術及びエッチング技術によって形成した絶縁膜や導電性膜などからなるマスクパターンを用いてもよい。
また、パッド開口部と、トリミング開口部の深さ方向の一部又は全部を同時に形成してもよい。
また、上記工程（４−１）、（４−２）及び（４−３）では、ポリシリコン膜１５，１５ｅ又はクロムシリコン膜３７に対するエッチング処理とサイドウォール用絶縁膜１１に対するエッチング処理を同じレジストパターン２７を用いて行なっているが、本発明の製造方法はこれに限定されるものではなく、ポリシリコン膜１５，１５ｅ又はクロムシリコン膜３７をパターニングした後、マスクパターンを除去し、さらに別途マスクパターンを形成する工程を含んで、両エッチング処理を別々のマスクパターンを用いて行なうようにしてもよい。このとき、エッチングストップ層とその下のサイドウォール用絶縁膜は平面形状が互いに異なっていてもよい。同様に、抵抗素子とその下のサイドウォール用絶縁膜は平面形状が互いに異なっていてもよい。
半導体装置の一実施例を示す図であり、（Ａ）は垂直断面図、（Ｂ）はトリミングヒューズ近傍の平面図である。 図１に示した半導体装置の製造工程の一例である製造方法の一実施例における最初の工程を説明するための工程断面図である。 同実施例の続きの工程を説明するための工程断面図である。 同実施例のさらに続きの工程を説明するための工程断面図である。 同実施例の工程（３−１）でのトリミングヒューズ近傍の平面図である。 同実施例の工程（４−１）でのトリミングヒューズ近傍の平面図である。 半導体装置の他の実施例を示す図であり、（Ａ）は垂直断面図、（Ｂ）はトリミングヒューズ近傍の平面図である。 図７に示した半導体装置の製造工程の一例である製造方法の他の実施例における最初の工程を説明するための工程断面図である。 同実施例の続きの工程を説明するための工程断面図である。 同実施例のさらに続きの工程を説明するための工程断面図である。 同実施例の工程（２−２）でのトリミングヒューズ近傍の平面図である。 同実施例の工程（３−２）でのトリミングヒューズ近傍の平面図である。 同実施例の工程（４−２）でのトリミングヒューズ近傍の平面図である。 半導体装置のさらに他の実施例を示す図であり、（Ａ）は垂直断面図、（Ｂ）はトリミングヒューズ近傍の平面図である。 図１４に示した半導体装置の製造工程の一例である製造方法のさらに他の実施例における最初の工程を説明するための工程断面図である。 同実施例の続きの工程を説明するための工程断面図である。 同実施例のさらに続きの工程を説明するための工程断面図である。 同実施例の工程（３−３）でのトリミングヒューズ近傍の平面図である。 同実施例の工程（４−３）でのトリミングヒューズ近傍の平面図である。 アナログ回路である定電圧発生回路を備えた半導体装置の一実施例を示す回路図である。 アナログ回路である電圧検出回路を備えた半導体装置の一実施例を示す回路図である。 分割抵抗回路の一例を示す回路図である。 同分割抵抗回路のトリミングヒューズ部分のレイアウト例を示すレイアウト図である。 同分割抵抗回路の抵抗素子部分のレイアウト例を示すレイアウト図である。
符号の説明
１ 半導体基板
９ ゲート電極
１１ サイドウォール用絶縁膜
１１，１１ｂ，１１ｃ 絶縁膜サイドウォール
１３ トリミングヒューズ
１５ ドープポリシリコン膜
１５ａ エッチングストップ層残渣
１５ｂ エッチングストップ層
１５ｃ 抵抗素子
１５ｄ エッチングストップ層残渣
１５ｅ ノンドープポリシリコン膜
１５ｆ エッチングストップ層
１７ 層間絶縁膜
２１ パッシベーション膜
２３ パッド開口部
２５ トリミング開口部
２７，３１，３５ レジストパターン（マスクパターン）
３７ クロムシリコン膜（金属膜）
３７ａ エッチングストップ層残渣
３７ｂ エッチングストップ層
３７ｃ 抵抗素子

Claims (16)

  1. 同一半導体基板上に、導電性材料からなるゲート電極及びゲート電極側面に隣接して形成された絶縁膜サイドウォールをもつＭＯＳトランジスタと、導電性材料からなるトリミングヒューズ及び抵抗素子と、ＭＯＳトランジスタ上、トリミングヒューズ上及び抵抗素子上を覆って形成された絶縁膜を備え、トリミングヒューズ上の絶縁膜の膜厚が周囲より薄くされてレーザートリミング用のトリミング開口部が形成されている半導体装置の製造方法において、
    以下の（Ａ）から（Ｇ）をその順に含むことを特徴とする半導体装置の製造方法。
    （Ａ）半導体基板上にゲート電極とトリミングヒューズを形成する工程、
    （Ｂ）前記ゲート電極及び前記トリミングヒューズを覆ってサイドウォール用絶縁膜を形成する工程、
    （Ｃ）前記サイドウォール用絶縁膜上に導電性材料を形成し、その導電性材料をパターニングして、トリミング開口部形成予定領域及びその周囲にエッチングストップ層を形成し、前記エッチングストップ層とは異なる領域に抵抗素子を形成する工程、
    （Ｄ）少なくとも前記エッチングストップ層及び前記抵抗素子がマスクパターンで覆われ、前記ゲート電極上及びその周囲の前記サイドウォール絶縁膜が露出されている状態で前記サイドウォール用絶縁膜に対してエッチバック処理を施して前記ゲート電極側面に隣接して絶縁膜サイドウォールを形成する工程、
    （Ｅ）前記半導体基板上全面に層間絶縁膜を形成する工程及び前記層間絶縁膜上に上層配線層を形成する工程を１回以上行ない、その後パッシベーション膜を形成する工程、
    （Ｆ）前記エッチングストップ層を用いてトリミング開口部形成予定領域の前記パッシベーション膜及び前記層間絶縁膜を除去する工程、
    （Ｇ）トリミング開口部形成予定領域の前記エッチングストップ層を除去してトリミング開口部を形成する工程。
  2. 前記サイドウォール用絶縁膜はシリコン酸化膜である請求項１に記載の製造方法。
  3. 前記工程（Ｅ）と（Ｆ）の間に、前記上層配線上の所定位置の前記パッシベーション膜を除去してパッド開口部を形成する工程を含み、
    前記パッド開口部をマスクパターンで覆った状態で前記工程（Ｆ）での前記パッシベーション膜及び前記層間絶縁膜の除去及び前記工程（Ｇ）での前記エッチングストップ層の除去を行なう請求項１又は２に記載の製造方法。
  4. 前記工程（Ｃ）で形成する前記導電性材料はポリシリコン又はアモルファスシリコンである請求項１、２又は３に記載の製造方法。
  5. 前記工程（Ｃ）で、前記導電性材料としてノンドープのポリシリコン又はアモルファスシリコンからなるノンドープシリコン膜を形成し、マスクパターンによって少なくとも前記トリミング開口部形成予定領域を覆い、抵抗素子形成予定領域を露出させた状態でイオン注入法により前記ノンドープ膜に不純物イオンを注入してドープシリコン膜を形成し、前記ノンドープ膜及び前記ドープポリシリコン膜からなる導電膜をパターニングして前記エッチングストップ層及び前記抵抗素子を形成する請求項４に記載の製造方法。
  6. 前記工程（Ｃ）で形成する前記導電性材料は金属膜である請求項１、２又は３に記載の製造方法。
  7. 前記工程（Ｇ）で前記エッチングストップ層の除去を２段階のドライエッチングによって行ない、第２段階における前記エッチングストップ層と前記サイドウォール用絶縁膜のエッチング選択比を第１段階に比べて大きくして行なう請求項１から６のいずれかに記載の製造方法。
  8. 前記工程（Ａ）で前記ゲート電極及び前記トリミングヒューズは同じ導電性材料で形成する請求項１から７のいずれかに記載の製造方法。
  9. 前記工程（Ｃ）で前記エッチングストップ層及び前記抵抗素子の形成領域を画定するためのマスクパターンとして前記ゲート電極上及びその周囲を覆ってないものを形成し、そのマスクパターンを用いて前記エッチングストップ層及び前記抵抗素子を形成した後そのマスクパターンを除去せず、前記工程（Ｄ）でそのマスクパターンを用いて前記絶縁膜サイドウォールを形成する請求項１から８のいずれかに記載の製造方法。
  10. 同一半導体基板上に、導電性材料からなるゲート電極及びゲート電極側面に隣接して形成された絶縁膜サイドウォールをもつＭＯＳトランジスタと、導電性材料からなるトリミングヒューズ及び抵抗素子と、ＭＯＳトランジスタ上、トリミングヒューズ上及び抵抗素子上を覆って形成された絶縁膜を備え、トリミングヒューズ上の絶縁膜の膜厚が周囲より薄くされてレーザートリミング用のトリミング開口部が形成されている半導体装置において、
    前記抵抗素子は前記ゲート電極及び前記トリミングヒューズとは別途形成された導電性材料からなるものであって半導体基板上に少なくともサイドウォール用絶縁膜を介して形成されており、
    前記トリミング開口部における前記トリミングヒューズ上の絶縁膜は前記サイドウォール用絶縁膜であり、
    前記絶縁膜サイドウォールは前記サイドウォール用絶縁膜に対してエッチバック処理が施されて形成されたものであって前記ゲート電極側面に直交する方向の寸法が前記サイドウォール用絶縁膜と同じであり、
    前記トリミング開口部の周囲に、前記サイドウォール用絶縁膜上に形成され、前記抵抗素子と同じ材料からなり、かつ前記トリミング開口部の側壁に断面が露出している枠状のエッチングストップ層残渣を備えていることを特徴とする半導体装置。
  11. 前記絶縁膜サイドウォール及び前記サイドウォール用絶縁膜の材料はシリコン酸化膜である請求項１０に記載の半導体装置。
  12. 前記抵抗素子及び前記エッチングストップ層残渣はポリシリコン又はアモルファスシリコンからなる請求項１０又は１１に記載の半導体装置。
  13. 前記エッチングストップ層残渣はノンドープのポリシリコン又はアモルファスシリコンからなる請求項１２に記載の半導体装置。
  14. 前記抵抗素子及び前記エッチングストップ層残渣は金属膜からなる請求項１０又は１１に記載の半導体装置。
  15. 前記ゲート電極及び前記トリミングヒューズは同じ導電性材料からなる請求項１０から１４のいずれかに記載の半導体装置。
  16. 検出すべき電圧を分割して分割電圧を供給するための分割抵抗と、基準電圧を供給するための基準電圧源と、前記分割抵抗からの分割電圧と前記基準電圧源からの基準電圧を比較するための比較回路を備えたアナログ回路を備え、比較回路は複数のＭＯＳトランジスタを備え、分割抵抗を構成する抵抗回路は抵抗値調整用のトリミングヒューズ及び抵抗素子を備え、
    少なくとも１つの前記ＭＯＳトランジスタ、前記トリミングヒューズ及び前記抵抗素子として、請求項１０から１５のいずれかに記載の前記ＭＯＳトランジスタ、前記トリミングヒューズ及び前記抵抗素子を備え、さらに請求項１０から１５のいずれかに記載の前記サイドウォール用絶縁膜及び前記エッチングストップ層残渣を備えている半導体装置。
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