CN105810589B - 一种导电垫pad制作方法 - Google Patents
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Abstract
本发明公开了一种PAD制作方法，主要技术方案包括：将第一类导电层上的氧化层刻蚀成有源区接触孔；对所述氧化层上形成的多晶硅层进行刻蚀，形成栅极；在所述栅极上和所述氧化层上生长一层介质层；在所述有源区上和所述介质层上制作金属层，形成PAD；其中，所述有源区接触孔的间隔小于所述PAD在所述介质层上的边长。采用该技术方案，在不添加任何工艺流程步骤的情况下引入电场阻挡层，缩小了PAD区域氧化层有源区接触孔的间隔，进而减小了芯片的面积。
Description
技术领域
本发明涉及半导体芯片制造技术领域，尤其涉及一种导电垫PAD制作方法。
背景技术
伴随着半导体行业的飞速发展，半导体芯片的器件尺寸也在日趋缩小，但是在器件尺寸越来越小的同时芯片与外界的连接区域即导电垫PAD位置的大小却一直都相对较大。传统芯片I/O口的PAD结构如图1及图2所示，其中图1所示为传统单铝芯片的PAD结构，图2为传统双铝芯片的PAD结构，图中FOX为一种氧化层，ILD为Metal1跟氧化层的隔离介质层，IMD为Metal1跟Metal2之间的隔离介质层。
传统PAD结构中，一颗半导体芯片器件的PAD大小在60um*60um到80um*80um左右。由于氧化层有源区接触孔区域都是等电位的，所以，当PAD的大小跟氧化层有源区接触孔区域大小几乎一致时，会导致半导体芯片器件尺寸较大。但是若氧化层有源区接触孔区域过小，由于氧化层与金属层之间没有介质层，所以金属层的大面积场板电场会直接到达氧化层表面，进而影响氧化层的电学性能。
综上所述，现有技术中存芯片面积较大的问题。
发明内容
针对现有技术存在芯片面积较大的问题，本发明提供一种PAD制作方法，通过引入电场缓冲层，使得在减小氧化层有源区接触孔的间隔的前提下，避免金属层的大面积场板对氧化层电学性能的影响，减小了芯片的面积。
本发明实施例提供的一种PAD制作方法，包括：
将第一类导电层上的氧化层刻蚀成有源区接触孔；
对所述氧化层上形成的多晶硅层进行刻蚀，形成栅极；
在所述栅极上和所述氧化层上生长一层介质层；
在所述有源区上和所述介质层上制作金属层，形成PAD；其中，所述有源区接触孔的间隔小于所述PAD在所述介质层上的边长。
较佳地，所述在所述栅极上和所述氧化层上生长一层介质层之后，还包括：
对在所述栅极上和所述氧化层上生长一层介质层进行刻蚀；
所述刻蚀后的介质层之间的间隔小于所述有源区接触孔的间隔；
较佳地，所述对所述氧化层上形成的多晶硅层进行刻蚀，形成栅极之前，还包括：
在所述氧化层上进行多晶硅沉积，在所述沉积后的多晶硅上形成光刻胶掩膜，刻蚀所述多晶硅层，形成栅极。
较佳地，所述有源区接触孔的间隔为0.5um。
较佳地，所述刻蚀后的介质层之间的间隔不大于0.5um。
较佳地，所述PAD在所述介质层上的边长大于0.5um。
本发明通过对传统芯片中PAD结构进行改造设计，在不添加任何工艺流程步骤的情况下引入电场阻挡层，缩小了PAD区域氧化层有源区接触孔的间隔，进而减小了芯片的面积。
附图说明
图1为背景技术中传统单铝芯片PAD结构示意图；
图2为背景技术中传统双铝芯片PAD结构示意图；
图3为本发明实施例一提供的一种PAD制作方法工艺流程图；
图4a至图4d为本发明实施例二提供的一种单铝芯片PAD制作方法工艺流程图；
图5a至图5f为本发明实施例三提供的一种双铝芯片PAD制作方法工艺流程图。
具体实施方式
本发明实施例中，将第一类导电层上的氧化层刻蚀成有源区接触孔；对所述氧化层上形成的多晶硅层进行刻蚀，形成栅极；在所述栅极上和所述氧化层上生长一层介质层；在所述有源区上和所述介质层上制作金属层，形成PAD；其中，所述有源区接触孔的间隔小于所述PAD在所述介质层上的边长。采用该方法，通过对传统芯片中PAD结构进行改造设计，在不添加任何工艺流程步骤的情况下引入电场阻挡层，缩小了PAD区域氧化层有源区接触孔的间隔，进而减小了芯片的面积。
以下结合附图和具体实施例对本发明做进一步说明，但本发明的实施方式不限于此。
实施例一
图3为本发明实施例提供的一种PAD制作方法工艺流程图，具体包括以下步骤：
步骤101，将第一类导电层上的氧化层刻蚀成有源区接触孔；
步骤102，对所述氧化层上形成的多晶硅层进行刻蚀，形成栅极；
步骤103，在所述栅极上和所述氧化层上生长一层介质层；
步骤104，在所述有源区上和所述介质层上制作金属层，形成PAD；其中，所述有源区接触孔的间隔小于所述PAD在所述介质层上的边长。
在步骤101中，在第一类导电层生成氧化层，然后根据有源区接触孔的大小，在氧化层上涂敷一层光刻胶，然后光刻胶通过掩膜板曝光形成光刻胶掩膜，采用刻蚀方法，在氧化层上刻蚀出有源区接触孔。
在本发明实施例中，刻蚀方法可以是干法刻蚀，也可以是湿法刻蚀，本发明实施例对刻蚀方法不做限定。
在步骤102中，对所述氧化层上形成的多晶硅层进行刻蚀，形成栅极；
在氧化层上形成多晶硅层，在所述多晶硅上涂敷一层光刻胶，然后光刻胶通过掩膜板曝光形成光刻胶掩膜，采用刻蚀方法，在多晶硅上刻蚀出栅极。本发明实施例对刻蚀方法不做限定。
在步骤103中，在所述栅极上和所述氧化层上生长一层介质层；
在栅极的上部和氧化层的上部生长一层介质层，其中，生长的介质层可为氧化硅或氮化硅，厚度介于2μm-12μm；本发明实施例中对生长的介质层材料不做进一步限定，对介质层的厚度也不做进一步限定。
在步骤104中，在所述有源区上和所述介质层上制作金属层，形成PAD；其中，所述有源区接触孔的间隔小于所述PAD在所述介质层上的边长。
在本发明实施例中，有源区接触孔的间隔小于所述PAD在所述介质层上的边长。本领域技术人员可知，传统芯片的I/O口结构中，PAD的大小与氧化层有源区接触孔的大小几乎是一致的，所以导致的芯片的面积比较大，本发明实施例中，氧化层中刻蚀的有源区接触孔的间隔小于PAD在所述介质层上的边长，保证了传统芯片I/O结构中，PAD的尺寸不变，仅仅将PAD下方的有源区接触孔的开口缩小，从而缩小了现有芯片的尺寸。
同时，若有源区接触孔之间的间隔小于所述PAD在所述介质层上的边长，则PAD的大面积场板在没有任何阻碍下会直接到达氧化层的表面，影响氧化层的电学性能。本发明实施例中，对PAD出的光刻板进行调整，在氧化层和PAD之间引入栅极，栅极介于氧化层和PAD之间，可以承载PAD大面积电场的作用，起到了电场阻挡层的作用，这样，既可以缩小芯片的面积，也可以避免PAD电场对氧化层的电学性能的影响。
实施例二
如图本实施例提供了一种单铝芯片PAD制作方法，其具体流程如图4a至图4d所示：
步骤201，在第一类导电层上的氧化层刻蚀有源区接触孔；
在本发明实施例中，第一类导电层可以是N型外延层，也可以是P型外延层。
在第一类导电层上生长氧化层，根据有源区接触孔的间隔距离，在氧化层上涂敷一层光刻胶，然后光刻胶通过掩膜板曝光形成光刻胶掩膜，形成光刻胶掩膜，在形成光刻胶掩膜的基础上将氧化层刻蚀成需要的有源区接触孔。本实施例中的刻蚀方法包括但不限于干法刻蚀、湿法刻蚀、干法刻蚀和湿法刻蚀混合使用，其中混合使用方法包括但不限于：先使用干法刻蚀再使用湿法刻蚀、先使用湿法刻蚀再使用干法刻蚀、先使用干法刻蚀再使用湿法刻蚀最后使用干法刻蚀、先使用湿法刻蚀再使用干法刻蚀最后使用湿法刻蚀。
氧化层刻蚀后形成的如图4a所示的FOX层，其中，第一类导电层未示出。
较佳地，所述有源区接触孔的间隔为0.5um。
在步骤202中，对所述氧化层上形成的多晶硅层进行刻蚀，形成栅极；其中包括：在所述氧化层上进行多晶硅沉积，在所述沉积后的多晶硅上形成光刻胶掩膜，刻蚀所述多晶硅层，形成栅极。
在本发明实施例中，在沉积的多晶硅上涂敷一层光刻胶，然后光刻胶通过掩膜板曝光形成光刻胶掩膜，形成光刻胶掩膜，在形成光刻胶掩膜的基础上将多晶硅层刻蚀成需要的栅极，刻蚀后的栅极如图4b所示，在图中，栅极用POLY表示。本发明实施例对栅极厚度及大小尺寸不做限定。
在步骤203中，在所述栅极上和所述氧化层上生长一层介质层，对在所述栅极上和所述氧化层上生长一层介质层进行刻蚀；所述刻蚀后的介质层之间的间隔小于所述有源区接触孔的间隔；
在本发明实施例中，在所述栅极上表面和所述氧化层表面上生长一层介质层，对生长层的介质层进行刻蚀，形成如图4c所述的图形，其中，介质层由ILD表示，介质层的厚度大于栅极的厚度，而且刻蚀后介质层之间的间隔小于有源区接触孔的间隔。
较佳地，所述刻蚀后的介质层之间的间隔不大于0.5um。
在步骤204中，在所述有源区上和所述介质层上制作金属层，形成PAD；其中，所述有源区接触孔的间隔小于所述PAD在所述介质层上的边长。
较佳地，所述PAD在所述介质层上的边长大于0.5um，制作完金属层的单铝芯片如图4d所示，在图中，Metal1表示金属层，也就是PAD，有图4d可以知道，PAD在介质层上的边长远远大于介质层之间的间隔，同样的，也大于氧化层之间的刻蚀的有源区间隔。
在本发明实施例中，在所述有源区上和所述介质层上制作金属层，其中制作金属层的材料可以包括钛、镍、铝一层或多层，本发明实施例对制作金属层的材料不做限定。
实施例三
如图本实施例三提供了一种双铝芯片PAD制作方法，其具体流程如图5a至图5f所示：
由于双铝芯片PAD是在单铝芯片PAD的基础上制作，所以本发明实施例中图5a至图5c和本发明实施例二中图4a至图4c的制作流程是完全一致。在此不再赘述。
本发明实施例中接着实施例二中的步骤203。
在步骤204-1中，在所述有源区上和所述介质层上制作金属层，形成PAD；其中，在制作金属层的时候，将金属层分段制作，形成如图5d所示的金属层，也就是PAD，包括Metal1和处于Metal1两侧的M1，其中，Metal1在所述介质层上的边长大于所述有源区接触孔的间隔。M1在所述介质层上的边长小于所述Metal1在所述介质层上的边长大。
在步骤205中，在所述Metal1和两个M1的上表面和介质层的上表面生成第二介质层，对所述Metal1和两个M1的上表面和介质层的上表面生成第二介质层进行刻蚀；所述刻蚀后的第二介质层之间的间隔小于所述有源区接触孔的间隔。
如图5e中，IMD为形成第二介质层，所述第二介质层的厚度大于所述Metal1和两个M1的厚度。且第二介质(IMD)层之间的间隔和介质层(ILD)之间的间隔是相等的。在本发明实施例中，两个M1和栅极都起到了缓冲层的作用。
在步骤206中，在第二介质层上和Metal1上制作金属层，形成第二PAD，其中，所述有源区接触孔的间隔小于所述第二PAD在所述介质层上的边长。
在本发明实施例中，在所述有源区上和所述介质层上制作金属层，其中制作金属层的材料可以包括钛、镍、铝一层或多层，本发明实施例对制作金属层的材料不做限定。
本发明实施例中，将第一类导电层上的氧化层刻蚀成有源区接触孔；对所述氧化层上形成的多晶硅层进行刻蚀，形成栅极；在所述栅极上和所述氧化层上生长一层介质层；在所述有源区上和所述介质层上制作金属层，形成PAD；其中，所述有源区接触孔的间隔小于所述PAD在所述介质层上的边长。采用该方法，通过对传统芯片中PAD结构进行改造设计，在不添加任何工艺流程步骤的情况下引入电场阻挡层，缩小了PAD区域氧化层有源区接触孔的间隔，进而减小了芯片的面积。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (5)
1.一种导电垫PAD制作方法，其特征在于，包括：
将第一类导电层上的氧化层刻蚀成有源区接触孔；
对所述氧化层上形成的多晶硅层进行刻蚀，形成栅极；
在所述栅极上和所述氧化层上生长一层介质层；
在所述有源区上和所述介质层上制作金属层，形成导电垫PAD；其中，所述有源区接触孔的间隔小于所述导电垫PAD在所述介质层上的边长；
其中，所述在所述栅极上和所述氧化层上生长一层介质层之后，还包括：
对在所述栅极上和所述氧化层上生长一层介质层进行刻蚀；
所述刻蚀后的介质层之间的间隔小于所述有源区接触孔的间隔。
2.如权利要求1所述方法，其特征在于，所述对所述氧化层上形成的多晶硅层进行刻蚀，形成栅极之前，还包括：
在所述氧化层上进行多晶硅沉积，在所述沉积后的多晶硅上形成光刻胶掩膜，刻蚀所述多晶硅层，形成栅极。
3.如权利要求1所述方法，其特征在于，所述有源区接触孔的间隔为0.5um。
4.如权利要求3所述方法，其特征在于，所述刻蚀后的介质层之间的间隔不大于0.5um。
5.如权利要求3所述方法，其特征在于，所述导电垫PAD在所述介质层上的边长大于0.5um。
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5712500A (en) * | 1994-11-28 | 1998-01-27 | United Microelectronics Corporation | Multiple cell with common bit line contact and method of manufacture thereof |
| US6103580A (en) * | 1999-03-18 | 2000-08-15 | Vanguard International Semiconductor Corporation | Method to form ultra-shallow buried-channel MOSFETs |
| CN1797786A (zh) * | 2004-11-29 | 2006-07-05 | 台湾积体电路制造股份有限公司 | 半导体元件及其制造方法 |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5712500A (en) * | 1994-11-28 | 1998-01-27 | United Microelectronics Corporation | Multiple cell with common bit line contact and method of manufacture thereof |
| US6103580A (en) * | 1999-03-18 | 2000-08-15 | Vanguard International Semiconductor Corporation | Method to form ultra-shallow buried-channel MOSFETs |
| CN1797786A (zh) * | 2004-11-29 | 2006-07-05 | 台湾积体电路制造股份有限公司 | 半导体元件及其制造方法 |
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