TW201633530A - 在垂直奈米導線電晶體中誘發局部應變 - Google Patents

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Abstract

一種裝置包含半導體基板和所述半導體基板上方的垂直奈米導線。所述垂直奈米導線包含底部源極/汲極區域、所述底部源極/汲極區域上方的通道區域,以及所述通道區域上方的頂部源極/汲極區域。頂部層間介電質(ILD)包圍所述頂部源極/汲極區域。所述裝置進一步包含包圍所述底部源極/汲極區域的底部層間介電質、包圍所述通道區域的柵電極以及應變施加層,所述應變施加層具有在所述頂部層間介電質、所述底部層間介電質和所述柵電極的相對側上的垂直部分,並且接觸所述頂部層間介電質、所述底部層間介電質和所述柵電極的相對側壁。

Description

在垂直奈米導線電晶體中誘發局部應變
本發明涉及半導體領域技術,特別涉及半導體領域中的垂直電晶體技術。
垂直電晶體在近期得到了研究。在垂直電晶體中,可以是由半導體材料形成的垂直奈米導線的垂直柱在基板上形成,所述基板可以是整體半導體晶片或絕緣體上半導體(SOI)晶片。柵極介電質和柵電極形成為包圍奈米導線,其中奈米導線的被包圍的部分形成相應的垂直電晶體的通道。形成源極和汲極,其中一個在通道下面,且另一個覆蓋在通道上面。垂直電晶體具有柵極全包圍結構,因為柵極可能完全包圍所述通道。通過所述全包圍柵極結構,垂直電晶體的驅動電流較高,並且短通道效應是最小化的。
本發明的一實施例提供一裝置,其包括:半導體基板;該半導體基板上方的垂直奈米導線,該垂直奈米導線包括:底部源極/汲極區域;該底部源極/汲極區域上方的通道區域;以及該通道區域上方的頂部源極/汲極區域;頂部層間介電質(ILD),其包圍該頂部源極/汲極區域;底部層間介電質,其包圍該底部源極/汲極區域;柵電極,其包圍該通道區域;以及應變施加層,其包括在該頂部層間介電質、該底部層間介電質和該柵電極 的相對側上的垂直部分,並且接觸該頂部層間介電質、該底部層間介電質和該柵電極的相對側壁。
在本發明的一實施例中,該應變施加層形成包圍該頂部層間介電質、該底部層間介電質和該柵電極的完整的環。該裝置進一步包括多個垂直奈米導線,該多個垂直奈米導線包括該垂直奈米導線,其中該完整環包圍該多個垂直奈米導線。該頂部層間介電質、該底部層間介電質和該柵電極中的至少一者沿所有橫向方向中延伸以接觸該應變施加層。該柵電極具有的楊氏模量,其低於該頂部層間介電質和該底部層間介電質以及垂直奈米導線的楊氏模量(Young's modulus)。該裝置進一步包括介於該底部的楊氏模量與該柵電極之間的額外介電質層,其中該額外介電質層具有的楊氏模量,其低於該頂部的楊氏模量、該底部的楊氏模量、該垂直奈米導線和該柵電極的楊氏模量。該裝置還進一步包括介於該頂部的楊氏模量與該柵電極之間的額外介電質層,其中該額外介電質層具有楊氏模量,其低於該頂部的楊氏模量、該底部的楊氏模量、該垂直奈米導線和該柵電極的楊氏模量。此外,該裝置進一步包括頂部硬質層,該頂部硬質層在該頂部的楊氏模量上方並且包圍該頂部源極/汲極區域,其中該應變施加層的該垂直部分進一步與該頂部硬質層的相對側壁接觸。
本發明的另一實施例提供一裝置,其包括:半導體基板;該半導體基板上方的多個垂直奈米導線,其中該多個垂直奈米導線中每一者包括:底部源極/汲極區域;該底部源極/汲極區域上方的通道區域;以及該通道區域上方的頂部源極/汲極區域;頂部層間介電質,其包圍該多個垂直奈米導線中每一者的該頂部源極/汲極區域;底部層間介電質,其包圍該多個垂直奈米導線中每一者的該底部源極/汲極區域;柵電極,其包圍該多個垂直奈米導線中每一者的該通道區域;以及應變施加層,其包圍該頂部層間介電質、該底部層間介電質和該柵電極的側壁並且與該頂部層間介電質、該底部層間介電質和該柵電極的側壁物理接觸。
本發明的又一實施例提供一裝置,其包括:半導體基板;該半導體基板上方的垂直半導體奈米導線;包括四個邊緣的層的堆疊,其中該層堆疊包圍該垂直半導體奈米導線並且包括:該半導體基板上方的底部層間介電質層間介電質;該底部層間介電質上方的柵電極;以及該柵電極上方的頂部層間介電質,其中該底部層間介電質、該柵電極和該頂部層間介電質是相連的;以及應變施加層,其從該垂直半導體奈米導線的底部的第一層延伸到該垂直半導體奈米導線的頂部表面的第二層,其中該應變施加層具有高度和小於該高度的厚度,其中該層堆疊的該四個邊緣接觸該應變施加層的側壁。
20‧‧‧基板
22‧‧‧源極/汲極區域
22A‧‧‧底部源極/汲極區域
22B‧‧‧嵌入部分
23‧‧‧通道區域
25‧‧‧磊晶部分
26‧‧‧奈米導線
26A、26B、26C‧‧‧部分
28、60、64、160‧‧‧硬質光阻
30、40、92、102‧‧‧介電質層
32‧‧‧柵極介電質層
34‧‧‧柵電極層
36‧‧‧犧牲氧化物
38‧‧‧低粘度間隔物
42‧‧‧不可滲透層
44‧‧‧氧化物環
46‧‧‧拉伸應變
48‧‧‧源極/汲極區域
50、150‧‧‧電晶體
52、56‧‧‧源極/汲極接點插塞
54‧‧‧柵極接點插塞
62‧‧‧開口
66‧‧‧間隔物
70、72、80、82、170、172‧‧‧線
84‧‧‧應變施加層
86‧‧‧底部介電質層
88‧‧‧頂部介電質層
90‧‧‧硬質頂層
146‧‧‧壓縮應力
164‧‧‧半導體罩蓋
166‧‧‧氧化物區域
D1‧‧‧深度
H1‧‧‧高度
T1‧‧‧厚度
W1、W2‧‧‧水平寬度
由以下詳細說明與附隨圖式得以最佳瞭解本揭露之各方面。注意,根據產業之標準實施方式,各種特徵並非依比例繪示。實際上,為了清楚討論,可任意增大或縮小各種特徵的尺寸。
圖1A到1Q是根據一些示例性實施例在垂直NMOS電晶體的製造中的中間階段的截面圖;圖2A到2G是根據替代示例性實施例在垂直NMOS電晶體的製造中的中間階段的截面圖;圖3A到3G是根據一些示例性實施例在垂直PMOS電晶體的製造中的中間階段的截面圖;圖4說明用於模擬NMOS電晶體中的應力的垂直NMOS結構;圖5說明垂直NMOS結構中的類比應力;圖6說明用於模擬PMOS電晶體中的應力的垂直PMOS結構;圖7說明垂直PMOS結構中的類比應力;圖8說明垂直電晶體中的應力,所述垂直電晶體包含兩個 矽區域之間的鍺通道;圖9說明圖8中所示的垂直電晶體中的模擬應力;圖10A、10B、10C和10D說明根據一些實施例的垂直奈米導線電晶體的透視圖、俯視圖和截面圖;圖11說明根據一些實施例具有軟柵電極的垂直奈米導線電晶體的截面圖;圖12說明根據一些實施例具有在柵電極下方的軟介電質層的垂直奈米導線電晶體的截面圖;圖13說明根據一些實施例具有在柵電極上方的軟介電質層的垂直奈米導線電晶體的截面圖;圖14說明根據一些實施例的垂直奈米導線電晶體的截面圖,其中顯示了接點插塞;圖15說明根據替代實施例的垂直奈米導線電晶體的俯視圖;以及圖16示意性地說明奈米導線26的多個可用形狀。
以下揭示內容提供許多不同的實施例或範例,用於實施本揭露之不同特徵。器件與配置的特定範例之描述如下,以簡化本揭露之揭示內容。當然,這些僅為範例,並非用於限制。例如,以下描述在第二特徵上或上方形成第一特徵,可包含第一與第二特徵直接接觸的之實施例,亦可包含在該第一與第二特徵之間形成其他特徵的實施例,因而該第一與第二特徵並非直接接觸。此外,本揭露可在不同範例中重複器件符號與/或字母。此重複係為了簡化與清楚之目的,而非描述不同實施例與/或所討論架構之間的關係。
再者,本揭露可使用空間相對用語,例如「之下」、「低於」、「較低」、「高於」、「較高」等類似用語之簡單說明,以描述圖式 中一器件或特徵與另一器件或特徵的關係。空間相對用語係用以包括除了裝置在圖式中描述的位向之外,還有在使用中或步驟中之不同位向。該裝置或可被重新定位(旋轉90度或是其他位向),並且可相應解釋本揭露案使用的空間對應描述。
圖1A說明用於形成垂直MOS電晶體的初始步驟。提供作為半導體晶片的一部分的基板20。基板20可以是半導體基板,例如,矽基板,然而也可以使用例如鍺化矽、碳化矽等其它材料。基板20也可以是整體半導體基板或絕緣體上矽基板。在一些實施例中,基板20輕微地摻雜有p型雜質。區域22形成於基板20中,例如,通過植入步驟。區域22可以是所得垂直MOS電晶體的源極區域或汲極區域中的一個,並且因此在下文中被稱作第一源極/汲極區域。在說明書通篇中,當區域被稱作“源極/汲極”區域時,所述區域可以是源極區域或汲極區域。第一源極/汲極區域22(也被稱作底部源極/汲極區域)可以重摻雜有n型雜質,例如,舉例來說,磷、砷等等,雜質濃度介於大約1x1019/cm3與大約1x1021/cm3之間。
奈米導線26在基板20上方形成,其中第一源極/汲極區域22可延伸到奈米導線26中。在一些實施例中,奈米導線26具有介於大約10nm與大約40nm之間的水平尺寸W1。然而,應理解在說明書的通篇中敘述的值僅僅是實例,並且可以變為不同值。奈米導線26的高度H1可以介於大約10nm與大約45nm之間。硬質光阻28在奈米導線26上方形成,並且可以包括氮化矽,然而可以使用例如氧化矽或氮氧化物等其它材料。奈米導線26的形成可以包含在植入基板20的表面部分以形成源極/汲極區域22之後,執行磊晶以使半導體層(例如,矽、鍺化矽、III-V半導體或類似物)在基板20上方增長,在磊晶層上方形成硬質光阻層,並且隨後使硬質光阻層和磊晶層圖案化以相應地形成硬質光阻28和奈米導線26。磊晶層可具有均勻結構,所述均勻結構具有例如矽或鍺化矽等均勻材料。替代地,磊晶層可具有包含一個以上層的異構結構。舉例來說,奈米導線26的部分26C可以由鍺或鍺化矽形 成,並且部分26A和26B可以由矽或鍺化矽形成。在部分26A、26B和26C都包含鍺化矽的實施例中,部分26C中的鍺百分比大於部分26A和26B中的鍺百分比。在用於形成奈米導線26的圖案化中,可以執行略微過蝕刻,使得基板20的頂部部分形成奈米導線26的底部部分。相應的奈米導線26因此包含在第一源極/汲極區域22上方的磊晶部分25。磊晶部分25可以是p型區域、內部區域或n型區域,並且可以是在磊晶期間原位摻雜的。
參考圖1B,形成介電質層30。在一些實施例中,介電質層30包括例如氧化矽等氧化物。介電質層30的頂部表面高於硬質光阻28。接下來,如圖1C中所示,執行化學機械拋光(CMP)以使介電質層30的頂部表面與硬質光阻28的頂部表面齊平。在隨後的步驟中,如圖1D中所示,在介電質層30上執行回蝕,並且介電質層30是凹陷的。在一些實施例中,介電質層30的頂部表面同源極/汲極區域22與磊晶部分25之間的介面齊平或低於所述介面,然而介電質層30的頂部表面可以高於所述介面或與所述介面處於相同高度。
圖1E說明柵極介電質層32的形成。在一些實施例中,柵極介電質層32形成於保形沉積過程中。柵極介電質層32可以包括高k介電質材料,例如,二氧化鉿、氧化鋯或類似物。Hf、Al、La、Lu、Zr、Ti、Ta、Ba、Sr的其它氧化物和/或氮化物和/或類似者也可以用於柵極介電質層32中。如圖1F中所示,隨後執行蝕刻步驟以移除柵極介電質層32的水平部分,而柵極介電質層32的垂直部分留在奈米導線26的側壁上。接下來,柵電極層34在柵極介電質層32上方形成,如另外在圖1F中所示。柵電極層34可以包含Al、Ti、Ta、W、Mo、Ru、Pt、Co、Ni、Pd、Nb或其合金。在其它實施例中,柵電極層34還包含金屬化合物,例如,TiN、TaC或TaN。
圖1G說明犧牲氧化物36的形成,所述犧牲氧化物沉積到高於硬質光阻28的頂部表面的水平。隨後執行CMP以使犧牲氧化物36的頂部表面與硬質光阻28的頂部表面齊平。如圖1H中所示,隨後執行回蝕步驟以 移除柵電極層34的垂直部分和柵極介電質層32的曝露部分。柵極介電質層32的移除部分在柵電極層34的水平部分上方。柵極介電質層32的剩餘的垂直部分在下文中被稱作柵極介電質32。
接下來,參考圖1I,進一步圖案化柵電極34。柵電極層34的剩餘部分在下文中被稱作柵電極34。柵極介電質32和柵電極34形成所得垂直MOS電晶體的柵極堆疊。在圖1I中的結構的俯視圖中,柵極介電質32和柵電極34包圍奈米導線26。
接下來,如圖1J中所示,低粘度間隔物38形成在奈米導線26的側壁上,並且在柵電極34上方。低粘度間隔物38包圍奈米導線26的頂部部分並且與其接觸。選擇低粘度間隔物38的材料,使得在用於奈米導線26的隨後氧化的溫度下(例如,介於大約400℃與大約1,000℃之間),低粘度間隔物38至少經軟化以具有一定粘度,並且因此應力可以在奈米導線26中更有效地生成。在一些實施例中,低粘度間隔物38包括硼摻雜磷酸基矽酸鹽玻璃(BPSG)、鍺化矽氧化物或類似物,其具有低於氧化矽的熔化和軟化溫度。換句話說,當以逐漸增大的溫度加熱時,低粘度間隔物38與氧化矽相比更早變軟。根據示例性實施例,低粘度間隔物38的厚度T1可以介於大約0.5nm與大約4nm之間。
圖1K說明介電質層40的形成和CMP步驟。在一些實施例中,介電質層40包括氧化矽(SiO2),然而也可以使用其它介電質材料。介電質層40和低粘度間隔物38隨後被回蝕,如圖1L中所示,並且因此介電質層40和低粘度間隔物38的頂部表面是凹陷的。所得介電質層40和低粘度間隔物38的深度D1可具有大於例如大約2nm的深度D1。因此奈米導線26的頂部部分在介電質層40的頂部表面上方突出。
根據一些實施例,硬質光阻28可以被移除,並且所得的結構如圖1M中所示。在替代實施例中,硬質光阻28在稍後的步驟中被移除,例如,在圖1O中所示的步驟之後的步驟中,並且在圖1P中所示的步驟之 前。不可滲透層42形成在突出奈米導線26的頂部表面和側壁上。不可滲透層42由氧氣(O2)不可滲透的材料形成。不可滲透層42的厚度也是足夠大的以阻止氧氣的滲透,並且根據示例性實施例所述厚度可以在大約1nm與大約5nm之間。不可滲透層42具有罩蓋的形狀,具有頂部部分和在頂部部分下方並且連接到頂部部分的環形部分。環形部分包圍低粘度間隔物38。
圖1M中的結構隨後可經歷局部氧化過程,在此期間圖1M中的結構放置在含氧環境中並且被加熱。含氧環境可以包括例如氧氣(O2)。在局部氧化中,相應的晶片可以被加熱到介於大約450℃與大約1,000℃之間的升高溫度。局部氧化可以在介於大約1分鐘與大約100分鐘之間的一段時間執行。在其它實施例中,在低溫下例如使用化學氧化劑或氧化等離子通過化學氧化執行氧化。在局部氧化期間,不可滲透層42防止氧氣的穿透,並且因此受不可滲透層42保護的奈米導線26的部分並未被氧化。由於局部氧化,氧氣穿透介電質層40的頂部部分,並且因此奈米導線26的中間部分經氧化以形成氧化物環44,所述環包圍並且延伸到奈米導線26中。經氧化的中間部分接近不可滲透層42與介電質層40之間的介面。氧化物環44延伸超過奈米導線26的相應的側壁。所得的奈米導線26因此包含氧化物環44上方的第一部分、氧化物環44下方的第二部分以及由氧化物環44包圍的第三部分。奈米導線26的第一部分和第二部分可具有類似水平寬度W1,而第三部分具有小於水平寬度W1的第二水平寬度W2。氧化物環44可以接觸下方低粘度層38和下方不可滲透層42。
由於局部氧化,所生成的氧化物環44具有的體積大於奈米導線26的氧化部分的體積。氧化物環44因此在奈米導線26的氧化部分上方在體積上擴展,生成奈米導線26中的拉伸應變(tensile strain)46。在氧化期間,低粘度間隔物38至少略微地軟化,並且因此奈米導線26更容易具有形狀改變和體積改變,並且因此容易生成拉伸應變46。低粘度間隔物38因此充當潤滑劑用於拉伸應變46的生成。根據類比結果,拉伸應變46可以高達大約2 G帕 斯卡到大約8 G帕斯卡。低粘度間隔物38的形成可以被忽略,前提是應變被希望是在相應的電晶體的上部部分(汲極側)中集中的。
接下來,參考圖1O,不可滲透層42的頂部部分(此部分在奈米導線26上方)被移除。如果硬質光阻28(圖1L)尚未被移除,那麼它也可以在這個階段被移除。包圍奈米導線26的頂部部分的不可滲透層42的側壁部分可以是不被移除的。圖1P說明奈米導線26的頂部部分的摻雜以形成源極/汲極區域48,其中摻雜步驟可以通過植入n型雜質實現。在說明書通篇中,源極/汲極區域48也被稱作頂部源極/汲極區域。源極/汲極區域48可以是重摻雜到介於大約1x1019/cm3與大約1x1021/cm3之間的雜質濃度的。由柵電極34包圍的奈米導線26的至少一部分並未在此步驟中摻雜,所述部分形成所得垂直MOS電晶體50的通道。替代地,導線的頂部部分的摻雜可以在應變生成氧化物的生長之前執行。
圖1Q說明柵極接點插塞54和源極/汲極接點插塞52和56的形成。柵極接點插塞54可以包括金屬,所述金屬包括W、Ti、Ni、Co或其矽化物,包含TiSi2、NiSi2、WSi2、CoSi2或類似物。柵極接點插塞54電耦合到柵電極34。源極接點插塞52和汲極接點插塞56相應地電耦合到源極區域48和汲極區域22。因此形成MOS電晶體50。MOS電晶體50是NMOS電晶體,並且因此拉伸應變46(圖1N)幫助改進其驅動電流離子。
圖2A到2G說明根據替代實施例在NMOS電晶體的形成中的中間階段的截面圖。除非另外規定,否則在這些實施例中的器件的材料和形成方法實質上與相似器件相同,所述器件由與圖1A到1Q中所示的實施例中的相似參考標號表示。因此可在圖1A到1Q中所示的實施例的討論中找到關於圖2A到2G中所示的組件的形成過程和材料的細節。
這些實施例的初始步驟實質上與圖1A到1I中所示的相同。接下來,參考圖2A,低粘度間隔物38形成在奈米導線26的側壁上,並且包圍奈米導線26。低粘度間隔物38可以包括例如BPSG或鍺化矽氧化物。還形 成了不可滲透層42,所述不可滲透層可以例如由氮化矽形成。在這些實施例中,不可滲透層42形成包圍低粘度間隔物38的環。因此在下文中不可滲透層42被稱作不可滲透環42。
參考圖2B,形成介電質層40,隨後是CMP步驟,其中硬質光阻28和不可滲透層42可充當CMP止擋層。介電質層40隨後凹陷,如圖2C中所示,隨後是局部氧化步驟以生成氧化物區域44,如圖2D中所示。通過氧化奈米導線26的頂部部分(頂部環)執行局部氧化。氧化物環44的頂端基本上與奈米導線26的頂部表面齊平。氧化物環44還延伸超過奈米導線26的相應的側壁。同樣,由於奈米導線26的氧化部分的體積的擴展,拉伸應力可以在奈米導線26中生成,其中低粘度間隔物38使得拉伸應力的生成更加容易。低粘度間隔物38的形成可以被忽略,前提是應變被希望是在相應的電晶體的上部部分(汲極側)中集中的。
圖2E說明介電質層40的補充。接下來,如圖2F中所示,執行植入以形成源極/汲極區域48。源極/汲極區域48可以是重摻雜到介於大約1x1019/cm3與大約1x1021/cm3之間的n型雜質濃度的。隨後形成接點插塞52、54和56以完成垂直MOS電晶體50的形成,如圖2G中所示。替代地,電晶體的頂部部分的摻雜可以在應變生成氧化物的生長之前實現。
圖3A到3G說明根據替代實施例在垂直PMOS電晶體的形成中的中間階段的截面圖。除非另外規定,否則在這些實施例中的器件的材料和形成方法實質上與相似器件相同,所述器件由與圖1A到2G中所示的實施例中的相似參考標號表示。因此可在圖1A到2G中所示的實施例的討論中找到關於圖3A到3G中所示的組件的形成過程和材料的細節。
這些實施例的初始步驟類似於圖1A到1I中所示的。在這些實施例中,源極/汲極區域22是p型的。接下來,參考圖3A,形成介電質層40,隨後是介電質層40的回蝕。在回蝕之後,奈米導線26的頂部部分高於介電質層40的頂部表面。硬質光阻層60隨後形成在硬質光阻28和介電質層40上 方。根據一些實施例,硬質光阻層60可以包括氮化矽,然而可以使用氧氣難以穿透的不同材料。接下來,如圖3B中所示,例如在CMP步驟中,硬質光阻28和與硬質光阻28重疊的硬質光阻層60的部分被移除。奈米導線26的頂部表面穿過硬質光阻60曝露。類似於圖1A到2G中所示的實施例,對於垂直PMOS電晶體,可以形成低粘度間隔物38以包圍奈米導線26,如圖3B中示意性地說明的。
圖3C說明奈米導線26的凹陷,其包含蝕刻奈米導線26。開口62因此形成於硬質光阻60中。剩餘的奈米導線26的頂部表面可以基本上與硬質光阻60的底部表面齊平或低於所述硬質光阻的底部表面。硬質光阻層64隨後形成為硬質光阻60和介電質層40上方的基本上保形層,並且延伸到開口62中。硬質光阻層64具有的厚度小於硬質光阻60的厚度的一半,並且可以小於硬質光阻60的厚度的大約25%。根據一些實施例硬質光阻層64可以包括氮化矽,然而也可以使用氧氣難以穿透的其它材料。
圖3E說明硬質光阻層64的水平部分(圖3D)的移除,其可以例如通過非等向性蝕刻步驟實現。開口62中的硬質光阻層64的剩餘部分形成間隔物66,所述間隔物是硬質光阻60的側壁上的環。然而間隔物環66和硬質光阻60可以由相同材料或不同材料形成。由於它們在不同過程中形成,所以在間隔物環66與硬質光阻60之間可能存在可識別的介面,無論它們是否由相同材料形成。奈米導線26的一部分穿過間隔物環66的中心區域曝露。
接下來,如圖3F中所示,執行局部氧化以氧化奈米導線26的頂部部分。在一些實施例中,選擇所述過程條件使得奈米導線26的全部的頂層得到氧化,並且因此所得氧化物區域44的邊緣部分延伸超過奈米導線26的相應的側壁,並且直接在硬質光阻60下方延伸。氧化物區域44的邊緣部分(所述邊緣部分由硬質光阻60重疊)也可以具有環形狀。由於奈米導線26的氧化部分的體積的擴展,並且進一步由於硬質光阻60抑制體積的擴展的事實,在奈米導線26中生成壓縮應力146。在局部氧化之後,形成例如接點插塞 52、54和56等剩餘的組件以完成PMOS電晶體150的形成,如圖3G中所示。在所得的PMOS電晶體150中,氧化物區域44的剩餘部分也可以形成環,其中源極/汲極接點插塞52延伸穿過氧化物環44以電耦合到源極/汲極區域48。
圖4說明用於模擬在NMOS電晶體50(圖1Q和2G)中生成的拉伸應力的結構。在類比結構中,半導體罩蓋164位於奈米導線26上方並且連接到奈米導線26。半導體罩蓋164的外部部分的氧化產生氧化物區域166。氧化物區域166的部分在半導體罩蓋164的邊緣部分下方延伸並且由半導體罩蓋164的邊緣部分重疊。氧化物區域166的形成引起半導體罩蓋164的氧化部分的體積的擴展,並且因此在奈米導線26中生成拉伸應力。在圖5中應力的模擬結果顯示為線70,其中奈米導線26中的拉伸應力作為距離D1(圖4)的函數得到說明,其中距離D1是從半導體罩蓋164的底部測量的。指示拉伸應力的結果可以高達8 G帕斯卡,並且當距離D1小於大約0.02μm時應力可仍然較高。這意味著高拉伸應力可以形成於垂直NMOS電晶體的通道中,前提是通道距離半導體罩蓋164的底部的距離小於大約0.02μm。線70通過包圍奈米導線26的低粘度層38(圖6)模擬。如果低粘度層38被硬質氧化矽代替,那麼相應的模擬結果顯示為線72。與線70相比,當距離D1增大時線72比線70下降的更快。這意味著如果並未形成低粘度層38那麼在通道中生成高拉伸應力是更加困難的,除非通道形成為非常接近半導體罩蓋164的底部。
圖6說明用於模擬在垂直PMOS電晶體150(圖3G)中生成的壓縮應力的結構。在類比結構中,半導體罩蓋164位於奈米導線26上方並且連接到奈米導線26。半導體罩蓋164的氧化產生氧化物區域166。形成硬質光阻160以抑制由氧化物區域166的形成引起的體積擴展,並且因此在奈米導線26中生成壓縮應力。在圖7中作為線170顯示應力的模擬結果,其中奈米導線26中的壓縮應力被說明為距離半導體罩蓋164的底部的距離D1(圖6)的函數。指示壓縮應力的結果也可以高達-8G帕斯卡,並且當距離D1小於大約0.02μm時應力可仍然較高。這意味著高拉伸應力可以形成於垂直PMOS電晶體 的通道中,前提是通道距離半導體罩蓋164的底部的距離小於大約0.02μm。此外,線170通過包圍奈米導線26的低粘度層38(圖6)模擬。如果低粘度層38被質氧化矽代替,那麼相應的結果顯示為線172。與線170相比,當距離D1增大時線172比線170下降的更快。這意味著如果並未形成低粘度層38那麼在通道中生成高壓縮應力是更加困難的,除非通道形成為非常接近半導體罩蓋164的底部。
根據一些實施例,所生成的應力可以集中在通道區域中,方法是採用具有低楊氏模量(Young's modulus)的半導體材料以形成通道區域。舉例來說,如圖1Q、2G和3G中所示,通道區域可以包含基本上由純鍺或鍺化矽形成的部分26C。奈米導線26的上覆部分26A和下伏部分26B可以由其中不包括鍺的矽形成,或者可以由鍺化矽形成,其中鍺的濃度小於在部分26C中的鍺的濃度。
圖8說明用於模擬壓縮應力的集中度的結構,其中奈米導線部分26A和26B是矽奈米導線部分,並且部分26C是鍺奈米導線部分。模擬應力在圖9中顯示。通過線80顯示了部分26C中的應力顯著大於鄰近部分26A和26B中的應力。作為比較,如果部分26A、26B和26C都由矽形成,那麼模擬應力將顯示為線82,其顯示了部分26C中的壓縮應力並未大於部分26A和26B中的壓縮應力。
圖10A、10B、10C和10D說明根據一些示例性實施例的垂直奈米導線電晶體的透視圖、俯視圖和截面圖。除非另外規定,否則在這些實施例中的器件的材料和形成方法實質上與相似器件相同,所述器件由與圖1A到1Q中所示的實施例中的相似參考標號表示。因此可在圖1A到1Q中所示的實施例的討論中找到關於圖10A到15中所示的組件的形成過程和材料的細節。
圖10A說明根據本發明的一些實施例的垂直奈米導線電晶體50的透視圖。多個奈米導線26形成為接近彼此並且形成奈米導線組。根據 本發明的一些實施例,奈米導線26佈置為包含一或多個行和一或多個列的陣列。舉例來說,行的數目和列的數目可以在介於1與大約5之間的範圍中。多個奈米導線26也可以佈置在除陣列外的其它圖案中。舉例來說,多個奈米導線26可以佈置為六邊形圖案。例如柵極介電質、柵電極、接點插塞或類似物等垂直奈米導線電晶體50的一些特徵並未在圖10A中顯示,並且可以在截面圖中發現。
奈米導線26形成多個垂直奈米導線電晶體,其中奈米導線26中每一者與相應的柵極介電質32和柵電極34(未在圖10A中顯示,參考圖11到14)形成垂直奈米導線電晶體。多個垂直奈米導線電晶體的源極區域(源極區域22和汲極區域48中的一個(圖11到14)經互連以形成共用源極。多個垂直奈米導線電晶體的汲極區域(源極區域22和汲極區域48中的另一個(圖11到14)經互連以形成共用汲極。多個垂直奈米導線電晶體還共用共用柵電極34(圖11到14)。因此,多個垂直奈米導線電晶體組合起來充當單個垂直奈米導線電晶體,其也使用參考標號50表示。
根據一些實施例,應變施加層84形成為包圍奈米導線電晶體50的區域的環。應變施加層84用於將所希望的應變施加到垂直奈米導線電晶體50的選定區域。根據本發明的一些實施例,應變施加層84將壓縮應變(compressive strain)施加到奈米導線26。舉例來說,當相應的奈米導線電晶體50是PMOS電晶體時,可以施加壓縮應變。根據本發明的替代實施例,應變施加層84將拉伸應變施加到奈米導線26。舉例來說,當相應的奈米導線電晶體50是NMOS電晶體時,可以施加拉伸應變。
圖10B說明垂直奈米導線電晶體50的一些特徵的俯視圖。在一些例示性實施例中,多個奈米導線26被說明為形成陣列。俯視圖可以從頂部源極/汲極區域48(參考圖10C)的水平獲得,其中奈米導線26的所說明的部分是奈米導線26的頂部源極/汲極部分。俯視圖也可以從通道區域23的水平獲得,其中奈米導線26的所說明的部分是奈米導線26的通道區域23。俯視 圖也可以從底部源極/汲極區域的水平獲得,其中奈米導線26的所說明的部分是奈米導線26的底部源極/汲極區域22A。如圖10B中所示,應變施加層84可形成包圍奈米導線26的完整環。在一些示例性實施例中,頂部源極/汲極區域48是汲極區域,並且底部源極/汲極區域22A是源極區域。根據替代實施例,頂部源極/汲極區域48是源極區域,並且底部源極/汲極區域22A是汲極區域。
應變施加層84可以由介電質材料形成,所述介電質材料可以是氧化物(例如,氧化矽),氮化物(例如,氮化矽)、氮氧化物(例如,氮氧化矽)、碳化物(例如,碳化矽)或其多層。形成過程經調節以在應變施加層84中生成所希望的應變,使得應變施加層84可施加所希望的應變到奈米導線26。
為了最大化應變施加作用,應變施加層84形成為接近奈米導線26。在一些示例性實施例中,應變施加層84與奈米導線26中的最近的一個之間的距離D1和D2小於大約15nm。距離D1和D2也可以在大約5nm與大約10nm之間的範圍中。並且,應變施加層84的俯視圖形狀可以是矩形、圓形、橢圓、六邊形或類似物,其中應變施加層84的俯視圖形狀可以取決於奈米導線26的佈置選擇,使得應變施加層84與奈米導線26之間的距離最小化,前提是沒有違反設計規則。
圖10C是垂直奈米導線電晶體50的截面圖,其中截面圖是從含有圖10B中的B-B'的平面中獲得的。如圖10C中所示,奈米導線26中每一者包含底部部分22A,所述底部部分是底部源極/汲極區域22的部分。奈米導線26中每一者包含形成相應的垂直奈米導線電晶體50的通道區域的中間部分23。奈米導線26中每一者進一步包含形成垂直奈米導線電晶體50的頂部源極/汲極區域的頂部部分48。柵極介電質32包圍通道區域23。
也被稱作底部層間介電質(ILD)的底部介電質層86形成為包圍底部源極/汲極區域22的奈米導線部分22A。柵電極34形成在底部ILD 86 上方並且包圍柵極介電質32中每一者。也被稱作頂部ILD的頂部介電質層88形成為包圍頂部源極/汲極區域48,頂部源極/汲極區域48也可以是奈米導線26的部分。
另外,硬質頂層90可以形成在頂部ILD 88上方。根據本發明的一些實施例,硬質頂層90是傳導層,並且可以由摻雜矽(例如,在奈米導線的頂部上磊晶地生長摻雜多晶矽或摻雜矽)或矽化物形成。硬質頂層90可以電氣方式間耦合個體頂部源極/汲極區域48以形成共用頂部源極/汲極區域。
應變施加層84包圍且因此包含其中包含奈米導線26、底部ILD 86、柵極介電質32、柵電極34、頂部ILD 88和硬質頂層90的整個區域的相對側上的部分。此外,應變施加層84可以與底部ILD 86的側壁、柵電極34、頂部ILD 88和硬質頂層90物理接觸。底部源極/汲極區域22可以包含在半導體基板20中的嵌入部分22B,其中嵌入部分22B以電氣方式間耦合個體底部源極/汲極奈米導線部分22A以形成共用底部源極/汲極區域。根據一些實施例,嵌入部分22B可橫向延伸超過應變施加層84的外邊緣。在替代實施例中,嵌入部分22B被限制在由應變施加層84包圍的區域正下方的區域中。
根據本發明的一些實施例,應變施加層84延伸到半導體基板20,並且可以接觸嵌入源極/汲極區域22B,在一些實施例中嵌入源極/汲極區域22B是半導體基板20的部分。應變施加層84可包含或可不包含連接到所說明的垂直應變施加層84的底端並且向外延伸的一些水平部分(未顯示)。應變施加層84可以形成為保形層,其中其高度H1顯著大於例如其厚度T1的五倍或更大。
圖10D是垂直奈米導線電晶體50的截面圖,其中截面圖是從含有圖10B中的A-A'的平面中獲得的。此截面圖類似於圖10C中所示的截面圖,不同之處在於說明瞭更多奈米導線26。另外,圖10D說明在一個方向上(例如,朝向左側)嵌入部分22B可延伸離開應變施加層84的外緣足夠遠, 使得嵌入部分22B可用於連接到源極/汲極接點插塞(如圖14中所示)。
圖11、12和13說明根據各種示例性實施例的垂直奈米導線電晶體50的截面圖,其中應變集中到奈米導線26的不同部分。在下文的討論中,壓縮應變用作實例來說明本發明的概念。對應的垂直奈米導線電晶體50相應地是PMOS裝置。應瞭解拉伸應變也可以根據其它實施例施加,其中通過應變施加層84施加的應變是拉伸應變。對應的垂直奈米導線電晶體50相應地是NMOS裝置。
圖11示意性地說明一些實施例,其中應變集中到通道區域23。參考圖11,包含部分22A、23和48的奈米導線26由具有相對高的第一楊氏模量的材料形成。換句話說,奈米導線26由相對硬質的材料形成。實現的是材料的模量可以受其大小影響。舉例來說,整體矽具有等於大約180GPa的高楊氏模量。當形成為奈米導線而非整體區域時,矽的楊氏模量減小,有時低至大約80GPa。因此,當選擇適當材料以形成奈米導線時,需要考慮例如大小等因素以便獲得所希望的模量。
柵電極34經選擇以具有第二楊氏模量。根據一些實施例,第二楊氏模量小於奈米導線26的第一楊氏模量。根據替代實施例,第二楊氏模量等於或大於奈米導線26的第一楊氏模量。柵電極34由傳導材料形成。在一些示例性實施例中,柵電極34由鋁形成,其具有等於大約69GPa的楊氏模量。頂部ILD 88和底部ILD 86由具有大於柵電極34的楊氏模量的第三楊氏模量的材料形成。因此,通過施加應變(壓縮或拉伸)的應變施加層84,應變最終被賦予給奈米導線26。此外,由於柵電極34比上覆ILD 88和下伏ILD 86更軟,所以應變集中到通道區域23。圖11中的箭頭示意性地說明應變是如何集中的。
另外,為了最大化通道區域23中的應變,奈米導線26的第一楊氏模量也可以大於頂部ILD 88和底部ILD 86這兩者的楊氏模量以及柵電極34的楊氏模量,使得應變集中到奈米導線26而非集中到頂部ILD 88和底部 ILD 86以及柵電極34。
根據一些示例性實施例,柵電極34的楊氏模量小於頂部ILD 88和底部ILD 86這兩者的楊氏模量大約5GPa或更大,使得應變可以有效地集中到通道區域23。此外,柵電極34的楊氏模量可以小於頂部ILD 88和底部ILD 86這兩者的楊氏模量的大約80%或小於大約50%。柵電極34的楊氏模量可以介於頂部ILD 88和底部ILD 86這兩者的楊氏模量的大約20%與大約80%之間。應瞭解材料的楊氏模量受各種因素的影響,例如,材料本身、孔隙度、形成條件(例如,溫度)、大小等等。因此,相同材料可能不具有相同的楊氏模量。
如圖11中所示,當垂直奈米導線電晶體50是PMOS電晶體時,應變施加層84經配置以施加壓縮應變到由應變施加層84包圍的區域。壓縮應變集中到通道區域23,並且因此通道區域23中的空穴遷移率得到改進。在替代實施例中,當垂直奈米導線電晶體50是NMOS電晶體時,應變施加層84經配置以施加拉伸應變到由應變施加層84包圍的區域。拉伸應變也集中到通道區域23,並且因此通道區域23中的電子遷移率得到改進。
圖11還示意性地說明揭示奈米導線26中的應變分配的模擬結果,其中在截面圖的右側上顯示了模擬結果。X軸表示應變的量值,並且Y軸表示奈米導線26中的垂直位置。類比結果指示在對應於通道區域的位置處應變具有比對應於源極區域22A和汲極區域48的更大的量值,指示應變集中到通道區域23,其中奈米導線的源極部分22A和汲極部分48具有小得多的應變。
圖12示意性地說明一些實施例,其中應變集中到底部源極/汲極接合區域,所述區域是接近通道區域23與相應的下伏源極/汲極部分22A之間的介面的區域。在這些實施例中,介電質層92形成於底部ILD 86與柵電極34之間。介電質層92由與ILDs 86和88以及柵電極34相比較軟的相對軟的材料形成。換句話說,介電質層92的楊氏模量小於底部ILD 86、頂部 ILD 88和柵電極34的楊氏模量。介電質層92的楊氏模量也可以小於硬質頂層90的楊氏模量。在一些示例性實施例中,介電質層92的楊氏模量可以小於底部ILD 86、頂部ILD 88和柵電極34的楊氏模量的80%或介於所述楊氏模量的大約20%與大約80%之間,以有效地集中應變。
介電質層92的頂部表面可以接觸柵電極34的底部表面,並且可以基本上與通道區域23和相應的下伏源極/汲極部分22A之間的介面齊平。介電質層92可充當相應的垂直奈米導線電晶體50的柵極間隔物。介電質層92可沿所有橫向方向延伸以接觸應變施加層84。介電質層92的候選材料包含(並且不限於)硼摻雜磷酸基矽酸鹽玻璃(BPSG)、磷酸基矽酸鹽玻璃(PSG)和硼矽酸鹽玻璃(BSG)。介電質層92的厚度可以大於大約5nm,或大於大約10nm。
由於介電質層92與底部ILD 86、頂部ILD 88、柵電極34和硬質頂層90相比更軟,所以應變集中到底部接合區域,所述區域是接近通道區域23與底部源極/汲極區域22A之間的接合的奈米導線26的部分。圖12中的箭頭示意性地說明應變是如何集中的。圖12還示意性地說明揭示奈米導線26中的應變分配的模擬結果(在截面圖的右側上)。X軸表示應變的量值,並且Y軸表示奈米導線26中的垂直位置。類比結果指示應變集中到底部接合區域,其中奈米導線26的其餘部分具有小得多的應變。
有利的是,應變到底部接合區域的集中度引起垂直奈米導線電晶體50的性能的提高。舉例來說,如果底部源極/汲極區域22A是源極區域,那麼載流子注入速度將提高。另一方面,如果底部源極/汲極區域22A是汲極區域,那麼峰值載流子速度將提高。
圖13示意性地說明一些實施例,其中應變集中到頂部源極/汲極接合區域,所述區域是接近通道區域23與相應的上覆源極/汲極區域48之間的介面的區域。這些實施例類似於圖12中所示的實施例,不同之處在於軟介電質層92介於頂部ILD 88與柵電極34之間。
在這些實施例中,介電質層92的底部表面可以接觸柵電極34的頂部表面。介電質層92也可以充當柵極間隔物。由於介電質層92與底部ILD 86、頂部ILD 88、柵電極34和硬質頂層90相比更軟,所以應變集中到奈米導線26的頂部接合區域。圖13中的箭頭示意性地說明應變是如何集中的。圖13還示意性地說明揭示奈米導線26中的應變分配的模擬結果。X軸表示應變的量值,並且Y軸表示奈米導線26中的垂直位置。類比結果指示應變集中到頂部接合區域,其中奈米導線26的其餘部分具有小得多的應變。
有利的是,應變到頂部接合區域的集中度引起垂直奈米導線電晶體50的性能的提高。舉例來說,如果頂部源極/汲極區域48是源極區域,那麼載流子注入速度將提高。另一方面,如果頂部源極/汲極區域48是汲極區域,那麼峰值載流子速度將提高。
圖14說明垂直奈米導線電晶體50的截面圖,其中說明瞭接點插塞56、52和54。所述截面圖是從含有圖10B中的線A-A'的平面中獲得的。ILD 94形成為包圍應變施加層84,並且可延伸到頂部源極/汲極區域48和硬質頂層90的頂部表面上方的水平。ILD 94可以由均質介電質材料形成,或可能具有包含多個層的複合結構。源極/汲極接點插塞56穿透ILD 94以電耦合到底部源極/汲極區域22B。源極/汲極接點插塞54穿透ILD 94以電耦合到傳導頂部硬質層90,並且因此電耦合到頂部源極/汲極區域48。柵極接點插塞54穿透ILD 94以電耦合到柵電極34。介電質層102形成為電隔離柵極接點插塞54與硬質頂層90。
圖15說明根據其它替代實施例的垂直奈米導線電晶體50的俯視圖。這些實施例類似於圖11、12和13中所示的實施例,不同之處在於應變施加層包含在Y方向上的層34、86、88和90的相對側上但是不在X方向上的層34、86、88和90的相對側上的部分。因此,如圖15中所示,應變施加層84並不形成環。當截面圖是從含有圖15中的線B-B'的平面中獲得時,根據這些實施例的垂直奈米導線電晶體50的截面圖可仍然與圖11、12和13中所示的 相同。
雖然術語“奈米導線”用於描述垂直半導體特徵,但是“奈米導線26”的大小可以大於典型的奈米範圍。另外,奈米導線26的形狀可採用任何適用形狀。圖16示意性地說明用於奈米導線26的多個可用形狀。舉例來說,奈米導線26的俯視圖形狀包含圓形、橢圓形、具有圓化轉角的矩形、具有相對鋒利轉角的矩形、長條帶、三角形、六邊形或類似物。
如圖10A、10B、10C、10D和11到15中所示的實施例具有一些有利的特徵。應變可以穿過共用應變施加層施加到多個奈米導線。因此製造過程得到了顯著簡化。另外,有可能定制應變所集中的奈米導線的區域。
根據本發明的一些實施例,一種裝置包含半導體基板和半導體基板上方的垂直奈米導線。所述垂直奈米導線包含底部源極/汲極區域、底部源極/汲極區域上方的通道區域,以及所述通道區域上方的頂部源極/汲極區域。頂部ILD包圍頂部源極/汲極區域。所述裝置進一步包含包圍底部源極/汲極區域的底部ILD、包圍通道區域的柵電極以及應變施加層,所述應變施加層具有在頂部ILD、底部ILD和柵電極的相對側上的垂直部分,並且接觸所述頂部ILD、底部ILD和柵電極的相對側壁。
根據本發明的替代實施例,一種裝置包含半導體基板和所述半導體基板上方的多個垂直奈米導線。所述多個垂直奈米導線中每一者包含底部源極/汲極區域、所述底部源極/汲極區域上方的通道區域,以及所述通道區域上方的頂部源極/汲極區域。頂部ILD包圍所述多個垂直奈米導線中每一者的頂部源極/汲極區域。底部ILD包圍所述多個垂直奈米導線中每一者的底部源極/汲極區域。柵電極包圍所述多個垂直奈米導線中每一者的通道區域。應變施加層包圍頂部ILD、底部ILD和柵電極的側壁並且與頂部ILD、底部ILD和柵電極的側壁物理接觸。
根據本發明的其它替代實施例,一種裝置包含半導體基 板、所述半導體基板上方的多個垂直奈米導線,以及具有四個邊緣的層的堆疊,其中所述層堆疊包圍所述垂直半導體奈米導線。所述層堆疊包含半導體基板上方的底部ILD、底部ILD上方的柵電極以及柵電極上方的頂部ILD,其中所述底部ILD、柵電極和頂部ILD是相連的。應變施加層從奈米導線的底部的第一層延伸到奈米導線的頂部表面的第二層。所述應變施加層具有高度和小於高度的厚度。所述層堆疊的四個邊緣接觸應變施加層的側壁。
前述內容概述一些實施方式的特徵,因而熟知此技藝之人士可更加理解本申請案揭示內容之各方面。熟知此技藝之人士應理解可輕易使用本申請案揭示內容作為基礎,用於設計或修飾其他製程與結構而實現與本申請案該之實施方式具有相同目的與/或達到相同優點。熟知此技藝之人士亦應理解此均等架構並不脫離本申請案揭示內容的精神與範圍,以及熟知此技藝之人士可進行各種變化、取代與替換,而不脫離本申請案揭示內容之精神與範圍。
20‧‧‧基板
22‧‧‧源極/汲極區域
25‧‧‧磊晶部分
26‧‧‧奈米導線
26A、26B、26C‧‧‧部分
30、40‧‧‧介電質層
32‧‧‧柵極介電質層
34‧‧‧柵電極層
38‧‧‧低粘度間隔物
42‧‧‧不可滲透層
44‧‧‧氧化物環
48‧‧‧源極/汲極區域
50‧‧‧電晶體
52、56‧‧‧源極/汲極接點插塞
54‧‧‧柵極接點插塞

Claims (10)

  1. 一種裝置,其包括:半導體基板;該半導體基板上方的垂直奈米導線,該垂直奈米導線包括:底部源極/汲極區域;該底部源極/汲極區域上方的通道區域;以及該通道區域上方的頂部源極/汲極區域;頂部層間介電質(ILD),其包圍該頂部源極/汲極區域;底部層間介電質,其包圍該底部源極/汲極區域;柵電極,其包圍該通道區域;以及應變施加層,其包括在該頂部層間介電質、該底部層間介電質和該柵電極的相對側上的垂直部分,並且接觸該頂部層間介電質、該底部層間介電質和該柵電極的相對側壁。
  2. 根據請求項1所述的裝置,其中該應變施加層形成包圍該頂部層間介電質、該底部層間介電質和該柵電極的完整的環。
  3. 根據請求項2所述的裝置,其進一步包括多個垂直奈米導線,該多個垂直奈米導線包括該垂直奈米導線,其中該完整環包圍該多個垂直奈米導線。
  4. 根據請求項1所述的裝置,其中該頂部層間介電質、該底部層間介電質和該柵電極中的至少一者沿所有橫向方向延伸以接觸該應變施加層。
  5. 根據請求項1所述的裝置,其中該柵電極具有楊氏模量,其低於該頂部層間介電質、該底部層間介電質以及垂直奈米導線的楊氏模量。
  6. 根據請求項1所述的裝置,其進一步包括介於該底部層間介電質與該柵電極之間的額外介電質層,其中該額外介電質層具有楊氏模量,其低於該頂部層間介電質、該底部層間介電質、該垂直奈米導線和該柵電 極的楊氏模量。
  7. 根據請求項1所述的裝置,其進一步包括介於該頂部層間介電質與該柵電極之間的額外介電質層,其中該額外介電質層具有楊氏模量,其低於該頂部層間介電質、該底部層間介電質、該垂直奈米導線和該柵電極的楊氏模量。
  8. 根據請求項1所述的裝置,其進一步包括頂部硬質層,該頂部硬質層在該頂部層間介電質上方並且包圍該頂部源極/汲極區域,其中該應變施加層的該垂直部分進一步與該頂部硬質層的相對側壁接觸。
  9. 一種裝置,其包括:半導體基板;該半導體基板上方的多個垂直奈米導線,其中該多個垂直奈米導線中的每一者包括:底部源極/汲極區域;該底部源極/汲極區域上方的通道區域;以及該通道區域上方的頂部源極/汲極區域;頂部層間介電質(ILD),其包圍該多個垂直奈米導線中每一者的該頂部源極/汲極區域;底部層間介電質,其包圍該多個垂直奈米導線中每一者的該底部源極/汲極區域;柵電極,其包圍該多個垂直奈米導線中每一者的該通道區域;以及應變施加層,其包圍並且實體接觸該頂部層間介電質、該底部層間介電質和該柵電極的側壁。
  10. 一種裝置,其包括:半導體基板;該半導體基板上方的垂直半導體奈米導線;包括四個邊緣的層的堆疊,其中該層堆疊包圍該垂直半導體奈米導線 並且包括:該半導體基板上方的底部層間介電質(ILD);該底部層間介電質上方的柵電極;以及該柵電極上方的頂部層間介電質,其中該底部層間介電質、該柵電極和該頂部層間介電質是相連的;以及應變施加層,其從該垂直半導體奈米導線的底部的第一層延伸到該垂直半導體奈米導線的頂部表面的第二層,其中該應變施加層具有高度和小於該高度的厚度,其中該層堆疊的該四個邊緣接觸該應變施加層的側壁。
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