KR20120100630A - 반도체소자와 그 제조방법 및 반도체소자를 포함하는 전자장치 - Google Patents

반도체소자와 그 제조방법 및 반도체소자를 포함하는 전자장치 Download PDF

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최웅
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Abstract

반도체소자와 그 제조방법 및 반도체소자를 포함하는 전자장치에 관해 개시되어 있다. 개시된 반도체소자는 트랜지스터 또는 다이오드일 수 있다. 상기 트랜지스터의 채널층은 수직 방향으로 이격된 복수의 단위 층을 포함할 수 있다. 상기 단위 층 각각은 수평 방향으로 이격된 복수의 단위 채널을 포함할 수 있다. 상기 각 단위 층에서 상기 복수의 단위 채널은 줄무늬(stripe) 패턴을 형성할 수 있다. 상기 단위 채널 각각은 복수의 나노구조체를 포함할 수 있다. 상기 나노구조체는 나노튜브(nanotube) 또는 나노와이어(nanowire) 구조를 가질 수 있다. 예컨대, 상기 나노구조체는 CNT(carbon nanotube)를 포함할 수 있다.

Description

반도체소자와 그 제조방법 및 반도체소자를 포함하는 전자장치{Semiconductor device, method of manufacturing the same and electronic device including semiconductor device}
반도체소자와 그 제조방법 및 상기 반도체소자를 포함하는 전자장치에 관한 것이다.
트랜지스터 및 다이오드와 같은 반도체소자는 다양한 전자 기기 분야에서 여러 가지 목적으로 널리 사용되고 있다. 예컨대, 트랜지스터는 표시장치(display), 메모리소자, 논리회로 분야에서 스위칭소자(switching device)나 구동소자(driving device)로 사용되고, 그 밖에도 다양한 회로의 기본 구성요소로 사용되고 있다.
현재 상용화되고 있는 대부분의 트랜지스터는 실리콘(Si) 기반의 MOS-FET(metal oxide semiconductor field effect transistor) 이다. 하지만 Si 기반 MOS-FET의 특성 한계와 제조공정의 한계 등으로 인해, 이를 뛰어넘을 수 있는 차세대 물질/소자에 대한 연구 및 개발이 요구되고 있다. 예컨대, 탄소나노튜브(carbon nanotube)(CNT)와 같은 나노구조체를 채널층으로 적용한 트랜지스터를 제조하려는 시도가 이루어지고 있다. 탄소나노튜브는 직경이 수 내지 수십 나노미터(nm) 정도로 매우 작아, 소자의 미세화에 유리할 수 있고, 높은 이동도(mobility), 높은 전기전도도, 높은 열전도도, 강한 기계적 강도 등 우수한 특성을 갖는다. 따라서 탄소나노튜브는 기존 소자의 한계를 극복할 수 있는 물질로 주목받고 있다.
그러나 탄소나노튜브와 같은 나노구조체를 사용해서 트랜지스터와 같은 반도체소자를 제조하는 경우, 소자 간 편차(device-to-device variation)가 큰 문제가 있다. 이는 탄소나노튜브들의 특성/사이즈/밀도 등의 균일성을 확보하기 어렵기 때문이다. 또한, 탄소나노튜브를 재현성 있게 합성하기 어려울 뿐 아니라, 합성된 탄소나노튜브를 취급(handling)하기도 용이하지 않기 때문에, 이를 적용한 소자의 구현에 제약이 따른다.
균일성 확보에 유리하고 우수한 동작 특성을 갖는 반도체소자를 제공한다.
상기 반도체소자의 제조방법을 제공한다.
상기 반도체소자를 포함하는 전자장치를 제공한다.
본 발명의 일 측면(aspect)에 따르면, 채널층, 소오스, 드레인 및 게이트를 포함하는 트랜지스터에 있어서, 상기 채널층은 수직 방향으로 이격된 복수의 단위 층을 포함하고, 상기 단위 층 각각은 수평 방향으로 이격된 복수의 단위 채널을 포함하는 트랜지스터가 제공된다.
상기 단위 층에서 상기 복수의 단위 채널은 줄무늬(stripe) 패턴을 형성할 수 있다.
상기 단위 채널 각각은 복수의 나노구조체를 포함할 수 있다.
상기 나노구조체는 나노튜브(nanotube) 또는 나노와이어(nanowire) 구조를 가질 수 있다.
상기 나노구조체는 CNT(carbon nanotube)를 포함할 수 있다.
상기 단위 채널에서 상기 복수의 나노구조체는 네트워크 구조를 가질 수 있다.
상기 단위 채널의 길이(L)와 폭(W)의 비(L/W)는 5 이상일 수 있다.
상기 복수의 단위 층 사이에 절연층이 구비될 수 있다.
상기 게이트는 제1 게이트일 수 있고, 상기 제1 게이트와 이격된 제2 게이트가 더 구비될 수 있다. 이 경우, 상기 채널층은 상기 제1 및 제2 게이트 사이에 위치할 수 있다.
본 발명의 다른 측면에 따르면, 전술한 트랜지스터를 포함하는 전자장치가 제공된다.
상기 전자장치는, 예컨대, 표시장치(display)일 수 있다.
상기 전자장치에서 상기 트랜지스터는 구동소자 또는 스위칭소자로 사용될 수 있다.
본 발명의 다른 측면에 따르면, 채널층, 소오스, 드레인 및 게이트를 포함하는 트랜지스터의 제조방법에 있어서, 상기 채널층을 형성하는 단계는 수직 방향으로 이격된 복수의 단위 층을 형성하는 단계를 포함하고, 상기 각 단위 층을 형성하는 단계는 수평 방향으로 이격된 복수의 단위 채널을 형성하는 단계를 포함하는 트랜지스터의 제조방법이 제공된다.
상기 트랜지스터의 제조방법은 제1 반도체층을 형성하는 단계; 상기 제1 반도체층을 패터닝하여 복수의 제1 단위 채널을 포함하는 제1 단위 층을 형성하는 단계; 상기 복수의 제1 단위 채널을 덮는 제1 절연층을 형성하는 단계; 상기 제1 절연층 상에 제2 반도체층을 형성하는 단계; 및 상기 제2 반도체층을 패터닝하여 복수의 제2 단위 채널을 포함하는 제2 단위 층을 형성하는 단계;를 포함할 수 있다.
상기 트랜지스터의 제조방법은 상기 제1 반도체층의 양단에 접촉된 제1 소오스층 및 제1 드레인층을 형성하는 단계; 및 상기 제2 반도체층의 양단에 접촉되고 상기 제1 소오스층 및 제1 드레인층에 각각 연결된 제2 소오스층 및 제2 드레인층을 형성하는 단계;를 더 포함할 수 있다.
상기 트랜지스터의 제조방법은 상기 복수의 제2 단위 채널을 덮는 제2 절연층을 형성하는 단계; 상기 제2 절연층 상에 제3 반도체층을 형성하는 단계; 및 상기 제2 반도체층을 패터닝하여 복수의 제3 단위 채널을 포함하는 제3 단위 층을 형성하는 단계;를 더 포함할 수 있다.
상기 트랜지스터의 제조방법은 상기 제3 반도체층의 양단에 접촉되고 상기 제2 소오스층 및 제2 드레인층에 각각 연결된 제3 소오스층 및 제3 드레인층을 형성하는 단계;를 더 포함할 수 있다.
상기 단위 채널은 복수의 나노구조체를 포함하도록 형성할 수 있다.
상기 나노구조체는 나노튜브(nanotube) 또는 나노와이어(nanowire) 구조를 가질 수 있다.
상기 나노구조체는 CNT(carbon nanotube)를 포함할 수 있다.
본 발명의 다른 측면에 따르면, 서로 접합된 제1층 및 제2층을 포함하는 다이오드에 있어서, 상기 제1층은 수직 방향으로 이격된 복수의 단위 층을 포함하고, 상기 단위 층 각각은 수평 방향으로 이격된 복수의 반도체요소를 포함하는 다이오드가 제공된다.
상기 단위 층에서 상기 복수의 반도체요소는 줄무늬(stripe) 패턴을 형성할 수 있다.
상기 반도체요소 각각은 복수의 나노구조체를 포함할 수 있다.
상기 나노구조체는 CNT(carbon nanotube)를 포함할 수 있다.
상기 반도체요소에서 상기 복수의 나노구조체는 네트워크 구조를 가질 수 있다.
상기 반도체요소의 길이(L)와 폭(W)의 비(L/W)는 5 이상일 수 있다.
상기 제2층은 반도체층일 수 있다. 이 경우, 상기 제2층의 도전 타입과 상기 제1층의 반도체요소의 도전 타입은 서로 다를 수 있다.
상기 제2층은 금속층일 수 있다. 이 경우, 상기 제2층은 상기 제1층의 반도체요소와 쇼트키 접합(Schottky junction)을 형성할 수 있다.
본 발명의 다른 측면에 따르면, 전술한 다이오드를 포함하는 전자장치가 제공된다.
상기 전자장치는 광전자장치일 수 있다.
상기 광전자장치는, 예컨대, 태양전지일 수 있다.
본 발명의 다른 측면에 따르면, 서로 접합된 제1층 및 제2층을 포함하는 다이오드의 제조방법에 있어서, 상기 제1층을 형성하는 단계는 수직 방향으로 이격된 복수의 단위 층을 형성하는 단계를 포함하고, 상기 각 단위 층을 형성하는 단계는 수평 방향으로 이격된 복수의 반도체요소를 형성하는 단계를 포함하는 다이오드의 제조방법이 제공된다.
상기 다이오드의 제조방법은 제1 반도체층을 형성하는 단계; 상기 제1 반도체층을 패터닝하여 복수의 제1 반도체요소를 포함하는 제1 단위 층을 형성하는 단계; 상기 복수의 제1 반도체요소를 덮는 제1 절연층을 형성하는 단계; 상기 제1 절연층 상에 제2 반도체층을 형성하는 단계; 및 상기 제2 반도체층을 패터닝하여 복수의 제2 반도체요소를 포함하는 제2 단위 층을 형성하는 단계;를 포함할 수 있다.
상기 다이오드의 제조방법은 상기 제1 반도체층의 일단에 접촉된 제1 물질층을 형성하는 단계; 및 상기 제2 반도체층의 일단에 접촉되고 상기 제1 물질층에 연결된 제2 물질층을 형성하는 단계;를 더 포함할 수 있다.
상기 다이오드의 제조방법은 상기 복수의 제2 반도체요소를 덮는 제2 절연층을 형성하는 단계; 상기 제2 절연층 상에 제3 반도체층을 형성하는 단계; 및 상기 제2 반도체층을 패터닝하여 복수의 제3 반도체요소를 포함하는 제3 단위 층을 형성하는 단계;를 더 포함할 수 있다.
상기 다이오드의 제조방법은 상기 제3 반도체층의 일단에 접촉되고 상기 제2 물질층에 연결된 제3 물질층을 형성하는 단계;를 더 포함할 수 있다.
상기 제1, 제2 및 제3 물질층 각각은 상기 제2층의 일부일 수 있다.
상기 복수의 반도체요소 각각은 복수의 나노구조체를 포함할 수 있다.
상기 나노구조체는 나노튜브(nanotube) 또는 나노와이어(nanowire) 구조를 가질 수 있다.
상기 나노구조체는 CNT(carbon nanotube)를 포함할 수 있다.
균일성 확보에 유리하고 우수한 동작 특성을 갖는 고성능/고신뢰성 반도체소자(예컨대, 트랜지스터, 다이오드 등)를 구현할 수 있다.
상기 반도체소자를 전자장치(예컨대, 표시장치, 태양전지 등)에 적용하면, 상기 전자장치의 성능, 신뢰성 및 동작 특성 등을 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 트랜지스터를 보여주는 단면도이다.
도 2는 도 1의 트랜지스터에 사용되는 단위 층(채널층)의 평면 구조를 예시적으로 보여주는 평면도이다.
도 3은 비교예에 따른 단위 층(채널층)을 보여주는 평면도이다.
도 4는 도 3의 단위 층(채널층)을 패터닝한 구조로, 본 발명의 실시예에 따른 단위 층(채널층)의 구조를 보여주는 평면도이다.
도 5는 본 발명의 실시예에 따른 단위 채널들의 특성 분포를 보여주는 그래프이다.
도 6은 본 발명의 다른 실시예에 따른 트랜지스터를 보여주는 단면도이다.
도 7a 내지 도 7l은 본 발명의 실시예에 따른 트랜지스터의 제조방법을 보여주는 사시도이다.
도 8은 본 발명의 실시예에 따른 다이오드를 보여주는 단면도이다.
도 9는 본 발명의 다른 실시예에 따른 다이오드를 보여주는 단면도이다.
* 도면의 주요 부분에 대한 부호설명 *
C1 : 채널층 c11?c15 : 단위 채널
D1, D11?D33 : 드레인전극 E1, E2 : 전극
G1, G2 : 게이트 GI1, GI2, GI11 : 게이트절연층
IN1, IN2, IN11, IN22 : 절연층 L1?L3, L11?L33 : 단위 층
M11 : 마스크패턴 n1, n11?n33 : 나노구조체
N11?N33 : 나노구조체층 S1, S11?S33 : 소오스전극
SUB1, SUB11 : 기판 100 : 제1층
200 : 제2층(반도체층) 250 : 제2층(금속층)
이하, 본 발명의 실시예에 따른 반도체소자, 반도체소자의 제조방법 및 반도체소자를 포함하는 전자장치를 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1은 본 발명의 실시예에 따른 트랜지스터(반도체소자)를 보여주는 단면도이다.
도 1을 참조하면, 소정의 기판(SUB1) 상에 채널층(C1)이 구비될 수 있다. 기판(SUB1)은 유리 기판이거나, 그 밖의 다른 기판, 예컨대, 플라스틱 기판이나 실리콘 기판 등 통상의 반도체소자 공정에서 사용되는 다양한 기판 중 어느 하나일 수 있다. 기판(SUB1)은 플렉서블(flexible) 기판이거나 단단한(rigid) 기판일 수 있고, 투명하거나 불투명할 수 있다. 채널층(C1)은 수직 방향(즉, Z축 방향)으로 이격된 복수의 단위 층(L1, L2, L3)을 포함할 수 있다. 단위 층(L1, L2, L3)의 수는 예시적인 것이고, 달라질 수 있다. 복수의 단위 층(L1, L2, L3) 사이에 절연층(IN1, IN2)이 구비될 수 있다. 절연층(IN1, IN2)은 단위 층(L1, L2, L3) 각각이 그 고유한 전기적 특성을 유지하도록 하는 베리어(barrier)의 역할을 할 수 있다. 절연층(IN1, IN2)은 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물 등 무기 절연물질로 형성되거나, 유기 절연물질로 형성될 수 있다. 복수의 단위 층(L1, L2, L3)의 구성에 대해서는 추후에 도 2를 참조하여 보다 상세히 설명하도록 한다.
채널층(C1)의 양단에 각각 접촉된 소오스전극(S1) 및 드레인전극(D1)이 구비될 수 있다. 소오스전극(S1) 및 드레인전극(D1)은 일반적인 반도체소자 공정에서 전극 물질로 사용되는 다양한 금속 중 하나로 형성되거나, ITO(indium tin oxide) 및 IZO(indium zinc oxide)와 같은 투명 전도성 산화물(transparent conductive oxide)(TCO)로 형성될 수 있다. 또는 소오스전극(S1) 및 드레인전극(D1)은 그래핀(graphene)으로 형성될 수도 있다. 그래핀(graphene)은 탄소 원자들로 이루어진 육방정계(hexagonal) 단층 구조물로서, 높은 전하 이동도(mobility) 및 낮은 비저항을 가질 뿐 아니라, 우수한 투광성을 가질 수 있다. 소오스전극(S1) 및 드레인전극(D1)은 단층 또는 다층 구조를 가질 수 있다. 소오스전극(S1)과 드레인전극(D1) 사이에 복수의 단위 층(L1, L2, L3)이 병렬로 연결될 수 있다. 즉, 복수의 단위 층(L1, L2, L3)의 일단은 소오스전극(S1)에 연결되고, 타단은 드레인전극(D1)에 연결될 수 있다.
채널층(C1)의 전기적 특성을 제어하기 위한 게이트(G1)가 구비될 수 있다. 게이트(G1)는, 예컨대, 채널층(C1) 위쪽에 구비될 수 있다. 게이트(G1)는 소오스전극(S1) 및 드레인전극(D1)과 유사하게 다양한 금속 중 하나로 형성되거나, 투명 전도성 산화물로 형성될 수 있고, 그 밖에 다른 물질, 예컨대, 그래핀(graphene)으로 형성될 수도 있다. 게이트(G1)는 소오스/드레인전극(S1, D1)과 동일한 물질층일 수 있으나, 다른 물질층일 수도 있다.
채널층(C1)과 게이트(G1) 사이에 게이트절연층(GI1)이 구비될 수 있다. 게이트절연층(GI1)은 실리콘 산화물, 실리콘 질산화물 또는 실리콘 질화물을 포함할 수 있으나, 그 밖의 다른 물질, 예컨대, 실리콘 질화물보다 유전상수가 큰 고유전물질을 포함할 수도 있다. 게이트절연층(GI1)은 단층 또는 다층 구조를 가질 수 있다.
도 2는 도 1의 복수의 단위 층(L1, L2, L3) 중 하나(L1)의 평면 구조를 예시적으로 보여준다.
도 2를 참조하면, 단위 층(L1)은 수평 방향(즉, Y축 방향)으로 이격된 복수의 단위 채널(c11?c15)을 포함할 수 있다. 단위 채널(c11?c15)의 수는 예시적인 것이므로 달라질 수 있다. 단위 층(L1)에서 복수의 단위 채널(c11?c15)은 줄무늬(stripe) 패턴을 만들 수 있다. 다시 말해, 복수의 단위 채널(c11?c15)은 라인(line) 형태를 갖고, 나란하게 배열될 수 있다. 복수의 단위 채널(c11?c15)이 소오스전극(S1)과 드레인전극(D1) 사이에 병렬로 연결될 수 있다. 단위 채널(c11?c15) 각각은 복수의 나노구조체(n1)를 포함할 수 있다. 나노구조체(n1)는 나노튜브(nanotube) 또는 나노와이어(nanowire) 구조를 가질 수 있다. 예컨대, 나노구조체(n1)는 탄소나노튜브(carbon nanotube)(이하, CNT)이거나, Si, ZnO, In2O3, TiO2, V2O5 등과 같은 반도체로 형성된 나노와이어일 수 있다. 각각의 단위 채널(c11?c15)에서 복수의 나노구조체(n1)는 네트워크 구조를 가질 수 있다. 다시 말해, 각각의 단위 채널(c11?c15)은 복수의 나노구조체(n1)가 얽혀 있는 구조를 가질 수 있다. 복수의 나노구조체(n1)가 얽혀서 서로 연결(접촉)되어 있기 때문에, 각각의 단위 채널(c11?c15)은 소오스전극(S1)과 드레인전극(D1)을 연결하는 "채널"의 역할을 할 수 있다. 한편, 단위 채널(c11?c15)의 길이(L)와 폭(W)의 비(L/W)는 약 5 이상일 수 있다.
단위 층(L1)이 도 2와 같은 구조(즉, 줄무늬 패턴 구조)를 갖기 때문에, 단위 층(L1)의 특성 및 균일성이 향상될 수 있다. 이에 대해서는 도 3 및 도 4를 참조하여 보다 상세히 설명한다. 도 3 및 도 4에서는 편의상 나노구조체들(n10)을 저밀도로 도시하였지만, 실제 나노구조체들(n10)의 밀도는 도시된 것보다 높을 수 있다.
도 3은 본 발명의 실시예에 따른 단위 층(도 2의 L1)과 비교되는 비교예에 따른 단위 층(L10)을 보여주는 평면도이다.
도 3을 참조하면, 비교예에 따른 단위 층(L10)은 연속적인 구조를 갖는다. 즉, 단위 층(L10)은 줄무늬 형태로 패터닝되지 않은 층 구조를 갖는다. 단위 층(L10)은 복수의 나노구조체(n10)가 얽혀 있는 구조(즉, 네트워크 구조)를 갖는데, 여기서, 나노구조체(n10)는 CNT일 수 있다. 일반적으로 다수의 CNT를 합성(성장)할 때, 2/3 정도는 반도체성 CNT가 되고, 나머지 1/3 정도는 금속성 CNT가 된다. 따라서, 도 3의 단위 층(L10)을 구성하는 복수의 나노구조체(n10)에서 2/3 정도는 반도체성 CNT(1)일 수 있고, 1/3 정도는 금속성 CNT(2)일 수 있다. 이때, 금속성 CNT(2)들이 소오스전극(S10)과 드레인전극(D10) 사이를 연결하는 문제가 발생될 수 있다. 다시 말해, 금속성 CNT(2)들에 의해 소오스전극(S10)과 드레인전극(D10)이 연결될 수 있다. 이 경우, 트랜지스터의 오프 전류(OFF current)가 증가하고, 문턱전압(threshold voltage)이 원치 않은 수준으로 낮아지는 등 여러 문제가 발생할 수 있다. 특히, 나노구조체(n10)(즉, CNT)의 형성 밀도가 증가할수록 금속성 CNT(2)가 위와 같은 문제를 유발할 가능성은 커질 수 있다. 또한, 반도체성 CNT(1)와 금속성 CNT(2)의 형성 위치가 랜덤(random)하고, 이들(1, 2)의 형성 밀도가 불균일하며, 사이즈(지름, 길이 등)도 불균일할 수 있기 때문에, 도 3과 같은 단위 층(L10)을 채널로 사용하는 경우, 소자 간 편차(device-to-device variation)가 커질 수 있다.
그러나 도 3의 구조를 패터닝하여 도 4와 같은 구조를 형성할 경우, 전술한 문제들을 방지/억제할 수 있으므로, 소자의 균일성 확보 및 동작 특성 개선에 유리할 수 있다. 보다 구체적으로 설명하면, 도 4의 구조와 같이 줄무늬(stripe) 패턴 구조의 단위 층(L10')을 형성할 경우, 금속성 CNT(2)가 끊어지게 되어 금속성 CNT(2)들에 의해 소오스전극(S10)과 드레인전극(D10)이 연결될 가능성이 낮아질 수 있다. 즉, 금속성 CNT(2)들에 의한 소오스전극(S10)과 드레인전극(D10) 사이의 전기적 단락(short) 혹은 그와 유사한 문제가 발생할 가능성이 낮아질 수 있다. 특히, 단위 채널(c1?c5)의 길이(도 2의 L)가 길고 폭(도 2의 W)이 좁을수록, 금속성 CNT(2)들에 의해 소오스전극(S10)과 드레인전극(D10)이 연결될 가능성은 더욱 낮아질 수 있다. 이와 관련하여, 단위 채널(c1?c5)의 길이(L)와 폭(W)의 비(L/W)는 약 5 이상일 수 있다. 따라서 도 4와 같은 줄무늬 패턴 구조의 단위 층(L10')을 이용하면, 트랜지스터의 온/오프 전류비(ON/OFF current ratio)가 증가할 수 있고, 균일성 확보 및 동작 특성 개선에 유리할 수 있다.
더욱이, 도 1에 도시된 바와 같이, 복수의 단위 층(L1, L2, L3)이 수직 방향으로 이격하여 구비된 경우, 소자의 균일성 확보 및 동작 특성 개선에 더욱 유리할 수 있다. 이에 대해 보다 자세히 설명하면, 복수의 단위 층(L1, L2, L3)이 수직 방향으로 이격하여 구비된 경우, 복수의 단위 층(L1, L2, L3)에 포함된 단위 채널들(도 2의 c11?c15)의 전기적 특성이 평균값으로 수렴할 수 있기 때문에, 소자의 균일성 확보 및 동작 특성 개선에 유리할 수 있다. 복수의 단위 층(L1, L2, L3)에 포함된 단위 채널들의 특성은 어느 정도 일정하지만, 이들 사이에도 편차가 존재할 수 있다. 복수의 단위 층(L1, L2, L3)에 포함된 단위 채널들의 특성은 도 5와 같이 정규 분포와 유사한 분포를 가질 수 있다. 예컨대, 단위 채널들 중 90% 정도는 A영역에 해당하는 정상적인 값을 가질 수 있고, 나머지 10% 정도는 A영역을 벗어난 값을 가질 수 있다. 그러나 단위 층(L1, L2, L3)의 적층 수가 증가할수록 상기 단위 채널들의 특성이 통계적인 평균값으로 수렴할 수 있다. 즉, 단위 층(L1, L2, L3)의 적층 수가 증가하면, 그만큼 단위 채널의 수가 증가하고, 이들의 평균적인 특성은 A영역의 정상적인 값으로 수렴할 수 있다. 따라서 본 발명의 실시예에 따르면, 소자 간 편차(device-to-device variation) 문제를 개선할 수 있고, 균일한 전기적 특성을 갖는 반도체소자를 구현할 수 있다.
또한, 도 1의 트랜지스터가 복수의 나노구조체(도 2의 n1)를 채널 요소로 사용하는 경우, 기존의 트랜지스터에 비해 이동도(mobility)가 10배 이상 빠를 수 있다. 특히, 복수의 나노구조체(도 2의 n1)로 CNT를 사용하는 경우, 트랜지스터의 이동도 등 특성 개선에 더욱 유리할 수 있고, 이를 이용하여 고성능의 전자장치(예컨대, 액정표시장치 및 유기발광표시장치 등)를 구현할 수 있다.
부가해서, 도 1의 트랜지스터는 전체적으로 투명한 특성을 가질 수 있다. 채널층(C1)에 사용되는 나노구조체(도 2의 n1)는 미세한 사이즈(나노스케일)를 갖는 투명 구조체일 수 있다. 소오스/드레인전극(S1, D1) 및 게이트(G1)의 형성 물질도 투명한 물질(투명 전도성 산화물, 그래핀 등)일 수 있다. 따라서 트랜지스터는 전체적으로 투명할 수 있다. 예컨대, 본 발명의 실시예에 따른 트랜지스터는 약 80% 이상의 광투과율을 가질 수 있다. 또한 도 1의 기판(SUB1)으로 플렉서블(flexible) 기판을 사용하는 경우, 트랜지스터는 플렉서블(flexible) 할 수 있다. 채널층(C1)의 단위 층들(L1, L2, L3)은 복수의 나노구조체(도 2의 n1)가 얽혀 있는 구조를 갖기 때문에, 플렉서블(flexible)한 특성을 가질 수 있고, 소오스/드레인전극(S1, D1) 및 게이트(G1) 또한 플렉서블(flexible) 할 수 있다. 따라서 도 1의 트랜지스터는 플렉서블(flexible) 할 수 있다. 예컨대, 본 발명의 실시예에 따른 트랜지스터는 30% 이상의 플렉서블 연신율(flexible elongation)을 가질 수 있다. 그러나 본 발명의 실시예에 따른 트랜지스터가 반드시 플렉서블(flexible) 하거나 투명해야 하는 것은 아니다. 즉, 본 발명의 실시예에 따른 트랜지스터는 플렉서블(flexible) 하지 않을 수 있고, 또한 투명하지 않을 수도 있다.
도 6은 본 발명의 다른 실시예에 따른 트랜지스터(반도체소자)를 보여주는 단면도이다. 도 6의 구조는 도 1에서 변형된 것으로, 도 6에서는 채널층(C1) 아래에 다른 게이트(이하, 제2 게이트)(G2)가 더 구비된다.
도 6을 참조하면, 기판(SUB1) 상에 제2 게이트(G2) 구비되고, 이를 덮는 제2 게이트절연층(GI2)이 구비될 수 있다. 제2 게이트절연층(GI2) 상에 채널층(C1), 소오스전극(S1), 드레인전극(D2), 제1 게이트절연층(GI1) 및 제1 게이트(G1)이 구비될 수 있다. 채널층(C1), 소오스전극(S1), 드레인전극(D2), 제1 게이트절연층(GI1) 및 제1 게이트(G1)는 각각 도 1의 채널층(C1), 소오스전극(S1), 드레인전극(D2), 게이트절연층(GI1) 및 게이트(G1)와 동일할 수 있다.
도 6의 구조와 같이 채널층(C1)의 양측(상하)에 제1 및 제2 게이트(G1, G2)가 구비된 경우, 두 개의 게이트(G1, G2)로 채널층(C1)의 전기적 특성을 제어하기 때문에, 게이팅(gating) 특성이 향상될 수 있다.
도 7a 내지 도 7l은 본 발명의 실시예에 따른 트랜지스터(반도체소자)의 제조방법을 보여주는 사시도이다.
도 7a를 참조하면, 기판(SUB11) 상에 복수의 나노구조체(n11)를 포함하는 제1 나노구조체층(N11)을 형성할 수 있다. 복수의 나노구조체(n11)는 네트워크 구조를 가질 수 있다. 복수의 나노구조체(n11)를 형성(성장)하는 방법은 다양할 수 있다. 예컨대, 기판(SUB11) 상에 복수의 촉매 도트(catalyst dot)를 형성한 후, CVD(chemical vapor deposition) 법으로 상기 복수의 촉매 도트로부터 나노구조체(n11)를 수평 방향으로 성장시킬 수 있다. 여기서, 상기 촉매 도트는 기판(SUB11) 상에 CVD 또는 PVD(physical vapor deposition) 법으로 촉매 금속층(Fe, Ni, Cu 등)을 얇게(예컨대, 1?10Å) 증착한 후, 열처리를 통해 상기 촉매 금속층을 복수의 도트(dot) 형태로 변형시킴으로써 형성할 수 있다. 이렇게 형성된 상기 복수의 촉매 도트는 비교적 균일한 분포를 가질 수 있기 때문에, 상기 복수의 촉매 도트로부터 성장된 복수의 나노구조체(n11)도 비교적 균일한 분포(형성 밀도)를 가질 수 있다. 복수의 나노구조체(n11)를 형성하는 방법은 달라질 수 있다. 일례로, 기합성된 복수의 나노구조체를 소정의 용액 내에 분산시킨 뒤, 상기 나노구조체가 분산된 용액을 기판(SUB11) 위에 부어줌으로써, 기판(SUB11) 상에 네트워크 구조의 나노구조체층(N11)을 형성할 수 있다. 이 경우에도, 복수의 나노구조체(n11)는 기판(SUB11) 상에 비교적 균일하게 분포될 수 있다. 그 밖에도, 다양한 방법으로 기판(SUB11) 상에 복수의 나노구조체(n11)를 형성(성장)할 수 있다.
도 7b를 참조하면, 제1 나노구조체층(N11)을 소정 형태로 패터닝할 수 있다. 패터닝된 제1 나노구조체층(N11)은 단일 액티브 영역에 대응될 수 있다.
도 7c를 참조하면, 제1 나노구조체층(N11)의 양단에 각각 접촉된 제1 소오스전극(S11) 및 제1 드레인전극(D11)을 형성할 수 있다. 제1 소오스전극(S11) 및 제1 드레인전극(D11)은 일반적인 반도체소자 공정에서 전극 물질로 사용되는 다양한 금속 중 하나로 형성하거나, ITO 및 IZO와 같은 투명 전도성 산화물(TCO)로 형성하거나, 그 밖에 다른 물질, 예컨대, 그래핀(graphene)으로 형성할 수도 있다.
도 7d를 참조하면, 제1 나노구조체층(N11)을 패터닝하기 위한 마스크패턴(M11)을 형성할 수 있다. 마스크패턴(M11)은 포토레지스트(photoresist) 패턴일 수 있다. 마스크패턴(M11)은 제1 소오스전극(S11)과 제1 드레인전극(D11) 사이의 제1 나노구조체층(N11) 상에 구비되면서, 그 양측의 제1 소오스전극(S11) 및 제1 드레인전극(D11)을 위로 연장된 구조를 가질 수 있다.
도 7e를 참조하면, 마스크패턴(M11)을 식각 장벽으로 이용해서 제1 나노구조체층(N11)을 패터닝할 수 있다. 제1 나노구조체층(N11)을 패터닝하기 위해, 예컨대, 산소 플라즈마 식각(O2 plasma etching) 법을 사용할 수 있다. 이때, 제1 소오스전극(S11) 및 제1 드레인전극(D11)은 금속이나 도전성 산화물 등으로 구성되어 있으므로, 상기 산소 플라즈마에 의해 식각되지 않을 수 있다. 따라서 제1 소오스전극(S11)과 제1 드레인전극(D11) 사이의 제1 나노구조체층(N11) 부분만 선택적으로 식각(패터닝)될 수 있다. 제1 소오스전극(S11)과 제1 드레인전극(D11)으로 커버되어 있는 제1 나노구조체층(N11) 부분, 즉, 제1 나노구조체층(N11)의 양단부는 패터닝되지 않는데, 이 부분은 유효한 채널 영역이 아닐 수 있다. 따라서 제1 소오스전극(S11)과 제1 드레인전극(D11) 사이의 제1 나노구조체층(N11) 부분만 패터닝되고, 제1 소오스전극(S11) 및 제1 드레인전극(D11)으로 커버된 제1 나노구조체층(N11)의 양단부가 패터닝되지 않는다 하더라도, 이러한 구조는 도 2의 단위 층(L1) 구조와 동일한 작용/기능을 할 수 있다.
도 7f는 도 7e에서 마스크패턴(M11)을 제거한 상태를 보여준다. 이하에서는, 도 7f의 패터닝된 제1 나노구조체층(N11)을 "제1 단위 층(L11)"이라 한다.
도 7g를 참조하면, 제1 단위 층(L11) 상에 제1 절연층(IN11)을 형성할 수 있다. 제1 절연층(IN11)은 제1 소오스전극(S11)과 제1 드레인전극(D11) 사이의 제1 단위 층(L11)을 덮도록 형성될 수 있다. 제1 절연층(IN11)은 제1 소오스전극(S11) 및 제1 드레인전극(D11)과 동일한 높이로 형성될 수 있고, 제1 소오스전극(S11) 및 제1 드레인전극(D11)의 상면은 제1 절연층(IN11)으로 커버되지 않고 노출될 수 있다. 제1 절연층(IN11)은 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물 등 무기 절연물질로 형성하거나, 유기 절연물질로 형성할 수 있다.
도 7h를 참조하면, 제1 소오스전극(S11), 제1 드레인전극(D11) 및 제1 절연층(IN11) 상에 제2 나노구조체층(N22)을 형성할 수 있다. 제2 나노구조체층(N22)은 도 7b의 제1 나노구조체층(N11)의 형성방법과 유사한 방법으로 형성할 수 있다. 다음, 제2 나노구조체층(N22)의 양단에 각각 접촉된 제2 소오스전극(S22) 및 제2 드레인전극(D22)을 형성할 수 있다. 제2 소오스전극(S22) 및 제2 드레인전극(D22)은 각각 제1 소오스전극(S11) 및 제1 드레인전극(D11)에 접촉될 수 있다.
도 7i를 참조하면, 제2 나노구조체층(N22)을 패터닝할 수 있다. 제2 나노구조체층(N22)의 패터닝 방법은 도 7d 및 도 7e를 참조하여 설명한 제1 나노구조체층(N11)의 패터닝 방법과 유사할 수 있다. 패터닝된 제2 나노구조체층(N22)은 "제2 단위 층(L22)"이라 할 수 있다.
도 7j를 참조하면, 제2 소오스전극(S22)과 제2 드레인전극(D22) 사이의 제2 단위 층(L22)을 덮는 제2 절연층(IN22)을 형성할 수 있다. 제2 절연층(IN22)은 제1 절연층(IN11)과 동일한(혹은 유사한) 물질로 형성할 수 있다.
도 7k를 참조하면, 제3 단위 층(L33)과 제3 소오스전극(S33) 및 제3 드레인전극(D33)을 형성할 수 있다. 이들(L33, S33, D33)의 형성방법은 제2 단위 층(L22), 제2 소오스전극(S22) 및 제2 드레인전극(D22)의 형성방법과 유사할 수 있다. 제1 내지 제3 소오스전극(S11, S22, S33)은 연결(접촉)되어 있으므로, 이들을 합쳐서 하나의 소오스전극(S100)으로 여길 수 있다. 이와 유사하게, 제1 내지 제3 드레인전극(D11, D22, D33)을 합쳐서 하나의 드레인전극(D100)으로 여길 수 있다.
도 7l을 참조하면, 제3 단위 층(L33)을 덮는 게이트절연층(GI11)을 형성할 수 있다. 제3 단위 층(L33)은 제3 단위 층(L33)은 물론 제3 소오스전극(S33) 및 제3 드레인전극(D33)까지 덮는 구조를 가질 수도 있다. 게이트절연층(GI11)은 실리콘 산화물, 실리콘 질산화물, 실리콘 질화물로 형성하거나, 그 밖의 다른 물질, 예컨대, 실리콘 질화물보다 유전상수가 큰 고유전물질로 형성할 수 있다. 또한 게이트절연층(GI11)은 단층 또는 다층 구조로 형성할 수 있다. 게이트절연층(GI11) 상에 게이트(G11)를 형성할 수 있다. 게이트(G11)는 소오스전극(S11, S22, S33) 및 드레인전극(D11, D22, D33)과 유사하게 다양한 금속 중 하나로 형성하거나, 투명 전도성 산화물로 형성할 수 있고, 그 밖에 다른 물질, 예컨대, 그래핀으로 형성할 수도 있다. 게이트(G11)는 소오스전극(S11, S22, S33) 및 드레인전극(D11, D22, D33)과 동일한 물질층일 수 있으나, 다른 물질층일 수도 있다.
도 7a 내지 도 7l을 참조하여 설명한 제조방법은 예시적인 것에 불과하고, 이 방법은 다양하게 변형될 수 있다. 예를 들어, 도 7b의 단계에서 제1 나노구조체층(N11)을 줄무늬(stripe) 패턴 구조로 패터닝한 후, 패터닝된 제1 나노구조체층(N11)의 양단에 접촉된 제1 소오스전극(S11) 및 제1 드레인전극(D11)을 형성할 수도 있다. 또한, 복수의 단위 층(L11, L22, L33)을 형성한 후, 이들의 양단에 접촉되는 단층 구조의 소오스전극 및 드레인전극을 형성할 수도 있다. 또한, 도 7a의 제1 나노구조체층(N11)을 형성하기 전에, 하부 게이트 및 이를 덮는 하부 게이트절연층을 형성한 후, 상기 하부 게이트절연층 상에 제1 나노구조체층(N11)을 형성하고, 도 7b 내지 도 7l의 후속 공정을 진행할 수 있다. 그 밖에도 상기 제조방법은 다양하게 변형될 수 있다.
본 발명의 실시예에 따른 트랜지스터는 액정표시장치 및 유기발광표시장치 등과 같은 표시장치에 스위칭소자 또는 구동소자로 적용될 수 있다. 앞서 설명한 바와 같이, 본 발명의 실시예에 따른 트랜지스터는 우수한 균일성 및 동작 특성을 갖기 때문에, 이를 표시장치에 적용하면, 표시장치의 신뢰성, 동작 특성 및 성능을 향상시킬 수 있다. 특히, 본 발명의 실시예에 따른 트랜지스터는 투명한 특성을 가질 수 있기 때문에, 이를 표시장치에 적용하면, 표시장치의 개구율을 향상시킬 수 있다. 기존의 Si 박막 기반의 트랜지스터의 경우, 광투과율이 10% 이하로 매우 낮기 때문에, 표시장치의 광원(백라이트 등)으로부터 입사하는 빛을 차단하여, 표시장치의 개구율을 낮추는 역할을 하였다. 그러나 본 발명의 실시예에 따른 트랜지스터는 80% 이상의 광투과율을 가질 수 있으므로, 이를 표시장치에 적용하면, 개구율 및 휘도를 향상시킬 수 있고, 에너지 효율을 개선할 수 있다. 또한, 본 발명의 실시예에 따른 트랜지스터는 플렉서블 연신율(flexible elongation)이 30% 이상인 플렉서블 트랜지스터일 수 있으므로, 이를 이용하면 플렉서블(flexible) 표시장치를 구현할 수 있다. 액정표시장치 및 유기발광표시장치 등의 구조는 잘 알려진바, 이들에 대한 자세한 설명은 생략한다. 본 발명의 실시예에 따른 트랜지스터는 표시장치뿐 아니라, 메모리소자 및 논리소자 등 다른 전자장치 분야에 다양한 용도로 적용될 수 있다.
도 8은 본 발명의 실시예에 따른 다이오드(반도체소자)를 보여주는 단면도이다. 본 실시예의 다이오드는 PN 다이오드이다.
도 8을 참조하면, 제1층(100)과 제2층(200)이 서로 접합된 구조를 가질 수 있다. 제1층(100)은 도 1의 채널층(C1)과 유사한(혹은 동일한) 다중 적층 구조를 가질 수 있다. 즉, 제1층(100)은 수직 방향(즉, Z축 방향)으로 이격된 복수의 단위 층(L15, L25, L35)을 가질 수 있고, 각각의 단위 층(L15, L25, L35)은 수평 방향(즉, Y축 방향)으로 이격된 복수의 단위 반도체요소를 가질 수 있다. 상기 단위 반도체요소는 도 2의 단위 채널(c11?c15)과 유사할 수 있다. 상기 반도체요소 각각은 복수의 나노구조체(ex, CNT 등)로 구성될 수 있다. 제1층(100)의 구성은 도 1의 채널층(C1)과 유사하므로, 이에 대한 자세한 설명은 반복하지 않고 생략한다. 제1층(100)과 접합된 제2층(200)은 반도체일 수 있다. 제2층(200)은 제1층(100)의 반도체요소와 다른 도전 타입을 갖는 반도체일 수 있다. 예컨대, 제1층(100)의 반도체요소는 P형 반도체일 수 있고, 제2층(200)은 N형 반도체일 수 있다. 구체적인 예로, 제2층(200)은 ZnO, GaInZnO, HfInZnO와 같은 산화물 계열의 무기 반도체 물질로 구성되거나, a-Si과 같은 비산화물 계열의 무기 반도체 물질로 구성되거나, 혹은, 유기 반도체 물질로 구성될 수도 있다. 제1층(100)과 제2층(200)으로 구성된 PN 다이오드에 전압을 인가하기 위한 전극(E1, E2)이 더 구비될 수 있다. 제1 전극(E1)과 제2 전극(E2) 사이에 제1층(100)과 제2층(200)이 직렬로 연결될 수 있다.
도 9는 본 발명의 다른 실시예에 따른 다이오드(반도체소자)를 보여주는 단면도이다. 본 실시예의 다이오드는 쇼트키(Schottky) 다이오드이다.
도 9를 참조하면, 제1층(100)과 제2층(250)이 서로 접합된 구조를 가질 수 있다. 제1층(100)은 도 8의 제1층(100)과 유사한(혹은 동일한) 다중 적층 구조를 가질 수 있으므로, 이에 대한 반복 설명은 생략한다. 제2층(250)은 제1층(100)의 단위 층(L15, L25, L35)과 쇼트키 접합(Schottky junction)을 형성하는 금속층일 수 있다. 따라서 제1층(100)과 제2층(250)은 쇼트키 다이오드를 구성할 수 있다. 제1층(100)에 접촉된 제1 전극(E1)이 더 구비될 수 있다. 제2층(250)은 금속층이기 때문에, 제2층(250) 자체를 제2 전극(E2)으로 사용할 수 있다. 제1층(100)은 제1 전극(E1)과 제2 전극(E2) 사이에 구비될 수 있다.
도 8 및 도 9의 다이오드는 도 7a 내지 도 7l을 참조하여 설명한 트랜지스터의 제조방법과 유사한 방법으로 형성할 수 있다. 보다 구체적으로 설명하면, 도 7a 내지 도 7l을 참조하여 설명한 트랜지스터의 제조방법에서, 제1 내지 제3 단위 층(L11, L22, L33) 및 이들 사이의 절연층(IN11, IN22)의 적층 구조가 도 8 및 도 9의 제1층(100)에 대응될 수 있고, 도 7a 내지 도 7l에서 제1 내지 제3 드레인(D11, D22, D33)의 적층 구조가 도 8 및 도 9의 제2층(200, 250)에 대응될 수 있다. 따라서 도 7a 내지 도 7l을 참조하여 설명한 트랜지스터의 제조방법을 변형하면, 도 8 및 도 9의 다이오드를 용이하게 제조할 수 있다.
보다 구체적으로 설명하면, 본 발명의 실시예에 따른 다이오드의 제조방법은 서로 접합된 제1층 및 제2층을 형성하는 단계를 포함하되, 상기 제1층을 형성하는 단계는 수직 방향으로 이격된 복수의 단위 층을 형성하는 단계를 포함하고, 상기 각 단위 층을 형성하는 단계는 수평 방향으로 이격된 복수의 반도체요소를 형성하는 단계를 포함할 수 있다. 상기 다이오드의 제조방법은 제1 반도체층을 형성하는 단계, 상기 제1 반도체층을 패터닝하여 복수의 제1 반도체요소를 포함하는 제1 단위 층을 형성하는 단계, 상기 복수의 제1 반도체요소를 덮는 제1 절연층을 형성하는 단계, 상기 제1 절연층 상에 제2 반도체층을 형성하는 단계 및 상기 제2 반도체층을 패터닝하여 복수의 제2 반도체요소를 포함하는 제2 단위 층을 형성하는 단계를 포함할 수 있다. 또한 상기 다이오드의 제조방법은 상기 제1 반도체층의 일단에 접촉된 제1 물질층을 형성하는 단계 및 상기 제2 반도체층의 일단에 접촉되고 상기 제1 물질층에 연결된 제2 물질층을 형성하는 단계를 더 포함할 수 있다. 또한 상기 다이오드의 제조방법은 상기 복수의 제2 반도체요소를 덮는 제2 절연층을 형성하는 단계, 상기 제2 절연층 상에 제3 반도체층을 형성하는 단계 및 상기 제2 반도체층을 패터닝하여 복수의 제3 반도체요소를 포함하는 제3 단위 층을 형성하는 단계를 더 포함할 수 있다. 또한 상기 다이오드의 제조방법은 상기 제3 반도체층의 일단에 접촉되고 상기 제2 물질층에 연결된 제3 물질층을 형성하는 단계를 더 포함할 수 있다. 여기서, 상기 제1, 제2 및 제3 물질층 각각은 상기 제2층의 일부일 수 있다. 상기 복수의 반도체요소 각각은 복수의 나노구조체를 포함할 수 있고, 상기 나노구조체는 나노튜브(nanotube) 또는 나노와이어(nanowire) 구조를 가질 수 있다. 상기 나노구조체는 CNT(carbon nanotube)이거나, Si, ZnO, In2O3, TiO2, V2O5 등과 같은 반도체로 형성된 나노와이어일 수 있다. 이러한 제조방법은 예시적인 것에 불과하고, 다양하게 변형될 수 있다.
본 발명의 실시예에 따른 다이오드는 다양한 전자장치에 적용될 수 있다. 예컨대, 본 발명의 실시예에 따른 다이오드는 태양전지와 같은 광전자장치에 적용될 수 있다. 이 경우, 상기 다이오드는 태양전지의 광전 변환 요소로 사용될 수 있다. 다이오드가 태양전자의 광전 변환 요소로 사용되는 것은 잘 알려진 것이고, 태양전지의 일반적인 구성도 잘 알려진 바, 태양전지의 전체적인 구성에 대한 자세한 설명은 생략한다. 본 발명의 실시예에 따른 다이오드는 태양전지 이외의 다른 광전자장치에 적용될 수 있고, 광전자장치가 아닌 다른 전자장치에도 적용될 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 1 및 도 6의 트랜지스터와 도 8 및 도 9의 다이오드는 다양하게 변형될 수 있음을 알 수 있을 것이다. 구체적인 예로, 나노구조체(n1)는 나노튜브(nanotube) 및 나노와이어(nanowire) 이외에 다른 구조를 가질 수 있고, 단위 채널(c11?c15)은 복수의 나노구조체(n1)로 구성되지 않고 그 밖에 다른 구성을 가질 수 있음을 알 수 있을 것이다. 또한 게이트(G1)는 채널층(C1)을 둘러싸는 구조를 가질 수 있고, 다이오드는 수평 구조가 아닌 수직 구조로 변형될 수 있음을 알 수 있을 것이다. 그리고 도 7a 내지 도 7l의 제조방법도 다양하게 변화될 수 있음을 알 수 있을 것이다. 부가해서, 당업자라면 본 발명의 사상(idea)은 트랜지스터 및 다이오드가 아닌 다른 반도체소자에 적용될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.

Claims (22)

  1. 채널층, 소오스, 드레인 및 게이트를 포함하는 트랜지스터에 있어서,
    상기 채널층은 수직 방향으로 이격된 복수의 단위 층을 포함하고,
    상기 단위 층 각각은 수평 방향으로 이격된 복수의 단위 채널을 포함하는 트랜지스터.
  2. 제 1 항에 있어서,
    상기 단위 층에서 상기 복수의 단위 채널은 줄무늬(stripe) 패턴을 형성하는 트랜지스터.
  3. 제 1 항에 있어서,
    상기 단위 채널 각각은 복수의 나노구조체를 포함하는 트랜지스터.
  4. 제 3 항에 있어서,
    상기 나노구조체는 나노튜브(nanotube) 또는 나노와이어(nanowire) 구조를 갖는 트랜지스터.
  5. 제 4 항에 있어서,
    상기 나노구조체는 CNT(carbon nanotube)를 포함하는 트랜지스터.
  6. 제 3 항에 있어서,
    상기 단위 채널에서 상기 복수의 나노구조체는 네트워크 구조를 갖는 트랜지스터.
  7. 제 1 항에 있어서,
    상기 단위 채널의 길이(L)와 폭(W)의 비(L/W)는 5 이상인 트랜지스터.
  8. 제 1 항에 있어서,
    상기 복수의 단위 층 사이에 절연층이 구비된 트랜지스터.
  9. 제 1 항에 있어서, 상기 게이트는 제1 게이트이고,
    상기 제1 게이트와 이격된 제2 게이트가 더 구비되며,
    상기 채널층은 상기 제1 및 제2 게이트 사이에 위치하는 트랜지스터.
  10. 청구항 1에 기재된 트랜지스터를 포함하는 전자장치.
  11. 제 10 항에 있어서,
    상기 전자장치는 표시장치(display)인 전자장치.
  12. 서로 접합된 제1층 및 제2층을 포함하는 다이오드에 있어서,
    상기 제1층은 수직 방향으로 이격된 복수의 단위 층을 포함하고,
    상기 단위 층 각각은 수평 방향으로 이격된 복수의 반도체요소를 포함하는 다이오드.
  13. 제 12 항에 있어서,
    상기 단위 층에서 상기 복수의 반도체요소는 줄무늬(stripe) 패턴을 형성하는 다이오드.
  14. 제 12 항에 있어서,
    상기 반도체요소 각각은 복수의 나노구조체를 포함하는 다이오드.
  15. 제 14 항에 있어서,
    상기 나노구조체는 CNT(carbon nanotube)를 포함하는 다이오드.
  16. 제 14 항에 있어서,
    상기 반도체요소에서 상기 복수의 나노구조체는 네트워크 구조를 갖는 다이오드.
  17. 제 12 항에 있어서,
    상기 반도체요소의 길이(L)와 폭(W)의 비(L/W)는 5 이상인 다이오드.
  18. 제 12 항에 있어서,
    상기 제2층은 반도체층이고,
    상기 제2층의 도전 타입과 상기 제1층의 반도체요소의 도전 타입은 서로 다른 다이오드.
  19. 제 12 항에 있어서,
    상기 제2층은 금속층인 다이오드.
  20. 청구항 12에 기재된 다이오드를 포함하는 전자장치.
  21. 제 20 항에 있어서,
    상기 전자장치는 광전자장치인 전자장치.
  22. 제 21 항에 있어서,
    상기 광전자장치는 태양전지인 전자장치.
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