KR101343362B1 - 메모리 유닛의 제조 방법, 이에 따라 제조된 메모리 유닛,메모리 장치의 제조 방법 및 이에 따라 제조된 메모리 장치 - Google Patents

메모리 유닛의 제조 방법, 이에 따라 제조된 메모리 유닛,메모리 장치의 제조 방법 및 이에 따라 제조된 메모리 장치 Download PDF

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Abstract

메모리 유닛의 제조 방법에서, 제1 기판 상에, 제1 기판과 평행한 제1 방향으로 각각 연장된 복수 개의 제1 나노 와이어들 및 제1 나노 와이어들을 각각 둘러싼 복수 개의 제1 전극막들을 포함하는 복수 개의 제1 나노 와이어 구조물들을 배치한다. 제1 전극막들을 부분적으로 제거하여 제1 나노 와이어들 하부에 제1 전극들을 형성한다. 제1 나노 와이어들 및 제1 전극들 사이를 매립하는 제1 절연막을 제1 기판 상에 형성한다. 제1 나노 와이어들 및 제1 절연막 상에 제2 전극막을 형성한다. 제2 전극막 상에 제1 방향과 수직한 제2 방향으로 각각 연장된 복수 개의 제2 나노 와이어들을 배치한다. 제2 나노 와이어들을 식각 마스크로 사용하여 제2 전극막을 부분적으로 식각함으로써, 복수 개의 제2 전극들을 형성한다.

Description

메모리 유닛의 제조 방법, 이에 따라 제조된 메모리 유닛, 메모리 장치의 제조 방법 및 이에 따라 제조된 메모리 장치{METHOD OF MANUFACTURING A MEMORY UNIT, MEMORY UNIT MANUFACTURED BY THE SAME, METHOD OF MANUFACTURING A MEMORY DEVICE AND MEMORY DEVICE MANUFACTURED BY THE SAME}
본 발명은 메모리 유닛의 제조 방법, 이에 따라 제조된 메모리 유닛, 메모리 장치의 제조 방법 및 이에 따라 제조된 메모리 장치에 관한 것이다. 보다 상세하게는, 본 발명은 나노 와이어를 포함하는 메모리 유닛의 제조 방법, 이에 따라 제조된 메모리 유닛, 나노 와이어를 포함하는 메모리 장치의 제조 방법 및 이에 따라 제조된 메모리 장치에 관한 것이다.
최근 상변화 메모리(PRAM) 장치, 강유전체 메모리(FRAM) 장치, 저항 메모리(RRAM) 장치, 자기 메모리(MRAM) 장치 등과 같이 바이 스테이트(bi-state) 성질을 갖는 물질을 사용하여 제조된 메모리 장치에 대한 연구가 활발히 진행되고 있다. 특히 메모리 장치의 고집적화 구현을 위해, 전술한 바이 스테이트 성질을 갖는 물질을 나노 와이어로 형성하여, 메모리 장치를 제조하려는 시도가 이루어지고 있다.
현재, 나노 와이어를 제작하는 방법은 크게 탑 다운(Top-down) 방식과 바텀 업(Bottom-up) 방식으로 구별되며, 각각의 방식은 장단점을 갖고 있다. 예를 들어, 상기 탑 다운 방식을 사용할 경우, 원하는 위치에 나노 와이어들을 형성하는 것은 용이하나, 일정 크기 이하의 나노 와이어들을 형성하기가 어려워 고집적화를 구현하는 것이 용이하지 않다. 이와 같은 단점을 극복하기 위하여, 이중 패터닝(double-patterning) 방식이 개발되었으나 공정이 복잡하다. 한편, 상기 바텀 업 방식에 의할 경우, 미세한 크기를 갖는 나노 와이어들을 형성하는 데에는 용이하나, 원하는 위치에 정렬된 형태로 상기 나노 와이어들을 형성하기가 쉽지 않다. 뿐만 아니라, 기판 상에 나노 와이어를 수직하게 성장시켜 다이오드 및 메모리 유닛을 형성할 경우, 계속해서 동일 기판 위에 촉매 패터닝 및 고온 열처리 공정을 수행해야 하므로 공정이 어렵다.
이에 따라, 본 발명의 목적은 단순한 공정을 통해 나노 와이어 메모리 유닛을 제조하는 방법 및 이에 따라 제조된 메모리 유닛을 제공하는 것이다.
본 발명의 다른 목적은 단순한 공정을 통해 나노 와이어 메모리 유닛을 포함하는 메모리 장치를 제조하는 방법 및 이에 따라 제조된 메모리 장치를 제공하는 것이다.
상술한 본 발명의 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 메모리 유닛의 제조 방법에서는, 제1 기판 상에, 상기 제1 기판과 평행한 제1 방향으로 각각 연장된 복수 개의 제1 나노 와이어들 및 상기 제1 나노 와이어들을 각각 둘러싼 복수 개의 제1 전극막들을 포함하는 복수 개의 제1 나노 와이어 구조물들을 배치한다. 상기 제1 전극막들을 부분적으로 제거하여 상기 제1 나노 와이어들 하부에 제1 전극들을 형성한다. 상기 제1 나노 와이어들 및 상기 제1 전극들 사이를 매립하는 제1 절연막을 상기 제1 기판 상에 형성한다. 상기 제1 나노 와이어들 및 상기 제1 절연막 상에 제2 전극막을 형성한다. 상기 제2 전극막 상에 상기 제1 방향과 수직한 제2 방향으로 각각 연장된 복수 개의 제2 나노 와이어들을 배치한다. 상기 제2 나노 와이어들을 식각 마스크로 사용하여 상기 제2 전극막을 부분적으로 식각함으로써, 복수 개의 제2 전극들을 형성한다.
본 발명의 일 실시예에 따르면, 상기 제1 기판 상에 상기 제1 나노 와이어 구조물들을 배치할 때, 상기 제1 기판 상에서 상기 제1 기판과 수직한 제3 방향으로 성장한 상기 제1 나노 와이어 구조물들을 덮는 제2 절연막을 상기 제1 기판 상에 형성하여, 상기 제1 나노 와이어 구조물들과 상기 제2 절연막을 포함하는 제1 나노 와이어 블록을 형성할 수 있다. 상기 각 제1 나노 와이어 구조물들이 상기 제1 방향으로 배치되도록 상기 제1 나노 와이어 블록을 이동시킬 수 있다. 상기 제2 절연막을 제거할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 기판 상에 상기 제1 나노 와이어 구조물들을 배치할 때, 제2 기판 상에서 상기 제2 기판과 수직한 제4 방향으로 성장한 상기 제1 나노 와이어 구조물들을 덮는 제3 절연막을 상기 제2 기판 상에 형성하여, 상기 제1 나노 와이어 구조물들과 상기 제3 절연막을 포함하는 제2 나노 와이어 블록을 형성할 수 있다. 상기 각 제2 나노 와이어 구조물들이 상기 제1 기판 상에서 상기 제1 방향으로 배치되도록 상기 제1 나노 와이어 블록을 상기 제1 기판 상으로 이동시킬 수 있다. 상기 제3 절연막을 제거할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 기판 상에 상기 제1 나노 와이어 구조물들을 배치할 때, 상기 제1 나노 와이어 구조물들이 성장한 제3 기판 상으로 상기 제1 기판을 이동시켜, 상기 각 제1 나노 와이어 구조물들이 상기 제1 방향으로 배치되도록 상기 제1 나노 와이어 구조물들을 상기 제3 기판과 대향하는 상기 제1 기판의 일면에 접착시킬 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 기판의 상기 일면에는 상기 제1 나노 와이어 구조물들이 배치되는 영역을 정의하는 개구부를 갖는 제4 절연막이 형성 될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 나노 와이어 구조물들이 상기 제1 기판의 상기 일면에 접착되도록 상기 제1 기판에는 점성을 가진 물질이 도포될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 나노 와이어들을 배치할 때, 제4 기판 상에서 상기 제4 기판과 수직한 제5 방향으로 성장한 상기 제2 나노 와이어들을 덮는 제5 절연막을 상기 제4 기판 상에 형성하여, 상기 제2 나노 와이어들과 상기 제5 절연막을 포함하는 제3 나노 와이어 블록을 형성할 수 있다. 상기 각 제2 나노 와이어들이 상기 제2 방향으로 배치되도록 상기 제3 나노 와이어 블록을 상기 제2 전극막 상으로 이동시킬 수 있다. 상기 제5 절연막을 제거할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 나노 와이어들이 제거될 수 있다.
본 발명의 일 실시예에 따르면, 상기 각 제1 나노 와이어들은 단면이 정다각형 형상일 수 있다.
본 발명의 일 실시예에 따르면, 상기 각 제1 나노 와이어들은 상변화 물질을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 각 제1 나노 와이어들은 강유전 물질을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 각 제1 나노 와이어들은 가변 저항 물질을 포함할 수 있다.
상술한 본 발명의 목적을 달성하기 위하여, 본 발명의 다른 실시예들에 따른 메모리 유닛의 제조 방법에서는, 제1 기판 상에 제1 전극막을 형성한다. 상기 제1 전극막 상에, 상기 제1 기판과 평행한 제1 방향으로 각각 연장된 복수 개의 제1 나노 와이어들을 배치한다. 상기 제1 나노 와이어들을 식각 마스크로 사용하여 상기 제1 전극막들을 부분적으로 식각함으로써, 상기 제1 나노 와이어들 하부에 제1 전극들을 형성한다. 상기 제1 나노 와이어들 및 상기 제1 전극들 사이를 매립하는 제1 절연막을 상기 제1 기판 상에 형성한다. 상기 제1 나노 와이어들 및 상기 제1 절연막 상에 제2 전극막을 형성한다. 상기 제2 전극막 상에 상기 제1 방향과 수직한 제2 방향으로 각각 연장된 복수 개의 제2 나노 와이어들을 배치한다. 상기 제2 나노 와이어들을 식각 마스크로 사용하여 상기 제2 전극막을 부분적으로 식각함으로써, 복수 개의 제2 전극들을 형성한다.
상술한 본 발명의 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 메모리 장치의 제조 방법에서는, 제1 기판 상에 i) 제1 도전막을 형성한다. ii) 상기 제1 도전막 상에 다이오드 막을 형성한다. iii) 상기 다이오드 막 상에, 상기 제1 기판과 평행한 제1 방향으로 각각 연장된 복수 개의 제1 나노 와이어들 및 상기 제1 나노 와이어들을 각각 둘러싼 복수 개의 제1 전극막들을 포함하는 복수 개의 제1 나노 와이어 구조물들을 배치한다. iv) 상기 제1 나노 와이어들을 식각 마스크로 사용하여 상기 제1 전극막들, 상기 다이오드 막 및 상기 제1 도전막을 부분적으로 식각함으로써, 상기 제1 나노 와이어들 하부에 복수 개의 제1 전극들, 다이오드들 및 제1 도전 라인들을 형성한다. v) 상기 제1 나노 와이어들, 상기 제1 전극들, 상기 다이오드들 및 상기 제1 도전 라인들 사이를 매립하는 제1 절연막을 상기 제1 기판 상에 형성한다. vi) 상기 제1 나노 와이어들 및 상기 제1 절연막 상에 제2 전극막을 형성한다. vii) 상기 제2 전극막 상에 상기 제1 방향과 수직한 제2 방향으로 각각 연장된 복수 개의 제2 나노 와이어들을 배치한다. viii) 상기 제2 나노 와이어들을 식각 마스크로 사용하여 상기 제2 전극막을 부분적으로 식각함으로써, 복수 개의 제2 전극들을 형성한다.
본 발명의 일 실시예에 따르면, 상기 제2 전극막 상에 상기 제2 나노 와이어들을 배치하기 이전에, 상기 제2 전극막 상에 제2 도전막을 더 형성할 수 있고, 상기 제2 전극들을 형성할 때, 상기 제2 나노 와이어들을 식각 마스크로 사용하여 상기 제2 도전막 및 상기 제2 전극막을 부분적으로 식각함으로써, 복수 개의 제2 도전 라인들 및 제2 전극들을 형성할 수 있다.
본 발명의 일 실시예에 따르면, 상기 각 제1 도전 라인들은 워드 라인이고, 상기 각 제2 도전 라인들은 비트 라인일 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 기판 상에 상기 제1 나노 와이어 구조물들을 배치할 때, 상기 제1 기판 상에서 상기 제1 기판과 수직한 제3 방향으로 성장한 상기 제1 나노 와이어 구조물들을 덮는 제2 절연막을 상기 제1 기판 상에 형성하여, 상기 제1 나노 와이어 구조물들과 상기 제2 절연막을 포함하는 제1 나노 와이어 블록을 형성할 수 있다. 상기 각 제1 나노 와이어 구조물들이 상기 제1 방향으로 배치되도록 상기 제1 나노 와이어 블록을 이동시킬 수 있다. 상기 제2 절연막을 제거할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 기판 상에 상기 제1 나노 와이어 구조물들을 배치할 때, 상기 제1 나노 와이어 구조물들이 성장한 제2 기판 상으로 상기 제1 기판을 이동시켜, 상기 각 제1 나노 와이어 구조물들이 상기 제1 방향으로 배치되도록 상기 제1 나노 와이어 구조물들을 상기 제2 기판과 대향하는 상기 제1 기판의 일면에 접착시킬 수 있다.
본 발명의 일 실시예에 따르면, x) 상기 제2 나노 와이어들을 제거할 수 있다.
본 발명의 일 실시예에 따르면, 상기 i) 단계 내지 x) 단계 및 xi) 상기 제2 전극들 사이를 매립하는 제3 절연막을 상기 제1 나노 와이어들, 상기 제1 절연막 및 상기 제2 전극들 상에 형성하는 단계를 복수 회 수행할 수 있다.
상술한 본 발명의 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 메모리 장치의 제조 방법에서는, 기판 상에 각각 제1 방향으로 연장된 복수 개의 게이트 구조물들을 형성한다. 상기 게이트 구조물들에 인접한 상기 기판의 일부들에 제1 및 제2 불순물 영역들을 형성한다. 상기 제1 불순물 영역들에 각각 전기적으로 연결되고 상기 제1 방향으로 각각 연장된 제1 도전 라인들을 형성한다. 상기 제2 불순물 영역들에 각각 전기적으로 연결되고 상기 제1 방향으로 각각 연장된 패드들을 형성한다. 상기 제1 방향과 수직한 제2 방향으로 연장된 복수 개의 제1 나노 와이어들 및 상기 제1 나노 와이어들을 각각 둘러싼 복수 개의 제1 전극막들을 포함하며, 상기 패드들 상부에 부분적으로 접촉하는 복수 개의 제1 나노 와이어 구조물들을 배치한다. 상기 제1 나노 와이어들을 식각 마스크로 사용하여 상기 제1 전극막들을 부분적으로 식각함으로써, 상기 제1 나노 와이어들 하부에 복수 개의 제1 전극들을 형성한다. 상기 제1 나노 와이어들 및 상기 제1 전극들 사이를 매립하는 절연막을 형성한다. 상기 제1 나노 와이어들 및 상기 절연막 상에 제2 전극막 및 도전막을 형성한다. 상기 도전막 상에 상기 제1 나노 와이어들과 오버랩 되도록 복수 개의 제2 나노 와이어들을 형성한다. 상기 제2 나노 와이어들을 식각 마스크로 사용하여 상기 도전막 및 상기 제2 전극막을 부분적으로 식각함으로써, 상기 제2 나노 와어들 하부에 복수 개의 제2 도전 라인들 및 제2 전극막들을 형성한다.
상술한 본 발명의 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 메모리 유닛은 복수 개의 제1 전극들, 복수 개의 제1 나노 와이어들 및 복수 개의 제2 전극들을 포함한다. 상기 제1 전극들은 기판과 평행한 제1 방향으로 각각 연장되도록 상기 기판 상에 형성된다. 상기 제1 나노 와이어들은 상기 제1 전극들 상에 각각 형성된다. 상기 제2 전극들은 상기 제1 방향과 수직한 제2 방향으로 각각 연장되어 상기 제1 나노 와이어들의 상부와 부분적으로 접촉한다.
본 발명의 일 실시예에 따르면, 상기 각 제1 전극들과 상기 각 제1 나노 와이어들의 상기 제2 방향으로의 폭이 동일할 수 있다.
상술한 본 발명의 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 메모리 장치는 복수 개의 제1 도전 라인들, 복수 개의 다이오드들, 복수 개의 제1 전극들, 복수 개의 나노 와이어들 및 복수 개의 제2 도전 라인들을 포함한다. 상기 제1 도전 라인들은 기판과 평행한 제1 방향으로 각각 연장되도록 상기 기판 상에 형성된다. 상기 다이오드들은 상기 제1 도전 라인들 상에 각각 형성된다. 상기 제1 전극들은 상기 다이오드들 상에 각각 형성된다. 상기 나노 와이어들은 상기 제1 전극 들 상에 각각 형성된다. 상기 제2 도전 라인들은 상기 제1 방향과 수직한 제2 방향으로 각각 연장되어 상기 나노 와이어들의 상부와 부분적으로 접촉한다.
본 발명의 일 실시예에 따르면, 상기 메모리 장치는 상기 각 제2 도전 라인들 하부에 형성되어 상기 나노 와이어들의 상부와 부분적으로 접촉하는 복수 개의 제2 전극들을 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 기판에 수직한 제3 방향으로 복수 개의 상기 메모리 장치가 적층되고, 상기 메모리 장치들 사이에는 절연막이 형성됨으로써, 적층형 메모리 장치를 제공할 수 있다.
본 발명에 따르면, 바텀 업 방식으로 나노 와이어들을 성장시킨 후, 이를 이동하여 기판과 평행하게 배치한다. 이후, 상기 나노 와이어들을 식각 마스크로 사용하여 전극 패턴을 형성함으로써, 크로스 포인트 어레이 타입의 메모리 유닛을 간단한 공정으로 제조할 수 있다. 또한, 나노 와이어를 식각 마스크로 사용하여 다이오드 막 및 도전막을 식각함으로써 하부 전극 및 워드 라인을 형성하고, 이와 유사하게 나노 와이어를 식각 마스크로 사용하여 상부 전극 및 비트 라인을 형성함으로써, 크로스 포인트 어레이 타입의 메모리 장치를 간단한 공정으로 제조할 수 있다. 뿐만 아니라, 상기 메모리 장치를 수직하게 적층함으로써, 복수 개의 메모리 장치가 적층된 적층형 메모리 장치를 간단한 공정으로 제조할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 메모 리 유닛의 제조 방법, 이에 따라 제조된 메모리 유닛, 메모리 장치의 제조 방법 및 이에 따라 제조된 메모리 장치에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 1 내지 도 12는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 1을 참조하면, 제1 기판(100) 상에 복수 개의 제1 촉매 입자들(112)을 도포한다. 제1 기판(100)은 실리콘, 게르마늄과 같은 반도체 물질이나 실리콘 산화물, 실리콘 질화물과 같은 절연 물질을 포함할 수 있다.
각 제1 촉매 입자들(112)은 수 나노미터의 직경을 가지며, 금속을 포함할 수 있다. 예를 들어, 제1 촉매 입자들(112)은 금, 니켈, 코발트, 알루미늄 등의 금속을 포함할 수 있다. 제1 촉매 입자들(112)은 임프린트(imprint) 방식, 리프트-오프(lift-off) 방식 혹은 사진 식각(photo-etch) 방식으로 제1 기판(100) 상에 도포될 수 있다.
제1 촉매 입자들(112)은 제1 기판(100)에 평행한 제2 방향을 따라 일정한 간격으로 제1 기판(100) 상에 도포되어, 제1 촉매 입자 열(column)을 형성할 수 있다. 본 발명의 일 실시예에 따르면, 복수 개의 상기 제1 촉매 입자 열들이 제1 기판(100) 상에 상기 제2 방향에 실질적으로 수직한 제1 방향을 따라 일정한 간격으로 형성되어, 제1 촉매 입자 어레이(array)를 형성한다. 한편, 도면의 복잡성을 피하기 위해, 이후의 도면들에서는 하나의 제1 촉매 입자 열(A 영역)에 대해서만 도시하기로 한다.
도 2를 참조하면, 나노 와이어 소스 가스를 사용하는 화학 기상 증착(CVD) 공정을 통해, 각 제1 촉매 입자들(112)이 위치한 곳에서 각 제1 나노 와이어들(114)을 성장시킨다. 이때, 각 제1 나노 와이어들(114) 상단에는 제1 촉매 입자(112)가 잔류할 수 있다. 제1 나노 와이어들(114)은 제1 기판(100)에 실질적으로 수직한 제3 방향으로 일정한 길이를 갖도록 성장할 수 있다. 한편, 제1 나노 와이 어들(114)이 성장함에 따라, 상기 제1 촉매 입자 열 및 상기 제1 촉매 입자 어레이에 대응하여, 각각 제1 나노 와이어 열 및 제1 나노 와이어 어레이가 제1 기판(100) 상에 형성될 수 있다.
본 발명의 일 실시예에 따르면, 제1 나노 와이어들(114)은 상변화 물질을 사용하여 형성할 수 있다. 즉, 제1 나노 와이어들(114)은 GST와 같은 칼코겐 화합물이나 탄소, 질소 및/또는 금속이 도핑된 GST와 같은 칼코겐 화합물을 사용하여 형성할 수 있다.
본 발명의 다른 실시예에 따르면, 제1 나노 와이어들(114)은 강유전성 물질을 사용하여 형성할 수 있다. 즉, 제1 나노 와이어들(114)은 PZT[Pb(Zr, Ti)O3], SBT(SrBi2Ti2O9), BLT[Bi(La, Ti)O3], PLZT[Pb(La, Zr)TiO3] 또는 BST[Bi(Sr, Ti)O3]를 사용하여 형성할 수 있다. 혹은, 제1 나노 와이어들(114)은 칼슘(Ca), 란탄(La), 망간(Mn) 내지 비스무스(Bi)와 같은 불순물이 도핑된 PZT, SBT, BLT, PLZT 또는 BST 등을 사용하여 형성할 수 있다. 이와는 달리, 제1 나노 와이어들(114)은 티타늄 산화물(TiO2), 탄탈륨 산화물(TaO2), 알루미늄 산화물(Al2O3), 아연 산화물(ZnO2) 또는 하프늄 산화물(HfO2) 등과 같은 금속 산화물을 사용하여 형성할 수도 있다.
본 발명의 또 다른 실시예에 따르면, 제1 나노 와이어들(114)은 가변 저항 물질을 사용하여 형성할 수 있다. 즉, 제1 나노 와이어들(114)은 이성분계 금속 산화물을 사용하여 형성할 수 있다. 예를 들어, 제1 나노 와이어들(114)은 바나듐 산 화물, 니켈 산화물, 니오븀 산화물, 티타늄 산화물, 지르코늄 산화물, 하프늄 산화물, 코발트 산화물, 철 산화물, 구리 산화물, 알루미늄 산화물, 크롬 산화물 등을 사용하여 형성할 수 있다.
본 발명의 또 다른 실시예에 따르면, 제1 나노 와이어들(114)은 자성 물질을 사용하여 형성할 수 있다. 즉, 제1 나노 와이어들(114)은 코발트 실리콘과 같은 금속 실리콘 화합물이나 NiFe, NiFeCo, IrMn 등과 같은 금속 화합물을 사용하여 형성할 수 있다.
도 3은 도 2의 B 영역에 대한 확대 사시도이다.
도 3을 참조하면, 각 제1 나노 와이어들(114)은 단면이 사각형 형상을 가지도록 상기 제3 방향으로 성장할 수 있다. 이와는 달리, 각 제1 나노 와이어들(114)은 단면이 육각형, 팔각형 등의 다각형 형상을 갖거나, 혹은 단면이 원형을 갖도록 성장할 수도 있다.
도 4는 도 3의 제1 나노 와이어(114) 및 제1 촉매 입자(112)에 후속 공정을 수행한 결과를 도시하는 확대 사시도이다.
도 4를 참조하면, 제1 나노 와이어(114)와 제1 촉매 입자(112)를 감싸는 제1 전극막(116)을 형성한다. 이에 따라, 제1 나노 와이어(114), 제1 촉매 입자(112) 및 제1 전극막(116)을 포함하는 제1 나노 와이어 구조물(118)이 형성된다. 제1 전극막(116)은 화학 기상 증착(CVD) 공정 혹은 원자층 증착(ALD) 공정을 통해 형성될 수 있다.
제1 전극막(116)은 금속이나 금속 화합물을 사용하여 형성할 수 있다. 예를 들어, 제1 전극막(116)은 텅스텐, 알루미늄, 구리, 탄탈륨, 티타늄, 몰리브덴, 니오븀, 지르코늄, 알루미늄 질화물, 티타늄 알루미늄 질화물, 티타늄 질화물, 텅스텐 질화물, 탄탈륨 질화물, 몰리브덴 질화물, 몰리브덴 티타늄 질화물, 몰리브덴 알루미늄 질화물, 니오븀 질화물, 티타늄 보론 질화물, 텅스텐 보론 질화물, 지르코늄 알루미늄 질화물, 탄탈륨 또는 탄탈륨 알루미늄 질화물 지르코늄 실리콘 질화물, 탄탈륨 실리콘 질화물, 몰리브덴 실리콘 질화물, 텅스텐 실리콘 질화물, 티타늄 실리콘 질화물 등을 사용하여 형성할 수 있다. 이들은 단독으로 또는 서로 혼합되어 사용될 수 있다.
도 5는 제1 나노 와이어 구조물들(118)이 형성된 A 영역에 후속 공정을 수행한 결과를 도시한 사시도이다.
도 5를 참조하면, 제1 나노 와이어 구조물들(118)을 덮는 제1 절연막(130)을 제1 기판(100) 상에 형성한다. 이에 따라, 제1 나노 와이어 구조물들(118)과 제1 절연막(130)을 포함하는 제1 나노 와이어 블록이 형성된다. 제1 절연막(130)은 실리콘 산화물, 실리콘 질화물과 같은 절연 물질을 사용하여 형성할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 방향을 따라 형성된 복수 개의 제1 나노 와이어 구조물들(118)을 포함하는 제1 나노 와이어 구조물 열(column)을 덮도록 제1 절연막(130)이 형성된다. 본 발명의 다른 실시예에 따르면, 상기 제1 방향을 따라 배치된 복수 개의 상기 제1 나노 와이어 구조물 열들이 형성하는 제1 나노 와이어 구조물 어레이를 덮도록 제1 절연막(130)이 형성된다. 상기 제1 나노 와이어 구조물 어레이를 덮도록 제1 절연막(130)을 형성한 경우는, 이후 제1 절연 막(130)을 부분적으로 제거하여, 일정한 간격으로 서로 이격된 복수 개의 절연막 패턴들(도시하지 않음)을 형성한다. 이에 따라, 하나의 절연막 패턴 및 하나의 제1 나노 와이어 구조물 열을 포함하는 복수 개의 제1 나노 와이어 블록들이 형성될 수 있다.
한편, 제1 절연막(130)은 각 제1 나노 와이어 구조물들(118)의 일면이 노출되도록 형성될 수 있다. 이를 위해, 제1 절연막(130)에 대해 방향성 건식 식각 공정을 수행할 수 있다.
도 6을 참조하면, 상기 제1 나노 와이어 블록을 이동시켜, 각 제1 나노 와이어 구조물들(118)이 제1 기판(100)에 평행한 방향으로 배치되도록 한다. 본 발명의 일 실시예에 따르면, 상기 각 제1 나노 와이어 블록을 90도 회전시켜, 각 제1 나노 와이어 구조물들(118)이 상기 제1 방향으로 배치되도록 한다. 이때, 제1 나노 와이어 구조물들(118)의 노출된 일면들이 제1 기판(100)에 접할 수 있다. 이하에서는, 제1 나노 와이어 구조물들(118)이 상기 제1 방향으로 배치된 것에 대해서만 설명하도록 한다.
한편, 상기 각 제1 나노 와이어 블록은 제1 기판(100)이 아닌 다른 기판(도시하지 않음) 상으로 이동시킬 수도 있다. 즉, 상기 다른 기판에 평행한 방향으로 각 제1 나노 와이어 구조물들(118)이 배치되도록, 상기 제1 나노 와이어 블록을 이동시킬 수 있다. 이에 따라, 제1 나노 와이어들(114)이 원래 성장한 제1 기판(100)이 아닌 다른 기판으로 상기 제1 나노 와이어 블록을 이동시켜 원하는 반도체 장치를 형성할 수 있으므로, 제1 나노 와이어들(114)이 성장하기 용이한 기판에서 제1 나노 와이어들(114)을 성장시키고, 원하는 반도체 장치를 형성하기 용이한 기판에서 상기 반도체 장치를 형성하기 위한 후속 공정을 수행할 수도 있다.
한편, 상기 각 제1 나노 와이어 블록의 양단을 제거하여, 나노 와이어 구조물들(118)의 제1 촉매 입자들(112)을 제거할 수 있다. 이에 따라, 제1 나노 와이어들(114)의 전기적 특성의 균일성을 저해하는 제1 촉매 입자들(112)을 제거하고, 일부 과 성장한(over-grown) 제1 나노 와이어들(114)의 길이를 조정할 수 있다.
도 7을 참조하면, 먼저 제1 절연막(130)을 제거한다. 본 발명의 일 실시예에 따르면, 건식 식각 공정을 통해 제1 절연막(130)을 제거한다. 이와는 달리, 제1 절연막(130)은 습식 식각 공정을 통해 제거될 수도 있다.
이후, 제1 전극막(116)을 부분적으로 제거한다. 본 발명의 일 실시예에 따르면, 건식 식각 공정을 통해 각 제1 나노 와이어들(114)의 상부 및 측부에 형성된 제1 전극막(116)의 일부를 제거한다. 이에 따라, 각 제1 나노 와이어들(114) 하부에는 상기 제1 방향으로 연장된 제1 전극(120)이 형성된다. 이때, 각 제1 나노 와이어들(114)은 식각 마스크로 사용될 수 있다. 이와는 달리, 각 제1 나노 와이어들(114) 측부에 형성된 제1 전극막(116) 부분만을 제거할 경우는, 후술하는 제2 전극(155, 도 12 참조)을 형성하는 공정은 필요하지 않으며, 각 제1 나노 와이어들(114) 상부에 형성된 제1 전극막(116) 부분은 제2 전극(155)의 역할을 수행할 수 있다.
도 8을 참조하면, 제1 전극들(120) 및 제1 나노 와이어들(114) 사이에 제2 절연막(140)을 형성한다. 제2 절연막(140)은 제1 전극들(120) 및 제1 나노 와이어 들(114) 사이를 매립하도록 제1 기판(100), 제1 전극들(120) 및 제1 나노 와이어들(114) 상에 절연 물질을 증착한 다음, 제1 나노 와이어들(114)이 노출될 때까지 상기 절연 물질을 상부를 평탄화하여 형성할 수 있다.
도 9를 참조하면, 제1 나노 와이어들(114) 및 제2 절연막(140) 상에 제2 전극막(150)을 형성하고, 복수 개의 제2 나노 와이어들(164) 및 제3 절연막(170)을 포함하는 제2 나노 와이어 블록을 제2 전극막(150) 상에 배치한다. 제2 절연막(140)은 실리콘 산화물, 실리콘 질화물과 같은 절연 물질을 사용하여 형성할 수 있다. 제2 전극막(150)은 금속 또는 금속 화합물을 사용하여 형성할 수 있다.
본 발명의 일 실시예에 따르면, 각 제2 나노 와이어들(164)이 상기 제2 방향으로 연장되도록 상기 제2 나노 와이어 블록을 배치한다. 즉, 제1 나노 와이어들(114)과 실질적으로 동일하거나 유사한 방법으로 제2 나노 와이어들(164)을 다른 기판(도시하지 않음) 혹은 제2 전극막(150) 상에서 성장시킨 다음, 제2 나노 와이어들(164)을 감싸는 제3 절연막(170)을 형성하여 상기 제2 나노 와이어 블록을 형성한다. 이때, 제2 나노 와이어들(164)의 일면들이 노출되도록 제3 절연막(170)을 형성할 수 있다. 이후, 각 제2 나노 와이어들(164)이 상기 제2 방향으로 연장되도록 상기 제2 나노 와이어 블록을 이동시켜 제2 전극막(150) 상에 배치한다. 한편, 제2 나노 와이어들(164) 표면에는 전극막이 더 형성될 수도 있다.
도 10을 참조하면, 제3 절연막(170)을 제거한다. 본 발명의 일 실시예에 따르면, 건식 식각 공정을 통해 제3 절연막(170)을 제거한다. 이와는 달리, 제3 절연막(170)은 습식 식각 공정을 통해 제거될 수도 있다.
도 11을 참조하면, 제2 전극막(150)을 부분적으로 제거한다. 본 발명의 일 실시예에 따르면, 제2 나노 와이어들(164)을 식각 마스크로 사용하는 건식 식각 공정을 통해, 제2 전극막(150)의 일부를 제거함으로써, 각 제2 나노 와이어들(164) 하부에는 상기 제2 방향으로 연장된 제2 전극(155)이 형성된다.
도 12를 참조하면, 제2 전극(155) 상에 형성된 제2 나노 와이어들(164)을 제거함으로써, 제1 전극들(120), 제1 나노 와이어들(114) 및 제2 전극들(155)을 포함하는 메모리 유닛이 완성된다.
본 발명의 실시예들에 따라 제조된 상기 메모리 유닛은 다음과 같은 구조적인 특징을 갖는다.
즉, 각 제1 전극들(120)과 각 제1 나노 와이어들(114)은 제1 기판(100)에 평행한 상기 제1 방향으로 각각 연장되고, 각 제2 전극들(155)은 제1 기판(100)에 평행하고 상기 제1 방향에 수직한 상기 제2 방향으로 연장된다. 이에 따라, 제1 전극들(120)과 제1 나노 와이어들(114)은 제1 기판(100) 상에 선형으로 배치되고, 제2 전극들(155)은 제1 나노 와이어들(114)의 상부 일부들과 접촉하도록 선형으로 배치되어, 상기 메모리 유닛은 이른 바 크로스 포인트(cross-point) 어레이 타입의 메모리 유닛으로 형성될 수 있다.
한편, 전술한 바와 같이, 제1 전극들(120)을 형성하는 과정에서 제1 나노 와이어들(114)의 측부에 형성된 제1 전극막(116) 부분만을 제거할 경우는, 각 제1 나노 와이어들(114) 상부에 형성된 제1 전극막(116) 부분들이 제2 전극들(155)의 역할을 수행할 수 있으며, 이에 따라 상기 메모리 유닛은 상기 제1 방향으로 연장된 제2 전극들을 가질 수도 있다. 다만 이 경우에는, 상기 메모리 유닛을 포함하는 메모리 장치가 상기 제2 전극들의 상부 일부들과 접촉하면서 상기 제2 방향으로 연장된 비트 라인을 포함함으로써, 원하는 메모리 셀에만 신호를 공급할 수 있다.
도 13 내지 도 20은 본 발명의 다른 실시예들에 따른 메모리 유닛의 제조 방법을 설명하기 위한 사시도들이다. 이하에서는 반복을 피하기 위해서, 전술한 실시예들을 구현하는 공정들과 동일하거나 유사한 공정들에 대해서 설명을 생략하지만, 당업자라면 상기 생략된 부분들도 본원 발명의 범위 내에 속함을 자명하게 이해할 수 있을 것이다.
도 13을 참조하면, 제2 기판(200) 상에 복수 개의 제2 촉매 입자들(212)을 도포한다. 제2 기판(200)은 실리콘, 게르마늄과 같은 반도체 물질이나 실리콘 산화물, 실리콘 질화물과 같은 절연 물질을 포함할 수 있다.
제2 촉매 입자들(212)은 제2 기판(200)에 평행한 제2 방향을 따라 일정한 간격으로 제2 기판(200) 상에 도포되어, 제2 촉매 입자 열(column)을 형성할 수 있다. 본 발명의 일 실시예에 따르면, 복수 개의 상기 제2 촉매 입자 열들이 제2 기판(200) 상에 상기 제2 방향에 실질적으로 수직한 제1 방향을 따라 일정한 간격으로 형성되어, 제2 촉매 입자 어레이(array)를 형성한다. 한편, 도면의 복잡성을 피하기 위해, 이후의 도면들에서는 하나의 제2 촉매 입자 열(C 영역)에 대해서만 도시하기로 한다.
도 14를 참조하면, 나노 와이어 소스 가스를 사용하는 화학 기상 증착(CVD) 공정을 통해, 각 제2 촉매 입자들(212)이 위치한 곳에서 각 제2 나노 와이어 들(214)을 성장시킨다. 이때, 각 제2 나노 와이어들(214) 상단에는 제2 촉매 입자(212)가 잔류할 수 있다. 제2 나노 와이어들(214)은 제2 기판(200)에 실질적으로 수직한 제3 방향뿐만 아니라, 제2 기판(200)에 수직하지 않는 방향으로도 랜덤하게 성장할 수 있다. 한편, 제2 나노 와이어들(214)이 성장함에 따라, 상기 제2 촉매 입자 열 및 제2 촉매 입자 어레이에 대응하여, 각각 제2 나노 와이어 열 및 제2 나노 와이어 어레이가 제2 기판(200) 상에 형성될 수 있다.
도 15는 도 14의 D 영역에 대한 확대 사시도이다.
도 15를 참조하면, 각 제2 나노 와이어들(214)은 단면이 사각형 형상을 가지도록 상기 제3 방향으로 성장할 수 있다. 이와는 달리, 각 제2 나노 와이어들(214)은 단면이 육각형, 팔각형 등의 다각형 형상을 갖거나, 혹은 단면이 원형을 갖도록 성장할 수도 있다.
도 16은 도 15의 제2 나노 와이어(214) 및 제2 촉매 입자(212)에 후속 공정을 수행한 결과를 도시하는 확대 사시도이다.
도 16을 참조하면, 제2 나노 와이어(214)와 제2 촉매 입자(212)를 감싸는 제3 전극막(216)을 형성한다. 이에 따라, 제2 나노 와이어(214), 제2 촉매 입자(212) 및 제3 전극막(216)을 포함하는 제2 나노 와이어 구조물(218)이 형성된다.
도 17은 제2 나노 와이어 구조물들(218)이 형성된 C 영역에 후속 공정을 수행하는 과정을 도시하는 사시도이다.
도 17을 참조하면, 제3 기판(300)을 제2 기판(200) 상으로 이동시킨다. 제3기판(300)은 반도체 물질 혹은 절연성 물질을 포함할 수 있다. 제3 기판(300)은 제 1 면(302) 및 제2 면(304)을 가지며, 제1 면(302)이 제2 기판(200)에 대향하도록 하여 제3 기판(300)을 제2 기판(200) 상으로 이동시킨다. 한편, 도 18은 제3 기판(300)을 뒤집은 상태를 도시한다. 이후로는 도 17과 도 18을 함께 참조하여 설명한다.
본 발명의 일 실시예에 따르면, 제3 기판(300)을 상기 제1 방향(혹은 이와 반대 방향)에 평행하게 이동시킴으로써, 제2 기판(200) 상에 형성된 제2 나노 와이어 구조물들(218)을 제3 기판(300)의 제1 면(302)에 접착시킨다. 이때, 각 제2 나노 와이어 구조물들(218)은 제3 기판(300)의 제1 면(302) 상에 상기 제1 방향으로 배치될 수 있다. 이에 따라, 상기 제2 나노 와이어 구조물 열은 제3 기판(300)의 제1 면(302) 상에 상기 제1 방향으로 각각 배치된 복수 개의 제2 나노 와이어 구조물들(218)을 가지며, 상기 제2 나노 와이어 구조물 어레이는 일정한 간격으로 서로 이격된 복수 개의 상기 제2 나노 와이어 구조물 열들을 포함할 수 있다. 한편, 제2 나노 와이어 구조물들(218)이 제3 기판(300)의 제1 면(302)에 잘 접착되도록 하기 위해서, 점성을 가진 절연 물질이 제1 면(302)에 도포될 수 있다. 예를 들어, 상기 절연 물질은 공업용 오일 등을 포함할 수 있다.
이후 제3 기판(300) 상에 제2 나노 와이어 블록을 용이하게 형성하기 위해서, 도 18에 도시된 것처럼 제3 기판(300)을 뒤집어 제1 면(302)이 위를 향하도록 한다.
한편, 제2 나노 와이어 구조물들(218)을 제3 기판(300)의 제1 면(302)에 접착시키는 과정에서, 제2 촉매 입자들(212)이 제거될 수 있으며, 이에 따라, 도 18 에는 제2 촉매 입자들(212)이 제거된 상태의 제2 나노 와이어 구조물들(218)이 도시되어 있다. 경우에 따라서는, 제2 나노 와이어 구조물들(218)을 덮는 절연막(도시하지 않음)을 제3 기판(300) 상에 형성하고, 상기 절연막에서 제2 촉매 입자들(212)이 형성된 부분을 제거한 다음 상기 절연막을 다시 제거함으로써, 제2 촉매 입자들(212)을 제거할 수도 있다.
도 19를 참조하면, 제3 전극막(216)을 부분적으로 제거한다. 본 발명의 일 실시예에 따르면, 건식 식각 공정을 통해 각 제2 나노 와이어들(214)의 상부 및 측부에 형성된 제3 전극막(216)의 일부를 제거한다. 이에 따라, 각 제2 나노 와이어들(214) 하부에는 상기 제1 방향으로 연장된 제3 전극(220)이 형성된다. 이때, 각 제2 나노 와이어들(214)은 식각 마스크로 사용될 수 있다.
도 20을 참조하면, 도 8 내지 도 12를 참조하여 설명한 공정들을 수행함으로써, 제3 전극들(220), 제2 나노 와이어들(214) 및 제4 전극들(255)을 포함하는 메모리 유닛이 완성된다. 이때, 각 제3 전극들(220)과 각 제2 나노 와이어들(214)은 상기 제1 방향으로 연장되고, 각 제4 전극들(255)은 상기 제2 방향으로 연장되어, 상기 메모리 유닛은 이른 바 크로스 포인트 어레이 메모리 유닛으로 형성될 수 있다.
도 21 내지 도 24는 본 발명의 또 다른 실시예들에 따른 메모리 유닛의 제조 방법을 설명하기 위한 사시도들이다.
도 21을 참조하면, 도 13 내지 도 16을 참조하여 설명한 공정들을 수행하여, 복수 개의 제2 나노 와이어 구조물들(218)을 제2 기판(200) 상에 형성한다. 이에 따라, 도 13 내지 도 16에 도시된 구성 요소들과 동일한 구성 요소들에는 동일한 참조 부호를 부여하고 설명의 반복을 생략한다.
한편, 제4 기판(400)을 제2 기판(200) 상으로 이동시킨다. 제4 기판(400)은 제1 면(402) 및 제2 면(404)을 가지며, 제1 면(402)이 제2 기판(200)에 대향하도록 하여 제4 기판(400)을 제2 기판(200) 상으로 이동시킨다. 제1 면(402)에는, 제2 나노 와이어 구조물들(216)이 정렬되어 배치되며 제1 면(402)을 노출시키는 개구부(415)를 갖는 제4 절연막(410)이 형성된다. 제4 절연막(410)은 산화물 혹은 질화물 등의 절연 물질을 사용하여 형성할 수 있다. 한편, 도 22는 제4 기판(400)을 뒤집은 상태를 도시한다. 이후로는 도 21과 도 22를 함께 참조하여 설명한다.
본 발명의 일 실시예에 따르면, 제4 기판(400)을 상기 제1 방향(혹은 이와 반대 방향)에 평행하게 이동시킴으로써, 제2 기판(200) 상에 형성된 제2 나노 와이어 구조물들(218)을 제4 기판(400)의 제1 면(402)에 접착시킨다. 이때, 각 제2 나노 와이어 구조물들(218)은 개구부(415)에 의해 노출된 제4 기판(400)의 제1 면(402) 상에 상기 제1 방향으로 배치될 수 있다. 제2 나노 와이어 구조물들(218)이 제1 면(402)에 잘 부착되도록 점성을 가진 절연 물질이 제1 면(402) 상에 도포될 수 있다. 한편, 일부 제2 나노 와이어 구조물들(218)은 제4 절연막(410) 상에 배치될 수도 있다.
이에 따라, 개구부(415)에 의해 노출된 제1 면(402) 상에는 상기 제1 방향으로 각각 배치된 복수 개의 제2 나노 와이어 구조물들(218)이 제2 나노 와이어 구조물 열을 이룰 수 있으며, 복수 개의 상기 제2 나노 와이어 구조물 열들이 제2 나노 와이어 구조물 어레이를 형성할 수도 있다.
이후 제4 기판(400)을 뒤집어 제1 면(402)이 위를 향하도록 한다.
도 23을 참조하면, 제4 절연막(410)을 제4 기판(400)으로부터 제거한다. 이때, 제4 절연막(410) 상에 배치된 제2 나노 와이어 구조물들(218)도 함께 제거될 수 있다. 본 발명의 일 실시예에 따르면, 습식 식각 공정을 사용하여 제4 절연막(410)을 제거한다. 이에 따라, 도 18에 도시된 것과 유사하게, 제2 나노 와이어들(214) 및 제3 전극막(216)을 포함하는 제2 나노 와이어 구조물들(218)이 제4 기판(400) 상에 형성된다.
도 24를 참조하면, 도 19 내지 도 20을 참조하여 설명한 공정들을 수행함으로써, 제3 전극들(220), 제2 나노 와이어들(214) 및 제4 전극들(255)을 포함하는 메모리 유닛이 완성된다.
도 25 내지 도 30은 본 발명의 또 다른 실시예들에 따른 메모리 유닛의 제조 방법을 설명하기 위한 사시도들이다.
도 25를 참조하면, 먼저 제5 기판(500) 상에 제5 전극막(510)을 형성한다. 이후, 도 1을 참조하여 설명한 공정을 수행하여, 제5 전극막(510) 상에 제3 촉매 입자들(512)을 형성한 후, 제5 기판(500)에 수직한 제3 방향으로 복수 개의 제3 나노 와이어들(514)을 성장시킨다.
도 26은 도 25의 E 영역에 대한 확대 사시도이다.
도 26을 참조하면, 각 제3 나노 와이어들(514)은 단면이 사각형 형상을 가지도록 상기 제3 방향으로 성장할 수 있다. 이와는 달리, 각 제3 나노 와이어들(514) 은 단면이 육각형, 팔각형 등의 다각형 형상을 갖거나, 혹은 단면이 원형을 갖도록 성장할 수도 있다.
도 27은 제3 나노 와이어들(514) 및 제3 촉매 입자들(512)이 형성된 E 영역에 후속 공정을 수행한 결과를 도시한 사시도이다.
도 27을 참조하면, 제3 나노 와이어들(514) 및 제3 촉매 입자들(512)을 덮는 제5 절연막(530)을 제5 전극막(510) 상에 형성한다. 이에 따라, 제3 나노 와이어들(514), 제3 촉매 입자들(512) 및 제5 절연막(530)을 포함하는 제3 나노 와이어 블록이 형성된다. 제5 절연막(530)은 각 제3 나노 와이어들(514)의 일면이 노출되도록 형성될 수 있다.
도 28을 참조하면, 상기 제3 나노 와이어 블록을 이동시켜, 각 제3 나노 와이어들(514)이 제5 기판(500)에 평행한 제1 방향으로 배치되도록 한다. 본 발명의 일 실시예에 따르면, 상기 각 제3 나노 와이어 블록을 90도 회전시켜, 각 제3 나노 와이어들(514)이 상기 제1 방향으로 배치되도록 한다. 이때, 제3 나노 와이어들(514)의 노출된 일면들이 제5 기판(500)에 접할 수 있다. 한편, 상기 각 제3 나노 와이어 블록의 양단을 제거하여, 제3 촉매 입자들(312)을 제거할 수도 있다.
이후, 제5 절연막(530)을 제거한다.
도 29를 참조하면, 제3 나노 와이어들(514)을 식각 마스크로 사용하여 제5 전극막(510)을 부분적으로 제거한다. 이에 따라, 각 제3 나노 와이어들(514) 하부에는 상기 제1 방향으로 연장된 제5 전극(520)이 형성된다.
도 30을 참조하면, 도 8 내지 도 12를 참조하여 설명한 공정들을 수행함으로 써, 제5 전극들(520), 제3 나노 와이어들(514) 및 제6 전극들(555)을 포함하는 메모리 유닛이 완성된다.
도 31 내지 도 37은 본 발명의 실시예들에 따른 메모리 장치의 제조 방법을 설명하기 위한 사시도들이다. 이하에서는 반복을 피하기 위해서, 전술한 메모리 유닛에 대한 실시예들을 구현하는 공정들과 동일하거나 유사한 공정들에 대해서 설명을 생략하지만, 당업자라면 상기 생략된 부분들도 본원 발명의 범위 내에 속함을 자명하게 이해할 수 있을 것이다.
도 31을 참조하면, 먼저 제6 기판(600) 상에 제1 도전막(610) 및 다이오드 막(620)을 형성한다.
제1 도전막(610)은 금속 혹은 금속 화합물을 사용하여 형성할 수 있다.
다이오드 막(620)은 실리콘 혹은 게르마늄과 같은 반도체 물질을 포함하는 반도체 막에 제1 도전형의 불순물 및 제2 도전형의 불순물을 각각 주입함으로써, 제1 도전막(610) 상에 제1 반도체 막(도시하지 않음) 및 제2 반도체 막(도시되지 않음)을 순차적으로 적층함으로써 형성할 수 있다.
다이오드 막(620) 상에 제4 나노 와이어들(614), 제7 전극막들(616) 및 제6 절연막(630)을 포함하는 제4 나노 와이어 블록을 배치한다. 본 발명의 일 실시예에 따르면, 각 제4 나노 와이어들(614)이 제1 방향으로 연장되도록 상기 제4 나노 와이어 블록을 배치한다.
도 32를 참조하면, 먼저 제6 절연막(630)을 건식 혹은 습식 식각 공정을 통해 제거한다.
이후, 각 제4 나노 와이어들(614) 상부 및 측부에 형성된 각 제7 전극막들(616)의 일부를 건식 식각 공정을 통해 제거하여, 제4 나노 와이어들(614) 하부에 제7 전극들(618)을 형성한다.
이어서, 제4 나노 와이어들(614) 및 제7 전극들(618)을 식각 마스크로 사용하는 건식 식각 공정을 통해, 다이오드 막(620) 및 제1 도전막(610)을 제거하여, 제6 기판(600) 상에 상기 제1 방향으로 각각 연장된 제1 도전 라인들(615), 다이오드들(625), 제7 전극들(618) 및 제4 나노 와이어들(614)을 형성한다.
도 33을 참조하면, 제1 도전 라인들(615), 다이오드들(625), 제7 전극들(618) 및 제4 나노 와이어들(614) 사이를 매립하는 제7 절연막(640)을 형성한다.
도 34를 참조하면, 제4 나노 와이어들(614) 및 제7 절연막(640) 상에 제8 전극막(650), 제2 도전막(660) 및 제5 나노 와이어 블록을 형성한다.
제8 전극막(650) 및 제2 도전막(660)은 금속 혹은 금속 화합물을 사용하여 형성할 수 있다. 제5 나노 와이어 블록은 제5 나노 와이어들(674) 및 제8 절연막(680)을 포함한다. 본 발명의 일 실시예에 따르면, 각 제5 나노 와이어들(674)이 상기 제1 방향에 실질적으로 수직한 제2 방향으로 연장되도록, 상기 제5 나노 와이어 블록이 형성된다.
도 35를 참조하면, 제8 절연막(680)을 제거한다. 제8 절연막(680)은 건식 혹은 습식 식각 공정을 통해 제거할 수 있다
도 36을 참조하면, 제5 나노 와이어들(674)을 식각 마스크로 사용하는 건식 식각 공정을 수행하여, 제2 도전막(660) 및 제8 전극막(650)을 부분적으로 제거한 다. 이에 따라, 상기 제2 방향으로 각각 연장된 제8 전극들(655) 및 제2 도전 라인들(665)이 제4 나노 와이어들(614) 및 제7 절연막(640) 상에 형성된다.
도 37을 참조하면, 제5 나노 와이어들(674)을 제거함으로써 상기 메모리 장치가 완성된다.
본 발명의 일 실시예에 따르면, 각 제1 도전 라인들(615)은 워드 라인으로 기능하고, 각 제2 도전 라인들(665)은 비트 라인으로 기능한다. 이와는 달리, 도 34를 참조하여 설명한 공정에서, 제4 나노 와이어들(614) 및 제7 절연막(640) 상에 제2 도전막(660) 및 제5 나노 와이어 블록만을 형성함으로써 제8 전극들(655)을 형성하지 않을 수도 있으며, 이 경우에는 제2 도전 라인들(665)이 상부 전극 및 비트 라인의 기능을 동시에 수행할 수 있다.
한편, 본 발명의 실시예들에 따라 제조된 상기 메모리 장치는 다음과 같은 구조적인 특징을 갖는다.
즉, 각 제1 도전 라인들(615), 각 다이오드들(625), 각 제7 전극들(618) 및 각 제4 나노 와이어들(614)은 제6 기판(600)에 평행한 상기 제1 방향으로 각각 연장되고, 각 제8 전극들(655) 및 각 제2 도전 라인들(665)은 제6 기판(600)에 평행하고 상기 제1 방향에 수직한 상기 제2 방향으로 각각 연장된다. 이에 따라, 제1 도전 라인들(615), 다이오드들(625), 제7 전극들(618) 및 제4 나노 와이어들(614)은 제6 기판(600) 상에 선형으로 배치되고, 제8 전극들(655)은 제4 나노 와이어들(614)의 상부 일부들과 접촉하도록 선형으로 배치되어, 상기 메모리 장치는 크로스 포인트 어레이 타입의 메모리 장치로 형성될 수 있다.
도 38은 본 발명의 다른 실시예들에 따른 메모리 장치의 제조 방법을 설명하기 위한 사시도이다.
도 38을 참조하면, 도 37의 메모리 장치를 제6 기판(600) 상에 수직하게 적층함으로써, 상기 메모리 장치가 제조될 수 있다. 즉, 도 37의 메모리 장치와 실질적으로 동일한 제1 메모리 장치 및 제2 메모리 장치가 제6 기판(600)에 실질적으로 수직한 제3 방향으로 적층되어 적층형 메모리 장치가 형성된다.
이에 따라, 상기 제1 메모리 장치는 제1 방향으로 각각 연장된 제1 도전 라인들(615), 제1 다이오드들(625), 제7 전극들(618) 및 제4 나노 와이어들(614)과, 상기 제1 방향에 수직한 제2 방향으로 각각 연장된 제8 전극들(655) 및 제2 도전 라인들(665)을 포함한다. 한편, 상기 제2 메모리 장치는 상기 제1 방향으로 각각 연장된 제3 도전 라인들(715), 제2 다이오드들(725), 제9 전극들(718) 및 제6 나노 와이어들(714)과, 상기 제2 방향으로 각각 연장된 제10 전극들(755) 및 제4 도전 라인들(765)을 포함한다. 이때, 제2 도전 라인들(665) 및 제8 전극들(655) 사이를 매립하면서 제4 나노 와이어들(614), 제7 절연막(640) 및 제2 도전 라인들(665) 상에는 제9 절연막(690)이 형성되어, 상기 제1 및 제2 메모리 장치들을 서로 절연시킬 수 있다.
한편, 본 발명의 실시예들에 따른 적층형 메모리 장치는 두 개 이상의 메모리 장치가 수직하게 적층될 수 있으며, 각 메모리 장치들 사이에는 제9 절연막(690) 및 제10 절연막(790)과 같은 절연막이 형성되어, 각 메모리 장치들을 서로 절연시킬 수 있다.
도 39 내지 도 51은 본 발명의 다른 실시예들에 따른 메모리 장치의 제조 방법을 설명하기 위한 사시도들이다. 이하에서는 반복을 피하기 위해서, 전술한 메모리 유닛에 대한 실시예들을 구현하는 공정들과 동일하거나 유사한 공정들에 대해서 설명을 생략하지만, 당업자라면 상기 생략된 부분들도 본원 발명의 범위 내에 속함을 자명하게 이해할 수 있을 것이다. 한편, 도 39 내지 도 46은 상기 메모리 장치를 제2 방향으로 자른 단면도들이고, 도 47 내지 도 51은 상기 제2 방향과 실질적으로 수직한 제1 방향으로 상기 메모리 장치를 자른 단면도들로서, 구체적으로 제2 콘택(852) 및 패드(854)를 관통하도록 상기 제1 방향으로 자른 단면도들이다.
도 39를 참조하면, 소자 분리 공정을 통해 제7 기판(800)에 소자 분리막(도시하지 않음)을 형성함으로써, 제7 기판(800)에 액티브 영역 및 필드 영역을 정의한다. 제7 기판(800)은 반도체 물질을 포함할 수 있으며, 상기 소자 분리막은 얕은 트렌치 분리(Shallow Trench Isolation: STI) 공정 또는 열 산화 공정을 이용하여 형성될 수 있다.
제7 기판(800) 상에 게이트 절연막, 게이트 도전막 및 게이트 마스크층을 순차적으로 형성한 다음, 상기 게이트 마스크층, 상기 게이트 도전막 및 상기 게이트 절연막을 패터닝하여 상기 액티브 영역 상에 복수 개의 게이트 구조물들(810)을 형성한다. 각 게이트 구조물들(810)은 게이트 절연막 패턴(812), 게이트 전극(814) 및 게이트 마스크(816)를 포함한다. 본 발명의 일 실시예에 따르면, 게이트 구조물들(810)은 제2 방향으로 배치되며, 각 게이트 구조물들(810)은 상기 제2 방향에 실질적으로 수직한 제1 방향으로 연장된다. 게이트 구조물들(810)을 덮으면서 제7 기 판(800) 상에 질화막을 형성한 다음, 상기 질화막을 이방성 식각 공정으로 식각하여 각 게이트 구조물들(810)의 측벽 상에 게이트 스페이서(818)를 형성한다.
게이트 구조물들(810)을 이온 주입 마스크로 이용하는 이온 주입 공정을 수행하여 게이트 구조물들(810)에 인접한 상기 액티브 영역에 제1 및 제2 불순물 영역들(805, 807)을 형성한다. 이에 따라, 각 게이트 구조물들(810)과 각 제1 및 제2 불순물 영역들(805, 807)을 포함하는 복수 개의 트랜지스터들이 제7 기판(800)의 상기 액티브 영역 상에 형성된다. 본 발명의 실시예들에 있어서, 상기 각 트랜지스터들은 후속 공정에서 형성되는 메모리 유닛을 구동하기 위한 스위칭 소자의 기능을 수행할 수 있다.
도 40을 참조하면, 상기 트랜지스터들을 덮으면서 제7 기판(800) 상에 제1 층간 절연막(820)을 형성한다. 제1 층간 절연막(820)은 산화물, 질화물 및/또는 산질화물을 사용하여 형성될 수 있다. 제1 층간 절연막(820)은 화학 기상 증착 공정, 저압 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 원자층 적층 공정 또는 고밀도 플라즈마 화학 기상 증착 공정을 이용하여 형성될 수 있다.
제1 층간 절연막(820)을 부분적으로 식각하여, 제1 불순물 영역들(805)을 각각 노출시키는 복수 개의 제1 콘택 홀들(도시하지 않음)을 형성한다. 상기 제1 콘택 홀들을 채우면서 제1 층간 절연막(820) 상에 제3 도전막을 형성한다. 상기 제3 도전막은 금속 및/또는 금속 질화물을 사용하여 형성될 수 있다. 제1 층간 절연막(820)이 노출될 때까지 상기 제3 도전막을 부분적으로 제거하여 상기 제1 콘택 홀들을 채우는 복수 개의 제1 콘택들(832)을 형성한다. 제1 콘택들(832)은 화학 기 계적 연마 공정 및/또는 에치 백 공정을 이용하여 형성될 수 있다.
제1 콘택들(832)과 제1 층간 절연막(820) 상에 불순물로 도핑된 폴리실리콘, 금속 또는 금속 질화물을 사용하여 제4 도전막을 형성한다. 상기 제4 도전막을 패터닝하여, 제1 콘택들(832) 상에 제5 도전 라인들(834)을 형성한다. 각 제5 도전 라인들(834)은 상기 제1 방향으로 연장되는 라인 형상을 가질 수 있다. 본 발명의 일 실시예에 따르면, 각 제5 도전 라인들(834)은 비트 라인을 포함한다.
도 41을 참조하면, 제5 도전 라인들(834)을 덮으면서 제1 층간 절연막(820) 상에 제2 층간 절연막(840)을 형성한다. 제2 층간 절연막(840)은 산화물, 질화물 및/또는 산질화물을 사용하여 형성할 수 있다. 제1 및 제2 층간 절연막들(820, 740)을 부분적으로 식각하여, 제2 불순물 영역들(807)을 각각 노출시키는 복수 개의 제2 콘택 홀들(도시하지 않음)을 형성한다. 상기 제2 콘택 홀들을 채우면서 제2 층간 절연막(840) 상에 제5 도전막을 형성한다. 상기 제5 도전막은 금속 및/또는 금속 질화물을 사용하여 형성될 수 있다. 제2 층간 절연막(840)이 노출될 때까지 상기 제5 도전막을 부분적으로 제거하여 상기 제2 콘택 홀들을 채우는 복수 개의 제2 콘택들(852)을 형성한다. 제2 콘택들(852)과 제2 층간 절연막(840) 상에 불순물로 도핑된 폴리실리콘, 금속 또는 금속 질화물을 사용하여 제6 도전막을 형성한다. 상기 제6 도전막을 패터닝하여, 제2 콘택들(852) 상에 패드들(854)을 형성한다. 각 패드들(854)은 상기 제1 방향으로 연장되는 라인 형상을 가질 수 있다.
도 42 및 도 47을 참조하면, 먼저 패드들(854)을 덮으면서 제2 층간 절연막(840) 상에 제3 층간 절연막(860)을 형성하고, 제3 층간 절연막(860)의 상부를 패드들(854)이 노출될 때까지 화학 기계적 연마 공정 및/또는 에치 백 공정을 이용하여 평탄화한다.
이후, 패드들(854) 및 제3 층간 절연막(860) 상에 제7 나노 와이어들(874), 제11 전극막들(876) 및 제11 절연막(890)을 포함하는 제6 나노 와이어 블록을 배치한다. 본 발명의 일 실시예에 따르면, 각 제7 나노 와이어들(614)이 제2 방향으로 연장되도록 상기 제6 나노 와이어 블록을 배치한다.
도 43 및 도 48을 참조하면, 먼저 제11 절연막(890)을 건식 혹은 습식 식각 공정을 통해 제거한다.
이후, 각 제7 나노 와이어들(874) 상부 및 측부에 형성된 각 제11 전극막들(876)의 일부를 건식 식각 공정을 통해 제거하여, 제7 나노 와이어들(874) 하부에 제11 전극들(880)을 형성한다.
도 44 및 도 49를 참조하면, 먼저 제7 나노 와이어들(874) 및 제11 전극들(880)을 덮으면서 제3 층간 절연막(860) 상에 제4 층간 절연막(890)을 형성하고, 제4 층간 절연막(890)의 상부를 제7 나노 와이어들(874)이 노출될 때까지 화학 기계적 연마 공정 및/또는 에치 백 공정을 이용하여 평탄화한다.
이후, 제12 전극막(900) 및 제7 도전막(910)을 제7 나노 와이어들(874) 및 제4 층간 절연막(890) 상에 형성한다. 제12 전극막(900) 및 제7 도전막(910)은 금속 혹은 금속 화합물을 사용하여 형성할 수 있다.
이후, 제7 도전막(910) 상에 제8 나노 와이어들(924) 및 제12 절연막(930)을 포함하는 제7 나노 와이어 블록을 배치한다. 본 발명의 일 실시예에 따르면, 각 제 8 나노 와이어들(924)이 상기 제2 방향으로 연장되며 각 제7 나노 와이어들(874)에 오버랩 되도록 상기 제7 나노 와이어 블록을 배치한다.
도 45 및 도 50을 참조하면, 먼저 제12 절연막(930)을 건식 혹은 습식 식각 공정을 통해 제거한다.
이후, 각 제8 나노 와이어들(924)을 마스크로 하는 건식 식각 공정을 통해, 제7 도전막(910) 및 제12 전극막(900)의 일부를 제거하여, 제8 나노 와이어들(924) 하부에 제6 도전 라인들(915) 및 제12 전극들(905)을 형성한다. 이에 따라, 제11 전극들(880), 제7 나노 와이어들(874), 제12 전극들(905) 및 제6 도전 라인들(915)은 제7 기판(800)에 수직한 방향으로 패드들(854) 및 제3 층간 절연막(860) 상에 순차적으로 형성될 수 있다. 본 발명의 일 실시예에 따르면, 제6 도전 라인들(915)은 워드 라인을 포함한다.
도 46 및 도 51을 참조하면, 제8 나노 와이어들(924)을 제거하여 상기 메모리 장치를 완성한다.
전술한 바와 같이 본 발명에 의하면, 바텀 업 방식으로 나노 와이어들을 성장시킨 후, 이를 이동하여 기판과 평행하게 배치한다. 이후, 상기 나노 와이어들을 식각 마스크로 사용하여 전극 패턴을 형성함으로써, 크로스 포인트 어레이 타입의 메모리 유닛을 간단한 공정으로 제조할 수 있다. 또한, 나노 와이어를 식각 마스크로 사용하여 다이오드 막 및 도전막을 식각함으로써 하부 전극 및 워드 라인을 형성하고, 이와 유사하게 나노 와이어를 식각 마스크로 사용하여 상부 전극 및 비트 라인을 형성함으로써, 크로스 포인트 어레이 타입의 메모리 장치를 간단한 공정으로 제조할 수 있다. 뿐만 아니라, 상기 메모리 장치를 수직하게 적층함으로써, 복수 개의 메모리 장치가 적층된 적층형 메모리 장치를 간단한 공정으로 제조할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1 내지 도 12는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 13 내지 도 20은 본 발명의 다른 실시예들에 따른 메모리 유닛의 제조 방법을 설명하기 위한 사시도들이다.
도 21 내지 도 24는 본 발명의 또 다른 실시예들에 따른 메모리 유닛의 제조 방법을 설명하기 위한 사시도들이다.
도 25 내지 도 30은 본 발명의 또 다른 실시예들에 따른 메모리 유닛의 제조 방법을 설명하기 위한 사시도들이다.
도 31 내지 도 37은 본 발명의 실시예들에 따른 메모리 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 38은 본 발명의 다른 실시예들에 따른 메모리 장치의 제조 방법을 설명하기 위한 사시도이다.
도 39 내지 도 51은 본 발명의 다른 실시예들에 따른 메모리 장치의 제조 방법을 설명하기 위한 사시도들이다.
＜도면의 주요 부분에 대한 부호의 설명＞
100, 200, 300, 400, 500, 600, 700 : 제1 내지 제7 기판
112, 212, 512 : 제1 내지 제3 촉매 입자들
114, 214, 514, 614, 674, 714, 774, 824 : 제1 내지 제8 나노 와이어들
116, 150, 216 : 제1 내지 제3 전극막
120, 155, 220, 255 : 제1 내지 제4 전극
130, 140, 170, 410, 530, 630, 640, 680, 690, 790, 890, 930 : 제1 내지 제12 절연막
510, 616, 650 : 제5, 제7, 제8 전극막
520, 555, 618, 655, 718, 755, 880, 905 : 제5 내지 제12 전극
610, 660 : 제1 및 제2 도전막
615, 665, 715, 765, 834, 915 : 제1 내지 제6 도전 라인들
876, 900 : 제11 및 제12 전극막

Claims (25)

  1. 제1 기판 상에, 상기 제1 기판과 평행한 제1 방향으로 각각 연장된 복수 개의 제1 나노 와이어들 및 상기 제1 나노 와이어들을 각각 둘러싼 복수 개의 제1 전극막들을 포함하는 복수 개의 제1 나노 와이어 구조물들을 배치하는 단계;
    상기 제1 전극막들을 부분적으로 제거하여 상기 제1 나노 와이어들 하부에 제1 전극들을 형성하는 단계;
    상기 제1 나노 와이어들 및 상기 제1 전극들 사이를 매립하는 제1 절연막을 상기 제1 기판 상에 형성하는 단계;
    상기 제1 나노 와이어들 및 상기 제1 절연막 상에 제2 전극막을 형성하는 단계;
    상기 제2 전극막 상에 상기 제1 방향과 수직한 제2 방향으로 각각 연장된 복수 개의 제2 나노 와이어들을 배치하는 단계; 및
    상기 제2 나노 와이어들을 식각 마스크로 사용하여 상기 제2 전극막을 부분적으로 식각함으로써, 복수 개의 제2 전극들을 형성하는 단계를 포함하는 메모리 유닛의 제조 방법.
  2. 제1항에 있어서, 상기 제1 기판 상에 상기 제1 나노 와이어 구조물들을 배치하는 단계는,
    상기 제1 기판 상에서 상기 제1 기판과 수직한 제3 방향으로 성장한 상기 제 1 나노 와이어 구조물들을 덮는 제2 절연막을 상기 제1 기판 상에 형성하여, 상기 제1 나노 와이어 구조물들과 상기 제2 절연막을 포함하는 제1 나노 와이어 블록을 형성하는 단계;
    상기 각 제1 나노 와이어 구조물들이 상기 제1 방향으로 배치되도록 상기 제1 나노 와이어 블록을 이동시키는 단계; 및
    상기 제2 절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 메모리 유닛의 제조 방법.
  3. 제1항에 있어서, 상기 제1 기판 상에 상기 제1 나노 와이어 구조물들을 배치하는 단계는,
    제2 기판 상에서 상기 제2 기판과 수직한 제4 방향으로 성장한 상기 제1 나노 와이어 구조물들을 덮는 제3 절연막을 상기 제2 기판 상에 형성하여, 상기 제1 나노 와이어 구조물들과 상기 제3 절연막을 포함하는 제2 나노 와이어 블록을 형성하는 단계;
    상기 각 제2 나노 와이어 구조물들이 상기 제1 기판 상에서 상기 제1 방향으로 배치되도록 상기 제1 나노 와이어 블록을 상기 제1 기판 상으로 이동시키는 단계; 및
    상기 제3 절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 메모리 유닛의 제조 방법.
  4. 제1항에 있어서, 상기 제1 기판 상에 상기 제1 나노 와이어 구조물들을 배치하는 단계는,
    상기 제1 나노 와이어 구조물들이 성장한 제3 기판 상으로 상기 제1 기판을 이동시켜, 상기 각 제1 나노 와이어 구조물들이 상기 제1 방향으로 배치되도록 상기 제1 나노 와이어 구조물들을 상기 제3 기판과 대향하는 상기 제1 기판의 일면에 접착시키는 단계를 포함하는 것을 특징으로 하는 메모리 유닛의 제조 방법.
  5. 제4항에 있어서, 상기 제1 기판의 상기 일면에는 상기 제1 나노 와이어 구조물들이 배치되는 영역을 정의하는 개구부를 갖는 제4 절연막이 형성된 것을 특징으로 하는 메모리 유닛의 제조 방법.
  6. 제4항에 있어서, 상기 제1 나노 와이어 구조물들이 상기 제1 기판의 상기 일면에 접착되도록 상기 제1 기판에는 점성을 가진 물질이 도포되어 있는 것을 특징으로 하는 메모리 유닛의 제조 방법.
  7. 제1항에 있어서, 상기 제2 나노 와이어들을 배치하는 단계는,
    제4 기판 상에서 상기 제4 기판과 수직한 제5 방향으로 성장한 상기 제2 나노 와이어들을 덮는 제5 절연막을 상기 제4 기판 상에 형성하여, 상기 제2 나노 와이어들과 상기 제5 절연막을 포함하는 제3 나노 와이어 블록을 형성하는 단계;
    상기 각 제2 나노 와이어들이 상기 제2 방향으로 배치되도록 상기 제3 나노 와이어 블록을 상기 제2 전극막 상으로 이동시키는 단계; 및
    상기 제5 절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 메모리 유닛의 제조 방법.
  8. 제1항에 있어서, 상기 제2 나노 와이어들을 제거하는 단계를 더 포함하는 것을 특징으로 하는 메모리 유닛의 제조 방법.
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  13. 제1 기판 상에 i) 제1 도전막을 형성하는 단계;
    ii) 상기 제1 도전막 상에 다이오드 막을 형성하는 단계;
    iii) 상기 다이오드 막 상에, 상기 제1 기판과 평행한 제1 방향으로 각각 연장된 복수 개의 제1 나노 와이어들 및 상기 제1 나노 와이어들을 각각 둘러싼 복수 개의 제1 전극막들을 포함하는 복수 개의 제1 나노 와이어 구조물들을 배치하는 단계;
    iv) 상기 제1 나노 와이어들을 식각 마스크로 사용하여 상기 제1 전극막들, 상기 다이오드 막 및 상기 제1 도전막을 부분적으로 식각함으로써, 상기 제1 나노 와이어들 하부에 복수 개의 제1 전극들, 다이오드들 및 제1 도전 라인들을 형성하는 단계;
    v) 상기 제1 나노 와이어들, 상기 제1 전극들, 상기 다이오드들 및 상기 제1 도전 라인들 사이를 매립하는 제1 절연막을 상기 제1 기판 상에 형성하는 단계;
    vi) 상기 제1 나노 와이어들 및 상기 제1 절연막 상에 제2 도전막을 형성하는 단계;
    vii) 상기 제2 도전막 상에 상기 제1 방향과 수직한 제2 방향으로 각각 연장된 복수 개의 제2 나노 와이어들을 배치하는 단계;
    viii) 상기 제2 나노 와이어들을 식각 마스크로 사용하여 상기 제2 도전막을 부분적으로 식각함으로써, 복수 개의 제2 도전 라인들을 형성하는 단계를 포함하는 메모리 장치의 제조 방법.
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  20. 기판 상에 각각 제1 방향으로 연장된 복수 개의 게이트 구조물들을 형성하는 단계;
    상기 게이트 구조물들에 인접한 상기 기판의 일부들에 제1 및 제2 불순물 영역들을 형성하는 단계;
    상기 제1 불순물 영역들에 각각 전기적으로 연결되고 상기 제1 방향으로 각각 연장된 제1 도전 라인들을 형성하는 단계;
    상기 제2 불순물 영역들에 각각 전기적으로 연결되고 상기 제1 방향으로 각각 연장된 패드들을 형성하는 단계;
    상기 제1 방향과 수직한 제2 방향으로 연장된 복수 개의 제1 나노 와이어들 및 상기 제1 나노 와이어들을 각각 둘러싼 복수 개의 제1 전극막들을 포함하며, 상기 패드들 상부에 부분적으로 접촉하는 복수 개의 제1 나노 와이어 구조물들을 배치하는 단계;
    상기 제1 나노 와이어들을 식각 마스크로 사용하여 상기 제1 전극막들을 부분적으로 식각함으로써, 상기 제1 나노 와이어들 하부에 복수 개의 제1 전극들을 형성하는 단계;
    상기 제1 나노 와이어들 및 상기 제1 전극들 사이를 매립하는 절연막을 형성하는 단계;
    상기 제1 나노 와이어들 및 상기 절연막 상에 제2 전극막 및 도전막을 형성하는 단계;
    상기 도전막 상에 상기 제1 나노 와이어들과 오버랩 되도록 복수 개의 제2 나노 와이어들을 형성하는 단계; 및
    상기 제2 나노 와이어들을 식각 마스크로 사용하여 상기 도전막 및 상기 제2 전극막을 부분적으로 식각함으로써, 상기 제2 나노 와어들 하부에 복수 개의 제2 도전 라인들 및 제2 전극막들을 형성하는 단계를 포함하는 메모리 장치의 제조 방 법.
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