TW202240854A - 半導體記憶體裝置 - Google Patents

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Abstract

提供一種效能及可靠性得到改善的半導體記憶體裝置。半導體記憶體裝置包括：導電線，在基板上在第一方向上延伸；層間絕緣膜，包括在與第一方向交叉的第二方向上延伸的單元溝渠，位於基板上；第一閘極電極及第二閘極電極，在第一方向上彼此間隔開且各自在第二方向上延伸，位於單元溝渠內；通道層，位於單元溝渠內且電性連接至導電線，位於第一閘極電極及第二閘極電極上；以及閘極絕緣層，夾置於第一閘極電極與通道層之間，且位於第二閘極電極與通道層之間。

Description

半導體記憶體裝置
本揭露是有關於半導體記憶體裝置。半導體記憶體裝置可包括垂直通道電晶體（vertical channel transistor，VCT）。 [相關申請案的交叉參考]
本申請案主張於2020年12月22日提出申請的韓國專利申請案第10-2020-0180502號的優先權，所述韓國專利申請案的揭露內容全文併入本案供參考。
為了滿足消費者對優異效能及低價格的需求，提高半導體記憶體裝置的積體度可能是有利的。在半導體記憶體裝置的情形中，由於積體度是決定產品價格的重要因素，因此增加的密度可能特別有利。
在二維或平面半導體記憶體裝置的情形中，積體度主要由單位記憶體單元佔據的面積決定，且因此受到精細圖案形成技術的水準的很大影響。然而，由於可將超昂貴的設備用於圖案的小型化，因此二維半導體記憶體裝置的積體度可能增加，但仍然受到限制。因此，提出了包括其通道在垂直方向上延伸的VCT的半導體記憶體裝置。
本發明概念的態樣提供一種效能及可靠性得到改善的半導體記憶體裝置。
本發明概念的態樣亦提供一種用於製作其中效能及可靠性得到改善的半導體記憶體裝置的方法。
然而，本發明概念的態樣並不限於本文中陳述的實例。藉由參照以下給出的本發明概念的詳細說明，本發明概念的以上及其他態樣對於本發明概念所屬領域中具有通常知識者而言將變得更加顯而易見。
根據本發明概念的態樣，提供一種半導體記憶體裝置，所述半導體記憶體裝置包括：導電線，在基板上在第一方向上延伸；層間絕緣膜，包括在與所述第一方向交叉的第二方向上延伸的單元溝渠，位於所述基板上；第一閘極電極及第二閘極電極，在所述第一方向上彼此間隔開且各自在所述第二方向上延伸，位於所述單元溝渠內；通道層，位於所述單元溝渠內且電性連接至所述導電線，位於所述第一閘極電極及所述第二閘極電極上；以及閘極絕緣層，夾置於所述第一閘極電極與所述通道層之間，且位於所述第二閘極電極與所述通道層之間。
根據本發明概念的態樣，提供一種半導體記憶體裝置，所述半導體記憶體裝置包括：導電線，在基板上在第一方向上延伸；層間絕緣膜，包括在與所述第一方向交叉的第二方向上延伸的單元溝渠，位於所述基板上；第一閘極電極及第二閘極電極，在所述第一方向上彼此間隔開且各自在所述第二方向上延伸，位於所述單元溝渠內；分隔溝渠，與所述導電線交疊且在所述第二方向上延伸以分隔所述第一閘極電極與所述第二閘極電極；通道層，沿著所述第一閘極電極及所述第二閘極電極延伸且穿過所述分隔溝渠以電性連接至所述導電線；以及閘極絕緣層，夾置於所述第一閘極電極與所述通道層之間，且位於所述第二閘極電極與所述通道層之間。
根據本發明概念的態樣，提供一種半導體記憶體裝置，所述半導體記憶體裝置包括：位元線，在基板上在第一方向上延伸；第一層間絕緣膜，包括在與所述第一方向交叉的第二方向上延伸的單元溝渠，位於所述基板上；第一字元線及第二字元線，在所述第一方向上彼此間隔開且各自在所述第二方向上延伸，位於所述單元溝渠內；通道層，處於所述單元溝渠內，電性連接至所述位元線，且包含氧化物半導體材料，位於所述第一字元線及所述第二字元線上；閘極絕緣層，夾置於所述第一字元線與所述通道層之間，且位於所述第二字元線與所述通道層之間；第一電容器結構，電性連接至所述通道層的與所述第一字元線相鄰的第一端部；以及第二電容器結構，電性連接至所述通道層的與所述第二字元線相鄰的相對的第二端部。
根據本發明概念的態樣，提供一種用於製造半導體記憶體裝置的方法，所述方法包括：在基板上形成在第一方向上延伸的導電線；在導電線上形成層間絕緣膜；在層間絕緣膜內形成在與第一方向交叉的第二方向上延伸的單元溝渠；在單元溝渠內形成在第二方向上延伸的初步閘極電極層；切割初步閘極電極層以形成在第一方向上彼此間隔開的第一閘極電極與第二閘極電極；在第一閘極電極及第二閘極電極上形成閘極絕緣層；以及在閘極絕緣層上形成電性連接至導電線的通道層。
在下文中，將參照圖1至圖12闡述根據示例性實施例的半導體記憶體裝置。
圖1是用於闡釋根據一些實施例的半導體記憶體裝置的示意性佈局圖。圖2是沿著圖1所示線A-A截取的剖視圖。圖3是沿著圖1所示線B-B截取的剖視圖。
參照圖1至圖3，根據一些實施例的半導體記憶體裝置包括第一基板100、導電線120、第一層間絕緣膜112、閘極電極150A及150B、閘極絕緣層140、通道層130、第二層間絕緣膜114、著陸墊160A及160B、以及電容器結構170A及170B。
儘管第一基板100可具有其中堆疊有基礎基板及磊晶層的結構，但本揭露並不限於此。第一基板100可為矽基板、砷化鎵基板、矽鍺基板或絕緣體上半導體（Semiconductor On Insulator，SOI）基板。
導電線120可形成於第一基板100上。舉例而言，下絕緣膜110可形成於第一基板100上，且導電線120可放置於下絕緣膜110上。導電線120可在第一方向X上長地延伸。所述多條導電線120各自在第一方向X上延伸且可在與第一方向X交叉的第二方向Y上以相等的間隔彼此間隔開。下絕緣膜110可形成於導電線120之間的空間中（例如，填充導電線120之間的空間）。在一些實施例中，下絕緣膜110的上表面可放置於與導電線120的上表面相同的水準處。根據一些實施例，導電線120可用作半導體記憶體裝置的位元線。
導電線120可包含經摻雜的多晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物、或其組合。舉例而言，導電線120可包含但並不限於經摻雜的多晶矽、鋁（Al）、銅（Cu）、鈦（Ti）、鉭（Ta）、釕（Ru）、鎢（W）、鉬（Mo）、鉑（Pt）、鎳（Ni）、鈷（Co）、氮化鈦（TiN）、氮化鉭（TaN）、氮化鎢（WN）、氮化鈮（NbN）、鋁化鈦（TiAl）、氮化鈦鋁（TiAlN）、矽化鈦（TiSi）、氮化鈦矽（TiSiN）、矽化鉭（TaSi）、氮化鉭矽（TaSiN）、氮化釕鈦（RuTiN）、矽化鎳（NiSi）、矽化鈷（CoSi）、氧化銥（IrO x）、氧化釕（RuO x）、或其組合。作為另外一種選擇，導電線120可包含二維半導體材料。二維半導體材料可包括例如石墨烯、碳奈米管、或其組合。導電線120可包括上述導電材料的單層或多層。
第一層間絕緣膜112可形成於第一基板100上。第一層間絕緣膜112可包括（例如，界定）單元溝渠112t，單元溝渠112t在第二方向Y上長地延伸且與導電線120相交。所述多個單元溝渠112t各自在第二方向Y上延伸且可在第一方向X上以相等的間隔彼此間隔開。因此，第一層間絕緣膜112中的每一者可形成引腳形狀的絕緣圖案，所述引腳形狀的絕緣圖案在第二方向Y上延伸且藉由單元溝渠112t彼此間隔開。
在一些實施例中，第一層間絕緣膜112可放置於下絕緣膜110的上表面上以覆蓋導電線120。在一些實施例中，單元溝渠112t的下部部分/表面可與導電線120的上表面間隔開。
在一些實施例中，單元溝渠112t的寬度可朝向第一基板100的上表面減小。此處，單元溝渠112t的寬度意指第一方向X上的寬度。此可能是由於用於形成單元溝渠112t的蝕刻製程的特性。
第一層間絕緣膜112可包含但並不限於例如以下中的至少一者：氧化矽、氮氧化矽、氮化矽、及具有較氧化矽低的介電常數的低介電常數（低k）材料。
閘極電極150A及150B可形成於單元溝渠112t中。舉例而言，閘極電極150A及150B可沿著單元溝渠112t的下表面及側表面延伸。另外，閘極電極150A及150B可各自在第二方向Y上長地延伸且與導電線120相交。
在一些實施例中，閘極電極150A及150B可包括在第一方向X上彼此間隔開的第一閘極電極150A與第二閘極電極150B。第一閘極電極150A及第二閘極電極150B可在單元溝渠112t中彼此面對。舉例而言，第一閘極電極150A可沿著單元溝渠112t的下表面及第一側表面延伸，且第二閘極電極150B可沿著單元溝渠112t的下表面及單元溝渠112t的面向第一側表面的第二側表面延伸。作為實例，在與第二方向Y交叉的橫截面中（例如，在圖2中），閘極電極150A及150B可各自具有「L」形狀。根據一些實施例，第一閘極電極150A可用作半導體記憶體裝置的第一字元線，且根據一些實施例，第二閘極電極150B可用作半導體記憶體裝置的第二字元線。
在一些實施例中，在第一層間絕緣膜112以及閘極電極150A及150B中可形成有分隔溝渠150t。分隔溝渠150t可在第二方向Y上延伸，以分隔第一閘極電極150A與第二閘極電極150B。此外，分隔溝渠150t可與導電線120的一部份（part）交疊（例如，暴露出導電線120的一部份）。舉例而言，分隔溝渠150t的下部部分/表面可與導電線120的上表面的一部份交疊/暴露出導電線120的上表面的一部份。
閘極電極150A及150B可各自包含經摻雜的多晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物、或其組合。舉例而言，閘極電極150A及150B可包含但並不限於經摻雜的多晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO x、RuO x、或其組合。
在一些實施例中，第一閘極電極150A及第二閘極電極150B可各自包括第一導電圖案152及第一障壁導電膜154。第一導電圖案152與第一障壁導電膜154可依序堆疊於單元溝渠112t中。舉例而言，第一導電圖案152可沿著單元溝渠112t的下表面及側表面共形地延伸。第一障壁導電膜154可沿著第一導電圖案152的輪廓共形地延伸。第一障壁導電膜154可夾置於第一導電圖案152與以下將闡述的閘極絕緣層140之間。
第一障壁導電膜154可減少/防止第一導電圖案152中所包含的元素的擴散。作為實例，第一導電圖案152可包含鎢（W）、鋁（Al）及銅（Cu）中的至少一者，且第一障壁導電膜154可包含鈦（Ti）、氮化鈦（TiN）、鉭（Ta）及氮化鉭（TaN）中的至少一者。
閘極絕緣層140可堆疊於閘極電極150A及150B上。舉例而言，閘極絕緣層140可沿著閘極電極150A及150B的輪廓共形地延伸。閘極絕緣層140可夾置於閘極電極150A及150B與以下將闡述的通道層130之間。在一些實施例中，閘極絕緣層140可更沿著第一層間絕緣膜112的上表面延伸。在一些實施例中，閘極絕緣層140可沿著分隔溝渠150t的側表面延伸。
在一些實施例中，閘極絕緣層140可在其中具有與導電線120的一部份交疊（例如，暴露出導電線120的一部份）的間隙/開口。舉例而言，閘極絕緣層140可包括位於分隔溝渠150t內的接觸溝渠140t。接觸溝渠140t的下部部分/表面可與導電線120的上表面的一部份交疊/暴露出導電線120的上表面的一部份。儘管圖1示出接觸溝渠140t具有矩形形狀，但此僅為實例。作為另一實例，接觸溝渠140t可具有圓形或其他多邊形形狀。另外，儘管圖1示出一個接觸溝渠140t與一條導電線120交疊/暴露出一條導電線120，但此僅為實例。作為另一實例，一個接觸溝渠140t可在第二方向Y上長地延伸，以與所述多條導電線120交疊/暴露出所述多條導電線120。
閘極絕緣層140可包含氧化矽、氮氧化矽、具有較氧化矽高的介電常數的高介電常數材料、或其組合。高介電常數材料可包括但並不限於例如氧化鉿（HfO 2）、氧化鉿矽（HfSiO）、氮氧化鉿矽（HfSiON）、氧化鉿鉭（HfTaO）、氧化鉿鈦（HfTiO）、氧化鉿鋯（HfZrO）、氧化鋯（ZrO 2）、氧化鋁（Al 2O 3）、或其組合。
在一些實施例中，閘極絕緣層140可提供根據一些實施例的半導體記憶體裝置作為鐵電記憶體元件（鐵電隨機存取記憶體（random access memory，RAM），FeRAM））。
作為實例，閘極絕緣層140可包含鐵電體，例如鈦酸鋇（BaTiO 3）、鋯鈦酸鉛（PbZrTiO 3，PZT）、鉭酸鍶鉍（STB；SrBi 2Ta 2O 9）、氧化鉍鐵（BiFeO 3，BFO）及氧化鉿（HfO 2）。
通道層130可堆疊於閘極絕緣層140上（例如，閘極絕緣層140的上表面上）。通道層130可位於單元溝渠112t內（例如，可填充單元溝渠112t的至少一部份）。舉例而言，通道層130可沿著閘極電極150A及150B的輪廓以及閘極絕緣層140的輪廓延伸。因此，閘極電極150A及150B以及閘極絕緣層140中的每一者可夾置於第一層間絕緣膜112與通道層130之間。
通道層130可連接至導電線120。在一些實施例中，通道層130可藉由延伸穿過分隔溝渠150t及接觸溝渠140t而電性連接至導電線120的上表面。如圖1中所示，所述多個通道層130在第一方向X及第二方向Y上彼此間隔開，且可以矩陣形式佈置。
在根據一些實施例的半導體記憶體裝置中，通道層130可包括沿著垂直方向（例如，與第一方向X及第二方向Y交叉的第三方向Z）佈置的第一源極/汲極區及第二源極/汲極區。舉例而言，通道層130的下部部份可用作第一源極/汲極區，且通道層130的上部部份可用作第二源極/汲極區。通道層130的位於第一源極/汲極區與第二源極/汲極區之間的一部份可用作通道區。
通道層130可包含半導體材料。作為實例，通道層130可包含氧化物半導體材料。氧化物半導體材料可降低半導體記憶體裝置的漏電流。氧化物半導體材料可包括例如氧化銦鎵鋅（IGZO，In xGa yZn zO）、氧化銦鎵矽（IGSO，In xGa ySi zO）、氧化銦錫鋅（ITZO，In xSn yZn zO）、氧化銦鋅（IZO，In xZn yO）、氧化鋅（ZnO，Zn xO）、氧化鋅錫（ZTO，Zn xSn yO）、氮氧化鋅（ZnON，Zn xO yN）、氧化鋯鋅錫（ZZTO，Zr xZn ySn zO）、氧化錫（SnO，Sn xO）、氧化鉿銦鋅（HIZO，Hf xIn yZn zO）、氧化鎵鋅錫（GZTO，Ga xZn ySn zO）、氧化鋁鋅錫（AZTO，Al xZn ySn zO）、氧化鐿鎵鋅（YGZO，Yb xGa yZn zO）、氧化銦鎵（IGO，In xGa yO）、或其組合。
作為另一實例，通道層130可包含矽（Si）及鍺（Ge）作為元素半導體材料、或者摻雜至它們的材料。作為另外一種選擇，通道層130亦可包含IV-IV族化合物半導體或III-V族化合物半導體。IV-IV族化合物半導體可為例如包含碳（C）、矽（Si）、鍺（Ge）及錫（Sn）中的至少二或更多者的二元化合物或三元化合物、或者藉由利用IV族元素摻雜該些元素獲得的化合物。
作為另一實例，通道層130可包含二維半導體材料。二維半導體材料可包括例如石墨烯、碳奈米管、過渡金屬二硫族化物（transition metal dichalcogenide，TMD）、或其組合。TMD可包括例如Mo、W、Nb、釩（V）、Ta、Ti、Zr、Hf、鎝（Tc）、錸（Re）、Cu、Ga、In、Sn、Ge及Pb之中的一種金屬元素以及硫（S）、硒（Se）及碲（Te）之中的一種硫族元素。
通道層130可包括上述半導體材料的單層或多層。較佳地，通道層130可包含IGZO。
在一些實施例中，通道層130可具有較矽（Si）的帶隙能量大的帶隙能量。舉例而言，通道層130可具有約1.5電子伏（electron volt，eV）至5.6電子伏的帶隙能量。較佳地，通道層130可具有約2.0電子伏至4.0電子伏的帶隙能量。通道層130可為但並不限於例如多晶或非晶的。
在一些實施例中，通道層130可為連續層，所述連續層包括穿透部分132、第一延伸部分134A及第二延伸部分134B中的每一者。穿透部分132可夾置於第一閘極電極150A與第二閘極電極150B之間。穿透部分132可穿透第一層間絕緣膜112且連接（例如，電性連接）至導電線120。舉例而言，穿透部分132可位於接觸溝渠140t內（例如，可填充接觸溝渠140t）。第一延伸部分134A可自穿透部分132沿著第一閘極電極150A的側表面延伸。第二延伸部分134B可自穿透部分132沿著第二閘極電極150B的側表面延伸。
在根據一些實施例的半導體記憶體裝置中，第一延伸部分134A可用作包括第一閘極電極150A的第一電晶體的第一通道區，且第二延伸部分134B可用作包括第二閘極電極150B的第二電晶體的第二通道區。因此，可為每一通道層130提供兩個電晶體結構。
在一些實施例中，第一延伸部分134A及第二延伸部分134B可在單元溝渠112t內彼此面對（例如，可彼此相對、平行）。作為實例，在與第二方向Y交叉的橫截面中（例如，在圖2中），第一延伸部分134A與第二延伸部分134B可共同具有「U」形狀。
在一些實施例中，第一延伸部分134A的一部份及第二延伸部分134B的一部份可放置於第一層間絕緣膜112的上表面上。舉例而言，第一延伸部分134A可更沿著第一閘極電極150A的上表面延伸，且第二延伸部分134B可更沿著第二閘極電極150B的上表面延伸。
第二層間絕緣膜114可形成於通道層130上。舉例而言，第二層間絕緣膜114可形成於閘極絕緣層140上。第二層間絕緣膜114可分隔多個通道層130，所述多個通道層130彼此間隔開且以矩陣形式佈置。在一些實施例中，第二層間絕緣膜114的上表面可放置於與通道層130的上表面相同的水準處。亦即，第二層間絕緣膜114可位於通道層130的側表面上（例如，可覆蓋通道層130的側表面）。在一些實施例中，第二層間絕緣膜114可夾置於第一延伸部分134A與第二延伸部分134B之間。舉例而言，第二層間絕緣膜114可形成於通道層130上以填充單元溝渠112t。
第二層間絕緣膜114可包含但並不限於例如以下中的至少一者：氧化矽、氮氧化矽、氮化矽、及具有較氧化矽低的介電常數的低介電常數（低k）材料。
著陸墊160A及160B可形成於第一層間絕緣膜112及第二層間絕緣膜114上。著陸墊160A及160B中的每一者可電性連接至通道層130。舉例而言，在第一層間絕緣膜112與第二層間絕緣膜114上可形成有第三層間絕緣膜116。著陸墊160A及160B各自形成於第三層間絕緣膜116中且可電性連接至通道層130的上部部份。
在一些實施例中，著陸墊160A及160B中的每一者可被放置成在垂直方向（例如，第三方向Z）上與通道層130的至少一部份交疊。多個著陸墊160A及160B在第一方向X及第二方向Y上彼此間隔開，且可以矩陣形式佈置。然而，此僅為實例，且著陸墊160A及160B的放置並不受限制，只要著陸墊電性連接至通道層130即可。作為另一實例，所述多個著陸墊160A及160B亦可以蜂窩形式佈置。
在一些實施例中，著陸墊160A及160B可包括在第一方向X上彼此間隔開的第一著陸墊160A與第二著陸墊160B。第一著陸墊160A可與通道層130的與第一閘極電極150A相鄰的一個端部（例如，第一端部）接觸，且第二著陸墊160B可與通道層130的與第二閘極電極150B相鄰的另一端部（例如，與第一端部相對的第二端部）接觸。舉例而言，第一著陸墊160A可與第一延伸部分134A接觸，且第二著陸墊160B可與第二延伸部分134B接觸。
在一些實施例中，第一著陸墊160A可與沿著第一閘極電極150A的上表面延伸的第一延伸部分134A的上表面接觸，且第二著陸墊160B可與沿著第二閘極電極150B的上表面延伸的第二延伸部分134B的上表面接觸。
儘管圖式示出第一著陸墊160A在第三方向Z上與第一閘極電極150A交疊，且第二著陸墊160B在第三方向Z上與第二閘極電極150B交疊，但此僅為實例。只要第一著陸墊160A及第二著陸墊160B中的每一者電性連接至通道層130，第一著陸墊160A及第二著陸墊160B的放置當然可為多種多樣的。
著陸墊160A及160B可各自包含經摻雜的多晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物、或其組合。舉例而言，著陸墊160A及160B可包含但並不限於經摻雜的多晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO x、RuO x、或其組合。
電容器結構170A及170B可形成於著陸墊160A及160B上。電容器結構170A及170B可被佈置成對應於著陸墊160A及160B。著陸墊160A及160B可電性連接通道層130與電容器結構170A及170B。電容器結構170A及170B可各自包括下電極173A及173B、電容器介電層175、及上電極178。
在一些實施例中，電容器結構170A及170B可提供根據一些實施例的半導體記憶體裝置作為動態記憶體元件（動態RAM、DRAM）。舉例而言，藉由利用下電極173A及173B與上電極178之間出現的電位差，電容器結構170A及170B可將資料（電荷）儲存於電容器介電層175內。
下電極173A及173B可電性連接至著陸墊160A及160B。下電極173A及173B中的每一者可具有但並不限於在垂直方向（例如，第三方向Z）上延伸的柱形狀。在一些實施例中，下電極173A及173B可被放置成在垂直方向（例如，第三方向Z）上與著陸墊160A及160B交疊。舉例而言，多個下電極173A及173B在第一方向X及第二方向Y上彼此間隔開，且可以矩陣形式佈置。
在一些實施例中，下電極173A與173B可在第一方向X上彼此間隔開。下電極173A可與第一著陸墊160A的上表面接觸，且下電極173B可與第二著陸墊160B的上表面接觸。因此，電容器結構170A及170B可包括沿著第一方向X佈置的第一電容器結構170A及第二電容器結構170B。
電容器介電層175可夾置於下電極173A及173B與上電極178之間。作為實例，電容器介電層175可沿著下電極173A及173B的外周表面以及第三層間絕緣膜116的上表面共形地延伸。上電極178可形成於電容器介電層175的上表面上。
在一些實施例中，上電極178可為沿著與第三方向Z交叉的平面延伸的板形結構。作為實例，在電容器介電層175上可形成有填充下電極173A與173B之間的空間的第四層間絕緣膜118。上電極178可沿著第四層間絕緣膜118的上表面延伸。然而，此僅為實例，且第四層間絕緣膜118可省略。作為另一實例，上電極178可形成於電容器介電層175上，以填充下電極173A與173B之間的空間。
下電極173A及173B以及上電極178可各自包含經摻雜的多晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物、或其組合。舉例而言，下電極173A及173B以及上電極178可包含但並不限於經摻雜的多晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO x、RuO x、或其組合。
電容器介電層175可包含氧化矽、氮氧化矽、具有較氧化矽高的介電常數的高介電常數材料、或其組合。高介電常數材料可包括但並不限於例如氧化鉿（HfO 2）、氧化鉿矽（HfSiO）、氮氧化鉿矽（HfSiON）、氧化鉿鉭（HfTaO）、氧化鉿鈦（HfTiO）、氧化鉿鋯（HfZrO）、氧化鋯（ZrO 2）、氧化鋁（Al 2O 3）、或其組合。
在一些實施例中，下電極173A及下電極173B中的每一者可包括第二導電圖案171及第二障壁導電膜172。第二導電圖案171與第二障壁導電膜172可依序堆疊於著陸墊160A及160B上。舉例而言，第二導電圖案171可具有在著陸墊160A及160B上在垂直方向上（例如，在第三方向Z上）延伸的柱形狀。第二障壁導電膜172可沿著第二導電圖案171的側表面及上表面共形地延伸。第二障壁導電膜172可夾置於第二導電圖案171與電容器介電層175之間。
第二障壁導電膜172可減少/防止第二導電圖案171中所包含的元素的擴散。作為實例，第二導電圖案171可包含鎢（W）、鋁（Al）及銅（Cu）中的至少一者，且第二障壁導電膜172可包含鈦（Ti）、氮化鈦（TiN）、鉭（Ta）及氮化鉭（TaN）中的至少一者。
在一些實施例中，上電極178可包括第三障壁導電膜177及第三導電圖案176。第三障壁導電膜177與第三導電圖案176可依序堆疊於電容器介電層175上。舉例而言，第三障壁導電膜177可沿著電容器介電層175共形地延伸。在一些實施例中，第三障壁導電膜177可夾置於電容器介電層175與第四層間絕緣膜118之間。第三導電圖案176可為沿著與第三方向Z交叉的平面延伸的板狀結構。第三導電圖案176可沿著第三障壁導電膜177的最上表面延伸。在一些實施例中，第三導電圖案176可沿著第四層間絕緣膜118的上表面延伸。舉例而言，第四層間絕緣膜118的上表面可放置於與第三障壁導電膜177的最上表面相同的水準處。
第三障壁導電膜177可減少/防止第三導電圖案176中所包含的元素的擴散。作為實例，第三導電圖案176可含鎢（W）、鋁（Al）及銅（Cu）中的至少一者，且第三障壁導電膜177可包含鈦（Ti）、氮化鈦（TiN）、鉭（Ta）及氮化鉭（TaN）中的至少一者。
為了改善半導體記憶體裝置的積體度，提出了包括具有在垂直方向上延伸的通道的垂直通道電晶體的半導體記憶體裝置。為了實施此種半導體記憶體裝置，可在垂直方向上延伸的通道層的側表面上堆疊閘極絕緣層與閘極電極。然而，在此種情形中，在形成閘極絕緣層及閘極電極的製程（例如，熱製程等）中，通道層可能被損壞或者其特性可能劣化，此可能導致半導體記憶體裝置的效能及可靠性降低。
然而，如上所述，在根據一些實施例的半導體記憶體裝置中，通道層130可藉由堆疊於閘極電極150A及150B以及閘極絕緣層140上而形成。因此，可提供具有改善的效能及可靠性的半導體記憶體裝置。
另外，根據一些實施例的半導體記憶體裝置對於每一通道層130可具有兩個電晶體結構。舉例而言，如上所述，閘極電極150A及150B可包括在單元溝渠112t中彼此間隔開的第一閘極電極150A與第二閘極電極150B。因此，可提供具有進一步改善的積體度的半導體記憶體裝置。
此外，在根據一些實施例的半導體記憶體裝置中，通道層130的一部份可放置於第一層間絕緣膜112的上表面上。舉例而言，如上所述，第一延伸部分134A可更沿著第一閘極電極150A的上表面延伸，且第二延伸部分134B可更沿著第二閘極電極150B的上表面延伸。在此種情形中，著陸墊160A及160B與閘極電極150A及150B之間的距離可藉由通道層130的厚度來調節。因此，可提供根據一些實施例的半導體記憶體裝置，其中著陸墊160A及160B與閘極電極150A及150B之間的距離容易調節。
圖4至圖8、圖9A及圖9B是用於闡釋根據一些實施例的半導體記憶體裝置的各種剖視圖。為了便於闡釋，可簡要闡釋或省略以上使用圖1至圖3闡釋的內容的重複部份。
參照圖4，根據一些實施例的半導體記憶體裝置更包括填充絕緣膜115。
填充絕緣膜115可形成於通道層130上。填充絕緣膜115可夾置於第一延伸部分134A與第二延伸部分134B之間。舉例而言，填充絕緣膜115可形成於通道層130上以填充單元溝渠112t。在一些實施例中，填充絕緣膜115的上表面可放置於與通道層130的上表面相同的水準處。
填充絕緣膜115可包含不同於第二層間絕緣膜114的材料。填充絕緣膜115可包含但並不限於例如以下中的至少一者：氧化矽、氮氧化矽、氮化矽、及具有較氧化矽小的介電常數的低介電常數（低k）材料。
在一些實施例中，填充絕緣膜115的介電常數可小於第二層間絕緣膜114的介電常數。作為實例，第二層間絕緣膜114可包含氧化矽，且填充絕緣膜115可包含低介電常數（低k）材料。低介電常數材料的實例可包括但並不限於以下中的至少一者：可流動的氧化物（Flowable Oxide，FOX）、東燃矽氮烷（Tonen SilaZane，TOSZ）、未經摻雜的二氧化矽玻璃（Undoped Silica Glass，USG）、硼二氧化矽玻璃（Borosilica Glass，BSG）、磷二氧化矽玻璃（PhosphoSilica Glass，PSG）、硼磷二氧化矽玻璃（BoroPhosphoSilica Glass，BPSG）、電漿增強正矽酸四乙酯（Plasma Enhanced Tetra Ethyl Ortho Silicate，PETEOS）、氟矽酸鹽玻璃（Fluoride Silicate Glass，FSG）、摻雜有碳的氧化矽（Carbon Doped silicon Oxide，CDO）、乾凝膠（Xerogel）、氣凝膠（Aerogel）、非晶氟化碳（Amorphous Fluorinated Carbon）、有機矽酸鹽玻璃（Organo Silicate Glass，OSG）、聚對二甲苯（parylene）、雙苯丙環丁烯（bis-benzocyclobutenes，BCB）、西奧克（SiLK）、聚醯亞胺、多孔聚合物材料、及其組合。
在一些實施例中，填充絕緣膜115可包括空隙115v。空隙115v可為其中未填充有填充絕緣膜115的間隙區。舉例而言，空隙115v可為氣隙。由於空隙115v具有低介電常數，因此根據一些實施例的半導體記憶體裝置的寄生電容可有效地減小。儘管空隙115v被示出為形成於填充絕緣膜115中，但此僅為實例。作為另一實例，為了減小根據一些實施例的半導體記憶體裝置的寄生電容，空隙115v當然可形成於圖2所示第二層間絕緣膜114中。
參照圖5，在根據一些實施例的半導體記憶體裝置中，通道層130填充單元溝渠112t。
舉例而言，通道層130可包括填充部份134。填充部份134可自穿透部分132延伸以填充單元溝渠112t。在根據一些實施例的半導體記憶體裝置中，填充部份134的與第一閘極電極150A相鄰的一部份可用作包括第一閘極電極150A的電晶體的通道區。填充部份134的與第二閘極電極150B相鄰的另一部份可用作包括第二閘極電極150B的電晶體的通道區。
在一些實施例中，填充部份134的一部分可放置於第一層間絕緣膜112的上表面上。舉例而言，填充部份134的一部分可沿著第一閘極電極150A的上表面及第二閘極電極150B的上表面延伸。
參照圖6，根據一些實施例的半導體記憶體裝置更包括周邊電路元件PT及配線間絕緣膜210。
周邊電路元件PT及配線間絕緣膜210可形成於第一基板100上。周邊電路元件PT可控制形成於第一基板100上的半導體記憶體元件（包括控制元件及虛設元件）的功能。配線間絕緣膜210可覆蓋周邊電路元件PT。
在一些實施例中，周邊電路元件PT可包括依序形成於第一基板100的上表面上的第四導電圖案220與第五導電圖案230。第四導電圖案220及第五導電圖案230可形成用於控制半導體記憶體元件的功能的各種電路元件。周邊電路元件PT不僅可包括例如（舉例來說）電晶體等各種主動元件，亦可包括例如電容器、電阻器及電感器等各種被動元件。
在一些實施例中，周邊電路元件PT及配線間絕緣膜210可放置於第一層間絕緣膜112下方。舉例而言，下絕緣膜110可堆疊於配線間絕緣膜210的上表面上。第一層間絕緣膜112可堆疊於下絕緣膜110的上表面上。亦即，根據一些實施例的半導體記憶體裝置可具有周邊電路上單元（cell on peri，COP）結構。
在一些實施例中，周邊電路元件PT可電性連接至導電線120。舉例而言，在配線間絕緣膜210中可形成有電性連接至周邊電路元件PT的配線圖案240。另外，可形成穿透下絕緣膜110且電性連接導電線120與配線圖案240的連接通孔250。因此，導電線120可由周邊電路元件PT電性控制。
參照圖7及圖8，在根據一些實施例的半導體記憶體裝置中，電容器結構170A及170B夾置於第一基板100與通道層130之間。
電容器結構170A及170B可形成於第一基板100上。舉例而言，第三導電圖案176可形成於下絕緣膜110上。此外，在第三導電圖案176及下絕緣膜110上可形成有第四層間絕緣膜118。第三障壁導電膜177、電容器介電層175以及下電極173A及173B可依序堆疊於第四層間絕緣膜118上。
第三層間絕緣膜116可形成於第四層間絕緣膜118上。著陸墊160A及160B形成於第三層間絕緣膜116中，且可電性連接至下電極173A及173B的上表面。
第一層間絕緣膜112及第二層間絕緣膜114可形成於第三層間絕緣膜116上。通道層130可電性連接至著陸墊160A及160B。導電線120可形成於第一層間絕緣膜112上。導電線120可電性連接至通道層130。
參照圖7，在一些實施例中，單元溝渠112t的寬度可朝向第一基板100的上表面增加。此處，單元溝渠112t的寬度意指第一方向X上的寬度。
圖7所示導電線120、第一層間絕緣膜112、閘極電極150A及150B、閘極絕緣層140、通道層130及第二層間絕緣膜114可相對於圖2中所示的導電線120、第一層間絕緣膜112、閘極電極150A及150B、閘極絕緣層140、通道層130及第二層間絕緣膜114垂直倒置。舉例而言，沿著第一閘極電極150A的下表面延伸的第一延伸部分134A的下表面可電性連接至第一著陸墊160A的上表面，且沿著第二閘極電極150B的下表面延伸的第二延伸部分134B的下表面可電性連接至第二著陸墊160B的上表面。
參照圖8，在一些實施例中，單元溝渠112t的寬度可朝向第一基板100的上表面減小。此處，單元溝渠112t的寬度意指第一方向X上的寬度。
在圖8中，分隔溝渠150t及接觸溝渠140t可與著陸墊160A及160B交疊（例如，暴露出著陸墊160A及160B）。舉例而言，分隔溝渠150t及接觸溝渠140t的下部部分/表面可與著陸墊160A及160B的上表面交疊/暴露出著陸墊160A及160B的上表面。通道層130可延伸穿過分隔溝渠150t及接觸溝渠140t，以電性連接至著陸墊160A及160B的上表面。舉例而言，第一延伸部分134A沿著分隔溝渠150t的側表面及接觸溝渠140t的側表面延伸且可電性連接至第一著陸墊160A。第二延伸部分134B沿著分隔溝渠150t的側表面及接觸溝渠140t的側表面延伸且可電性連接至第二著陸墊160B。
在一些實施例中，第一延伸部分134A與第二延伸部分134B可在第一方向X上彼此間隔開。舉例而言，第二層間絕緣膜114可夾置於第一延伸部分134A與第二延伸部分134B之間，以分隔第一延伸部分134A與第二延伸部分134B。
在一些實施例中，導電線120可電性連接至第一延伸部分134A及第二延伸部分134B。舉例而言，導電線120可與沿著第一閘極電極150A的上表面延伸的第一延伸部分134A的上表面及沿著第二閘極電極150B的上表面延伸的第二延伸部分134B的上表面接觸。
參照圖9A，根據一些實施例的半導體記憶體裝置包括記憶體結構400A及400B。
記憶體結構400A及400B中的每一者可電性連接至通道層130。在一些實施例中，記憶體結構400A及400B可包括沿著第一方向X佈置的第一記憶體結構400A及第二記憶體結構400B。第一記憶體結構400A及第二記憶體結構400B中的每一者可電性連接至通道層130。舉例而言，第一記憶體結構400A可與第一延伸部分134A的上表面接觸，且第二記憶體結構400B可與第二延伸部分134B的上表面接觸。
記憶體結構400A及400B中的每一者可包括第一電極410、可變電阻器圖案420及第二電極430。第一電極410、可變電阻器圖案420及第二電極430可依序形成於通道層130上。第一電極410可電性連接通道層130與可變電阻器圖案420。第二電極430可電性連接至可變電阻器圖案420。
在一些實施例中，記憶體結構400A及400B可提供根據一些實施例的半導體記憶體裝置作為相位可改變記憶體元件（相位可改變RAM，PRAM）。
舉例而言，可變電阻器圖案420可藉由由於焦耳熱引起的相變來儲存資料。可變電阻器圖案420可由例如相變材料構成，所述相變材料包括硫族化物及超晶格中的至少一者。硫族化物可包括例如Ge-Sb-Te、Ge-Te-As、Sn-Te-Sn、Ge-Te、Sb-Te、Se-Te-Sn、Ge-Te-Se、Sb-Se-Bi、Ge-Bi-Te、Ge-Te-Ti、In-Se、Ga-Te-Se、In-Sb-Te及Bi-Sb-Te中的至少一者。作為實例，超晶格可包括其中Ge-Te與Sb-Te交替堆疊的合金。
在一些實施例中，記憶體結構400A及400B可提供根據一些實施例的半導體記憶體裝置作為電阻式記憶體元件（電阻式RAM，RRAM）。
舉例而言，可變電阻器圖案420可藉由由於鈣鈦礦系材料或過渡金屬氧化物引起的電阻改變來儲存資料。鈣鈦礦系物質可包括例如STO（SrTiO 3）、BTO（BaTiO 3) 及PCMO （Pr1-XCaXMnO 3）中的至少一者。過渡金屬氧化物可包括例如氧化鈦（TiO x）、氧化鋯（ZrO x）、氧化鋁（AlO x）、氧化鉿（HfO x）、氧化鉭（TaO x）、氧化鈮（NbO x）、氧化鈷（CoO x）、氧化鎢（WO x）、氧化鑭（LaO x）及氧化鋅（ZnO x）中的至少一者。
在一些實施例中，記憶體結構400A及400B可提供根據一些實施例的半導體記憶體裝置作為磁性記憶體元件（磁性RAM，MRAM）。
舉例而言，可變電阻器圖案420可藉由由於磁場或自旋轉移扭矩（spin transfer torque，STT）引起的電阻改變來儲存資料。作為實例，可變電阻器圖案420可包含鐵磁體，所述鐵磁體包括鐵（Fe）、鎳（Ni）、鈷（Co）、鏑（Dy）及釓（Gd）中的至少一者。
在一些實施例中，記憶體結構400A及400B可提供根據一些實施例的半導體記憶體裝置作為鐵電記憶體元件（鐵電RAM、FeRAM）。
作為實例，可變電阻器圖案420可包含鐵電體，例如鈦酸鋇（BaTiO 3）、鋯鈦酸鉛（PbZrTiO 3，PZT）、鉭酸鍶鉍（STB；SrBi 2Ta 2O 9）、氧化鉍鐵（BiFeO 3，BFO）、及氧化鉿（HfO 2）。
參照圖9B，根據一些實施例的半導體記憶體裝置不包括電容器結構（例如，圖2所示電容器結構170A及170B）。
根據一些實施例的半導體記憶體裝置可被設置成單（1）電晶體DRAM（1T-DRAM）。舉例而言，根據一些實施例的半導體記憶體裝置可藉由利用SOI（絕緣體上半導體）類型的第一基板100的浮體效應來儲存資料（電荷）。
在一些實施例中，閘極絕緣層140可提供根據一些實施例的半導體記憶體裝置作為鐵電記憶體元件（鐵電RAM，FeRAM）。作為實例，閘極絕緣層140可包含鐵電體，例如鈦酸鋇（BaTiO 3）、鋯鈦酸鉛（PbZrTiO 3，PZT）、鉭酸鍶鉍（STB；SrBi 2Ta 2O 9）、氧化鉍鐵（BiFeO 3，BFO）、及氧化鉿（HfO 2）。
圖10至圖12是用於闡釋根據一些實施例的半導體記憶體裝置的堆疊結構的各種剖視圖。為了便於闡釋，可簡要闡釋或省略以上使用圖1至圖8、圖9A及圖9B闡釋的內容的重複部份。
參照圖10及圖11，根據一些實施例的半導體記憶體裝置包括第一堆疊ST1及第二堆疊ST2。
第一堆疊ST1與第二堆疊ST2可依序堆疊於第一基板100上。亦即，第一堆疊ST1及第二堆疊ST2可沿著垂直方向（例如，第三方向Z）佈置。第一堆疊ST1及第二堆疊ST2中的每一者可包括導電線120、第一層間絕緣膜112、閘極電極150A及150B、閘極絕緣層140、通道層130、第二層間絕緣膜114、著陸墊160A及160B、以及電容器結構170A及170B。
參照圖10，在一些實施例中，第二堆疊ST2的導電線120可堆疊於第一堆疊ST1的電容器結構170A及170B上。舉例而言，第二堆疊ST2的導電線120可夾置於第一堆疊ST1的電容器結構170A及170B與第二堆疊ST2的通道層130之間。
儘管圖10示出僅兩個堆疊堆疊於第一基板100上，但此僅為實例。當然，三個或更多個堆疊可堆疊於第一基板100上。
參照圖11，在一些實施例中，第二堆疊ST2的電容器結構170A及170B可堆疊於第一堆疊ST1的電容器結構170A及170B上。舉例而言，第二堆疊ST2的電容器結構170A及170B可夾置於第一堆疊ST1的電容器結構170A及170B與第二堆疊ST2的通道層130之間。
在一些實施例中，第一堆疊ST1與第二堆疊ST2可藉由晶圓對晶圓（W-至-W）結合方式堆疊。舉例而言，第二堆疊ST2的導電線120、第一層間絕緣膜112、閘極電極150A及150B、閘極絕緣層140、通道層130、第二層間絕緣膜114、著陸墊160A及160B、以及電容器結構170A及170B可形成於第二基板500上。另外，第一堆疊ST1及第二堆疊ST2中的每一者可包括形成於電容器結構170A及170B上的黏附（例如，黏合）膜510及520。由於黏附膜510及520彼此黏附，因此第二堆疊ST2可堆疊於第一堆疊ST1上。
參照圖12，在根據一些實施例的半導體記憶體裝置中，導電線120、通道層130以及電容器結構170A及170B沿著與第一基板100的上表面平行的方向佈置。
舉例而言，導電線120、通道層130及電容器結構170A及170B可沿著第一方向X依序佈置於下絕緣膜110上。
在一些實施例中，所述多個通道層130可沿著垂直方向（例如，第三方向Z）佈置。儘管圖12示出僅三個通道層130佈置於第一基板100上，但此僅為實例。當然，四個或更多個通道層130可佈置於第一基板100上。
在一些實施例中，導電線120可沿著垂直方向（例如，第三方向Z）長地延伸。舉例而言，可形成在第三方向Z上延伸且穿透第一層間絕緣膜112的貫通孔120H。導電線120可填充貫通孔120H。導電線120可電性連接至沿著垂直方向（例如，第三方向Z）佈置的多個通道層130。
在下文中，將參照圖1至圖32闡述根據示例性實施例的用於製造半導體記憶體裝置的方法。
圖13至圖27是用於闡釋根據一些實施例的用於製造半導體記憶體裝置的方法的中間階段圖。為了便於闡釋，可簡要闡釋或省略以上使用圖1至圖12闡釋的內容的重複部份。
參照圖13及圖14，在第一基板100上形成導電線120及第一層間絕緣膜112。
舉例而言，可在第一基板100上形成下絕緣膜110，且可在下絕緣膜110上形成導電線120。導電線120可在第一方向X上長地延伸。所述多條導電線120各自在第一方向X上延伸，且可在與第一方向X交叉的第二方向Y上以相等的間隔間隔開。
可在下絕緣膜110上形成第一層間絕緣膜112。第一層間絕緣膜112可覆蓋下絕緣膜110的上表面及導電線120的上表面。
參照圖15及圖16，在第一層間絕緣膜112中形成單元溝渠112t。
單元溝渠112t可在第二方向Y上長地延伸且與導電線120相交。所述多個單元溝渠112t各自在第二方向Y上延伸且可在第一方向X上以相等的間隔彼此間隔開。因此，第一層間絕緣膜112中的每一者可形成引腳形狀的絕緣圖案，所述引腳形狀的絕緣圖案在第二方向Y上延伸且藉由單元溝渠112t彼此間隔開。
參照圖17及圖18，在單元溝渠112t中形成初步閘極電極層150。
初步閘極電極層150可沿著單元溝渠112t的下表面及側表面延伸。另外，初步閘極電極層150可在第二方向Y上長地延伸且與導電線120相交。
在一些實施例中，初步閘極電極層150可包括第一導電圖案152及第一障壁導電膜154。第一導電圖案152與第一障壁導電膜154可依序堆疊於單元溝渠112t內。
在一些實施例中，可形成初步閘極電極層150以暴露出第一層間絕緣膜112的上表面。舉例而言，可實行暴露出第一層間絕緣膜112的上表面的平整（例如，平坦化）製程。平整製程可包括但並不限於化學機械拋光（chemical mechanical polishing，CMP）製程。
參照圖19及圖20，在單元溝渠112t內形成閘極電極150A及150B。
舉例而言，可在第一層間絕緣膜112及初步閘極電極層150中形成分隔溝渠150t。分隔溝渠150t可在第二方向Y上延伸，以分隔閘極電極150A與150B。因此，可形成在第一方向X上彼此間隔開的第一閘極電極150A與第二閘極電極150B。此外，分隔溝渠150t可暴露出導電線120的一部份。舉例而言，分隔溝渠150t的下部部分/表面可與導電線120的上表面的一部份交疊/暴露出導電線120的上表面的一部份。
隨後，參照圖21，在閘極電極150A及150B上形成閘極絕緣層140。
可在閘極電極150A及150B上堆疊閘極絕緣層140。舉例而言，閘極絕緣層140可沿著閘極電極150A及150B、第一層間絕緣膜112及分隔溝渠150t的輪廓共形地延伸。
可將閘極絕緣層140圖案化以暴露出導電線120的一部份。舉例而言，閘極絕緣層140可包括位於分隔溝渠150t內的接觸溝渠140t。接觸溝渠140t的下部部分/表面可與導電線120的上表面的一部份交疊（例如，暴露出導電線120的上表面的一部份）。
參照圖22及圖23，在閘極絕緣層140上形成通道層130。
可在閘極絕緣層140上堆疊通道層130。舉例而言，通道層130可沿著閘極電極150A及150B以及閘極絕緣層140延伸。通道層130可例如藉由原子層沈積（atomic layer deposition，ALD）製程形成，但並不限於此。
通道層130可形成於接觸溝渠140t中（例如，填充接觸溝渠140t）。因此，通道層130可藉由延伸穿過分隔溝渠150t及接觸溝渠140t而電性連接至導電線120的上表面。
通道層130可包含半導體材料。作為實例，通道層130可包含氧化物半導體材料。作為另一實例，通道層130可包含矽（Si）及鍺（Ge）作為元素半導體材料或摻雜到它們的材料。作為另外一種選擇，通道層130亦可包含IV-IV族化合物半導體或III-V族化合物半導體。作為另一實例，通道層130可包含二維半導體材料。通道層130可包括上述半導體材料的單層或多層。較佳地，通道層130可包含IGZO。
參照圖24及圖25，將通道層130圖案化。
舉例而言，可形成多個通道層130，所述多個通道層130在第一方向X及第二方向Y上彼此間隔開且以矩陣形式佈置。另外，可形成通道層130，所述通道層130包括穿透部分132、第一延伸部分134A及第二延伸部分134B。
接下來，可在通道層130上形成第二層間絕緣膜114。第二層間絕緣膜114可對彼此間隔開且以矩陣形式佈置的多個通道層130進行分隔。在一些實施例中，第二層間絕緣膜114的上表面可放置於與通道層130的上表面相同的水準處。舉例而言，可實行暴露出通道層130的上表面的平整（例如，平坦化）製程。平整製程可包括但並不限於化學機械拋光（CMP）製程。
在一些實施例中，第二層間絕緣膜114可夾置於第一延伸部分134A與第二延伸部分134B之間。舉例而言，第二層間絕緣膜114可形成於通道層130上以填充單元溝渠112t。
參照圖26及圖27，在通道層130上形成著陸墊160A及160B。
舉例而言，可在第一層間絕緣膜112及第二層間絕緣膜114上形成第三層間絕緣膜116。著陸墊160A及160B各自形成於第三層間絕緣膜116中且可電性連接至通道層130的上部部份。
隨後，參照圖1及圖2，在著陸墊160A及160B上形成電容器結構170A及170B。
舉例而言，可在著陸墊160A及160B上形成被佈置成對應於著陸墊160A及160B的下電極173A及173B。隨後，可在下電極173A及173B上依序形成電容器介電層175及上電極178。因此，可提供一種用於製作具有改善的效能及可靠性的半導體記憶體裝置的方法。
圖28是用於闡釋根據一些實施例的用於製作半導體記憶體裝置的方法的中間階段圖。為了便於闡釋，可簡要闡述或省略以上使用圖1至圖27闡釋的內容的重複部份。作為參照，圖28是用於闡釋圖25之後的步驟的中間階段圖。
參照圖28，在通道層130上形成填充絕緣膜115。
可在通道層130上形成填充絕緣膜115以填充單元溝渠112t。舉例而言，可移除夾置於第一延伸部分134A與第二延伸部分134B之間的第二層間絕緣膜114。隨後，可在被移除第二層間絕緣膜114的區中形成填充絕緣膜115。在一些實施例中，填充絕緣膜115可包含低介電常數（低k）材料。
在一些實施例中，可在與通道層130的上表面相同的水準處放置填充絕緣膜115的上表面。舉例而言，可實行暴露出通道層130的上表面的平整（例如，平坦化）製程。平整製程可包括但並不限於化學機械拋光（CMP）製程。
隨後，可實行使用圖26、圖27、圖1及圖2的上述步驟。因此，可提供以上使用圖4闡釋的用於製作半導體記憶體裝置的方法。
圖29是用於闡釋根據一些實施例的用於製作半導體記憶體裝置的方法的中間階段圖。為了便於闡釋，可簡要闡述或省略以上使用圖1至圖27闡釋的內容的重複部份。作為參照，圖29是用於闡釋圖21之後的步驟的中間階段圖。
參照圖29，在閘極絕緣層140上形成填充單元溝渠112t的通道層130。
隨後，可實行以上使用圖24至圖27、圖1及圖2闡釋的步驟。因此，可提供以上使用圖1及圖2闡釋的用於製作半導體記憶體裝置的方法。
圖30至圖32是用於闡釋根據一些實施例的用於製作半導體記憶體裝置的方法的中間階段圖。為了便於闡釋，可簡要闡述或省略以上使用圖1至圖27闡釋的內容的重複部份。作為參照，圖31是沿著圖30所示線C-C截取的剖視圖。
參照圖30及圖31，在第一基板100上形成電容器結構170A及170B以及著陸墊160A及160B。
舉例而言，可在下絕緣膜110上形成第三導電圖案176。接下來，可在第三導電圖案176及下絕緣膜110上形成第四層間絕緣膜118。可在第四層間絕緣膜118上依序堆疊第三障壁導電膜177、電容器介電層175以及下電極173A及173B。
此外，可在第四層間絕緣膜118上形成第三層間絕緣膜116。著陸墊160A及160B形成於第三層間絕緣膜116中，且可電性連接至下電極173A及173B的上表面。
參照圖32，在著陸墊160A及160B上貼合通道層130。
可例如以類似於以上使用圖13至圖25闡釋的方式來形成通道層130。隨後，如圖所示，可以倒置的形式在著陸墊160A及160B上設置通道層130。因此，可提供以上使用圖7闡釋的用於製作半導體記憶體裝置的方法。
儘管已參照本發明概念的示例性實施例具體示出及闡述本發明概念，但熟習此項技術者應理解，在不背離由以下申請專利範圍界定的本發明概念的範圍的條件下，可在本文中在形式及細節上進行各種改變。因此，期望當前實施例在所有方面均被認為是例示性的而非限制性的，參照所附申請專利範圍而不是前面的說明來指示本發明的範圍。
100:第一基板 110:下絕緣膜 112:第一層間絕緣膜 112t:單元溝渠 114:第二層間絕緣膜 115:填充絕緣膜 115v:空隙 116:第三層間絕緣膜 118:第四層間絕緣膜 120:導電線 120H:貫通孔 130、136A、136B:通道層 132:穿透部分 134:填充部份 134A:第一延伸部分 134B:第二延伸部分 140:閘極絕緣層 140t:接觸溝渠 150:初步閘極電極層 150A:第一閘極電極/閘極電極 150B:第二閘極電極/閘極電極 150t:分隔溝渠 152:第一導電圖案 154:第一障壁導電膜 160A:第一著陸墊/著陸墊 160B:第二著陸墊/著陸墊 170A:第一電容器結構/電容器結構 170B:第二電容器結構/電容器結構 171:第二導電圖案 172:第二障壁導電膜 173A、173B:下電極 175:電容器介電層 176:第三導電圖案 177:第三障壁導電膜 178:上電極 210:配線間絕緣膜 220:第四導電圖案 230:第五導電圖案 240:配線圖案 250:連接通孔 400A:第一記憶體結構/記憶體結構 400B:第二記憶體結構/記憶體結構 410:第一電極 420:可變電阻器圖案 430:第二電極 500:第二基板 510、520:黏附膜 A-A、B-B、C-C:線 PT:周邊電路元件 ST1:第一堆疊 ST2:第二堆疊 X:第一方向 Y:第二方向 Z:第三方向
藉由參照附圖詳細闡述本發明概念的示例性實施例，本發明概念的以上及其他態樣及特徵將變得更加顯而易見，其中： 圖1是用於闡釋根據一些實施例的半導體記憶體裝置的示意性佈局圖。 圖2是沿著圖1所示線A-A截取的剖視圖。 圖3是沿著圖1所示線B-B截取的剖視圖。 圖4至圖8、圖9A及圖9B是用於闡釋根據一些實施例的半導體記憶體裝置的各種剖視圖。 圖10至圖12是用於闡釋根據一些實施例的半導體記憶體裝置的堆疊結構的各種剖視圖。 圖13至圖27是用於闡釋根據一些實施例的用於製作半導體記憶體裝置的方法的中間階段圖。 圖28是用於闡釋根據一些實施例的用於製作半導體記憶體裝置的方法的中間階段圖。 圖29是用於闡釋根據一些實施例的用於製作半導體記憶體裝置的方法的中間階段圖。 圖30至圖32是用於闡釋根據一些實施例的用於製作半導體記憶體裝置的方法的中間階段圖。
112:第一層間絕緣膜
112t:單元溝渠
120:導電線
130:通道層
140t:接觸溝渠
150A:第一閘極電極/閘極電極
150B:第二閘極電極/閘極電極
150t:分隔溝渠
160A:第一著陸墊/著陸墊
160B:第二著陸墊/著陸墊
A-A、B-B:線
X:第一方向
Y:第二方向
Z:第三方向

Claims (20)

  1. 一種半導體記憶體裝置，包括： 導電線，在基板上在第一方向上延伸； 層間絕緣膜，在所述基板上，所述層間絕緣膜包括在與所述第一方向交叉的第二方向上延伸的單元溝渠； 第一閘極電極及第二閘極電極，在所述單元溝渠內，所述第一閘極電極及所述第二閘極電極在所述第一方向上彼此間隔開並各自在所述第二方向上延伸； 通道層，在所述第一閘極電極及所述第二閘極電極上，所述通道層在所述單元溝渠內且電性連接至所述導電線；以及 閘極絕緣層，夾置於所述第一閘極電極與所述通道層之間，且在所述第二閘極電極與所述通道層之間。
  2. 如請求項1所述的半導體記憶體裝置，其中所述通道層包含氧化物半導體材料。
  3. 如請求項2所述的半導體記憶體裝置，其中所述氧化物半導體材料包含氧化銦鎵鋅（IGZO）。
  4. 如請求項1所述的半導體記憶體裝置，其中所述第一閘極電極及所述第二閘極電極中的每一者夾置於所述層間絕緣膜與所述通道層之間。
  5. 如請求項1所述的半導體記憶體裝置，其中所述通道層包括： 穿透部分，在所述第一閘極電極與所述第二閘極電極之間，所述穿透部分穿透所述層間絕緣膜且電性連接至所述導電線； 第一延伸部分，自所述穿透部分沿著所述第一閘極電極的側表面延伸；以及 第二延伸部分，自所述穿透部分沿著所述第二閘極電極的側表面延伸。
  6. 如請求項5所述的半導體記憶體裝置， 其中所述第一延伸部分與所述第二延伸部分在所述單元溝渠內彼此面對， 其中所述第一延伸部分包括第一電晶體的第一通道區，所述第一電晶體包括所述第一閘極電極，且 其中所述第二延伸部分包括第二電晶體的第二通道區，所述第二電晶體包括所述第二閘極電極。
  7. 如請求項5所述的半導體記憶體裝置， 其中所述第一延伸部分更沿著所述第一閘極電極的上表面延伸，且 其中所述第二延伸部分更沿著所述第二閘極電極的上表面延伸。
  8. 如請求項5所述的半導體記憶體裝置，更包括： 絕緣膜，在所述第一延伸部分與所述第二延伸部分之間，所述絕緣膜在所述單元溝渠內且具有較氧化矽小的介電常數。
  9. 如請求項5所述的半導體記憶體裝置，更包括： 空隙，在所述第一延伸部分與所述第二延伸部分之間。
  10. 如請求項1所述的半導體記憶體裝置，更包括： 第一電容器結構，電性連接至所述通道層的與所述第一閘極電極相鄰的第一端部；以及 第二電容器結構，電性連接至所述通道層的與所述第二閘極電極相鄰且與所述第一端部相對的第二端部。
  11. 如請求項10所述的半導體記憶體裝置，更包括： 第一著陸墊，電性連接所述通道層的所述第一端部與所述電容器結構；以及 第二著陸墊，電性連接所述通道層的所述第二端部與所述第二電容器結構。
  12. 如請求項1所述的半導體記憶體裝置，更包括： 周邊電路元件，在所述基板上電性連接至所述導電線；以及 配線間絕緣膜，在所述周邊電路元件上， 其中所述層間絕緣膜堆疊於所述配線間絕緣膜的上表面上。
  13. 一種半導體記憶體裝置，包括： 導電線，在基板上在第一方向上延伸； 層間絕緣膜，在所述基板上，所述層間絕緣膜包括在與所述第一方向交叉的第二方向上延伸的單元溝渠； 第一閘極電極及第二閘極電極，在所述單元溝渠內，所述第一閘極電極及所述第二閘極電極在所述第一方向上彼此間隔開且各自在所述第二方向上延伸； 分隔溝渠，與所述導電線交疊且在所述第二方向上延伸以分隔所述第一閘極電極與所述第二閘極電極； 通道層，沿著所述第一閘極電極及所述第二閘極電極延伸且穿過所述分隔溝渠以電性連接至所述導電線；以及 閘極絕緣層，夾置於所述第一閘極電極與所述通道層之間，且在所述第二閘極電極與所述通道層之間。
  14. 如請求項13所述的半導體記憶體裝置，其中所述通道層包含氧化物半導體材料。
  15. 如請求項13所述的半導體記憶體裝置，其中所述閘極絕緣層沿著所述層間絕緣膜的上表面及所述分隔溝渠的側表面延伸。
  16. 如請求項13所述的半導體記憶體裝置， 其中所述閘極絕緣層包括在所述分隔溝渠中與所述導電線交疊的接觸溝渠，且 其中所述通道層延伸穿過所述接觸溝渠以電性連接至所述導電線。
  17. 如請求項13所述的半導體記憶體裝置，其中所述第一閘極電極及所述第二閘極電極中的每一者包括： 導電圖案；以及 障壁導電膜，夾置於所述導電圖案與所述閘極絕緣層之間。
  18. 一種半導體記憶體裝置，包括： 位元線，在基板上在第一方向上延伸； 第一層間絕緣膜，在所述基板上，所述第一層間絕緣膜包括在與所述第一方向交叉的第二方向上延伸的單元溝渠； 第一字元線及第二字元線，在所述單元溝渠內，所述第一字元線及所述第二字元線在所述第一方向上彼此間隔開且各自在所述第二方向上延伸； 通道層，在所述第一字元線及所述第二字元線上，所述通道層在所述單元溝渠內、電性連接至所述位元線且包含氧化物半導體材料； 閘極絕緣層，夾置於所述第一字元線與所述通道層之間，且在所述第二字元線與所述通道層之間； 第一電容器結構，電性連接至所述通道層的與所述第一字元線相鄰的第一端部；以及 第二電容器結構，電性連接至所述通道層的與所述第二字元線相鄰且與所述第一端部相對的第二端部。
  19. 如請求項18所述的半導體記憶體裝置，其中所述氧化物半導體材料包含氧化銦鎵鋅（IGZO）。
  20. 如請求項18所述的半導體記憶體裝置，其中所述通道層包括： 穿透部分，在所述第一字元線與所述第二字元線之間，所述穿透部分穿透所述第一層間絕緣膜且電性連接至所述位元線； 第一延伸部分，自所述穿透部分沿著所述第一字元線的側表面延伸；以及 第二延伸部分，自所述穿透部分沿著所述第二字元線的側表面延伸。
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