JP7051511B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
酸化物半導体層をチャネル層とする酸化物半導体トランジスタは、オフ動作時のチャネルリーク電流が極めて小さいという優れた特性を備える。しかし、酸化物半導体トランジスタを微細化して行くと、例えば、ゲートリーク電流の増加やオン抵抗の増大などのトランジスタ特性の劣化が顕在化してくる。
特開２０１７－１６８６２３号公報
本発明が解決しようとする課題は、トランジスタ特性が向上する半導体装置を提供することにある。
実施形態の半導体装置は、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間に設けられ、第１の方向に伸長する酸化物半導体層と、前記酸化物半導体層を囲むゲート電極と、前記ゲート電極と前記酸化物半導体層との間に前記酸化物半導体層を囲んで設けられ、前記第１の方向の長さが前記酸化物半導体層の前記第１の方向の長さより短い第１のゲート絶縁層と、前記第１のゲート絶縁層と前記酸化物半導体層との間に前記酸化物半導体層を囲んで設けられ、前記第１の方向の長さが前記第１のゲート絶縁層の前記第１の方向の長さより長い第２のゲート絶縁層と、を備える。
第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 比較形態の半導体装置の模式断面図。 第２の実施形態の半導体装置の模式断面図。 第３の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置のブロック図。 第４の実施形態の半導体装置のメモリセルアレイの模式断面図。 第４の実施形態の半導体装置のメモリセルアレイの模式断面図。 第４の実施形態の半導体装置のメモリセルの模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
また、本明細書中、便宜上「上」、又は、「下」という用語を用いる場合がある。「上」、又は、「下」とはあくまで図面内での相対的位置関係を示す用語であり、重力に対する位置関係を規定する用語ではない。
本明細書中の半導体装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）により行うことが可能である。また、半導体装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いることが可能である。
（第１の実施形態）
第１の実施形態の半導体装置は、第１の電極と、第２の電極と、第１の電極と第２の電極との間に設けられ、第１の方向に伸長する酸化物半導体層と、酸化物半導体層を囲むゲート電極と、ゲート電極と酸化物半導体層との間に酸化物半導体層を囲んで設けられ、第１の方向の長さが酸化物半導体層の第１の方向の長さより短い第１のゲート絶縁層と、を備える。さらに、第１の実施形態の半導体装置は、第１のゲート絶縁層と酸化物半導体層との間に酸化物半導体層を囲んで設けられ、第１の方向の長さが第１のゲート絶縁層の第１の方向の長さより長い第２のゲート絶縁層を、備える。
図１、図２は、第１の実施形態の半導体装置の模式断面図である。図２は、図１のＡＡ’断面図である。
第１の実施形態の半導体装置は、トランジスタ１００である。トランジスタ１００は、酸化物半導体をチャネル層とする酸化物半導体トランジスタである。トランジスタ１００は、ゲート電極がチャネル層を囲んで設けられる、いわゆるＳｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）である。トランジスタ１００は、いわゆる縦型トランジスタである。
トランジスタ１００は、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、チャネル層１６（酸化物半導体層）、ゲート電極１８、第１のゲート絶縁層２０、第２のゲート絶縁層２２、層間絶縁層２４を備える。
ソース電極１２は、第１の電極の一例である。ソース電極１２は、例えば、金属、金属化合物、半導体、又は、導電性酸化物である。ソース電極１２は、２種以上の材料の積層構造であっても構わない。ソース電極１２は、例えば、金属と導電性酸化物の積層構造である。ソース電極１２は、例えば、タングステン（Ｗ）と酸化インジウムスズ（ＩＴＯ）との積層構造である。例えば、ソース電極１２のチャネル層１６側の表面は、酸化インジウムスズである。
ソース電極１２は、チャネル層１６の直下に凹部１２ａを有する。凹部１２ａは、チャネル層１６を形成するための開口部を形成する際の、オーバーエッチングで形成された溝である。凹部１２ａの、第１の方向に直交する第２の方向の幅（図１中のｗ１）は、例えば、１０ｎｍ以上５０ｎｍ以下である。
ドレイン電極１４は、第２の電極の一例である。ドレイン電極１４は、例えば、金属、金属化合物、半導体、又は、導電性酸化物である。ドレイン電極１４は、２種以上の材料の積層構造であっても構わない。ドレイン電極１４は、例えば、金属と導電性酸化物の積層構造である。ドレイン電極１４は、例えば、タングステン（Ｗ）と酸化インジウムスズ（ＩＴＯ）との積層構造である。例えば、ドレイン電極１４のチャネル層１６側の表面は、酸化インジウムスズである。
チャネル層１６は、ソース電極１２とドレイン電極１４との間に設けられる。チャネル層１６は、第１の方向に伸長する。第１の方向は、ソース電極１２とドレイン電極１４とを結ぶ方向である。チャネル層１６は、酸化物半導体層の一例である。トランジスタ１００のオン動作時に、チャネル層１６に電流経路となるチャネルが形成される。
チャネル層１６は、酸化物半導体である。チャネル層１６は、例えば、インジウム（Ｉｎ）を含む。チャネル層１６は、例えば、酸化インジウムと酸化ガリウム、酸化インジウムと酸化亜鉛、又は、酸化インジウムと酸化スズを含む。チャネル層１６は、例えば、酸化インジウム、酸化ガリウム、及び、酸化亜鉛を含む、いわゆるＩＧＺＯ（ＩｎＧａＺｎＯ）である。
チャネル層１６の第１の方向に直交する第２の方向の幅（図１中のｗ２）は、例えば、１０ｎｍ以上５０ｎｍ以下である。
ゲート電極１８は、チャネル層１６を囲んで設けられる。ゲート電極１８は、チャネル層１６の周囲に設けられる。
ゲート電極１８は、例えば、金属、金属化合物、又は、半導体である。ゲート電極１８は、例えば、タングステンである。
ゲート電極１８の第２の方向の幅（図１中のｗ３）は、例えば、３０ｎｍ以上６０ｎｍ以下である。チャネル層１６を間に挟む部分のゲート電極１８の距離（図１中のｄ１）は、例えば、２０ｎｍ以上５０ｎｍ以下である。
チャネル層１６を間に挟む部分のゲート電極１８の第２の方向の距離ｄ１は、凹部１２ａの第２の方向の幅ｗ１よりも大きい。距離ｄ１は、例えば、幅ｗ１の１．１倍以上１．５倍以下である。
チャネル層１６を間に挟む部分のゲート電極１８の第２の方向の距離ｄ１は、例えば、ゲート電極１８の第２の方向の幅ｗ３の０．８倍以上である。
第１のゲート絶縁層２０は、ゲート電極１８とチャネル層１６との間に設けられる。第１のゲート絶縁層２０は、チャネル層１６を囲んで設けられる。第１のゲート絶縁層２０は、例えば、酸化物、又は、酸窒化物である。第１のゲート絶縁層２０の厚さは、例えば、２ｎｍ以上１０ｎｍ以下である。
第１のゲート絶縁層２０の第１の方向の長さ（図１中のＬ１）は、チャネル層１６の第１の方向の長さ（図１中のＬ２）よりも短い。第１のゲート絶縁層２０の第１の方向の長さＬ１は、ゲート電極１８の第１の方向の長さ（図１中のＬ３）と略同一である。
第２のゲート絶縁層２２は、第１のゲート絶縁層２０とチャネル層１６との間に設けられる。第２のゲート絶縁層２２は、チャネル層１６を囲んで設けられる。第２のゲート絶縁層２２は、例えば、酸化物、又は、酸窒化物である。第２のゲート絶縁層２２の厚さは、例えば、２ｎｍ以上１０ｎｍ以下である。
第２のゲート絶縁層２２は、例えば、第１のゲート絶縁層２０と異なる材料である。第２のゲート絶縁層２２は、例えば、第１のゲート絶縁層２０と同一の材料であっても構わない。
第２のゲート絶縁層２２の第１の方向の長さ（図１中のＬ４）は、第１のゲート絶縁層２０の第１の方向の長さＬ１よりも長い。第２のゲート絶縁層２２の第１の方向の長さＬ４は、ゲート電極１８の第１の方向の長さＬ３よりも長い。第２のゲート絶縁層２２の第１の方向の長さＬ４は、チャネル層１６の第１の方向の長さＬ２と略同一である。
層間絶縁層２４は、例えば、ソース電極１２とゲート電極１８との間、ドレイン電極１４とゲート電極１８との間に設けられる。層間絶縁層２４は、ソース電極１２、ドレイン電極１４、及び、ゲート電極１８の電気的分離を行う。層間絶縁層２４は、例えば、酸化物である。層間絶縁層２４は、例えば、酸化シリコンである。
次に、第１の実施形態の半導体装置の製造方法の一例について説明する。
第１の実施形態の半導体装置の製造方法は、第１の電極を形成し、第１の電極の上に第１の層間絶縁膜を形成し、第１の層間絶縁膜の上にゲート電極を形成し、ゲート電極の上に第２の層間絶縁膜を形成し、第２の層間絶縁膜、ゲート電極及び第１の層間絶縁膜を貫通し第１の電極に達する開口部を形成し、開口部の側面に露出したゲート電極を、ゲート電極が残存する範囲で横方向にエッチングし、ゲート電極が横方向にエッチングされた領域に第１のゲート絶縁層を形成し、開口部を酸化物半導体層で埋め込み、酸化物半導体層の上に第２の電極を形成する。
図３、図４、図５、図６、図７、図８、図９は、第１の実施形態の半導体装置の製造方法を示す模式断面図である。
最初に、ソース電極１２を形成する。ソース電極１２は、例えば、ＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法）による膜の堆積と、リソグラフィ法及びＲＩＥ法（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ法）によるパターニングを用いて形成する。
次に、ソース電極１２の上に第１の層間絶縁膜５１を形成する。第１の層間絶縁膜５１は、例えば、ＣＶＤ法による膜の堆積と、ＣＭＰ法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ法）による平坦化により形成する。第１の層間絶縁膜５１は、例えば、酸化シリコンである。
次に、第１の層間絶縁膜５１の上に、ゲート電極１８を形成する。ゲート電極１８は、例えば、ＣＶＤ法による膜の堆積と、リソグラフィ法及びＲＩＥ法によるパターニングを用いて形成する。
次に、ゲート電極１８の上に第２の層間絶縁膜５２を形成する。第２の層間絶縁膜５２は、例えば、ＣＶＤ法による膜の堆積と、ＣＭＰ法による平坦化により形成する（図３）。
次に、第２の層間絶縁膜５２、ゲート電極１８、及び、第１の層間絶縁膜５１を貫通し、ソース電極１２に達する開口部５３を形成する（図４）。開口部５３の形成は、例えば、リソグラフィ法とＲＩＥ法によるパターニングを用いて形成する。
開口部の５３の形成の際に、開口部５３で露出するソース電極１２がオーバーエッチングにより削られ、凹部１２ａが形成される。
次に、開口部５３の側面に露出したゲート電極１８を、ゲート電極１８が残存する範囲で横方向にエッチングする（図５）。このゲート電極１８の横方向のエッチングにより、ゲート電極１８が横方向に後退したリセス領域５５が形成される。ゲート電極１８のエッチングは、例えば、等方性ドライエッチングにより行われる。
なお、ゲート電極１８のエッチングの際に、開口部５３の底面に露出したソース電極１２のエッチングを抑制する観点から、ソース電極１２の材料は、ゲート電極１８のエッチングで削られにくい材料を選択することが好ましい。
次に、第１のゲート絶縁層２０形成用の膜２１を堆積する（図６）。膜２１は、例えば、ＡＬＤ法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ法）により堆積する。
次に、例えば、ＲＩＥ法により、リセス領域５５以外の領域の膜２１を除去する（図７）。リセス領域５５以外の領域の膜２１を除去することで、リセス領域５５に第１のゲート絶縁層２０が形成される。
次に、開口部５３の中に第２のゲート絶縁層２２を形成する（図８）。第２のゲート絶縁層２２は、例えば、図示しない第２のゲート絶縁層２２用の膜のＡＬＤ法による堆積と、ＲＩＥ法によるエッチングにより行う。
次に、開口部５３をチャネル層１６で埋め込む（図９）。例えば、図示しない酸化物半導体膜をＡＬＤ法により堆積し、ＣＭＰ法で平坦化することにより、チャネル層１６を形成する。
その後、チャネル層１６の上にドレイン電極１４を形成する。ドレイン電極１４は、例えば、ＣＶＤ法による膜の堆積と、リソグラフィ法及びＲＩＥ法によるパターニングを用いて形成する。
以上の製造方法により、図１、図２に示す第１の実施形態のトランジスタ１００が製造される。
以下、第１の実施形態の半導体装置及びその製造方法の作用及び効果について説明する。
酸化物半導体層をチャネル層とする酸化物半導体トランジスタは、オフ動作時のチャネルリーク電流が極めて小さいという優れた特性を備える。しかし、酸化物半導体トランジスタを微細化して行くと、例えば、ゲートリーク電流の増加やオン抵抗の増大などのトランジスタ特性の劣化が顕在化してくる。
第１の実施形態のトランジスタ１００は、ゲート電極１８を横方向にエッチングして形成したリセス領域５５に、第１のゲート絶縁層２０を形成する。この構造により、ゲート絶縁層の厚膜化が可能となりゲートリーク電流が低減できる。あるいは、チャネル層１６の幅を大きくすることが可能となり、オン抵抗の低減ができる。以下、詳述する。
図１０は比較形態の半導体装置の模式断面図である。比較形態の半導体装置は、トランジスタ９００である。トランジスタ９００は、第１のゲート絶縁層２０を備えない点で、第１の実施形態のトランジスタ１００と異なっている。
例えば、トランジスタの微細化の要請により、チャネル層１６の形成のための開口部の幅が小さくなるとする。例えば、スケーリングにより第２のゲート絶縁層２２の厚さを薄くしていくと、ゲートリーク電流が増加し問題となる。
仮に、ゲートリーク電流を低減させるために、第２のゲート絶縁層２２の厚さを厚くすると、チャネル層１６の幅（図１０中のｗ２）が狭くなる。チャネル層１６の幅ｗ２が狭くなるとキャリアの移動度が低下する。また、チャネル層１６とソース電極１２との間の接触面積が小さくなりコンタクト抵抗が増大する。また、チャネル層１６とドレイン電極１４との間の接触面積が小さくなりコンタクト抵抗が増大する。
キャリアの移動度の低下、及び、コンタクト抵抗の増大は、いずれもトランジスタ９００のオン抵抗の増大を招き問題となる。
なお、比較形態のトランジスタ９００では、チャネル層１６を間に挟む部分のゲート電極１８の第２の方向の距離ｄ１は、凹部１２ａの第２の方向の幅ｗ１と略同一である。
第１の実施形態のトランジスタ１００は、ゲート電極１８を横方向にエッチングして形成したリセス領域５５に、第１のゲート絶縁層２０を形成する。このため、例えば、比較形態のトランジスタ９００に比べ、第１のゲート絶縁層２０の厚さ分だけゲート絶縁層を厚くすることが可能となる。したがって、ゲートリーク電流が低減できる。
また、例えば、比較形態のトランジスタ９００とゲート絶縁層の厚さを同じとした場合、第１の実施形態のトランジスタ１００は、第１のゲート絶縁層２０の厚さ分だけチャネル層１６の幅ｗ２を広くすることができる。したがって、キャリアの移動度の低下、及び、コンタクト抵抗の増大が抑制され、オン抵抗が低減できる。
よって、第１の実施形態のトランジスタ１００は、比較形態のトランジスタ９００に対し、トランジスタ特性が向上する。
第１の実施形態のトランジスタ１００において、チャネル層１６を間に挟む部分のゲート電極１８の第２の方向の距離ｄ１は、ゲート電極１８の第２の方向の幅ｗ３の０．８倍以上であることが好ましい。上記範囲を下回ると、十分なゲートリーク電流の低減、又は、オン抵抗の低減が実現できないおそれがある。
チャネル層１６を間に挟む部分のゲート電極１８の第２の方向の距離ｄ１は、凹部１２ａの第２の方向の幅ｗ１の１．１倍以上１．５倍以下であることが好ましい。上記範囲を下回ると、十分なゲートリーク電流の低減、又は、オン抵抗の低減が実現できないおそれがある。上記範囲を上回ることは製造上困難である。
第１の実施形態のトランジスタ１００において、第２のゲート絶縁層２２は酸化シリコンであることが好ましい。チャネル層１６の酸化物半導体層と酸化シリコンとの界面は、品質の高い界面の形成が容易であり、高いキャリア移動度が実現しやすい。
第１のゲート絶縁層２０の材料は、酸化シリコンより誘電率の高い材料、いわゆるＨｉｇｈ－ｋ材料であることが好ましい。第１のゲート絶縁層２０にＨｉｇｈ－ｋ材料を適用することにより、オン電流が増大し、オン抵抗が低減する。第１のゲート絶縁層２０には、例えば、Ｈｉｇｈ－ｋ材料である酸化アルミニウム又は酸化ハフニウムを適用することが可能である。
第１のゲート絶縁層２０が酸化アルミニウム又は酸化ハフニウムであり、第２のゲート絶縁層２２が酸化シリコンであることが好ましい。この組み合わせの場合、第１のゲート絶縁層２０と第２のゲート絶縁層２２との間にダイポールが形成され、トランジスタ１００の閾値電圧が上昇する。したがって、オフ動作時のチャネルリーク電流が低減する。
第１のゲート絶縁層２０が、キャリアをトラップすることが可能な材料であることが好ましい。第１のゲート絶縁層２０にキャリアをトラップさせることで、トランジスタ１００の閾値電圧の調整が可能となる。
例えば、第１のゲート絶縁層２０に電子をトラップさせることで、トランジスタ１００の閾値電圧が上昇する。電子をトラップする材料として、第１のゲート絶縁層２０に、例えば、窒化シリコン又は酸窒化シリコンを含む材料を適用することが可能である。
また、例えば、第１のゲート絶縁層２０に正孔をトラップさせることで、トランジスタ１００の閾値電圧が低下する。
以上、第１の実施形態によれば、トランジスタ特性の向上する酸化物半導体トランジスタが実現できる。
（第２の実施形態）
第２の実施形態の半導体装置は、第２のゲート絶縁層を備えない点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図１１は、第２の実施形態の半導体装置の模式断面図である。
第２の実施形態の半導体装置は、トランジスタ２００である。トランジスタ２００は、酸化物半導体をチャネル層とする酸化物半導体トランジスタである。トランジスタ２００は、ゲート電極がチャネル層を囲んで設けられる、いわゆるＳＧＴである。トランジスタ２００は、いわゆる縦型トランジスタである。
トランジスタ２００は、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、チャネル層１６（酸化物半導体層）、ゲート電極１８、第１のゲート絶縁層２０、層間絶縁層２４を備える。
第２の実施形態のトランジスタ２００は、第１の実施形態のトランジスタ１００の製造方法において、第２のゲート絶縁層２２の形成（図８）を省略することで製造することが可能である。
第２の実施形態のトランジスタ２００によれば、第２のゲート絶縁層２２を設けないことで、例えば、チャネル層１６の第１の方向に直交する第２の方向の幅（図１１中のｗ２）を大きくすることが可能である。したがって、キャリアの移動度の低下、及び、コンタクト抵抗の増大が抑制され、オン抵抗を低減することが可能となる。
以上、第２の実施形態によれば、オン抵抗を更に低減することが可能な酸化物半導体トランジスタが実現できる。
（第３の実施形態）
第３の実施形態の半導体装置は、第１の電極と酸化物半導体層との間に設けられ、酸化物半導体層と異なる材料の第１の酸化物層、及び、第２の電極と酸化物半導体層との間に設けられ、酸化物半導体層と異なる材料の第２の酸化物層の、少なくともいずれか一方を備える点で、第１の実施形態と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図１２は、第３の実施形態の半導体装置の模式断面図である。
第３の実施形態の半導体装置は、トランジスタ３００である。トランジスタ３００は、酸化物半導体をチャネル層とする酸化物半導体トランジスタである。トランジスタ３００は、ゲート電極がチャネル層を囲んで設けられる、いわゆるＳＧＴである。トランジスタ３００は、いわゆる縦型トランジスタである。
トランジスタ３００は、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、チャネル層１６（酸化物半導体層）、ゲート電極１８、第１のゲート絶縁層２０、第２のゲート絶縁層２２、層間絶縁層２４、補助層６１（第１の酸化物層）、補助層６２（第２の酸化物層）を備える。
補助層６１は、少なくともソース電極１２とチャネル層１６との間に設けられる。補助層６１は、第１の酸化物層の一例である。補助層６１の材料はチャネル層１６の材料と異なる。補助層６１は、ソース電極１２とチャネル層１６との間の抵抗を低減する機能を有する。
補助層６１は、図１２に示すように、第１のゲート絶縁層２０とチャネル層１６との間に設けることも可能である。補助層６１を第１のゲート絶縁層２０とチャネル層１６との間に設けることで、例えば、トランジスタ１００のオン抵抗を低減させることが可能となる。
補助層６２は、ドレイン電極１４とチャネル層１６との間に設けられる。補助層６２は、第２の酸化物層の一例である。補助層６２の材料はチャネル層１６の材料と異なる。補助層６２は、ドレイン電極１４とチャネル層１６との間の抵抗を低減する機能を有する。
例えば、ソース電極１２及びドレイン電極１４が金属である場合、チャネル層１６の酸化物半導体から酸素が供給され、チャネル層１６の酸化物半導体の酸素欠損によりコンタクト抵抗が低下する。しかし、さらにチャネル層１６の酸化物半導体から酸素が供給され、チャネル層１６の酸化物半導体全域に酸素欠損が生じると、チャネル層１６の酸化物半導体は導電体となりトランジスタ動作しなくなる。
第３の実施形態のトランジスタ３００は、補助層６１及び補助層６２が、ソース電極１２及びドレイン電極に酸素を供給し、酸素欠損が生じると、補助層６１及び補助層６２がコンタクト抵抗低減層として機能する。
酸素欠損を生じさせてコンタクト抵抗低減層層として機能させる観点から、補助層６１及び補助層６２の材料は酸化物とする。また、補助層６１及び補助層６２の酸素の解離エネルギーは、チャネル層１６の酸素の解離エネルギーより小さくする。
補助層６１及び補助層６２がコンタクト抵抗低減層として機能することにより、ソース電極１２及びドレイン電極１４と、チャネル層１６との間のコンタクト抵抗が低減される。よって、トランジスタ３００のオン抵抗が低減する。
例えば、チャネル層１６がＩＧＺＯである場合、補助層６１及び補助層６２の材料として、酸化ガリウムに亜鉛（Ｚｎ）、アルミニウム（Ａｌ）、錫（Ｓｎ）、インジウム（Ｉｎ）などを含む酸化物、酸化インジウム、酸化ガリウムを適用することが可能である。
補助層６１を第１のゲート絶縁層２０とチャネル層１６との間に設ける場合、補助層６１の材料を、チャネル層１６の酸化物半導体よりもバンドギャップの大きな材料とすることが好ましい。補助層６１の材料は、例えば、チャネル層１６の酸化物半導体よりもバンドギャップの大きな酸化物半導体である。この構成により、いわゆるＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）と同様の原理により、補助層６１とチャネル層１６の間にチャネルが形成され、高いキャリア移動度が実現できる。したがって、トランジスタ３００のオン抵抗が低減する。
例えば、チャネル層１６がＩＧＺＯである場合、補助層６１の材料としては、酸化ガリウムに亜鉛（Ｚｎ）、アルミニウム（Ａｌ）、錫（Ｓｎ）、シリコン（Ｓｉ）などを含む酸化物、酸化インジウム、酸化ガリウムを適用することが可能である。
以上、第３の実施形態によれば、オン抵抗を更に低減することが可能な酸化物半導体トランジスタが実現できる。
（第４の実施形態）
第４の実施形態の半導体装置は、第１の電極及び第２の電極の一方に接続されるキャパシタを備える点、第１の電極及び第２の電極の他方に接続される第１の配線と、第１の配線と交差し、ゲート電極に接続される第２の配線と、を備える点で、第１の実施形態と異なる。以下、第１の実施形態と重複する内容については一部記述を省略する。
第４の実施形態の半導体装置は、半導体メモリ４００である。第４の実施形態の半導体装置は、Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ＤＲＡＭ）である。半導体メモリ４００は、第１の実施形態のトランジスタ１００を、ＤＲＡＭのメモリセルＭＣのスイッチングトランジスタとして使用する。
図１３は、第４の実施形態の半導体装置のブロック図である。
図１３に示すように、半導体メモリ４００は、メモリセルアレイ２１０、ワード線ドライバ回路２１２、ローデコーダ回路２１４、センスアンプ回路２１５、カラムデコーダ回路２１７、及び、制御回路２２１を備える。
図１４、図１５は、第４の実施形態の半導体装置のメモリセルアレイの模式断面図である。図１４は、第１の方向と第２の方向を含む面の断面図、図１５は、第１の方向と第３の方向を含む面の断面図である。第３の方向は、第１の方向及び第２の方向に対して垂直な方向である。
第４の実施形態のメモリセルアレイ２１０は、メモリセルＭＣが立体的に配置された三次元構造を備える。図１４、図１５において破線で囲まれた領域が１個のメモリセルＭＣを表している。
メモリセルアレイ２１０は、例えば、複数のワード線ＷＬ（第２の配線）を備える。ワード線ＷＬは第２の配線の一例である。ワード線ＷＬは第３の方向に伸長する。ビット線ＢＬ（第１の配線）は第２の方向に伸長する。ビット線ＢＬは、第１の配線の一例である。ワード線ＷＬとビット線ＢＬは、例えば、垂直に交差する。ワード線ＷＬとビット線ＢＬとの交差部に、メモリセルＭＣが配置される。
メモリセルアレイ２１０は、複数のプレート電極線ＰＬを有する。プレート電極線ＰＬは各メモリセルのプレート電極に接続される。
複数のワード線ＷＬは、ローデコーダ回路２１４に電気的に接続される。複数のビット線ＢＬは、センスアンプ回路２１５に電気的に接続される。
ローデコーダ回路２１４は、入力されたローアドレス信号に従ってワード線ＷＬを選択する機能を備える。ワード線ドライバ回路２１２は、ローデコーダ回路２１４によって選択されたワード線ＷＬに所定の電圧を印加する機能を備える。
カラムデコーダ回路２１７は、入力されたカラムアドレス信号に従ってビット線ＢＬを選択する機能を備える。センスアンプ回路２１５は、カラムデコーダ回路２１７によって選択されたビット線ＢＬに所定の電圧を印加する機能を備える。また、ビット線ＢＬの電位を検知して増幅する機能を備える。
制御回路２２１は、ワード線ドライバ回路２１２、ローデコーダ回路２１４、センスアンプ回路２１５、カラムデコーダ回路２１７、及び、図示しないその他の回路を制御する機能を備える。
ワード線ドライバ回路２１２、ローデコーダ回路２１４、センスアンプ回路２１５、カラムデコーダ回路２１７、制御回路２２１などの回路は、例えば、図示しない半導体層を用いたトランジスタや配線層によって構成される。
ワード線ＷＬ及びビット線ＢＬは、例えば金属である。ワード線ＷＬ及びビット線ＢＬは、例えば、窒化チタン、タングステン、又は、窒化チタンとタングステンの積層構造である。
図１６は、第４の実施形態の半導体装置のメモリセルの模式断面図である。メモリセルＭＣは、トランジスタ１００及びキャパシタ１０１を備える。
トランジスタ１００は、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、チャネル層１６（酸化物半導体層）、ゲート電極１８、第１のゲート絶縁層２０、第２のゲート絶縁層２２、層間絶縁層２４を備える。
キャパシタ１０１は、セル電極７１、プレート電極７２、キャパシタ絶縁膜７３を備える。
キャパシタ１０１のセル電極７１は、ドレイン電極１４に接続される。ビット線ＢＬはソース電極１２に接続される。ワード線ＷＬは、ゲート電極１８に接続される。なお、図１４、図１５、図１６では、ビット線ＢＬとソース電極１２、及び、ワード線ＷＬとゲート電極１８は、同一の材料で同時形成される場合を例に示している。ビット線ＢＬとソース電極１２、及び、ワード線ＷＬとゲート電極１８は、それぞれ異なる材料で別々に形成されるものであっても構わない。
第４の実施形態によれば、第１の実施形態のトランジスタ１００をＤＲＡＭのスイッチングトランジスタとして用いることにより、メモリ特性の向上した半導体メモリが実現される。
第４の実施形態では、第１の実施形態のトランジスタ１００をＤＲＡＭのスイッチングトランジスタとして用いる場合を例に説明したが、第１の実施形態のトランジスタ１００に代えて、第２の実施形態のトランジスタ２００、又は、第３の実施形態のトランジスタ３００を適用することも可能である。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１２ ソース電極（第１の電極）
１２ａ 凹部
１４ ドレイン電極（第２の電極）
１６ チャネル層（酸化物半導体層）
１８ ゲート電極
２０ 第１のゲート絶縁層
２２ 第２のゲート絶縁層
５１ 第１の層間絶縁膜
５２ 第２の層間絶縁膜
５３ 開口部
６１ 補助層（第１の酸化物層）
６２ 補助層（第２の酸化物層）
１００ トランジスタ（半導体装置）
１０１ キャパシタ
２００ トランジスタ（半導体装置）
３００ トランジスタ（半導体装置）
ＢＬ ビット線（第１の配線）
ＷＬ ワード線（第２の配線）

Claims (16)

  1. 第１の電極と、
    第２の電極と、
    前記第１の電極と前記第２の電極との間に設けられ、第１の方向に伸長する酸化物半導体層と、
    前記酸化物半導体層を囲むゲート電極と、
    前記ゲート電極と前記酸化物半導体層との間に前記酸化物半導体層を囲んで設けられ、前記第１の方向の長さが前記酸化物半導体層の前記第１の方向の長さより短い第１のゲート絶縁層と、
    前記第１のゲート絶縁層と前記酸化物半導体層との間に前記酸化物半導体層を囲んで設けられ、前記第１の方向の長さが前記第１のゲート絶縁層の前記第１の方向の長さより長い第２のゲート絶縁層と、
    を備える半導体装置。
  2. 前記第１のゲート絶縁層の前記第１の方向の長さが前記ゲート電極の前記第１の方向の長さと略同一である請求項１記載の半導体装置。
  3. 前記第１のゲート絶縁層と前記第２のゲート絶縁層との材料は異なる請求項１又は請求項２記載の半導体装置。
  4. 前記第２のゲート絶縁層は酸化シリコンを含む請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記第１のゲート絶縁層は酸化アルミニウム又は酸化ハフニウムを含む請求項４記載の半導体装置。
  6. 前記第１のゲート絶縁層は酸化シリコンを含む請求項１ないし請求項３いずれか一項記載の半導体装置。
  7. 前記第１のゲート絶縁層は窒化シリコン又は酸窒化シリコンを含む請求項１ないし請求項４いずれか一項記載の半導体装置。
  8. 前記第１の電極と前記酸化物半導体層との間に設けられ、前記酸化物半導体層と異なる材料の第１の酸化物層、及び、
    前記第２の電極と前記酸化物半導体層との間に設けられ、前記酸化物半導体層と異なる材料の第２の酸化物層の、少なくともいずれか一方を備える請求項１ないし請求項７いずれか一項記載の半導体装置。
  9. 前記第１の電極と前記酸化物半導体層との間、及び、前記第１のゲート絶縁層と前記酸化物半導体層との間に設けられ、前記酸化物半導体層と異なる材料の第１の酸化物層を備える請求項１ないし請求項７いずれか一項記載の半導体装置。
  10. 前記酸化物半導体層はインジウムを含む請求項１ないし請求項９いずれか一項記載の半導体装置。
  11. 前記第１の電極は、前記酸化物半導体層の側に凹部を有する請求項１ないし請求項１０いずれか一項記載の半導体装置。
  12. 前記第１の電極及び前記第２の電極の一方に接続されるキャパシタを備える請求項１ないし請求項１１いずれか一項記載の半導体装置。
  13. 前記第１の電極及び前記第２の電極の他方に接続される第１の配線と、
    前記第１の配線と交差し、前記ゲート電極に接続される第２の配線と、
    を備える請求項１２記載の半導体装置。
  14. 第１の電極を形成し、
    前記第１の電極の上に第１の層間絶縁膜を形成し、
    前記第１の層間絶縁膜の上にゲート電極を形成し、
    前記ゲート電極の上に第２の層間絶縁膜を形成し、
    前記第２の層間絶縁膜、前記ゲート電極及び前記第１の層間絶縁膜を貫通し前記第１の電極に達する開口部を形成し、
    前記開口部の側面に露出した前記ゲート電極を、前記ゲート電極が残存する範囲で横方向にエッチングし、
    前記ゲート電極が前記横方向にエッチングされた領域に第１のゲート絶縁層を形成し、
    前記開口部を酸化物半導体層で埋め込み、
    前記酸化物半導体層の上に第２の電極を形成する半導体装置の製造方法。
  15. 前記第１のゲート絶縁層を形成した後、前記酸化物半導体層を形成する前に、前記開口部の中に第２のゲート絶縁層を形成する請求項１４記載の半導体装置の製造方法。
  16. 前記エッチングは等方性ドライエッチングにより行う請求項１４又は請求項１５記載の半導体装置の製造方法。
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