JP2022159956A - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP2022159956A
JP2022159956A JP2021064476A JP2021064476A JP2022159956A JP 2022159956 A JP2022159956 A JP 2022159956A JP 2021064476 A JP2021064476 A JP 2021064476A JP 2021064476 A JP2021064476 A JP 2021064476A JP 2022159956 A JP2022159956 A JP 2022159956A
Authority
JP
Japan
Prior art keywords
voltage
electrode
semiconductor layer
memory device
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2021064476A
Other languages
English (en)
Inventor
輝久 園原
Teruhisa Sonohara
駿一 妹尾
Shunichi Senoo
弘毅 徳平
Koki Tokuhira
史隆 荒井
Fumitaka Arai
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2021064476A priority Critical patent/JP2022159956A/ja
Priority to TW110125531A priority patent/TWI797671B/zh
Priority to CN202110912650.3A priority patent/CN115188405A/zh
Priority to US17/472,902 priority patent/US11778808B2/en
Publication of JP2022159956A publication Critical patent/JP2022159956A/ja
Priority to US18/458,054 priority patent/US20230413516A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Databases & Information Systems (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】好適に動作する半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１方向に延伸する第１配線と、第１配線に接続され第１方向と交差する第２方向に延伸する第１半導体層と、第１方向及び第２方向と交差する第３方向に延伸し第１半導体層に接続された第１電極と、第１電極と第１配線との間に設けられ、第３方向に延伸し、第１半導体層と対向する第２電極と、第２電極と第１配線との間に設けられ、第３方向に延伸する第３電極と、第３電極と第１半導体層との間に設けられ、第３電極と対向する第２半導体層と、第２半導体層を介して第１配線に電気的に接続され、第１半導体層と対向する電荷蓄積層と、を備える。【選択図】図２

Description

本実施形態は、半導体記憶装置に関する。
基板の表面と交差する方向に複数のメモリセルが積層された半導体記憶装置が知られている。
米国特許第１０，６０７，９９５号明細書
好適に動作する半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、第１方向に延伸する第１配線と、第１配線に接続され第１方向と交差する第２方向に延伸する第１半導体層と、第１方向及び第２方向と交差する第３方向に延伸し第１半導体層に接続された第１電極と、第１電極と第１配線との間に設けられ、第３方向に延伸し、第１半導体層と対向する第２電極と、第２電極と第１配線との間に設けられ、第３方向に延伸する第３電極と、第３電極と第１半導体層との間に設けられ、第３電極と対向する第２半導体層と、第２半導体層を介して第１配線に電気的に接続され、第１半導体層と対向する電荷蓄積層と、を備える。
一の実施形態に係る半導体記憶装置は、第１方向に延伸する第１配線と、第１配線に接続され第１方向と交差する第２方向に延伸する第１半導体層と、第１方向及び第２方向と交差する第３方向に延伸し、第１半導体層に接続された第１電極と、第１電極と第１配線との間に設けられ、第３方向に延伸し、第１半導体層と対向する第２電極と、第１方向において第１半導体層を介して第１電極と並び、第３方向に延伸する第３電極と、第３電極と第１半導体層との間に設けられ、第３電極と対向する第２半導体層と、第２半導体層を介して第１電極に電気的に接続され、第１半導体層と対向する電荷蓄積層と、を備える。
一の実施形態に係る半導体記憶装置は、ビット線と、ソース線と、ビット線及びソース線の間に直列に接続された第１トランジスタ及び第２トランジスタと、第２トランジスタのゲート電極に接続された第１配線と、第１配線及びビット線の間に接続された第３トランジスタと、第１配線に接続されたキャパシタと、第１トランジスタのゲート電極に接続された第１信号線と、キャパシタに接続された第２信号線と、第３トランジスタのゲート電極に接続された第３信号線と、を備える。また、この半導体記憶装置は、第１のタイミングにおいて、ビット線に第１電圧を供給し、第１信号線に第２電圧を供給し、第２信号線に第３電圧を供給し、第３信号線に第４電圧を供給する。また、この半導体記憶装置は、第２のタイミングにおいて、ソース線に第１電圧と異なる第５電圧を供給し、第１信号線に第２電圧よりも大きい第６電圧を供給し、第２信号線に第３電圧よりも大きい第７電圧を供給する。また、この半導体記憶装置は、第３信号線に第４電圧を供給し、第３のタイミングにおいて、第１信号線に第２電圧を供給し、第２信号線に第３電圧を供給し、第３信号線に第４電圧よりも大きい第８電圧を供給する
第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な斜視図である。 本実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。 本実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。 第１実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 第１実施形態に係る半導体記憶装置の読出動作について説明するための模式的な回路図である。 第１実施形態に係る半導体記憶装置の書込動作について説明するための模式的な回路図である。 第１実施形態に係る半導体記憶装置のデータ反転動作について説明するための模式的な波形図である。 同データ反転動作について説明するための模式的な回路図である。 同データ反転動作について説明するための模式的な回路図である。 同データ反転動作について説明するための模式的な回路図である。 第１実施形態に係る半導体記憶装置のセルフリフレッシュ動作について説明するための模式的な波形図である。 同セルフリフレッシュ動作について説明するための模式的な回路図である。 同セルフリフレッシュ動作について説明するための模式的な回路図である。 同セルフリフレッシュ動作について説明するための模式的な回路図である。 第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。 同半導体記憶装置の一部の構成を示す模式的な回路図である。 第２実施形態に係る半導体記憶装置の読出動作について説明するための模式的な回路図である。 第２実施形態に係る半導体記憶装置の書込動作について説明するための模式的な回路図である。 第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。 同半導体記憶装置の一部の構成を示す模式的な回路図である。 第３実施形態に係る半導体記憶装置の読出動作について説明するための模式的な回路図である。 第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。 同半導体記憶装置の一部の構成を示す模式的な回路図である。 第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。 第５実施形態に係る半導体記憶装置の読出動作について説明するための模式的な平面図である。 同読出動作について説明するための模式的なエネルギーバンド図である。 同読出動作について説明するための模式的なエネルギーバンド図である。 第５実施形態に係る半導体記憶装置の書込動作について説明するための模式的な平面図である。 第６実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。 同半導体記憶装置の一部の構成を示す模式的な回路図である。 第６実施形態に係る半導体記憶装置の読出動作について説明するための模式的な回路図である。 第６実施形態に係る半導体記憶装置の書込動作について説明するための模式的な回路図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
［第１実施形態］
［構成］
図１は、第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な斜視図である。図２は、本実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図３は、本実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。
図１に示す様に、本実施形態に係る半導体記憶装置は、半導体基板Ｓｕｂを備える。半導体基板Ｓｕｂは、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むシリコン（Ｓｉ）等の半導体基板である。また、本実施形態に係る半導体記憶装置は、Ｚ方向に並ぶ複数のメモリ層ＭＬを備える。また、Ｚ方向において隣り合う２つのメモリ層ＭＬの間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
図２に示す様に、メモリ層ＭＬは、Ｘ方向に並ぶ複数のメモリセル領域ＲＭＣと、これら複数のメモリセル領域ＲＭＣに沿ってＸ方向に延伸する導電層１１０と、を備える。また、Ｘ方向において隣り合う２つのメモリセル領域ＲＭＣの間には、窒化シリコン（Ｓｉ３Ｎ４）等の絶縁層１０２が設けられている。
メモリセル領域ＲＭＣにおいて、メモリ層ＭＬは、Ｘ方向において離間する２つの半導体層１２０を備える。また、メモリ層ＭＬは、半導体層１２０のＸ方向の側面に設けられた絶縁層１２１と、絶縁層１２１のＸ方向の側面に設けられた半導体層１２２と、を備える。また、２つの半導体層１２０の間には、Ｙ方向に並ぶ４つの電極１３０，１４０，１５０，１６０が設けられている。電極１４０は、電極１３０よりも導電層１１０に近い。電極１５０は、電極１４０よりも導電層１１０に近い。電極１６０は、電極１５０よりも導電層１１０に近い。これら４つの電極１３０，１４０，１５０，１６０は、例えば図１に示す様に、複数のメモリ層ＭＬを貫通してＺ方向に延伸する。また、３つの電極１４０，１５０，１６０の外周面には、それぞれ、絶縁層１４１，１５１，１６１が設けられている。また、４つの電極１３０，１４０，１５０，１６０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０３が設けられている。
メモリセル領域ＲＭＣ中の各構成は、図３に示す様なメモリセルＭＣを構成する。メモリセルＭＣは、ビット線ＢＬとソース線ＳＬとの間に直列に接続されたトランジスタＴｒ１，Ｔｒ２を備える。トランジスタＴｒ１，Ｔｒ２は、Ｎチャネル型の電界効果トランジスタである。トランジスタＴｒ１のゲート電極は、選択ゲート線ＳＧに接続されている。トランジスタＴｒ２のゲート電極は、ノードＮ１及びキャパシタＣａｐを介して、制御ゲート線ＣＧに接続されている。また、メモリセルＭＣは、ノードＮ１とビット線ＢＬとの間に接続されたトランジスタＴｒ３を備える。トランジスタＴｒ３は、Ｎチャネル型の電界効果トランジスタである。トランジスタＴｒ３のゲート電極は、転送ゲート線ＴＧに接続されている。
導電層１１０は、ビット線ＢＬとして機能する。導電層１１０は、例えば、窒化チタン（ＴｉＮ）等の導電層を含んでいても良い。
半導体層１２０は、トランジスタＴｒ１，Ｔｒ２のチャネル領域として機能する。半導体層１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層を含む。半導体層１２０は、Ｙ方向に延伸し、Ｙ方向の一端部において導電層１１０に接続されている。また、半導体層１２０のＸ方向の一方側の側面の一部は電極１３０に接続され、それ以外の部分は絶縁層１２１によって覆われている。
半導体層１２０の導電層１１０との接続部分には、不純物領域１２３が設けられている。また、半導体層１２０の電極１３０との接続部分には、不純物領域１２４が設けられている。不純物領域１２３，１２４は、例えば、リン（Ｐ）等のＮ型の不純物を含む。
絶縁層１２１は、トランジスタＴｒ１，Ｔｒ２のゲート絶縁層として機能する。絶縁層１２１は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁層を含む。絶縁層１２１のＸ方向の一方側の側面の一部は絶縁層１４１に接続され、それ以外の部分は半導体層１２２によって覆われている。
半導体層１２２は、トランジスタＴｒ２のゲート電極、ノードＮ１、及び、キャパシタＣａｐの一方の電極として機能する。また、半導体層１２２は、電荷を蓄積可能な電荷蓄積層として機能する。半導体層１２２は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物を含む多結晶シリコン（Ｓｉ）等の半導体層を含んでいても良いし、タングステン（Ｗ）等の金属を含んでいても良い。半導体層１２２は、Ｙ方向に延伸する。半導体層１２２のＹ方向の一端部は、半導体層１２５及び不純物領域１２６を介して導電層１１０に電気的に接続されている。また、半導体層１２２のＸ方向の一方側の側面の一部は絶縁層１５１に接続され、それ以外の部分は絶縁層１０３によって覆われている。
半導体層１２５は、トランジスタＴｒ３のチャネル領域として機能する。半導体層１２５は、電極１６０と対向している。
半導体層１２５は、例えば、半導体として機能する金属酸化物（酸化物半導体）を含んでいても良い。半導体層１２５は、例えば、酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ）、酸化インジウム（ＩｎＯ）、酸化インジウム亜鉛（ＩｎＺｎＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウムガリウムシリコン（ＩｎＧａＳｉＯ）、酸化インジウムアルミニウム亜鉛（ＩｎＡｌＺｎＯ）、酸化インジウムタングステン（ＩｎＷＯ）、酸化インジウムスズ（ＩｎＳｎＯ）、酸化スズ（ＳｎＯ）、酸化銅（ＣｕＯ）、酸化チタン（ＴｉＯ）又は酸化タングステン（ＷＯ）を含んでいても良い。また、半導体層１２５は、これらの積層膜を含んでいても良い。
不純物領域１２６は、例えば、リン（Ｐ）等のＮ型の不純物を含む多結晶シリコン（Ｓｉ）等の半導体層を含む。
電極１３０は、ソース線ＳＬとして機能する。電極１３０は、例えば、窒化チタン（ＴｉＮ）等の導電層１３１と、タングステン（Ｗ）等の導電層１３２と、を備える。
電極１４０は、トランジスタＴｒ１のゲート電極、及び、選択ゲート線ＳＧとして機能する。電極１４０は、例えば、窒化チタン（ＴｉＮ）等の導電層と、タングステン（Ｗ）等の導電層と、を備える。電極１４０は、絶縁層１２１，１４１を介して、半導体層１２０に対向する。
絶縁層１４１は、例えば、トランジスタＴｒ１のゲート絶縁層として機能する。絶縁層１４１は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁層を含む。
電極１５０は、キャパシタＣａｐの他方の電極、及び、制御ゲート線ＣＧとして機能する。電極１５０は、例えば、窒化チタン（ＴｉＮ）等の導電層と、タングステン（Ｗ）等の導電層と、を備える。電極１５０は、絶縁層１５１を介して、半導体層１２２に対向する。
絶縁層１５１は、例えば、キャパシタＣａｐの電極間の絶縁層として機能する。絶縁層１５１は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁層を含む。
電極１６０は、トランジスタＴｒ３のゲート電極、及び、転送ゲート線ＴＧとして機能する。電極１６０は、例えば、窒化チタン（ＴｉＮ）等の導電層と、タングステン（Ｗ）等の導電層と、を備える。電極１６０は、絶縁層１６１を介して、半導体層１２５に対向する。
絶縁層１６１は、例えば、トランジスタＴｒ３のゲート絶縁層として機能する。絶縁層１６１は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁層を含む。
［製造方法］
図４～図４０は、第１実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。図５、図７、図９、図１１、図１３、図１５、図１７、図１９、図２１、図２３、図２５、図２７、図２９、図３１、図３３、図３５、図３７、及び、図３９は、図２に対応するＸＹ断面を示している。図４、図６、図８、図１０、図１２、図１４、図１６、図２０、図２２、及び、図２４は、電極１３０に対応する位置におけるＸＺ断面を示している。図１８は、絶縁層１０２に対応する位置におけるＹＺ断面を示している。図２６、図２８、及び、図３０は、電極１４０に対応する位置におけるＸＺ断面を示している。図３２、及び、図３４は、電極１５０に対応する位置におけるＸＺ断面を示している。図３６、図３８、及び、図４０は、電極１６０に対応する位置におけるＸＺ断面を示している。
同製造方法においては、例えば図４に示す様に、複数の絶縁層１０１と、複数の絶縁層１０２と、を交互に形成する。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）等によって行う。
次に、例えば図５及び図６に示す様に、開口１０３Ａを形成する。開口１０３Ａは、図５に示す様にＹ方向に延伸し、Ｘ方向に並ぶ。また、開口１０３Ａは、図６に示す様にＺ方向に延伸し、Ｚ方向に並ぶ複数の絶縁層１０１及び複数の絶縁層１０２を貫通する。この工程は、例えば、ＲＩＥ（Reactive Ion Etching）等によって行う。
次に、例えば図７及び図８に示す様に、絶縁層１０２の一部を除去して、絶縁層１０１の上面及び下面の一部を露出させる。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図９及び図１０に示す様に、半導体層１２０、絶縁層１２１及び半導体層１２２を形成する。この工程は、例えば、ＣＶＤ、ウェットエッチング、酸化処理等の方法によって行う。
次に、例えば図１１及び図１２に示す様に、開口１０３Ａの内部に、絶縁層１０３を形成する。この工程は、例えば、ＣＶＤ等によって行う。
次に、例えば図１３及び図１４に示す様に、電極１３０に対応する位置に、開口１３０Ａを形成する。また、電極１４０に対応する位置に、開口１４０Ａを形成する。また、電極１５０に対応する位置に、開口１５０Ａを形成する。また、電極１６０に対応する位置に、開口１６０Ａを形成する。これらの開口１３０Ａ，１４０Ａ，１５０Ａ，１６０Ａは、図１４に示す様にＺ方向に延伸し、Ｚ方向に並ぶ複数の絶縁層１０１及び半導体層１２２のＸ方向の側面を露出させる。この工程は、例えば、ＲＩＥ等によって行う。
次に、例えば図１５及び図１６に示す様に、開口１３０Ａ，１４０Ａ，１５０Ａ，１６０Ａの内部に、犠牲層１３０Ｂ，１４０Ｂ，１５０Ｂ，１６０Ｂを形成する。この工程は、例えば、ＣＶＤ等によって行う。
次に、例えば図１７及び図１８に示す様に、導電層１１０に対応する位置に、犠牲層１１０Ｂを形成する。この工程では、例えば、Ｘ方向に延伸する開口を形成する。また、ウェットエッチング等の方法によって、絶縁層１０２の一部を除去する。また、ＣＶＤ等の方法によって、犠牲層１１０Ｂを形成する。
次に、例えば図１９及び図２０に示す様に、犠牲層１３０Ｂを除去する。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図２１及び図２２に示す様に、半導体層１２２及び絶縁層１２１の一部を除去して、絶縁層１０１の上面及び下面の一部、並びに、半導体層１２０のＸ方向の側面を露出させる。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図２３及び図２４に示す様に、不純物領域１２４及び電極１３０を形成する。この工程は、例えば、ＣＶＤ等によって行う。
次に、例えば図２５及び図２６に示す様に、犠牲層１４０Ｂを除去する。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図２７及び図２８に示す様に、半導体層１２２の一部を除去して、絶縁層１０１の上面及び下面の一部、並びに、絶縁層１２１のＸ方向の側面を露出させる。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図２９及び図３０に示す様に、絶縁層１４１及び電極１４０を形成する。この工程は、例えば、ＣＶＤ等によって行う。
次に、例えば図３１及び図３２に示す様に、犠牲層１５０Ｂを除去する。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図３３及び図３４に示す様に、絶縁層１５１及び電極１５０を形成する。この工程は、例えば、ＣＶＤ等によって行う。
次に、例えば図３５及び図３６に示す様に、犠牲層１６０Ｂを除去する。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図３７及び図３８に示す様に、半導体層１２２の一部を除去して、絶縁層１０１の上面及び下面の一部、並びに、絶縁層１２１のＸ方向の側面を露出させる。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図３９及び図４０に示す様に、半導体層１２５、絶縁層１６１及び電極１６０を形成する。この工程は、例えば、ＡＬＤ（Atomic Layer Deposition）、ＣＶＤ、ウェットエッチング等の方法によって行う。
次に、例えば図１及び図２に示す様に、導電層１１０を形成する。この工程では、例えば、ウェットエッチング等の方法によって、犠牲層１１０Ｂを除去する。また、ＣＶＤ等の方法によって、導電層１１０を形成する。
［読出動作］
次に、図４１を参照して、本実施形態に係る半導体記憶装置の読出動作について説明する。図４１は、同読出動作について説明するための模式的な回路図である。
本実施形態に係る半導体記憶装置においては、メモリセルＭＣに記録されるデータに応じて、ノードＮ１に電荷が蓄積される。例えば、メモリセルＭＣにデータ“１”が記録される場合、ノードＮ１には正電荷が蓄積されても良い。一方、メモリセルＭＣにデータ“０”が記録される場合、ノードＮ１には電荷が蓄積されなくても良いし、負電荷が蓄積されても良い。
本実施形態に係る半導体記憶装置の読出動作に際しては、ビット線ＢＬに、接地電圧ＶＳＳを供給する。
また、転送ゲート線ＴＧに、電圧ＶＴＧ＿Ｏｆｆを供給する。電圧ＶＴＧ＿Ｏｆｆと接地電圧ＶＳＳとの差分は、トランジスタＴｒ３のしきい値電圧よりも小さい。電圧ＶＴＧ＿Ｏｆｆは、例えば、接地電圧ＶＳＳと同程度の大きさの電圧であっても良いし、負極性の電圧であっても良い。これにより、トランジスタＴｒ３がＯＦＦ状態となる。
また、制御ゲート線ＣＧに、電圧ＶＣＧＲを供給する。これにより、ノードＮ１に正電荷が蓄積されていた場合には、トランジスタＴｒ２がＯＮ状態となる。一方、ノードＮ１に電荷が蓄積されていなかった場合には、トランジスタＴｒ２がＯＦＦ状態となる。
また、選択メモリセルＭＣに接続された選択ゲート線ＳＧに、電圧ＶＳＧ＿Ｏｎを供給する。電圧ＶＳＧ＿Ｏｎと接地電圧ＶＳＳとの差分は、トランジスタＴｒ１のしきい値電圧よりも大きい。これにより、選択メモリセルＭＣ中のトランジスタＴｒ１がＯＮ状態となる。
また、それ以外の選択ゲート線ＳＧに、電圧ＶＳＧ＿Ｏｆｆを供給する。電圧ＶＳＧ＿Ｏｆｆと接地電圧ＶＳＳとの差分は、トランジスタＴｒ１のしきい値電圧よりも小さい。電圧ＶＳＧ＿Ｏｆｆは、例えば、接地電圧ＶＳＳと同程度の大きさの電圧であっても良いし、負極性の電圧であっても良い。これにより、非選択メモリセルＭＣ中のトランジスタＴｒ１がＯＦＦ状態となる。
また、ソース線ＳＬに電圧ＶＤＤを供給する。
ここで、ノードＮ１に正電荷が蓄積されていた場合には、トランジスタＴｒ２がＯＮ状態となるため、ビット線ＢＬに電流が流れる。一方、ノードＮ１に電荷が蓄積されていなかった場合には、トランジスタＴｒ２がＯＦＦ状態となるため、ビット線ＢＬに電流が流れない。従って、ビット線ＢＬの電流又は電圧を検出することにより、選択メモリセルＭＣに記録されたデータを検出可能である。
［書込動作］
次に、図４２を参照して、本実施形態に係る半導体記憶装置の書込動作について説明する。図４２は、同書込動作について説明するための模式的な回路図である。
本実施形態に係る半導体記憶装置の書込動作に際して、メモリセルＭＣにデータ“１”を記録させる場合には、ビット線ＢＬに電圧ＶＢＬＨを供給する。一方、メモリセルＭＣにデータ“０”を記録させる場合には、ビット線ＢＬに電圧ＶＢＬＬを供給する。電圧ＶＢＬＬは、例えば、電圧ＶＢＬＨよりも小さい。
また、選択メモリセルＭＣに接続された転送ゲート線ＴＧに電圧ＶＴＧ＿Ｏｎを供給する。電圧ＶＴＧ＿Ｏｎと電圧ＶＢＬＨ，ＶＢＬＬとの差分は、トランジスタＴｒ３のしきい値電圧よりも大きい。これにより、選択メモリセルＭＣ中のトランジスタＴｒ３がＯＮ状態となる。
また、それ以外の転送ゲート線ＴＧに、電圧ＶＴＧ＿Ｏｆｆを供給する。
また、制御ゲート線ＣＧに、電圧ＶＣＧＷを供給する。電圧ＶＣＧＷは、例えば、電圧ＶＣＧＲより小さい電圧であっても良い。また、電圧ＶＣＧＷは、例えば、電圧ＶＢＬＬと同程度の大きさの電圧であっても良いし、電圧ＶＢＬＬより大きく電圧ＶＢＬＨより小さい電圧であっても良い。
ここで、ビット線ＢＬに電圧ＶＢＬＨが供給されていた場合、キャパシタＣａｐに電荷が蓄積される。一方、ビット線ＢＬに電圧ＶＢＬＬが供給されていた場合、キャパシタＣａｐには電荷が蓄積されず、又は、キャパシタＣａｐに逆極性の電荷が蓄積される。
また、選択ゲート線ＳＧに、電圧ＶＳＧ＿Ｏｆｆを供給し、トランジスタＴｒ１をＯＦＦ状態とする。
［データ反転動作］
次に、図４３～図４６を参照して、本実施形態に係る半導体記憶装置のデータ反転動作について説明する。図４３は、同データ反転動作について説明するための模式的な波形図である。図４４～図４６は、同データ反転動作について説明するための模式的な回路図である。
尚、図４４～図４６には、メモリセルＭＣ中の構成に加え、ノードＮ２と、トランジスタＴｒ４と、を示している。ノードＮ２は、トランジスタＴｒ４を介してビット線ＢＬ及びビット線ＢＬに付随するキャパシタＣａｐＢＬに電気的に接続されている。トランジスタＴｒ４のゲート電極には、信号線ＰＣが接続されている。
本実施形態に係る半導体記憶装置においては、センスアンプ回路、ラッチ回路等を使用することなく、メモリセルＭＣに記録されたデータを反転させることが可能である。即ち、データ“１”が記録されたメモリセルＭＣにデータ“０”を記録させ、データ“０”が記録されたメモリセルＭＣにデータ“１”を記録させることが可能である。
データ反転動作のタイミングｔ１０１（図４３）では、図４４に示す様に、ノードＮ２に電圧ＶＢＬＨを供給する。また、信号線ＰＣに電圧ＶＤＤを供給する。電圧ＶＤＤと電圧ＶＢＬＨとの差分は、トランジスタＴｒ４のしきい値電圧よりも大きい。従って、トランジスタＴｒ４はＯＮ状態となり、ビット線ＢＬの電圧は電圧ＶＢＬＨまで充電される。また、転送ゲート線ＴＧに電圧ＶＴＧ＿Ｏｆｆを供給し、トランジスタＴｒ３をＯＦＦ状態とする。また、制御ゲート線ＣＧに、電圧ＶＣＧＷを供給して、トランジスタＴｒ２をＯＦＦ状態とする。また、選択ゲート線ＳＧに電圧ＶＳＧ＿Ｏｆｆを供給し、トランジスタＴｒ１をＯＦＦ状態とする。
データ反転動作のタイミングｔ１０２（図４３）では、図４５に示す様に、ソース線ＳＬに、電圧ＶＢＬＬを供給する。また、選択ゲート線ＳＧに、電圧ＶＳＧ＿Ｏｎを供給する。電圧ＶＳＧ＿Ｏｎと電圧ＶＢＬＬとの差分は、トランジスタＴｒ１のしきい値電圧よりも大きい。従って、トランジスタＴｒ１はＯＮ状態となる。また、制御ゲート線ＣＧに、電圧ＶＣＧＲを供給する。ここで、ノードＮ１に正電荷が蓄積されていた場合には、トランジスタＴｒ２がＯＮ状態となる。一方、ノードＮ１に電荷が蓄積されていなかった場合には、トランジスタＴｒ２がＯＦＦ状態となる。また、転送ゲート線ＴＧに電圧ＶＴＧ＿Ｏｆｆを供給し、トランジスタＴｒ３をＯＦＦ状態とする。また、信号線ＰＣに接地電圧ＶＳＳを供給して、トランジスタＴｒ４をＯＦＦ状態とする。
この様な状態では、ノードＮ１に正電荷が蓄積されていた場合には、トランジスタＴｒ２がＯＮ状態となるため、ビット線ＢＬに電圧ＶＢＬＬが転送される。一方、ノードＮ１に電荷が蓄積されていなかった場合には、トランジスタＴｒ２がＯＦＦ状態となるため、ビット線ＢＬの電圧は電圧ＶＢＬＨに維持される。
データ反転動作のタイミングｔ１０３（図４３）では、選択ゲート線ＳＧに電圧ＶＳＧ＿Ｏｆｆを供給し、トランジスタＴｒ１をＯＦＦ状態とする。また、制御ゲート線ＣＧに電圧ＶＣＧＷを供給し、トランジスタＴｒ２をＯＦＦ状態とする。また、転送ゲート線ＴＧに電圧ＶＴＧ＿Ｏｆｆを供給し、トランジスタＴｒ３をＯＦＦ状態とする。また、信号線ＰＣに接地電圧ＶＳＳを供給して、トランジスタＴｒ４をＯＦＦ状態とする。
データ反転動作のタイミングｔ１０４（図４３）では、図４６に示す様に、選択ゲート線ＳＧに電圧ＶＳＧ＿Ｏｆｆを供給し、トランジスタＴｒ１をＯＦＦ状態とする。また、制御ゲート線ＣＧに、電圧ＶＣＧＷを供給して、トランジスタＴｒ２をＯＦＦ状態とする。また、転送ゲート線ＴＧに電圧ＶＴＧ＿Ｏｎを供給し、トランジスタＴｒ３をＯＮ状態とする。また、信号線ＰＣに接地電圧ＶＳＳを供給して、トランジスタＴｒ４をＯＦＦ状態とする。
ここで、データ反転動作開始の時点でノードＮ１に正電荷が蓄積されていた場合には、ビット線ＢＬの電圧が電圧ＶＢＬＬとなっている。従って、ノードＮ１中の正電荷はビット線ＢＬに放電される。一方、データ反転動作開始の時点でノードＮ１に電荷が蓄積されていなかった場合には、ビット線ＢＬの電圧が電圧ＶＢＬＨとなっている。従って、ノードＮ１に正電荷が蓄積される。
［セルフリフレッシュ動作］
次に、図４７～図５０を参照して、本実施形態に係る半導体記憶装置のセルフリフレッシュ動作について説明する。図４７は、同セルフリフレッシュ動作について説明するための模式的な波形図である。図４８～図５０は、同セルフリフレッシュ動作について説明するための模式的な回路図である。尚、図４８～図５０には、メモリセルＭＣ中の構成に加え、ノードＮ２と、トランジスタＴｒ４と、を示している。
セルフリフレッシュ動作のタイミングｔ１１１（図４７）における動作は、基本的には、データ反転動作のタイミングｔ１０１における動作と同様である。ただし、タイミングｔ１１１では、図４８に示す様に、ノードＮ２に、電圧ＶＢＬＨではなく電圧ＶＢＬＬを供給する。
セルフリフレッシュ動作のタイミングｔ１１２（図４７）における動作は、基本的には、データ反転動作のタイミングｔ１０２における動作と同様である。ただし、タイミングｔ１１２では、図４９に示す様に、ソース線ＳＬに、電圧ＶＢＬＬではなく電圧ＶＢＬＨを供給する。
この様な状態では、ノードＮ１に正電荷が蓄積されていた場合には、トランジスタＴｒ２がＯＮ状態となるため、ビット線ＢＬに電圧ＶＢＬＨが転送される。一方、ノードＮ１に電荷が蓄積されていなかった場合には、トランジスタＴｒ２がＯＦＦ状態となるため、ビット線ＢＬの電圧は電圧ＶＢＬＬに維持される。
セルフリフレッシュ動作のタイミングｔ１１３（図４７）における動作は、データ反転動作のタイミングｔ１０３における動作と同様である。
セルフリフレッシュ動作のタイミングｔ１１４（図４７）における動作は、図５０に示す様に、データ反転動作のタイミングｔ１０４における動作と同様である。
ここで、セルフリフレッシュ動作開始の時点でノードＮ１に正電荷が蓄積されていた場合には、ビット線ＢＬの電圧が電圧ＶＢＬＨとなっている。従って、ノードＮ１に正電荷が蓄積される。一方、セルフリフレッシュ動作開始の時点でノードＮ１に電荷が蓄積されていなかった場合には、ビット線ＢＬの電圧が電圧ＶＢＬＬとなっている。従って、ノードＮ１中の正電荷はビット線ＢＬに放電され、ノードＮ１は電荷蓄積無しの状態が維持される。
［第２実施形態］
［構成］
図５１は、第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図５２は、本実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。
第２実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第２実施形態に係る半導体記憶装置は、メモリ層ＭＬのかわりに、メモリ層ＭＬ２を備える。
図５１に示す様に、メモリ層ＭＬ２は、基本的にはメモリ層ＭＬと同様に構成されている。ただし、メモリ層ＭＬ２は、メモリセル領域ＲＭＣのかわりに、メモリセル領域ＲＭＣ２を備える。メモリセル領域ＲＭＣ２は、基本的には、メモリセル領域ＲＭＣと同様に構成されている。ただし、メモリセル領域ＲＭＣ２は、不純物領域１２６のかわりに、不純物領域２２６を備える。不純物領域２２６は、基本的には不純物領域１２６と同様に構成されている。ただし、不純物領域１２６は、リン（Ｐ）等のＮ型の不純物を含んでいた。一方、不純物領域２２６は、ホウ素（Ｂ）等のＰ型の不純物を含む。
メモリセル領域ＲＭＣ２中の各構成は、図５２に示す様なメモリセルＭＣ２を構成する。メモリセルＭＣ２は、基本的には、メモリセルＭＣと同様に構成されている。ただし、メモリセルＭＣ２は、トランジスタＴｒ３のかわりに、トランジスタＴｒ３´を備える。トランジスタＴｒ３´は、基本的には、トランジスタＴｒ３と同様に構成されている。ただし、トランジスタＴｒ３がＮチャネル型の電界効果トランジスタであるのに対し、トランジスタＴｒ３´は、Ｐチャネル型の電界効果トランジスタである。
［読出動作］
次に、図５３を参照して、本実施形態に係る半導体記憶装置の読出動作について説明する。図５３は、同読出動作について説明するための模式的な回路図である。
本実施形態に係る半導体記憶装置の読出動作は、基本的には、第１実施形態に係る半導体記憶装置の読出動作と同様に実行される。
ただし、本実施形態に係る半導体記憶装置の読出動作においては、ビット線ＢＬに電圧ＶＤＤを供給し、ソース線ＳＬに接地電圧ＶＳＳを供給する。
また、本実施形態に係る半導体記憶装置の読出動作においては、転送ゲート線ＴＧに、電圧ＶＴＧ＿Ｏｆｆ２を供給する。電圧ＶＴＧ＿Ｏｆｆ２と電圧ＶＤＤとの差分は、トランジスタＴｒ３´のしきい値電圧よりも大きい。これにより、トランジスタＴｒ３´はＯＦＦ状態となる。
［書込動作］
次に、図５４を参照して、本実施形態に係る半導体記憶装置の書込動作について説明する。図５４は、同書込動作について説明するための模式的な回路図である。
本実施形態に係る半導体記憶装置の書込動作は、基本的には、第１実施形態に係る半導体記憶装置の書込動作と同様に実行される。
ただし、本実施形態に係る半導体記憶装置の書込動作に際して、メモリセルＭＣにデータ“１”を記録させる場合には、ビット線ＢＬに電圧ＶＢＬＨ２を供給する。一方、メモリセルＭＣにデータ“０”を記録させる場合には、ビット線ＢＬに電圧ＶＢＬＬ２を供給する。電圧ＶＢＬＬ２は、例えば、電圧ＶＢＬＨ２よりも小さい。
また、選択メモリセルＭＣに接続された転送ゲート線ＴＧに、電圧ＶＴＧ＿Ｏｎ２を供給する。電圧ＶＴＧ＿Ｏｎ２と電圧ＶＢＬＨ２，ＶＢＬＬ２との差分は、トランジスタＴｒ３´のしきい値電圧以下である。これにより、トランジスタＴｒ３´はＯＮ状態となる。
また、制御ゲート線ＣＧに、電圧ＶＣＧＷ２を供給する。電圧ＶＣＧＷ２は、例えば、電圧ＶＣＧＲより大きく、電圧ＶＤＤより小さい電圧であっても良い。電圧ＶＣＧＷ２は、例えば、電圧ＶＢＬＬ２と同程度の大きさの電圧であっても良いし、電圧ＶＢＬＬ２より大きく電圧ＶＢＬＨ２より小さい電圧であっても良い。
［第３実施形態］
［構成］
図５５は、第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図５６は、本実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。
第３実施形態に係る半導体記憶装置は、基本的には、第２実施形態に係る半導体記憶装置と同様に構成されている。ただし、第３実施形態に係る半導体記憶装置は、メモリ層ＭＬ２のかわりに、メモリ層ＭＬ３を備える。
図５５に示す様に、メモリ層ＭＬ３は、基本的にはメモリ層ＭＬ２と同様に構成されている。ただし、メモリ層ＭＬ３は、メモリセル領域ＲＭＣ２のかわりに、メモリセル領域ＲＭＣ３を備える。メモリセル領域ＲＭＣ３は、基本的には、メモリセル領域ＲＭＣ２と同様に構成されている。ただし、メモリセル領域ＲＭＣ３は、不純物領域１２３，１２４のかわりに、不純物領域３２３，３２４を備える。不純物領域３２３，３２４は、基本的には不純物領域１２３，１２４と同様に構成されている。ただし、不純物領域１２３，１２４は、リン（Ｐ）等のＮ型の不純物を含んでいた。一方、不純物領域３２３，３２４は、ホウ素（Ｂ）等のＰ型の不純物を含む。
メモリセル領域ＲＭＣ３中の各構成は、図５６に示す様なメモリセルＭＣ３を構成する。メモリセルＭＣ３は、基本的には、メモリセルＭＣ２と同様に構成されている。ただし、メモリセルＭＣ３は、トランジスタＴｒ１，Ｔｒ２のかわりに、トランジスタＴｒ１´，Ｔｒ２´を備える。トランジスタＴｒ１´，Ｔｒ２´は、基本的には、トランジスタＴｒ１，Ｔｒ２と同様に構成されている。ただし、トランジスタＴｒ１，Ｔｒ２がＮチャネル型の電界効果トランジスタであるのに対し、トランジスタＴｒ１´，Ｔｒ２´は、Ｐチャネル型の電界効果トランジスタである。
［読出動作］
次に、図５７を参照して、本実施形態に係る半導体記憶装置の読出動作について説明する。図５７は、同読出動作について説明するための模式的な回路図である。
本実施形態に係る半導体記憶装置の読出動作は、基本的には、第２実施形態に係る半導体記憶装置の読出動作と同様に実行される。
ただし、本実施形態に係る半導体記憶装置の読出動作においては、制御ゲート線ＣＧに、電圧ＶＣＧＲ３を供給する。これにより、ノードＮ１に正電荷が蓄積されていた場合には、トランジスタＴｒ２´がＯＦＦ状態となる。一方、ノードＮ１に電荷が蓄積されていなかった場合には、トランジスタＴｒ２´がＯＮ状態となる。
また、本実施形態に係る半導体記憶装置の読出動作においては、選択メモリセルＭＣ３に接続された選択ゲート線ＳＧに、電圧ＶＳＧ＿Ｏｎ３を供給する。電圧ＶＳＧ＿Ｏｎ３と電圧ＶＤＤとの差分は、トランジスタＴｒ１´のしきい値電圧以下である。電圧ＶＳＧ＿Ｏｎ３は、例えば、負極性の電圧であっても良い。これにより、選択メモリセルＭＣ３中のトランジスタＴｒ１´がＯＮ状態となる。
また、本実施形態に係る半導体記憶装置の読出動作においては、それ以外の選択ゲート線ＳＧに、電圧ＶＳＧ＿Ｏｆｆ３を供給する。電圧ＶＳＧ＿Ｏｆｆ３と電圧ＶＤＤとの差分は、トランジスタＴｒ１´のしきい値電圧よりも大きい。電圧ＶＳＧ＿Ｏｆｆ３は、例えば、接地電圧ＶＳＳと同程度の大きさの電圧であっても良い。これにより、選択メモリセルＭＣ３中のトランジスタＴｒ１´がＯＦＦ状態となる。
［書込動作］
本実施形態に係る半導体記憶装置の書込動作は、第２実施形態に係る半導体記憶装置の書込動作と同様に実行される。
［第４実施形態］
［構成］
図５８は、第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図５９は、本実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。
第４実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第４実施形態に係る半導体記憶装置は、メモリ層ＭＬのかわりに、メモリ層ＭＬ４を備える。
図５８に示す様に、メモリ層ＭＬ４は、Ｘ方向に並ぶ複数のメモリセル領域ＲＭＣ４と、これら複数のメモリセル領域ＲＭＣ４に沿ってＸ方向に延伸する導電層１１０と、を備える。また、Ｘ方向において隣り合う２つのメモリセル領域ＲＭＣの間には、窒化シリコン（Ｓｉ３Ｎ４）等の絶縁層１０２が設けられている。
メモリセル領域ＲＭＣ４における構造は、基本的には、メモリセル領域ＲＭＣにおける構造と同様である。ただし、メモリセル領域ＲＭＣ４には、電極１５０及び絶縁層１５１が設けられていない。
メモリセル領域ＲＭＣ４中の各構成は、図５９に示す様なメモリセルＭＣ４を構成する。メモリセルＭＣ４は、基本的には、メモリセルＭＣと同様に構成されている。ただし、メモリセルＭＣ４は、制御ゲート線ＣＧに接続されていない。また、トランジスタＴｒ２のゲート電極が、キャパシタＣａｐ及びトランジスタＴｒ３を介して、ビット線ＢＬに接続されている。
［製造方法］
第４実施形態に係る半導体記憶装置の製造方法は、基本的には、第１実施形態に係る製造方法と同様である。ただし、第４実施形態に係る半導体記憶装置の製造方法では、図１３及び図１４を参照して説明した工程において、開口１５０Ａが形成されない。また、図３１～図３４を参照して説明した工程が実行されない。
［動作］
第４実施形態に係る半導体記憶装置の読出動作、書込動作、データ反転動作、及び、セルフリフレッシュ動作は、第１実施形態に係る半導体記憶装置と同様に実行可能である。
［効果］
第４実施形態に係る半導体記憶装置は、電極１５０及び絶縁層１５１を備えていない。従って、第１実施形態に係る半導体記憶装置と比較して、高集積化を容易に実現可能である。
［第５実施形態］
［構成］
図６０は、第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
第５実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第５実施形態に係る半導体記憶装置は、メモリ層ＭＬのかわりに、メモリ層ＭＬ５を備える。
図６０に示す様に、メモリ層ＭＬ５は、Ｘ方向に並ぶ複数のメモリセル領域ＲＭＣ５と、これら複数のメモリセル領域ＲＭＣ５に沿ってＸ方向に延伸する導電層１１０と、を備える。また、Ｘ方向において隣り合う２つのメモリセル領域ＲＭＣの間には、窒化シリコン（Ｓｉ３Ｎ４）等の絶縁層１０２が設けられている。
メモリセル領域ＲＭＣ５における構造は、基本的には、メモリセル領域ＲＭＣにおける構造と同様である。
ただし、メモリセル領域ＲＭＣ５の２つの半導体層１２０の間には、Ｙ方向に並ぶ５つの電極１３０，５１０，５２０，１５０，１６０が設けられている。電極５１０は、電極１３０よりも導電層１１０に近い。電極５２０は、電極５１０よりも導電層１１０に近い。電極１５０は、電極５２０よりも導電層１１０に近い。電極５１０，５２０は、複数のメモリ層ＭＬを貫通してＺ方向に延伸する。また、電極５１０，５２０の外周面には、それぞれ、絶縁層５１１，５２１が設けられている。
電極５１０，５２０は、第１実施形態に係る電極１４０と同様に構成されている。また、絶縁層５１１，５２１は、第１実施形態に係る絶縁層１４１と同様に構成されている。
また、メモリセル領域ＲＭＣ５においては、半導体層１２０の導電層１１０との接続部分に、不純物領域５０１が設けられている。不純物領域５０１は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含む。
［製造方法］
第５実施形態に係る半導体記憶装置の製造方法は、基本的には、第１実施形態に係る製造方法と同様である。ただし、第５実施形態に係る半導体記憶装置の製造方法では、図１３及び図１４を参照して説明した工程において、電極５１０，５２０に対応する位置に、開口１５０Ａが形成される。
［読出動作］
次に、図６１～図６３を参照して、本実施形態に係る半導体記憶装置の読出動作について説明する。図６１は、同読出動作について説明するための模式的な平面図である。図６２及び図６３は、同読出動作について説明するための模式的なエネルギーバンド図である。
尚、図６１には、半導体層１２０の、電極５１０に対向する領域を、領域１２０１として示している。また、半導体層１２０の、電極５２０に対向する領域を、領域１２０２として示している。また、半導体層１２０の、半導体層１２２に対向する領域を、領域１２０３として示している。また、図６２及び図６３には、半導体層１２０における各領域の電位を示している。尚、図６２は、非選択メモリセル中の半導体層１２０に対応している。また、図６３は、選択メモリセル中の半導体層１２０に対応している。
図６１～図６３に示す様に、本実施形態に係る半導体記憶装置の読出動作に際しては、例えば、電極１３０に接地電圧ＶＳＳを供給する。
また、電極５１０に電圧ＶＲ１を供給する。例えば、電極５１０をゲート電極とし、半導体層１２０をチャネル領域とするＮチャネル型の電界効果トランジスタに着目した場合、電圧ＶＲ１と接地電圧ＶＳＳとの差分は、このトランジスタのしきい値電圧よりも小さい。従って、半導体層１２０の不純物領域１２４と領域１２０１との間には電子に対する電位勾配が形成され、領域１２０１には電子のチャネルが形成されない。
また、導電層１１０に電圧ＶＲ５を供給する。電圧ＶＲ５は、接地電圧ＶＳＳよりも大きい。
また、電極１６０に電圧ＶＲ４を供給する。例えば、電極１６０をゲート電極とし、半導体層１２５をチャネル領域とするＮチャネル型の電界効果トランジスタに着目した場合、電圧ＶＲ４と電圧ＶＲ５との差分は、このトランジスタのしきい値電圧よりも小さい。従って、半導体層１２２は、導電層１１０から電気的に切り離される。
また、電極１５０に電圧ＶＲ３を供給する。例えば、電極１５０をゲート電極とし、半導体層１２０をチャネル領域とするＰチャネル型の電界効果トランジスタに着目する。この場合、例えば、メモリセルにデータ“０”が記録されていた場合、電圧ＶＲ３と電圧ＶＲ５との差分はこのトランジスタのしきい値電圧よりも小さい。従って、データ“０”が記録されたメモリセルに対応する部分では、半導体層１２０の領域１２０３に正孔のチャネルが形成される。一方、例えば、メモリセルにデータ“１”が記録されていた場合、電圧ＶＲ３と電圧ＶＲ５との差分はこのトランジスタのしきい値電圧よりも大きい。従って、データ“１”が記録されたメモリセルに対応する部分では、半導体層１２０の不純物領域５０１と領域１２０３との間に正孔に対する電位勾配が形成され、領域１２０３には正孔のチャネルが形成されない。従って、データ“１”が記録されたメモリセルには、電流が流れない。
また、非選択メモリセルに接続された電極５２０に、電圧ＶＲ２Ｕを供給する。例えば、電極５２０をゲート電極とし、半導体層１２０をチャネル領域とするＰチャネル型の電界効果トランジスタに着目した場合、電圧ＶＲ２Ｕと電圧ＶＲ５との差分は、このトランジスタのしきい値電圧よりも大きい。従って、データ“０”が記録された非選択メモリセルに対応する部分では、半導体層１２０の領域１２０３と領域１２０２との間に正孔に対する電位勾配が形成され、領域１２０２には正孔のチャネルが形成されない。従って、非選択メモリセルには、電流が流れない。
また、選択メモリセルに接続された電極５２０に、電圧ＶＲ２Ｓを供給する。例えば、電極５２０をゲート電極とし、半導体層１２０をチャネル領域とするＰチャネル型の電界効果トランジスタに着目した場合、電圧ＶＲ２Ｓと電圧ＶＲ５との差分は、このトランジスタのしきい値電圧よりも小さい。従って、データ“０”が記録された選択メモリセルに対応する部分では、半導体層１２０の領域１２０３，１２０２に正孔のチャネルが形成される。これにより、導電層１１０から供給された正孔が、不純物領域５０１及び領域１２０３，１２０２を介して領域１２０１に達して蓄積する。蓄積した正孔は領域１２０1の電位を上げるが、これによって電極１３０から領域１２０３に電子が流れこみ、１２０３の電位を低下させる。このように正孔と電子が互いに障壁を下げ合う正帰還動作をすることで、最終的には半導体層１２０全体が順バイアスのＰＩＮダイオードとして動作する。従って、データ“０”が記録された選択メモリセルには、電流が流れる。
尚、読出動作の実行前には、電極１３０に、接地電圧ＶＳＳより大きい電圧を供給しても良い。これにより、半導体層１２０に蓄積した電荷を放出して、読出動作の高精度化を図ることが可能である。
［書込動作］
次に、図６４を参照して、本実施形態に係る半導体記憶装置の書込動作について説明する。図６４は、同書込動作について説明するための模式的な平面図である。
図６４に示す様に、本実施形態に係る半導体記憶装置の書込動作に際しては、例えば、電極５１０に電圧ＶＷ１を供給する。例えば、電極５１０をゲート電極とする上記Ｎチャネル型の電界効果トランジスタに着目した場合、電圧ＶＷ１は、このトランジスタのしきい値電圧よりも小さい。従って、半導体層１２０の不純物領域１２４と領域１２０１との間には電子に対する電位勾配が形成され、領域１２０１には電子のチャネルが形成されない。
また、選択メモリセルにデータ“１”を記録させる場合には、導電層１１０に電圧ＶＢＬＨを供給する。また、選択メモリセルにデータ“０”を記録させる場合には、導電層１１０に電圧ＶＢＬＬを供給する。
また、選択メモリセルに接続された電極１６０に電圧ＶＷ４Ｓを供給する。例えば、電極１６０をゲート電極とする上記Ｎチャネル型の電界効果トランジスタに着目した場合、電圧ＶＷ４Ｓと電圧ＶＢＬＨ，ＶＢＬＬとの差分は、このトランジスタのしきい値電圧よりも大きい。従って、半導体層１２２は、導電層１１０と導通する。
また、それ以外の電極１６０に電圧ＶＷ４Ｕを供給する。例えば、電極１６０をゲート電極とする上記Ｎチャネル型の電界効果トランジスタに着目した場合、電圧ＶＷ４Ｕと電圧ＶＢＬＨ，ＶＢＬＬとの差分は、このトランジスタのしきい値電圧よりも小さい。従って、半導体層１２２は、導電層１１０から電気的に切り離される。
また、選択メモリセルに接続された電極１５０に電圧ＶＷ３Ｓを供給する。電圧ＶＷ３Ｓは、例えば、電圧ＶＢＬＬと同程度の大きさの電圧であっても良いし、電圧ＶＢＬＬより大きく電圧ＶＢＬＨより小さい電圧であっても良い。これに伴い、導電層１１０に電圧ＶＢＬＨが供給されている場合には、電極１５０を一方の電極、半導体層１２２を他方の電極とするキャパシタに、正電荷が蓄積される。一方、導電層１１０に電圧ＶＢＬＬが供給されている場合には、このキャパシタには、電荷が蓄積されないか、負電荷が蓄積される。
また、それ以外の電極１５０に電圧ＶＷ３Ｕを供給する。電圧ＶＷ３Ｕは、例えば、電圧ＶＢＬＬと同程度の大きさの電圧であっても良いし、電圧ＶＢＬＨと同程度の大きさの電圧であっても良い。
また、電極５２０に電圧ＶＷ２を供給する。電圧ＶＷ２は、例えば、電極５２０をゲート電極とする上記Ｐチャネル型の電界効果トランジスタに着目した場合、電圧ＶＷ２と電圧ＶＢＬＨ，ＶＢＬＬとの差分は、このトランジスタのしきい値電圧よりも大きい。従って、半導体層１２０の不純物領域１２４と領域１２０１との間には正孔に対する電位勾配が形成され、領域１２０１には正孔のチャネルが形成されない。
［効果］
第１実施形態に係る半導体記憶装置においては、半導体層１２０の一部（図２の例では、不純物領域１２３）が、絶縁層１２１を介して、半導体層１２５と対向している。この様な構成においては、読出動作において半導体層１２０に電圧を供給したタイミングで、半導体層１２５に電子のチャネルが形成されてしまい、半導体層１２２中の電荷が放出されてしまう場合がある。これにより、メモリセルＭＣ（図３）に記録されたデータが破壊されてしまう場合がある。
この様な現象を抑制するためには、例えば、半導体層１２２中の不純物濃度を調整したり、読出動作中の電極１５０の電圧を高くしたりすることにより、読出動作中の半導体層１２２の電位を高くして、半導体層１２２と半導体層１２５との間のエネルギー障壁を大きくすることが考えられる。しかしながら、読出動作中の半導体層１２２の電位を高くした場合、半導体層１２０の領域１２０３をチャネル領域とするＮチャネル型の電界効果トランジスタ（図３のトランジスタＴｒ２）が容易にＯＮ状態となってしまう。この様な場合には、データ“０”が記録された選択メモリセルＭＣにおいて、リーク電流が発生してしまう恐れがある。この様なリーク電流を抑制するためには、例えば、半導体層１２０にホウ素（Ｂ）等のＰ型の不純物を注入し、この不純物の濃度を比較的大きくすることによって、このＮチャネル型の電界効果トランジスタ（図３のトランジスタＴｒ２）のしきい値電圧を大きくすることが考えられる。しかしながら、この様な場合、データ“１”が記録された選択メモリセルに流れる電流が小さくなってしまい、データの判別が難しくなってしまう恐れがある。
そこで、第５実施形態に係る半導体記憶装置においては、図６０を参照して説明した様に、Ｐ型の不純物を含む不純物領域５０１を介して導電層１１０と半導体層１２０とを接続し、Ｎ型の不純物を含む不純物領域１２４を介して電極１３０と半導体層１２０とを接続している。また、電極１３０，１５０の間に２つの電極５１０，５２０を配置している。この様な構成においては、読出動作に際し、選択メモリセルにおいて電子電流と正孔電流が互いに増幅し合う正帰還動作が発生する。これにより、選択メモリセルに比較的大きい電流を流すことが可能である。また、２つの電極５１０，５２０によって半導体層１２０の領域１２０１，１２０２の電位を好適に調整して、非選択メモリセルにおけるリーク電流を好適に抑制可能である。従って、選択メモリセルのデータをより容易に判別可能であり、好適に動作する半導体記憶装置を実現可能である。
［第６実施形態］
［構成］
図６５は、第６実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図６６は、本実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。
第６実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第６実施形態に係る半導体記憶装置は、メモリ層ＭＬのかわりに、メモリ層ＭＬ６を備える。
図６５に示す様に、メモリ層ＭＬ６は、Ｘ方向に延伸しＹ方向に並ぶ一対の導電層６１０Ｏ，６１０Ｅを備える。また、メモリ層ＭＬ６は、これらの間の領域においてＸ方向に交互に並ぶ複数のチャネル半導体領域ＲＣＥ，ＲＣＯを備える。また、Ｘ方向において隣り合う２つのチャネル半導体領域ＲＣＥ，ＲＣＯの間には、電極領域ＲＥＯ又は電極領域ＲＥＥが設けられている。電極領域ＲＥＯ，ＲＥＥは、Ｘ方向に交互に並ぶ。
チャネル半導体領域ＲＣＯにおいて、メモリ層ＭＬ６は、Ｙ方向に延伸する半導体層６２０を備える。また、メモリ層ＭＬ６は、半導体層６２０のＸ方向の側面に設けられた絶縁層６２１と、絶縁層６２１のＸ方向の側面に設けられた半導体層６２２と、を備える。また、半導体層６２０のＹ方向の一端部には不純物領域６２３が設けられている。半導体層６２０は、この不純物領域６２３を介して導電層６１０Ｏに接続されている。また、半導体層６２０のＹ方向の他端部には不純物領域６２４が設けられている。半導体層６２２のＹ方向の一端部は、絶縁層６２１を介して、半導体層６２０から絶縁されている。また、半導体層６２０のＹ方向の他端部には半導体層６２５が設けられている。また、半導体層６２０，６２２の他端部には、これらに接続された導電層６２６が設けられている。半導体層６２０は、不純物領域６２４を介して導電層６２６に接続されている。半導体層６２２は、半導体層６２５を介して導電層６２６に接続されている。
チャネル半導体領域ＲＣＥにおけるメモリ層ＭＬ６の構成は、基本的には、チャネル半導体領域ＲＣＯにおけるメモリ層ＭＬ６の構成と同様である。ただし、チャネル半導体領域ＲＣＥ中の半導体層６２０は、導電層６１０Ｏではなく、導電層６１０Ｅに接続されている。
電極領域ＲＥＯには、Ｙ方向に並ぶ２つの電極６３０，６４０が設けられている。また、電極６４０の外周面には、絶縁層６４１が設けられている。電極６３０は、半導体層６２０の不純物領域６２４に接続されている。電極６４０は、絶縁層６４１を介して、半導体層６２０と対向する。電極６３０，６４０は、複数のメモリ層ＭＬ６を貫通してＺ方向に延伸する。
電極領域ＲＥＥには、電極６６０が設けられている。また、電極６６０の外周面には、絶縁層６６１が設けられている。電極６６０は、絶縁層６６１を介して、Ｙ方向に並ぶ２つの半導体層６２５と対向する。尚、電極６６０は、Ｘ方向において、電極６３０、半導体層６２０の不純物領域６２４、及び、半導体層６２５と並ぶ。電極６６０は、複数のメモリ層ＭＬ６を貫通してＺ方向に延伸する。
導電層６１０Ｏ，６１０Ｅは、導電層１１０と同様に構成されている。半導体層６２０は、基本的には、半導体層１２０と同様に構成されている。ただし、半導体層６２０の不純物領域６２３，６２４は、リン（Ｐ）等のＮ型の不純物を含んでいても良いし、ホウ素（Ｂ）等のＰ型の不純物を含んでいても良い。絶縁層６２１は、絶縁層１２１と同様に構成されている。半導体層６２２は、半導体層１２２と同様に構成されている。半導体層６２５は、半導体層１２５と同様に構成されている。電極６３０，６４０，６６０は、電極１３０，１４０，１６０と同様に構成されている。また、絶縁層６４１，６６１は、絶縁層１４１，１６１と同様に構成されている。
チャネル半導体領域ＲＣＥ又はチャネル半導体領域ＲＣＯ中の各構成、及び、これらと隣り合う一対の電極領域ＲＥＯ，ＲＥＥ中の各構成は、図６６に示す様なメモリセルＭＣ６を構成する。メモリセルＭＣ６は、ビット線ＢＬとソース線ＳＬとの間に直列に接続されたトランジスタＴｒ１´，Ｔｒ２´を備える。トランジスタＴｒ１´のゲート電極は、選択ゲート線ＳＧに接続されている。また、メモリセルＭＣ６は、トランジスタＴｒ２´のゲート電極に接続されたノードＮ１と、ノードＮ１とソース線ＳＬとの間に接続されたトランジスタＴｒ３´と、ノードＮ１とビット線ＢＬとの間に接続されたキャパシタＣａｐと、を備える。トランジスタＴｒ３´のゲート電極は、転送ゲート線ＴＧに接続されている。
［読出動作］
次に、図６７を参照して、本実施形態に係る半導体記憶装置の読出動作について説明する。図６７は、同読出動作について説明するための模式的な回路図である。
本実施形態に係る半導体記憶装置の読出動作に際しては、ビット線ＢＬに、電圧ＶＤＤを供給する。
ノードＮ１に正電荷が蓄積されていた場合には、トランジスタＴｒ２´がＯＦＦ状態となる。一方、ノードＮ１に電荷が蓄積されていなかった場合には、トランジスタＴｒ２´がＯＮ状態となる。
また、選択メモリセルＭＣ６に接続された選択ゲート線ＳＧに電圧ＶＳＧ＿Ｏｎ６を供給する。電圧ＶＳＧ＿Ｏｎ６と電圧ＶＤＤとの差分は、トランジスタＴｒ１´のしきい値電圧よりも小さい。これにより、選択メモリセルＭＣ６中のトランジスタＴｒ１´がＯＮ状態となる。
また、それ以外の選択ゲート線ＳＧに、電圧ＶＳＧ＿Ｏｆｆ６を供給する。電圧ＶＳＧ＿Ｏｆｆ６と電圧ＶＤＤとの差分は、トランジスタＴｒ１´のしきい値電圧よりも大きい。これにより、非選択メモリセルＭＣ６中のトランジスタＴｒ１´がＯＦＦ状態となる。
また、ソース線ＳＬに接地電圧ＶＳＳを供給する。
また、転送ゲート線ＴＧに、電圧ＶＴＧ＿Ｏｆｆ６を供給する。電圧ＶＴＧ＿Ｏｆｆ６と接地電圧ＶＳＳとの差分は、トランジスタＴｒ３´のしきい値電圧よりも大きい。これにより、トランジスタＴｒ３´がＯＦＦ状態となる。
［書込動作］
次に、図６８を参照して、本実施形態に係る半導体記憶装置の書込動作について説明する。図６８は、同書込動作について説明するための模式的な回路図である。
本実施形態に係る半導体記憶装置の書込動作に際して、メモリセルＭＣにデータ“１”を記録させる場合には、ビット線ＢＬに電圧ＶＢＬＬ６を供給する。一方、メモリセルＭＣにデータ“０”を記録させる場合には、ビット線ＢＬに電圧ＶＢＬＨ６を供給する。電圧ＶＢＬＬ６は、例えば、電圧ＶＢＬＨ６よりも小さい。
また、選択ゲート線ＳＧに、電圧ＶＳＧ＿Ｏｆｆ６を供給し、トランジスタＴｒ１´をＯＦＦ状態とする。
また、ソース線ＳＬに接地電圧ＶＳＳを供給する。
また、選択メモリセルＭＣ６に接続された転送ゲート線ＴＧに電圧ＶＴＧ＿Ｏｎ６を供給する。電圧ＶＴＧ＿Ｏｎ６と接地電圧ＶＳＳとの差分は、トランジスタＴｒ３´のしきい値電圧よりも小さい。これにより、選択メモリセルＭＣ６中のトランジスタＴｒ３´がＯＮ状態となる。
また、それ以外の転送ゲート線ＴＧに、電圧ＶＴＧ＿Ｏｆｆ６を供給し、非選択メモリセルＭＣ６中のトランジスタＴｒ３´をＯＦＦ状態とする。
ここで、ビット線ＢＬに電圧ＶＢＬＬ６が供給されていた場合、ノードＮ１とビット線ＢＬとの間（図６５の、半導体層６２０，６２２の間）のキャパシタＣａｐに電荷が蓄積される。一方、ビット線ＢＬに電圧ＶＢＬＨ６が供給されていた場合、キャパシタＣａｐには電荷が蓄積されず、又は、キャパシタＣａｐに逆極性の電荷が蓄積される。
［効果］
上述の通り、第１実施形態に係る半導体記憶装置（図２）においては、読出動作において半導体層１２０に電圧を供給したタイミングで半導体層１２５に電子のチャネルが形成されてしまい、メモリセルに記録されたデータが破壊されてしまう場合がある。
そこで、第６実施形態に係る半導体記憶装置においては、図６５を参照して説明した様に、半導体層６２５のＸ方向の一方側の側面を電極６６０と対向させ、半導体層６２５のＸ方向の他方側の側面を半導体層６２０の不純物領域６２４と対向させている。この様な構成においては、例えば、読出動作において電極６６０に接地電圧ＶＳＳを供給することにより、読出動作において半導体層１２５にチャネルが形成されることを抑制可能である。従って、好適に動作する半導体記憶装置を実現可能である。
［その他］
以上、第１実施形態～第６実施形態に係る半導体記憶装置について説明した。しかしながら、これらの構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。
例えば、第３実施形態に係る半導体記憶装置は、第２実施形態と同様の不純物領域２２６のかわりに、第１実施形態と同様の不純物領域１２６を備えていても良い。
また、例えば、第４実施形態に係る半導体記憶装置は、第１実施形態と同様の不純物領域１２６のかわりに、第２実施形態と同様の不純物領域２２６を備えていても良い。また、第４実施形態に係る半導体記憶装置は、第１実施形態と同様の不純物領域１２３，１２４のかわりに、第３実施形態と同様の不純物領域３２３，３２４を備えていても良い。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１０…導電層、１２０…半導体層、１２１…絶縁層、１２２…半導体層、１２３，１２４…不純物領域、１２５…半導体層、１２６…不純物領域、１３０，１４０，１５０，１６０…電極、１４１，１５１，１６１…絶縁層。

Claims (18)

  1. 第１方向に延伸する第１配線と、
    前記第１配線に接続され、前記第１方向と交差する第２方向に延伸する第１半導体層と、
    前記第１方向及び前記第２方向と交差する第３方向に延伸し、前記第１半導体層に接続された第１電極と、
    前記第１電極と前記第１配線との間に設けられ、前記第３方向に延伸し、前記第１半導体層と対向する第２電極と、
    前記第２電極と前記第１配線との間に設けられ、前記第３方向に延伸する第３電極と、
    前記第３電極と前記第１半導体層との間に設けられ、前記第３電極と対向する第２半導体層と、
    前記第２半導体層を介して前記第１配線に電気的に接続され、前記第１半導体層と対向する電荷蓄積層と
    を備える半導体記憶装置。
  2. 前記第２電極と前記第３電極との間に設けられ、前記第３方向に延伸し、前記電荷蓄積層と対向する第４電極を備える
    請求項１記載の半導体記憶装置。
  3. 前記第１半導体層は、Ｎ型の半導体層を介して前記第１配線及び前記第１電極に接続され、
    読出動作に際して、
    前記第１電極に第１電圧を供給し、
    前記第２電極に第２電圧を供給し、
    前記第１配線に第３電圧を供給し、
    前記第１電圧は前記第３電圧と異なり、
    前記第２電圧は、前記第１電圧及び前記第３電圧のうちの小さい方よりも大きい
    請求項１又は２記載の半導体記憶装置。
  4. 前記第１半導体層は、Ｐ型の半導体層を介して前記第１配線及び前記第１電極に接続され、
    読出動作に際して、
    前記第１電極に第１電圧を供給し、
    前記第２電極に第２電圧を供給し、
    前記第１配線に第３電圧を供給し、
    前記第１電圧は前記第３電圧と異なり、
    前記第２電圧は、前記第１電圧及び前記第３電圧のうちの大きい方よりも小さい
    請求項１又は２記載の半導体記憶装置。
  5. 前記第２半導体層は、Ｎ型の半導体層を介して前記第１配線に接続され、
    書込動作に際して、
    前記第１配線に第４電圧を供給し、
    前記第３電極に第５電圧を供給し、
    前記第５電圧は、前記第４電圧よりも大きい
    請求項１～４のいずれか１項記載の半導体記憶装置。
  6. 前記第２半導体層は、Ｐ型の半導体層を介して前記第１配線に接続され、
    書込動作に際して、
    前記第１配線に第４電圧を供給し、
    前記第３電極に第５電圧を供給し、
    前記第５電圧は、前記第４電圧以下の大きさを有する
    請求項１～４のいずれか１項記載の半導体記憶装置。
  7. 前記第１電極と前記第２電極との間に設けられ、前記第３方向に延伸し、前記第１半導体層と対向する第５電極を備える
    請求項２記載の半導体記憶装置。
  8. 前記第１半導体層は、
    Ｐ型の半導体層を介して前記第１配線に接続され、
    Ｎ型の半導体層を介して前記第１電極に接続されている
    請求項７記載の半導体記憶装置。
  9. 読出動作に際して、
    前記第１電極に第１電圧を供給し、
    前記第２電極に第２電圧を供給し、
    前記第５電極に第３電圧を供給し、
    前記第１配線に第４電圧を供給し、
    前記第４電圧は前記第３電圧及び前記第１電圧よりも大きく、
    前記第２電圧は前記第３電圧及び前記第１電圧よりも小さい
    請求項７又は８記載の半導体記憶装置。
  10. 前記読出動作の前に、前記第１電極に、前記第１電圧よりも大きい第５電圧を供給する
    請求項９記載の半導体記憶装置。
  11. 第１方向に延伸する第１配線と、
    前記第１配線に接続され、前記第１方向と交差する第２方向に延伸する第１半導体層と、
    前記第１方向及び前記第２方向と交差する第３方向に延伸し、前記第１半導体層に接続された第１電極と、
    前記第１電極と前記第１配線との間に設けられ、前記第３方向に延伸し、前記第１半導体層と対向する第２電極と、
    前記第１方向において前記第１半導体層を介して前記第１電極と並び、前記第３方向に延伸する第３電極と、
    前記第３電極と前記第１半導体層との間に設けられ、前記第３電極と対向する第２半導体層と、
    前記第２半導体層を介して前記第１電極に電気的に接続され、前記第１半導体層と対向する第１電荷蓄積層と
    を備える半導体記憶装置。
  12. 前記第１半導体層は、Ｐ型の半導体層を介して前記第１配線及び前記第１電極に接続されている
    請求項１１記載の半導体記憶装置。
  13. 前記第１方向に延伸し、前記第２方向において前記第１配線と並ぶ第２配線と、
    前記第２配線に接続され、前記第２方向に延伸する第３半導体層と、
    前記第３方向に延伸し、前記第３半導体層に接続された第４電極と、
    前記第４電極と前記第２配線との間に設けられ、前記第３方向に延伸し、前記第２半導体層と対向する第５電極と、
    前記第３電極と前記第２半導体層との間に設けられ、前記第３電極と対向する第４半導体層と、
    前記第４半導体層を介して前記第４電極に電気的に接続され、前記第３半導体層と対向する第２電荷蓄積層と
    を備える請求項１１又は１２記載の半導体記憶装置。
  14. 前記第２半導体層は、酸化物半導体を含む
    請求項１～１３のいずれか１項記載の半導体記憶装置。
  15. 前記第２半導体層は、酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ）、酸化インジウム（ＩｎＯ）、酸化インジウム亜鉛（ＩｎＺｎＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウムガリウムシリコン（ＩｎＧａＳｉＯ）、酸化インジウムアルミニウム亜鉛（ＩｎＡｌＺｎＯ）、酸化インジウムタングステン（ＩｎＷＯ）、酸化インジウムスズ（ＩｎＳｎＯ）、酸化スズ（ＳｎＯ）、酸化銅（ＣｕＯ）、酸化チタン（ＴｉＯ）及び酸化タングステン（ＷＯ）の少なくとも一つを含む
    請求項１～１４のいずれか１項記載の半導体記憶装置。
  16. ビット線と、
    ソース線と、
    前記ビット線及び前記ソース線の間に直列に接続された第１トランジスタ及び第２トランジスタと、
    前記第２トランジスタのゲート電極に接続された第１配線と、
    前記第１配線及び前記ビット線の間に接続された第３トランジスタと、
    前記第１配線に接続されたキャパシタと、
    前記第１トランジスタのゲート電極に接続された第１信号線と、
    前記キャパシタに接続された第２信号線と、
    前記第３トランジスタのゲート電極に接続された第３信号線と
    を備え、
    第１のタイミングにおいて、
    前記ビット線に第１電圧を供給し、
    前記第１信号線に第２電圧を供給し、
    前記第２信号線に第３電圧を供給し、
    前記第３信号線に第４電圧を供給し、
    第２のタイミングにおいて、
    前記ソース線に前記第１電圧と異なる第５電圧を供給し、
    前記第１信号線に前記第２電圧よりも大きい第６電圧を供給し、
    前記第２信号線に前記第３電圧よりも大きい第７電圧を供給し、
    前記第３信号線に前記第４電圧を供給し、
    第３のタイミングにおいて、
    前記第１信号線に前記第２電圧を供給し、
    前記第２信号線に前記第３電圧を供給し、
    前記第３信号線に前記第４電圧よりも大きい第８電圧を供給する
    半導体記憶装置。
  17. 前記第５電圧は前記第１電圧よりも小さく、
    前記第１のタイミングよりも前に記録されたデータを第１のデータとし、
    前記第３のタイミングよりも後に記録されたデータを第３のデータとすると、
    前記第３のデータは、前記第１のデータを反転したデータである
    請求項１６記載の半導体記憶装置。
  18. 前記第５電圧は前記第１電圧よりも大きく、
    前記第１のタイミングよりも前に記録されたデータを第１のデータとし、
    前記第３のタイミングよりも後に記録されたデータを第３のデータとすると、
    前記第３のデータは、前記第１のデータと一致する
    請求項１６記載の半導体記憶装置。

JP2021064476A 2021-04-05 2021-04-05 半導体記憶装置 Pending JP2022159956A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2021064476A JP2022159956A (ja) 2021-04-05 2021-04-05 半導体記憶装置
TW110125531A TWI797671B (zh) 2021-04-05 2021-07-12 半導體記憶裝置
CN202110912650.3A CN115188405A (zh) 2021-04-05 2021-08-10 半导体存储装置
US17/472,902 US11778808B2 (en) 2021-04-05 2021-09-13 Semiconductor memory device
US18/458,054 US20230413516A1 (en) 2021-04-05 2023-08-29 Semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021064476A JP2022159956A (ja) 2021-04-05 2021-04-05 半導体記憶装置

Publications (1)

Publication Number Publication Date
JP2022159956A true JP2022159956A (ja) 2022-10-18

Family

ID=83509515

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021064476A Pending JP2022159956A (ja) 2021-04-05 2021-04-05 半導体記憶装置

Country Status (4)

Country Link
US (2) US11778808B2 (ja)
JP (1) JP2022159956A (ja)
CN (1) CN115188405A (ja)
TW (1) TWI797671B (ja)

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US1148974A (en) * 1909-03-10 1915-08-03 Harry A Kuhn Mining-machine.
JP2624864B2 (ja) 1990-02-28 1997-06-25 株式会社東芝 不揮発性半導体メモリ
KR100390144B1 (ko) * 2000-09-28 2003-07-04 삼성전자주식회사 반도체 소자의 전송회로 및 그 구조체
US6888755B2 (en) 2002-10-28 2005-05-03 Sandisk Corporation Flash memory cell arrays having dual control gates per memory cell charge storage element
US6992929B2 (en) * 2004-03-17 2006-01-31 Actrans System Incorporation, Usa Self-aligned split-gate NAND flash memory and fabrication process
US7209392B2 (en) * 2004-07-20 2007-04-24 Ememory Technology Inc. Single poly non-volatile memory
JP4791868B2 (ja) 2006-03-28 2011-10-12 株式会社東芝 Ｆｉｎ−ＮＡＮＤ型フラッシュメモリ
JP4468433B2 (ja) * 2007-11-30 2010-05-26 株式会社東芝 不揮発性半導体記憶装置
JP5305980B2 (ja) * 2009-02-25 2013-10-02 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
KR101762316B1 (ko) 2009-12-28 2017-07-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8780629B2 (en) * 2010-01-15 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US9312257B2 (en) 2012-02-29 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8787094B2 (en) * 2012-04-18 2014-07-22 Sandisk Technologies Inc. Soft erase operation for 3D non-volatile memory with selective inhibiting of passed bits
EP3038141B1 (en) * 2014-12-23 2019-08-28 IMEC vzw Method of reading a memory cell of a vertical ferroelectric memory device
US10684500B2 (en) * 2015-05-27 2020-06-16 Semiconductor Energy Laboratory Co., Ltd. Touch panel
US9842651B2 (en) * 2015-11-25 2017-12-12 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin film transistor strings
US10043808B1 (en) 2017-03-16 2018-08-07 Toshiba Memory Corporation Semiconductor memory
US10312239B2 (en) * 2017-03-16 2019-06-04 Toshiba Memory Corporation Semiconductor memory including semiconductor oxie
EP3635783B1 (en) 2017-05-08 2021-04-28 Micron Technology, Inc. Memory arrays
JP7213803B2 (ja) * 2017-06-08 2023-01-27 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の駆動方法
US11374012B2 (en) * 2017-07-06 2022-06-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method of semiconductor device
JP7051511B2 (ja) 2018-03-21 2022-04-11 キオクシア株式会社 半導体装置及びその製造方法
JP2020047710A (ja) * 2018-09-18 2020-03-26 キオクシア株式会社 半導体記憶装置
US11211395B2 (en) * 2019-08-30 2021-12-28 Macronix International Co., Ltd. 3D memory array having select lines

Also Published As

Publication number Publication date
TW202240787A (zh) 2022-10-16
TWI797671B (zh) 2023-04-01
US20220328489A1 (en) 2022-10-13
CN115188405A (zh) 2022-10-14
US20230413516A1 (en) 2023-12-21
US11778808B2 (en) 2023-10-03

Similar Documents

Publication Publication Date Title
US12080349B2 (en) Content addressable memory device having electrically floating body transistor
TWI697901B (zh) 半導體記憶體
US9698272B1 (en) Transistor and semiconductor memory device
TWI574259B (zh) 半導體記憶體裝置和其驅動方法
JP6193441B2 (ja) 半導体装置
JP5019436B2 (ja) 半導体集積回路
JP6000560B2 (ja) 半導体メモリ装置
JP2006260722A (ja) 半導体記憶装置および半導体記憶装置の駆動方法
TWI816463B (zh) 使用半導體元件的記憶裝置
JP5973182B2 (ja) 半導体メモリ装置及び半導体装置
TWI797671B (zh) 半導體記憶裝置
TWI810929B (zh) 使用半導體元件的記憶裝置的製造方法
TWI816460B (zh) 使用半導體元件的記憶裝置
US20220415901A1 (en) Method for manufacturing memory device using semiconductor element
TWI795233B (zh) 半導體元件記憶裝置
TW202245276A (zh) 半導體元件記憶裝置
CN115581065A (zh) 半导体存储装置
JP6377556B2 (ja) 半導体デバイス及び半導体メモリデバイス
US20240038280A1 (en) Semiconductor memory device
JP2022170614A (ja) 半導体記憶装置
JP2023044251A (ja) 半導体装置および半導体記憶装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20240308

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240731

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240903